CN110741474A - 具有由粘合层连接的源极触点的三维存储器件及其形成方法 - Google Patents

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Abstract

一种三维(3D)存储器件包括衬底之上的存储器堆叠层。存储器堆叠层包括交织的多个导体层和多个绝缘层。所述3D存储器件还包括在存储器堆叠层中竖直延伸的多个沟道结构。所述3D存储器件还包括在存储器堆叠层中延伸的源极结构。所述源极结构包括将该源极结构分成第一和第二区段的支撑结构。所述源极结构还包括粘合层。所述粘合层的至少一部分延伸穿过支撑结构并将第一和第二区段导电连接。

Description

具有由粘合层连接的源极触点的三维存储器件及其形成方法
背景技术
本公开的实施例涉及具有减小的电阻的源极结构的三维(3D)存储器件以及用于形成该3D存储器件的方法。
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制发往和发自存储器阵列的信号的外围器件。
发明内容
提供了3D存储器件和用于形成3D存储器件的方法的实施例。
在一个示例中，3D存储器件包括衬底之上的存储器堆叠层。存储器堆叠层包括交织的多个导体层和多个绝缘层。3D存储器件还包括在存储器堆叠层中竖直延伸的多个沟道结构。3D存储器件还包括在存储器堆叠层中延伸的源极结构。源极结构包括将源极结构分成第一区段和第二区段的支撑结构。源极结构还包括粘合层。粘合层的至少一部分延伸穿过支撑结构并将第一和第二区段导电连接。
在另一个示例中，3D存储器件包括衬底之上的存储器堆叠层。存储器堆叠层包括交织的多个导体层和多个绝缘层。3D存储器件还包括在存储器堆叠层中竖直延伸的多个沟道结构。3D存储器件还包括在存储器堆叠层中沿横向方向平行延伸的多个源极结构。多个源极结构均包括沿横向方向布置并将源极结构分成多个区段的多个支撑结构。多个源极结构中的每个还包括粘合层。粘合层的至少一部分延伸穿过支撑结构中的至少一个，并将由支撑结构中的至少一个分割的至少两个相邻区段导电连接。
在另一示例中，一种用于形成3D存储器件的方法包括在堆叠结构中形成切割结构。切割结构包括牺牲层。该方法还包括去除堆叠结构的与切割结构相邻的部分以形成缝隙结构和初始支撑结构。初始支撑结构将缝隙结构分成多个缝隙开口。该方法还包括通过去除切割结构的牺牲层在初始支撑结构中形成开口。该方法还包括通过多个缝隙开口在初始支撑结构中形成多个导体部分。该方法还包括在初始支撑结构的开口中沉积粘合材料。所沉积的粘合材料形成延伸穿过初始支撑结构的粘合层的至少一部分。该方法还包括填充初始支撑结构的开口以形成支撑结构。此外，该方法包括在多个缝隙开口中的每个中形成源极触点。至少两个源极触点导电连接到粘合层。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的具有由粘合层连接的源极触点的示例性3D存储器件的平面图。
图2A示出了根据本公开的一些实施例的图1中所示的3D存储器件的沿C-D的方向的截面图。
图2B示出了根据本公开的一些实施例的图1中所示的3D存储器件的沿A-B的方向的截面图。
图3A示出了根据本公开的一些实施例的在用于形成3D存储器件的制造过程中的用于形成各种结构的示例性图案集的平面图。
图3B示出了根据本公开的一些实施例的图3A中所示的图案集的一部分的放大视图。
图4A和图4B示出了根据本公开的一些实施例的用于形成具有由粘合层连接的源极触点的3D存储器件的示例性制造过程的流程图。
图5-图19示出了根据本公开的一些实施例的在制造过程的各阶段的示例性3D存储器件的截面图。
图20示出了具有变形的栅线缝隙(GLS)的现有3D存储器件的截面图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所用，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)竖直表面(例如，沿z轴)，以使得每个水平表面邻接到从水平表面的第一边缘向上延伸的第一竖直表面，并邻接到从水平表面的第二边缘向下延伸的第二竖直表面。“台阶”或“阶梯”是指一组邻接的表面的高度的竖直偏移。在本公开中，术语“阶梯”和术语“台阶”是指阶梯结构的一个层级，并且可互换使用。在本公开中，水平方向可以指与衬底(例如，提供用于在其之上形成结构的制造平台的衬底)的顶表面平行的方向(例如，x轴或y轴)，并且竖直方向可以指垂直于衬底的顶表面的方向(例如，z轴)。
各种电子产品中广泛使用的NAND闪存存储器件是非易失性的，重量轻，功耗低且性能好。当前，平面NAND闪存存储器件已达到其存储极限。为了进一步增加其存储容量并减小每位的存储成本，已经提出了3D NAND存储器件。现有3D NAND存储器件常常包括多个存储块。相邻的存储块常常被GLS分隔，其中形成了阵列公共源极(ACS)。在形成现有3D NAND存储器件的制造方法中，由于层级(或导体/绝缘体对)的数量增加，形成GLS的蚀刻工艺变得具有挑战性。例如，GLS可能更容易变形，例如，特征尺寸发生波动，导致与GLS相邻的存储块变形，或甚至塌陷。3D NAND存储器件的性能可能受到影响。
图20示出了具有变形的GLS和变形的存储块的现有3D存储器件2000。如图20所示，存储器堆叠层2011形成于衬底2002之上。多个GLS，例如，2006-1和2006-2，延伸穿过存储器堆叠层2011以暴露衬底2002。多个沟道结构2004被布置在GLS 2006-1和2006-2之间的存储块中。由于变形的原因，GLS(例如，2006-1或2006-2)的横向尺寸(例如直径D)沿着竖直方向(例如，z方向)变化，导致存储块和沟道结构2004从其期望的位置/取向移动。这些变形可能在用于在GLS中形成ACS的后续制造过程中导致光刻失准和电气泄漏。
本公开提供了具有电阻减小的源极结构的3D存储器件(例如，3DNAND存储器件)以及用于形成该3D存储器件的方法。例如，示例性3D存储器件采用了将缝隙结构分成多个缝隙开口的一个或多个支撑结构，在缝隙开口中形成了源极触点。支撑结构均与相邻的存储块接触，从而在形成导体层/部分和源极触点期间向3D存储器件的整个结构提供支撑。该3D存储器件在制造过程期间较不容易发生变形或损伤。
在本文公开的示例性3D存储器件中，由支撑结构分隔的源极触点中的至少两个通过粘合层彼此导电连接。粘合层(也称为“衬垫层”或“胶粘层”)是在其上形成主要层的中间层。粘合层的施加可以提高主要层的粘合。可以在沉积主要层之前沉积粘合层以增强诸如ACS的主要层的粘合。粘合层可以包括多个子层。
粘合层是导电的，并可以包括金属(例如，钛(Ti)、钽(Ta)、铬(Cr)、钨(W)等)、金属化合物(例如，氮化钛(TiNx)、氮化钽(TaNx)、氮化铬(CrNx)、氮化钨(WNx)等)和/或金属合金(例如，TiSixNy、TaSixNy、CrSixNy、WSixNy等)。可以基于主要层的材料(例如，W或Cu)确定粘合层的具体材料。在一些实施例中，可以基于基础层/衬底(例如，在其之上沉积粘合层的层，包括硅、电介质、金属等)确定粘合层的具体材料。粘合层充当电连接至少两个源极触点的导电链接。并非使用相应的接触插塞在多个源极触点中的每个上施加源极电压，而是可以通过一个或多个粘合层向电连接在一起的源极触点中的任一个施加源极电压。结果，需要更少的接触插塞来施加源极电压，从而减小了源极结构的电阻。粘合层和源极触点之间的接触区域可以充分大，以进一步减小源极结构的电阻。在一些实施例中，粘合层与源极结构中的所有源极触点接触并与其导电连接，从而进一步减小了源极结构的电阻。
在一些实施例中，粘合层还可以充当阻挡层，其可以减轻主要层的金属原子(例如，Cu)直接到器件中、或者(例如，通过绝缘层或电介质层)间接到器件中的向外扩散。
图1示出了根据一些实施例的示例性3D存储器件100的平面图。图2A示出了图1中所示的3D存储器件100的沿C-D方向的截面图。图2B示出了图1中所示的3D存储器件100的沿A-B方向的截面图。如图1所示，3D存储器件100可以包括核心区，其中一个或多个(例如一对)源极区22沿x方向延伸。源极结构可以形成于每个源极区22中。其中形成了多个存储单元的一个或多个块区21可以在该对源极区22之间。存储块可以形成于每个块区21中。
如图1、图2A和图2B所示，3D存储器件100可以包括衬底102和衬底102之上的堆叠结构111。在块区21中，堆叠结构111(也称为“存储器堆叠层”)可以包括在衬底102之上交织的多个导体层123和多个绝缘层124。堆叠结构111还可以包括覆盖多个导体层123和绝缘层124的电介质盖层125。在块区21中，堆叠结构111还可以包括沿竖直方向(例如，Z方向)从电介质盖层125延伸到衬底102中的多个沟道结构110。每个沟道结构110可以包括底部处的外延部分、顶部处的漏极结构以及外延部分和漏极结构之间的半导体沟道。半导体沟道可以包括存储器膜、半导体层和电介质核心。外延部分可以接触并导电连接到衬底102。半导体沟道可以接触并导电连接到漏极结构和外延部分。可以由半导体沟道和控制导体层形成多个存储单元。
源极结构可以形成于源极区22中以沿x方向延伸。源极结构可以包括多个区段，每个区段包括源极触点(例如，104/104’)。多个区段或源极触点可以由一个或多个支撑结构(例如，220)分隔。如本文所用，在两个区段/源极触点被支撑结构物理分隔时(例如，没有直接的物理接触)，两个区段/源极触点被支撑结构分隔。然而，两个区段/源极触点可以通过导电链接彼此导电(例如，电气)连接，导电链接可以直接(例如，通过物理接触)或间接(例如，通过一个或多个其它导电介质)导电连接到两个区段/源极触点中的每个。本申请的实施例公开了各种导电链接，其导电连接多个物理分隔的区段/源极触点，使得单个接触插塞能够向导电连接在一起的多个区段/源极触点供应源极电压。
形成于同一源极区22(例如，在同一源极结构内)的多个源极触点(例如，104、104’)可以沿x方向对准。每个源极结构可以竖直延伸(沿z方向)穿过堆叠结构111并接触衬底102。可以通过源极结构和衬底102将源极电压施加到存储单元。
3D存储器件100可以包括沿x方向对准并且将源极结构分成多个区段一个或多个支撑结构220，每个区段包括源极触点(例如，104/104’)。在一些实施例中，支撑结构220包括帽盖层115、切割层114和部分堆叠层221。部分堆叠层221可以包括衬底102之上的交织的多个导体部分223和绝缘部分224。支撑结构220可以与沿y方向的相邻存储块(或块区21)接触，并且沿x方向将相邻的源极触点(例如，104、104’)分隔。在形成源极结构和导体层123期间，支撑结构220可以为3D存储器件100提供支撑。源极结构的每个区段还可以包括处于源极触点(例如，104/104’)之上并且导电连接到对应源极触点的连接层(例如，108/108’)。相邻的连接层(例如，108和108’)可以由支撑结构220分隔，支撑结构220还将相应的源极触点(例如，104、104’)分隔。在一些实施例中，可以通过其对应的连接层(例如，108)向源极触点(例如，104)施加源极电压。在一些实施例中，可以通过例如切割层114和/或粘合层232(例如，粘合层232可以包含多个粘合部分232a-232g)导电连接多个连接层(例如，108和108’)。通过这种方式，可以将物理分隔的源极触点/连接层(例如，在它们的相应区段内)导电连接在一起，使得能够通过单个接触插塞向多个连接的源极触点施加源极电压。与使用独立的接触插塞向每个源极触点上施加源极电压相比，可以减小源极结构的电阻。下文描述图1、图2A和图2B中所示的每个结构的细节。
衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或任何其它适当材料。在一些实施例中，衬底102是减薄衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而被减薄。在一些实施例中，衬底102包括硅。
沟道结构110可以形成阵列并可以均在衬底102上方竖直延伸。沟道结构110可以延伸穿过多个对，每个对包括导体层123和绝缘层124(也称为“导体/绝缘层对”)。至少在沿水平方向(例如，x方向和/或y方向)的一侧上，堆叠结构111可以包括阶梯结构(未示出)。堆叠结构111中的导体/绝缘层对的数量(例如，32、64、96或128)可以确定3D存储器件100中的存储单元的数量。在一些实施例中，在块区21中沿竖直方向交替布置堆叠结构111中的导体层123和绝缘层124。导体层123可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。绝缘层124可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层123可以包括具有多个顶部选择导体层的顶部导体层和具有多个底部选择导体层的底部导体层。顶部选择导体层可以充当顶部选择栅电极，并且底部选择导体层可以充当底部选择栅电极。顶部和底部导体层之间的导体层123可以充当选择栅电极并与相交的沟道结构110形成存储单元。顶部选择栅电极和底部选择栅电极可以分别被施加以期望电压，以选择期望的存储块/指/页。
沟道结构110可以包括竖直延伸穿过堆叠结构111的半导体沟道。半导体沟道可以包括填充有沟道形成结构的沟道孔，例如，沟道形成结构为半导体材料(例如，作为半导体层)和电介质材料(例如，作为存储器膜)。在一些实施例中，半导体层包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是包括隧穿层、存储器层(也称为“电荷捕获层”)和阻挡层的复合层。半导体沟道的沟道孔的剩余空间可以部分或完全填充有包括诸如氧化硅的电介质材料的电介质核心。半导体沟道可以具有圆柱形状(例如，柱形)。根据一些实施例，电介质核心、半导体层、隧穿层、存储器层和阻挡层从柱的中心向外表面按照这种次序沿径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储器层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器层可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构110还包括沟道结构110的下部中(例如，底部的下端处)的外延部分(例如，半导体插塞)。如本文所使用的，在衬底102被定位在3D存储器件100的最下平面中时，部件(例如，沟道结构110)的“上端”是在竖直方向(z方向)上更远离衬底102的端部，并且部件(例如，沟道结构110)的“下端”是在竖直方向上更接近衬底102的端部。外延部分可以包括诸如硅的半导体材料，其是在任何适当方向上从衬底102外延生长的。要理解的是，在一些实施例中，外延部分包括单晶硅，即与衬底102相同的材料。换言之，外延部分可以包括从衬底102生长的外延生长的半导体层。外延部分还可以包括与衬底102不同的材料。在一些实施例中，外延部分包括硅、锗和硅锗中的至少一种。在一些实施例中，外延部分的部分在衬底102的顶表面上方并且与半导体沟道接触。外延部分可以导电连接到半导体沟道。在一些实施例中，外延部分的顶表面位于底部绝缘层124(例如，堆叠结构111的底部处的绝缘层)的顶表面和底表面之间。
在一些实施例中，沟道结构110还包括沟道结构110的上部中(例如，上端处)的漏极结构(例如，沟道插塞)。漏极结构可以与半导体沟道的上端接触并且可以导电连接到半导体沟道。漏极结构可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构包括开口，该开口被填充有Ti/TiN或钽/氮化钽(Ta/TaN)作为粘合层，并且填充有钨作为导体材料。通过在制造3D存储器件100期间覆盖半导体沟道的上端，漏极结构可以充当蚀刻停止层，以防止蚀刻半导体沟道中填充的电介质，例如氧化硅和氮化硅。
如图1、图2A和图2B所示，可以在源极区22中形成源极结构。沿x方向对准的源极结构可以包括多个区段，每个区段包括源极触点(例如，104/104’)。多个区段/源极触点可以由一个或多个支撑结构(例如，220)分隔。每个源极触点(例如，104/104’)可以接触并导电连接到衬底102。可以在源极触点和相邻的存储块之间形成绝缘结构(未示出)以使相应的源极触点与块区21中的相邻存储块中的导体层123绝缘。在一些实施例中，源极触点104/104’包括多晶硅、铝、钴、铜、钨或硅化物中的至少一种。绝缘结构可以包括适当的电介质材料，例如氧化硅、氮化硅和氮氧化硅中的一种或多种。
源极结构还可以包括沿x方向分布的一个或多个支撑结构(例如，220)。在一些实施例中，每个源极结构包括将相应的源极结构分成多个区段/源极触点(例如，104和104’)的至少一个支撑结构(例如，220)。例如，由支撑结构220将第一区段中的第一源极触点104与第二区段中的第二(例如，相邻的)源极触点104’分隔。
在一些实施例中，源极结构可以包括在源极结构的各个部件之间的粘合层232。例如，如图2A所示，粘合层232可以包括多个粘合部分232a-232g。部分232a可以在源极触点104和支撑结构220之间。例如，部分232a可以与源极触点104接触并且将源极触点104与粘合层232的其它部分导电连接。类似地，部分232b可以在源极触点104’和支撑结构220之间。部分232b可以与源极触点104’接触并且将源极触点104’与粘合层232的其它部分导电连接。在一些实施例中，部分232c可以在源极触点104和104’之间建立导电链接。例如，部分232c可以延伸穿过支撑结构220并且将部分232a和232b导电连接。部分232c可以在切割层114和部分堆叠层221之间。通过这种方式，源极触点104和104’可以通过源极触点104和104’之间的粘合层232的部分(例如，部分232a、232c和232b)彼此导电连接。
在一些实施例中，源极触点104和104’可以经由粘合层232的其它部分或部分的其它组合彼此导电连接。例如，部分232f可以在连接层108和源极触点104之间。部分232f可以与连接层108和源极触点104接触并且将连接层108和源极触点104导电连接。通过这种方式，源极触点104可以通过连接层108和/或部分232f与源极结构的其它部件导电连接。类似地，部分232g可以在连接层108’和源极触点104’之间。部分232g可以与连接层108和源极触点104’接触并且将连接层108’和源极触点104’导电连接。源极触点104’可以通过连接层108’和/或部分232g导电连接到源极结构的其它部件。
部分232f和/或连接层108可以通过多种方式导电连接到部分232g和/或连接层108’。例如，延伸穿过支撑结构220的部分232c可以在108/232f和108’/232g之间建立导电链接，因为部分232c可以与108/232f接触并与108’/232g接触。换言之，部分232f、232c和232g可以是同一粘合层232的部分。在另一个示例中，切割层114可以在108/232f和108’/232g之间建立导电链接。例如，部分232d可以在连接层108和切割层114之间并与连接层108和切割层114接触。因此，连接层108可以通过部分232d导电连接到切割层114。类似地，部分232e可以在连接层108’和切割层114之间并与连接层108’和切割层114接触。因此，连接层108’可以通过部分232e导电连接到切割层114。通过这种方式，连接层108和108’可以通过部分232d、切割层114和部分232e而彼此导电连接。替代地或此外，连接层108和108’可以通过部分232d、232c和232e彼此导电连接。因为粘合层232、切割层114和源极触点104和104’全部导电，源极触点104和104’尽管在物理上由支撑结构220分隔，但可以通过形成跨越支撑结构220的导电路径的粘合部分232a-232g、切割层114和/或连接层108和108’的任何适当组合而彼此导电连接，由此将支撑结构220的两侧上的导电部件导电链接。
在一些实施例中，连接层108/108’、切割层114和/或源极触点104/104’可以包括一种或多种导电材料，例如，包括钨、钴、铝、铜、硅化物或多晶硅中的至少一种。例如，在一些实施例中，切割层114可以包括多晶硅。在另一个示例中，连接层108和108’可以包括钨。
在一些实施例中，切割层114可以包括诸如氧化硅的电介质材料。在该情况下，可以通过粘合层232(例如，通过部分232c)建立跨越支撑结构220的导电链接。
在一些实施例中，帽盖层115可以在切割层114之上。帽盖层115可以包括诸如氧化硅的电介质材料。在一些实施例中，帽盖层115可以与切割层114接触。如图2A所示，帽盖层115和切割层114可以在连接层108和108’之间并分隔连接层108和108’。在一些实施例中，部分232d和232e可以沿支撑结构220竖直延伸，使得部分232d在连接层108和帽盖层115之间，并且部分232e在连接层108’和帽盖层115之间。在一些实施例中，帽盖层115的上表面和连接层108或108’的上表面可以是共面的。
支撑结构220可以与相邻块区21中的堆叠结构111的部分接触。在一些实施例中，部分堆叠层221可以包括交织的多个导体部分223和多个绝缘部分224。在一些实施例中，多个导体部分223中的每个可以接触与源极结构相邻的块区21中的存储块中的对应导体层。多个绝缘部分中的每个可以接触与源极结构相邻的块区21中的存储块中的对应绝缘层。
在一些实施例中，切割层114沿x方向的宽度d1可以标称上等于部分232c之下的支撑结构的宽度d2。在一些实施例中，支撑结构220包括在切割层114之下并接触交织的导体部分223和绝缘部分224(例如，围绕部分堆叠层221)的间隔体层225。间隔体层225可以包括电介质材料以在部分堆叠层221和相邻源极触点104和104’之间提供绝缘。
至少两个源极触点(例如，104和104’)可以沿x方向连续布置或沿x方向单独分布。例如，至少两个源极触点(例如，104和104’)可以由不与连接层(例如，108/108’)和/或粘合层232接触的一个或多个其它源极触点分隔。在一些实施例中，连接层可以在源极结构中的多个源极触点中的每个之上并与之接触。在一些实施例中，粘合层232可以将源极结构中的所有源极触点导电连接。可以通过相应的连接层(例如，108、108’)为一个或多个源极触点(例如，104、104’)施加源极电压。在一些实施例中，一个或多个连接层(例如，108、108’)可以包括多个部分。连接层108/108’中的部分的具体数量应当基于3D存储器件100的设计和/或制造来确定，且不应受到本公开的实施例的限制。
在一些实施例中，切割层114包括与牺牲层不同的适当材料。在形成导体层123和导体部分223的栅极替换工艺期间，切割层114可以保持不被牺牲层的蚀刻影响。例如，切割层114可以包括钨、铝、钴、铜、多晶硅和硅化物中的一种或多种，并且牺牲层可以包括氮化硅。在一些实施例中，导体部分223可以包括与相邻块区21中的导体层123相同的材料，并且绝缘部分224可以包括与相邻块区21中的绝缘层124相同的材料。例如，导体部分223可以包括钨、铝、钴、铜、多晶硅和硅化物中的一种或多种，并且绝缘部分224可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。在一些实施例中，连接层108/108’包括钨、铝、钴、铜、多晶硅和硅化物中的一种或多种。在一些实施例中，源极触点104/104’包括多晶硅，并且连接层108/108’包括钨。在一些实施例中，电介质帽盖层125包括氧化硅。在一些实施例中，粘合层232可以包括TiN以提高连接层(例如，108)和源极触点(例如，104)之间和/或连接层(例如，108)和切割层114之间的粘合和/或导电性。在一些实施例中，粘合层232可以提高绝缘结构和导电结构之间(例如，源极触点104/104’和支撑结构220(或间隔体层225)之间、切割层114和部分堆叠层221(或间隔体层225)之间、以及连接层108/108’和帽盖层115之间)的粘合。
3D存储器件100可以是单片式3D存储器件的部分。术语“单片式”表示3D存储器件的部件(例如，外围器件和存储器阵列器件)形成于单个衬底上。对于单片式3D存储器件而言，由于外围器件处理和存储器阵列器件处理的错综复杂，制造遇到了额外的限制。例如，存储器阵列器件(例如，NAND沟道结构)的制造受到与已经形成或要形成于同一衬底上的外围器件相关联的热预算的约束。
替代地，3D存储器件100可以是非单片式3D存储器件的部分，其中，部件(例如，外围器件和存储器阵列器件)可以单独形成在不同衬底上，并且然后例如以面对面方式接合。在一些实施例中，存储器阵列器件衬底(例如，衬底102)仍然是接合的非单片式3D存储器件的衬底，并且外围器件(例如，包括用于方便3D存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路，例如页面缓存、解码器和锁存器；未示出)被反转并向下面向存储器阵列器件(例如，NAND存储串)以进行混合接合。要理解的是，在一些实施例中，存储器阵列器件衬底(例如，衬底102)被反转并向下面向外围器件(未示出)以进行混合接合，使得在接合的非单片式3D存储器件中，存储器阵列器件在外围器件上方。存储器阵列器件衬底(例如，衬底102)可以是减薄的衬底(其不是接合的非单片式3D存储器件的衬底)，并且非单片式3D存储器件的后段制程(BEOL)互连可以形成于减薄的存储器阵列器件衬底的后侧上。
图3A示出了用于形成制造过程中使用的蚀刻掩模的示例性图案集300。图3B示出了图案集的单元350的放大视图。图案集300中的图案可以用于制造过程的不同阶段中以形成3D存储器件100。在各种实施例中，取决于图案化工艺中使用的光致抗蚀剂的类型，图案集300中的图案均可以是蚀刻掩模的部分或用于确定蚀刻掩模的图案。例如，如果使用负性光致抗蚀剂进行图案化，则可以使用图案集300中的图案作为蚀刻掩模的部分；如果使用正性光致抗蚀剂进行图案化，图案集300中的图案可以是用于确定蚀刻掩模的互补图案。应当指出，图3A和图3B中所示的形状、尺寸和比率用于例示的目的，并且不成比例。
如图3A所示，图案集300包括图案302、306和308。具体而言，图案302可以用于使缝隙结构的缝隙开口图案化，图案306可以用于使切割结构(由其形成切割层114)图案化，并且图案308可以用于形成将连接层108/108’和外围电路连接的接触插塞。图案集300可以包括用于形成切割结构、缝隙开口和连接层108的多个重复单元。图3B示出了重复单元350，其示出了例如每个图案的覆盖情况的详情。如图3B所示，沿着x方向，图案306(用于形成切割结构)的长度D1可以小于、等于或大于图案302(用于形成缝隙开口)的长度D2。例如，如果采用切割结构作为蚀刻掩模以形成缝隙开口，则长度D1可以小于、大于或等于长度D2，并且图案306的宽度W1可以大于图案302的宽度W2；如果采用单独的蚀刻掩模(例如，图案302)作为蚀刻掩模来形成缝隙开口，则长度D1可以大于或等于长度D2，并且宽度W1可以小于、等于或大于宽度W2。在一些实施例中，D1>D2且W1<W2。图案306和302中的D1、D2、W1和W2的组合可以确保切割结构(或支撑结构220)与相邻块区21接触并在x-y平面中具有期望的尺寸，并且不应受到本公开的实施例的限制。
根据一些实施例，图4A和图4B示出了形成3D存储器件100的示例性制造过程400的流程图，并且图5-图19示出了制造过程400。将与图5-图19一起讨论图4A和图4B以描述制造过程。如图4A和图4B所示，制造过程400包括操作402-430。一些操作可以被省略，并且可以按照与图4A和图4B中所示次序不同的次序执行操作。可以同时执行一些操作(例如，在制造过程的相同操作中)。
在操作402，可以在堆叠结构中形成一个或多个切割开口。图5示出了形成于示例性堆叠结构111中的示例性切割开口510。堆叠结构111可以具有形成于衬底102之上的交织的初始牺牲层533和初始绝缘层534的电介质堆叠层。初始牺牲层533可以用于接下来形成导体层123。初始绝缘层534可以用于接下来形成绝缘层124。在一些实施例中，堆叠结构111包括堆叠结构111的顶表面上的第一电介质帽盖层。
堆叠结构111可以具有阶梯结构。可以通过在材料堆叠层之上使用蚀刻掩模(例如，图案化PR层)反复蚀刻包括多个交织的牺牲材料层和绝缘材料层的材料堆叠层来形成阶梯结构。通过在衬底102之上交替沉积牺牲材料层和绝缘材料层直到达到期望的层数，可以形成交织的牺牲材料层和绝缘材料层。牺牲材料层和绝缘材料层可以具有相同或不同的厚度。在一些实施例中，牺牲材料层和下方的绝缘材料层被称为电介质对。在一些实施例中，一个或多个电介质对可以形成一个层级/阶梯。在形成阶梯结构期间，PR层被修剪(例如，从材料堆叠层的边界，常常从所有方向递增地向内蚀刻)并用作蚀刻掩模，以用于蚀刻材料堆叠层的暴露部分。被修剪的PR的量可以直接与阶梯的尺寸相关(例如，由其确定)。可以使用适当的蚀刻(例如，各向同性干法蚀刻，例如湿法蚀刻)来获得PR层的修剪。可以连续形成并修剪一个或多个PR层以用于形成阶梯结构。在修剪PR层之后，可以使用适当的蚀刻剂蚀刻每个电介质对，以去除牺牲材料层和下方绝缘材料层两者的一部分。被蚀刻的牺牲材料层和绝缘材料层可以形成初始牺牲层533和初始绝缘层534。然后可以去除PR层。
在后续的栅极替换工艺期间，绝缘材料层和牺牲材料层可以具有不同的蚀刻选择性。在一些实施例中，绝缘材料层和牺牲材料层包括不同的材料。在一些实施例中，绝缘材料层包括氧化硅，并且绝缘材料层的沉积包括化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)和溅镀中的一种或多种。在一些实施例中，牺牲材料层包括氮化硅，并且绝缘材料层的沉积包括CVD、PVD、ALD和溅镀中的一种或多种。在一些实施例中，牺牲材料层和绝缘材料层的蚀刻包括一种或多种适当的各向异性蚀刻工艺，例如，干法蚀刻。
参考图5，切割开口510可以形成于源极区22(图1)中。图案306可以用于对切割开口510进行图案化。切割开口510的深度可以介于两个初始牺牲/绝缘层对的厚度和四个初始牺牲/绝缘层对的厚度之间。切割开口510的深度值基于3D存储器件100的设计和/或制造来确定，且不应受到本公开的实施例的限制。在一些实施例中，执行各向异性蚀刻工艺，例如干法蚀刻，以去除堆叠结构111的一部分，直到达到期望的深度。在一些实施例中，使用一种或多种选择性蚀刻工艺来去除堆叠结构111的该部分，使得切割开口510的底表面能够沿z方向停止于期望位置(例如，在期望的初始绝缘层534或初始牺牲层533的顶表面上)。在一些实施例中，切割开口510可以与在堆叠结构111中形成其它结构(例如用于形成顶部选择栅(TSG)切口的开口520)在相同操作中形成。因此，不需要额外的操作来形成切割开口510。
在操作404，在切割开口中沉积适当的电介质材料，例如氧化硅。图6示出了沉积于切割开口510中的示例性电介质材料610。可以执行适当的沉积工艺，例如CVD、ALD、PVD、溅镀或其组合，以沉积电介质材料。在一些实施例中，电介质材料610是通过ALD沉积的。任选地，执行平面化工艺，例如CMP和/或凹陷蚀刻，以去除堆叠结构111之上的任何多余材料。在一些实施例中，切割开口510的尺寸充分大，使得电介质材料610不会填满切割开口510。另一方面，比切割开口510小的开口520被电介质材料610填满，以形成TSG切口。
在操作406，在电介质材料之上沉积牺牲材料以填满切割开口。图7示出了沉积在电介质材料610之上以填满切割开口510的示例性牺牲材料710。在一些实施例中，牺牲材料710可以包括氮化硅。可以使用任何适当的沉积方法在电介质材料610之上沉积牺牲材料710。
在操作408，去除所沉积的牺牲材料的部分以形成包括牺牲层的切割结构。例如，执行平面化工艺，例如CMP和/或凹陷蚀刻，以去除任何多余的牺牲材料和/或电介质材料。图8示出了在去除多余的牺牲和/或电介质材料之后的堆叠结构111。形成切割结构810，其包括电介质材料610的剩余部分和形成牺牲层814的牺牲材料的剩余部分。这些剩余部分一起填满切割开口510(图5)。
可以在形成切割结构810之前或之后在块区21(图1)中形成多个沟道结构110(图1)。可以在形成导体层123之前形成沟道结构110。作为示例，在形成切割结构810之前形成沟道结构110。为了形成沟道结构110，可以形成竖直延伸穿过堆叠结构111的多个沟道孔。在一些实施例中，穿过交织的初始牺牲层533和初始绝缘层534(图5)形成多个沟道孔。通过使用诸如图案化PR层的蚀刻掩模执行各向异性蚀刻工艺以去除堆叠结构111的部分并暴露衬底102，可以形成多个沟道孔。在一些实施例中，在切割结构810的每侧上沿y方向形成至少一个沟道孔。在一些实施例中，在每个块区21中形成多个沟道孔。可以通过在衬底102上方形成沟道孔的相同蚀刻工艺和/或通过单独的凹陷蚀刻工艺在每个沟道孔的底部形成凹陷区，以暴露衬底102的顶部。在一些实施例中，例如，在凹陷区之上，在每个沟道孔的底部形成半导体插塞。可以通过外延生长工艺和/或沉积工艺形成半导体插塞。在一些实施例中，半导体插塞是通过外延生长形成的，并被称为外延部分。任选地，可以执行凹陷蚀刻(例如，干法蚀刻和/或湿法蚀刻)以去除沟道孔侧壁上的多余半导体材料和/或将外延部分的顶表面控制在期望位置。在一些实施例中，外延部分的顶表面位于底部初始绝缘层534的顶表面和底表面之间。
在一些实施例中，通过执行适当的蚀刻工艺，例如，各向异性蚀刻工艺(例如，干法蚀刻)和/或各向同性蚀刻工艺(湿法蚀刻)来形成沟道孔。在一些实施例中，外延部分包括通过从衬底102外延生长而形成的单晶硅。在一些实施例中，外延部分包括通过沉积工艺形成的多晶硅。外延生长的外延部分的形成可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。沉积的外延部分的形成可以包括但不限于CVD、PVD和/或ALD。
在一些实施例中，半导体沟道形成在沟道孔中的外延部分之上并与之接触。半导体沟道可以包括沟道形成结构，沟道形成结构具有存储器膜(例如，包括阻挡层、存储器层和隧穿层)、形成于外延部分上方并连接外延部分的半导体层、以及填充沟道孔的其余部分的电介质内核。在一些实施例中，首先沉积存储器膜以覆盖沟道孔的侧壁和外延部分的顶表面，并且然后在存储器膜之上和外延部分上方沉积半导体层。接下来可以使用一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其它适当工艺、或其任何组合按照该顺序沉积阻挡层、存储器层和隧穿层，以形成存储器膜。然后可以使用诸如ALD、CVD、PVD、任何其它适当的工艺或其任何组合的一种或多种薄膜沉积工艺在隧穿层上沉积半导体层。在一些实施例中，在沉积诸如氧化硅的半导体层之后，通过沉积电介质材料在沟道孔的剩余空间中填充电介质内核。
在一些实施例中，在每个沟道孔的上部中形成漏极结构。在一些实施例中，可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻去除存储器膜、半导体层和电介质内核的处于堆叠结构111的顶表面上并且处于每个沟道孔的上部中的部分，以在沟道孔的上部中形成凹陷，使得半导体沟道的顶表面可以在第一电介质帽盖层的顶表面和底表面之间。然后可以通过诸如CVD、PVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积工艺向凹陷中沉积诸如金属的导电材料，来形成漏极结构。由此形成沟道结构110。接下来可以通过半导体沟道和控制导体层的交叉来形成多个存储单元。任选地，执行平面化工艺，例如干法/湿法蚀刻和/或CMP，以去除堆叠结构111的顶表面上的任何多余材料。
重新参考图4A，在形成切割结构之后，在操作410中在切割结构和堆叠结构之上沉积帽盖材料。图9示出了沉积于切割结构810和堆叠结构111之上的帽盖材料910。帽盖材料910可以包括任何适当的电介质材料，例如氧化硅，并可以使用诸如CVD、ALD、PVD、溅镀或其组合的工艺来沉积。
在操作412中，去除与切割结构相邻的所沉积的帽盖材料的部分和堆叠结构的部分以形成缝隙结构和将缝隙结构分成多个缝隙开口的至少一个初始支撑结构。图10示出了示例性初始支撑结构1010，其包括帽盖材料910的剩余部分、包括牺牲层814的剩余部分的切割结构810的剩余部分、以及交织的多个牺牲部分1023和多个绝缘部分1024。
如图10所示，与切割结构810相邻的堆叠结构111的部分与沉积于其之上的任何帽盖材料一起被去除，以形成缝隙结构1020，缝隙结构被初始支撑结构1010分成缝隙开口1004。图案302可以用于对缝隙结构1020进行图案化。亦即，去除源极区22中与切割结构810相邻的堆叠结构111的部分以形成缝隙结构1020。帽盖材料910的剩余部分、切割结构810的剩余部分、以及下方的交织的牺牲部分1023和绝缘部分1024(例如，在蚀刻缝隙结构1020之后的初始牺牲层533和初始绝缘层534的剩余部分)可以形成初始支撑结构1010。牺牲部分1023和绝缘部分1024均可以接触相邻块区21中的同一层级的牺牲层和绝缘层(124)。一个或多个初始支撑结构可以将缝隙结构1020分成多个缝隙开口1004，每个缝隙开口暴露衬底102和相邻块区21的交织的牺牲层和绝缘层。可以执行适当的各向异性蚀刻工艺，例如干法蚀刻，以形成缝隙结构1020。
在一些实施例中，可以不使用图案302对缝隙结构1020图案化，并且可以使用切割结构810作为蚀刻掩模以去除堆叠结构111的部分并形成缝隙结构1020。
重新参考图4A，在操作414中，去除每个初始支撑结构的切割结构810中的牺牲层814、每个初始支撑结构中的牺牲部分1023和每个块区中的牺牲层。可以执行各向同性蚀刻工艺，例如，湿法蚀刻，以通过缝隙开口1004去除牺牲层814、牺牲部分1023和块区中的牺牲层。可以在去除牺牲层814之后形成初始支撑结构中的开口1114。此外，可以通过去除牺牲层在每个块区21中形成多个横向凹陷，并且可以通过去除牺牲部分1023而在每个初始支撑结构中形成多个凹陷部分1023。
在操作416中，通过缝隙开口在每个初始支撑结构中形成导体部分。此外，在多个存储块中形成导体层。图12示出了在操作416之后的示例性结构1200。
如图12所示，利用多个导体部分1223替代每个初始支撑结构中的牺牲部分。利用多个导体层123替代每个块区21中的牺牲层(重新参照图2B)。可以沉积导体材料以填满横向凹陷和凹陷部分，从而在每个块区中形成多个导体层123并在每个初始支撑结构中形成多个导体部分1223。在一些实施例中，如图12所示，在操作416之后，可以在开口1114的上表面和/或下表面上沉积导体材料层。
参考图4B，在操作418中，去除导体部分的部分。图13示出了在通过诸如蚀刻的任何适当工艺去除导体部分1223的远端部分之后的导体部分223。在导体部分223的两侧上形成凹陷部分。在一些实施例中，如图13所示，还可以去除开口1114的上表面和/或下表面上沉积的导体材料层。
在操作420中，在初始支撑结构周围形成间隔体层。图14示出了围绕初始支撑结构的示例性间隔体层225。间隔体层225可以包括电介质材料并可以通过CVD、PVD、ALD和溅镀中的至少一种来沉积。此外，可以形成具有多个交织的导体部分223和绝缘部分224的部分堆叠层221。
在操作422中，在间隔体层之上并且在开口中沉积粘合材料，以形成粘合层的至少一部分。图15示出了沉积于间隔体层225之上以及开口1114中的示例性粘合层1510。例如，可以围绕帽盖材料910(包括开口1114的上表面)沉积粘合材料。粘合层1510的部分可以用于提高支撑结构和源极触点之间的粘合，以及提供将由支撑结构分隔的导电部件连接的导电链接。
在操作424中，通过向开口中沉积导电材料来填充初始支撑结构中的开口。图16示出了向开口1114及缝隙开口1004中沉积导电材料1610。在开口1114中填充的导电材料可以形成作为支撑结构220的部分的切割层114。
在操作426中，形成一个或多个源极触点，每个源极触点在对应的缝隙开口中。图17示出，沉积在缝隙开口1004中的多余的导电材料被去除，以在其相应的缝隙开口中形成源极触点104/104’。源极触点104/104’通过粘合层1510的部分粘附到间隔体层225。
在操作428中，可以在支撑结构和源极触点之上进一步沉积粘合材料，使得沉积的粘合材料与粘合层接触并且可以扩展粘合层。图18示出了在部分232f、232d、232e和232g处沉积粘合材料之后的包括粘合部分232a-232g的示例性粘合层。部分232f、232d、232e和232g可以与部分232c和/或232h(其为粘合层1510的部分)接触。通过这种方式，可以通过粘合层的部分232a-232g建立在源极触点104和104’之间的导电链接。
在操作430中，在缝隙开口中沉积的粘合材料之上形成连接层。图19示出了在形成连接层108和108’并去除包括粘合层的部分232h的多余部分之后的3D存储器件100的结构。可以使用平面化工艺，例如CMP和/或凹陷蚀刻，以使帽盖层115的顶表面和连接层108/108’的顶表面共面。
在形成支撑结构和导体层之后，在缝隙结构中形成源极结构。在一些实施例中，连接层108/108’包括钨并且通过CVD、PVD、ALD和溅镀中的一种或多种来沉积。在一些实施例中，粘合层包括TiN并且通过CVD、PVD、ALD和溅镀中的一种或多种来沉积。
在一些实施例中，3D存储器件包括衬底之上的存储器堆叠层。存储器堆叠层包括交织的多个导体层和多个绝缘层。3D存储器件还包括在存储器堆叠层中竖直延伸的多个沟道结构。3D存储器件还包括在存储器堆叠层中延伸的源极结构。源极结构包括将源极结构分成第一区段和第二区段的支撑结构。源极结构还包括粘合层。粘合层的至少一部分延伸穿过支撑结构并将第一和第二区段导电连接。
在一些实施例中，粘合层包括处于第一区段和支撑结构之间的第一部分、处于第二区段和支撑结构之间的第二部分、以及包括粘合层的延伸穿过支撑结构的部分的第三部分。第一部分和第二与第三部分导电连接。
在一些实施例中，第一区段包括与第一部分接触的第一源极触点并且第二区段包括与第二部分接触的第二源极触点接触。
在一些实施例中，第一区段包括处于第一源极触点之上的第一连接层并且第二区段包括处于第二源极触点之上的第二连接层。支撑结构包括处于粘合层的第三部分之上的切割层。切割层在第一和第二连接层之间。
在一些实施例中，第一连接层、第二连接层或切割层中的至少一个包括钨、钴、铝、铜、硅化物或多晶硅中的至少一种。
在一些实施例中，粘合层包括处于第一连接层和切割层之间的第四部分、以及处于第二连接层和切割层之间的第五部分。第四和第五部分与第三部分导电连接。
在一些实施例中，支撑结构包括处于切割层之上并与之接触的帽盖层。帽盖层在第一和第二连接层之间并将第一和第二连接层分隔。
在一些实施例中，帽盖层包括氧化硅。
在一些实施例中，帽盖层的上表面和第一或第二连接层的上表面是共面的。
在一些实施例中，第四部分沿支撑结构在第一连接层和帽盖层之间竖直延伸。第五部分沿支撑结构在第二连接层和帽盖层之间竖直延伸。
在一些实施例中，粘合层包括处于第一连接层和第一源极触点之间的第六部分、以及处于第二连接层和第二源极触点之间的第七部分。第六和第七部分与第三部分导电连接。
在一些实施例中，沿着源极结构延伸所沿的横向方向，切割层的宽度标称上等于支撑结构在粘合层的第三部分之下的宽度。
在一些实施例中，第一或第二源极触点包括多晶硅。
在一些实施例中，支撑结构包括交织的多个导体部分和多个绝缘部分。
在一些实施例中，多个导体部分中的每个接触与源极结构相邻的存储块中的对应导体层，并且多个绝缘部分中的每个接触与源极结构相邻的存储块中的对应绝缘层。
在一些实施例中，3D存储器件还包括与交织的多个导体部分和绝缘部分接触的间隔体层。
在一些实施例中，粘合层包括Ti、Ta、Cr、W、TiNx、TaNx、CrNx、WNx、TiSixNy、TaSixNy、CrSixNy或WSixNy中的至少一种。
在一些实施例中，多个沟道结构均包括与衬底接触并导电连接的外延部分、与外延部分接触并导电连接的半导体沟道、以及与半导体沟道接触并导电连接的漏极结构。
在一些实施例中，3D存储器件包括衬底之上的存储器堆叠层。存储器堆叠层包括交织的多个导体层和多个绝缘层。3D存储器件还包括在存储器堆叠层中竖直延伸的多个沟道结构、以及存储器堆叠层中的沿横向方向平行延伸的多个源极结构。多个源极结构均包括沿横向方向布置并将源极结构分成多个区段的多个支撑结构。每个源极结构还包括粘合层。粘合层的至少一部分延伸穿过支撑结构中的至少一个，并将由支撑结构中的至少一个分割的至少两个相邻区段导电连接。
在一些实施例中，至少两个相邻区段均包括源极触点，所述源极触点导电连接到延伸穿过支撑结构中的至少一个的粘合层的部分。
在一些实施例中，3D存储器件还包括多个连接层，每个连接层在对应源极触点之上。多个连接层中的至少两个导电连接到粘合层的延伸穿过支撑结构中的至少一个的部分。
在一些实施例中，支撑结构中的至少一个包括处于延伸穿过支撑结构中的至少一个的粘合层的部分之上的切割层。切割层将多个连接层中的至少两个分隔。
在一些实施例中，粘合层的至少一部分在切割层和多个连接层中的至少两个的其中之一之间。
在一些实施例中，支撑结构中的至少一个包括处于切割层之上并与之接触的帽盖层。切割层在多个连接层中的至少两个之间。
在一些实施例中，帽盖层包括氧化硅。
在一些实施例中，帽盖层的上表面和多个连接层中的至少两个的其中之一的上表面是共面的。
在一些实施例中，沿着横向方向，切割层的宽度标称上等于处于粘合层的延伸穿过支撑结构中的至少一个的部分之下的支撑结构中的至少一个的宽度。
在一些实施例中，源极触点包括多晶硅。
在一些实施例中，支撑结构中的至少一个包括交织的多个导体部分和多个绝缘部分。
在一些实施例中，多个导体部分中的每个接触与包括支撑结构中的至少一个的源极结构相邻的存储块中的对应导体层。多个绝缘部分中的每个接触与包括支撑结构中的至少一个的源极结构相邻的存储块中的对应绝缘层。
在一些实施例中，3D存储器件包括与交织的多个导体部分和绝缘部分接触的间隔体层。
在一些实施例中，粘合层包括Ti、Ta、Cr、W、TiNx、TaNx、CrNx、WNx、TiSixNy、TaSixNy、CrSixNy或WSixNy中的至少一种。
在一些实施例中，多个沟道结构均包括与衬底接触并导电连接的外延部分、与外延部分接触并导电连接的半导体沟道、以及与半导体沟道接触并导电连接的漏极结构。
在一些实施例中，一种用于形成3D存储器件的方法包括在堆叠结构中形成切割结构。切割结构包括牺牲层。该方法还包括去除堆叠结构的与切割结构相邻的部分以形成缝隙结构和初始支撑结构。初始支撑结构将缝隙结构分成多个缝隙开口。该方法还包括通过去除切割结构的牺牲层在初始支撑结构中形成开口，以及通过多个缝隙开口在初始支撑结构中形成多个导体部分。该方法还包括在初始支撑结构的开口中沉积粘合材料。所沉积的粘合材料形成延伸穿过初始支撑结构的粘合层的至少一部分。该方法还包括填充初始支撑结构的开口以形成支撑结构并在多个缝隙开口中的每一个中形成源极触点。至少两个源极触点导电连接到粘合层。
在一些实施例中，为了形成切割结构，该方法包括在堆叠结构中形成切割开口以及在切割开口中沉积电介质材料。
在一些实施例中，形成切割开口与形成顶部选择栅(TSG)切口在相同操作中。
在一些实施例中，为了形成切割结构，该方法包括在电介质材料之上沉积牺牲材料以填满切割开口。
在一些实施例中，为了形成切割结构，该方法包括去除所沉积的牺牲材料的部分以形成切割结构。
在一些实施例中，在形成切割结构之后，该方法还包括在切割结构和堆叠结构之上沉积帽盖材料。
在一些实施例中，该方法还包括在去除堆叠结构的与切割结构相邻的部分以形成缝隙结构和初始支撑结构的相同操作中，去除所沉积的帽盖材料的与切割结构相邻的部分。
在一些实施例中，为了去除堆叠结构的与切割结构相邻的部分以形成缝隙结构和初始支撑结构，该方法包括沿横向方向去除堆叠结构的与切割结构相邻的部分，以形成暴露衬底的缝隙结构。
在一些实施例中，为了形成多个导体部分，该方法包括通过多个缝隙开口去除初始支撑结构中的多个牺牲部分以形成多个凹陷部分，以及沉积导体材料以填满多个凹陷部分，以形成多个导体部分。
在一些实施例中，去除初始支撑结构中的多个牺牲部分与通过去除切割结构的牺牲层在初始支撑结构中形成开口处于相同的操作中。
在一些实施例中，该方法还包括在初始支撑结构周围形成间隔体层。
在一些实施例中，该方法还包括在间隔体层之上沉积粘合材料。所沉积的粘合材料形成粘合层的部分。
在一些实施例中，为了形成源极触点，该方法包括沉积多晶硅以填满相应的缝隙开口以及去除所沉积的多晶硅的部分以形成源极触点。
在一些实施例中，沉积多晶硅以填满相应缝隙开口与填充初始支撑结构的开口以形成支撑结构处于相同的操作中。
在一些实施例中，在形成源极接触之后，方法还包括在源极触点之上沉积粘合材料使得所沉积的粘合材料与粘合层接触。
在一些实施例中，该方法还包括在多个缝隙开口中的每个中在所沉积的粘合材料之上形成连接层，使得连接层中的至少两个导电连接到至少两个缝隙开口中的源极触点。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (49)

1.一种三维(3D)存储器件，包括：
衬底之上的存储器堆叠层，所述存储器堆叠层包括交织的多个导体层和多个绝缘层；
在所述存储器堆叠层中竖直延伸的多个沟道结构；以及
在所述存储器堆叠层中延伸的源极结构，其中，所述源极结构包括：
支撑结构，将所述源极结构分成第一区段和第二区段；以及
粘合层，其中，所述粘合层的至少一部分延伸穿过所述支撑结构并将所述第一区段和所述第二区段导电连接。
2.根据权利要求1所述的3D存储器件，其中，所述粘合层包括：
处于所述第一区段和所述支撑结构之间的第一部分；
处于所述第二区段和所述支撑结构之间的第二部分；以及
包括所述粘合层的延伸穿过所述支撑结构的所述部分的第三部分；
其中，所述第一部分和所述第二部分与所述第三部分导电连接。
3.根据权利要求2所述的3D存储器件，其中：
所述第一区段包括与所述第一部分接触的第一源极触点；并且
所述第二区段包括与所述第二部分接触的第二源极触点。
4.根据权利要求3所述的3D存储器件，其中：
所述第一区段包括处于所述第一源极触点之上的第一连接层；并且
所述第二区段包括处于所述第二源极触点之上的第二连接层，其中：
所述支撑结构包括处于所述粘合层的所述第三部分之上的切割层；并且
所述切割层在所述第一连接层和所述第二连接层之间。
5.根据权利要求4所述的3D存储器件，其中，所述第一连接层、所述第二连接层或所述切割层中的至少一个包括钨、钴、铝、铜、硅化物或多晶硅中的至少一种。
6.根据权利要求4或5所述的3D存储器件，其中，所述粘合层包括：
处于所述第一连接层和所述切割层之间的第四部分；以及
处于所述第二连接层和所述切割层之间的第五部分，
其中，所述第四部分和所述第五部分与所述第三部分导电连接。
7.根据权利要求6所述的3D存储器件，其中，所述支撑结构包括：
处于所述切割层之上并与所述切割层接触的帽盖层，其中，所述切割层在所述第一连接层和所述第二连接层之间并将所述第一连接层和所述第二连接层分隔。
8.根据权利要求7所述的3D存储器件，其中，所述帽盖层包括氧化硅。
9.根据权利要求7或8所述的3D存储器件，其中，所述帽盖层的上表面和所述第一连接层或所述第二连接层的上表面是共面的。
10.根据权利要求7到9中的任一项所述的3D存储器件，其中：
所述第四部分沿所述支撑结构并且在所述第一连接层和所述帽盖层之间竖直延伸；或者
所述第五部分沿所述支撑结构并且在所述第二连接层和所述帽盖层之间竖直延伸。
11.根据权利要求6到10中的任一项所述的3D存储器件，其中，所述粘合层包括：
处于所述第一连接层和所述第一源极触点之间的第六部分；以及
处于所述第二连接层和所述第二源极触点之间的第七部分，
其中，所述第六部分和所述第七部分与所述第三部分导电连接。
12.根据权利要求4到11中的任一项所述的3D存储器件，其中：
沿着所述源极结构延伸所沿的横向方向，所述切割层的宽度标称上等于所述支撑结构在所述粘合层的所述第三部分之下的宽度。
13.根据权利要求3到11中的任一项所述的3D存储器件，其中，所述第一源极触点或所述第二源极触点包括多晶硅。
14.根据权利要求1到13中的任一项所述的3D存储器件，其中，所述支撑结构包括交织的多个导体部分和多个绝缘部分。
15.根据权利要求14所述的3D存储器件，其中：
所述多个导体部分中的每个接触与所述源极结构相邻的所述存储块中的对应导体层；并且
所述多个绝缘部分中的每个接触与所述源极结构相邻的所述存储块中的对应绝缘层。
16.根据权利要求14或15所述的3D存储器件，还包括与所述交织的多个导体部分和绝缘部分接触的间隔体层。
17.根据权利要求1到16中的任一项所述的3D存储器件，其中，所述粘合层包括Ti、Ta、Cr、W、TiNx、TaNx、CrNx、WNx、TiSixNy、TaSixNy、CrSixNy或WSixNy中的至少一种。
18.根据权利要求1到17中的任一项所述的3D存储器件，其中，所述多个沟道结构均包括与所述衬底接触并导电连接的外延部分、与所述外延部分接触并导电连接的半导体沟道、以及与所述半导体沟道接触并导电连接的漏极结构。
19.一种三维(3D)存储器件，包括：
衬底之上的存储器堆叠层，所述存储器堆叠层包括交织的多个导体层和多个绝缘层；
在所述存储器堆叠层中竖直延伸的多个沟道结构；以及
在所述存储器堆叠层中沿横向方向平行延伸的多个源极结构，其中，所述多个源极结构均包括：
多个支撑结构，沿所述横向方向布置，并且将所述源极结构分成多个区段；以及
粘合层，其中，所述粘合层的至少一部分延伸穿过所述支撑结构中的至少一个，并将由所述支撑结构中的所述至少一个分割的至少两个相邻区段导电连接。
20.根据权利要求19所述的3D存储器件，其中，所述至少两个相邻区段均包括源极触点，所述源极触点导电连接到所述粘合层的延伸穿过所述支撑结构中的所述至少一个的所述部分。
21.根据权利要求20所述的3D存储器件，还包括：
多个连接层，均在对应源极触点之上，其中，所述多个连接层中的至少两个导电连接到所述粘合层的延伸穿过所述支撑结构中的所述至少一个的所述部分。
22.根据权利要求21所述的3D存储器件，其中，所述支撑结构中的所述至少一个包括：
处于所述粘合层的延伸穿过所述支撑结构中的所述至少一个的所述部分之上的切割层，其中，所述切割层分隔所述多个连接层中的所述至少两个。
23.根据权利要求22所述的3D存储器件，其中，所述粘合层的至少一部分在所述切割层和所述多个连接层中的所述至少两个的其中之一之间。
24.根据权利要求22或23所述的3D存储器件，其中，所述支撑结构中的所述至少一个包括：
处于所述切割层之上并与所述切割层接触的帽盖层，其中，所述帽盖层在所述多个连接层中的所述至少两个之间。
25.根据权利要求24所述的3D存储器件，其中，所述帽盖层包括氧化硅。
26.根据权利要求24或25所述的3D存储器件，其中，所述帽盖层的上表面和所述多个连接层中的所述至少两个的其中之一的上表面是共面的。
27.根据权利要求22到26中的任一项所述的3D存储器件，其中：
沿着所述横向方向，所述切割层的宽度标称上等于处于所述粘合层的延伸穿过所述支撑结构中的所述至少一个的所述部分之下的所述支撑结构中的所述至少一个的宽度。
28.根据权利要求20到27中的任一项所述的3D存储器件，其中，所述源极触点包括多晶硅。
29.根据权利要求19到28中的任一项所述的3D存储器件，所述支撑结构中的所述至少一个包括交织的多个导体部分和多个绝缘部分。
30.根据权利要求29所述的3D存储器件，其中：
所述多个导体部分中的每个接触与包括所述支撑结构中的所述至少一个的所述源极结构相邻的存储块中的对应导体层；并且
所述多个绝缘部分中的每个接触与包括所述支撑结构中的所述至少一个的所述源极结构相邻的所述存储块中的对应绝缘层。
31.根据权利要求29或30所述的3D存储器件，还包括与所述交织的多个导体部分和绝缘部分接触的间隔体层。
32.根据权利要求19到31中的任一项所述的3D存储器件，其中，所述粘合层包括Ti、Ta、Cr、W、TiNx、TaNx、CrNx、WNx、TiSixNy、TaSixNy、CrSixNy或WSixNy中的至少一种。
33.根据权利要求19到32中的任一项所述的3D存储器件，其中，所述多个沟道结构均包括与所述衬底接触并导电连接的外延部分、与所述外延部分接触并导电连接的半导体沟道、以及与所述半导体沟道接触并导电连接的漏极结构。
34.一种用于形成三维(3D)存储器件的方法，包括：
在堆叠结构中形成切割结构，所述切割结构包括牺牲层；
去除所述堆叠结构的与所述切割结构相邻的部分以形成缝隙结构和初始支撑结构，所述初始支撑结构将所述缝隙结构分成多个缝隙开口；
通过去除所述切割结构的所述牺牲层在所述初始支撑结构中形成开口；
通过所述多个缝隙开口在所述初始支撑结构中形成多个导体部分；
在所述初始支撑结构的所述开口中沉积粘合材料，所沉积的粘合材料形成延伸穿过所述初始支撑结构的粘合层的至少一部分；
填充所述初始支撑结构的所述开口以形成支撑结构；以及
在所述多个缝隙开口中的每个中形成源极触点，至少两个源极触点导电连接到所述粘合层。
35.根据权利要求34所述的方法，其中，形成所述切割结构包括：
在所述堆叠结构中形成切割开口；以及
在所述切割开口中沉积电介质材料。
36.根据权利要求35所述的方法，其中，形成所述切割开口与形成顶部选择栅(TSG)切口在相同操作中。
37.根据权利要求35或36所述的方法，其中，形成所述切割结构包括：
在所述电介质材料之上沉积牺牲材料以填满所述切割开口。
38.根据权利要求37所述的方法，其中，形成所述切割结构包括：
去除所沉积的牺牲材料的部分以形成所述切割结构。
39.根据权利要求34至38中的任一项所述的方法，还包括：
在形成所述切割结构之后，在所述切割结构和所述堆叠结构之上沉积帽盖材料。
40.根据权利要求39所述的方法，还包括：
在去除所述堆叠结构的与所述切割结构相邻的部分以形成所述缝隙结构和所述初始支撑结构的相同操作中，去除所沉积的帽盖材料的与所述切割结构相邻的部分。
41.根据权利要求34到40的任一项所述的方法，其中，去除所述堆叠结构的与所述切割结构相邻的部分以形成所述缝隙结构和所述初始支撑结构包括：
沿横向方向去除所述堆叠结构的与所述切割结构相邻的部分，以形成暴露所述衬底的所述缝隙结构。
42.根据权利要求34到41的任一项所述的方法，其中，形成所述多个导体部分包括：
通过所述多个缝隙开口去除所述初始支撑结构中的多个牺牲部分以形成多个凹陷部分；以及
沉积导体材料以填满所述多个凹陷部分，以形成所述多个导体部分。
43.根据权利要求42所述的方法，其中，去除所述初始支撑结构中的所述多个牺牲部分与通过去除所述切割结构的所述牺牲层在所述初始支撑结构中形成所述开口处于相同的操作中。
44.根据权利要求34到43的任一项所述的方法，还包括围绕所述初始支撑结构形成间隔体层。
45.根据权利要求44所述的方法，还包括在所述间隔体层之上沉积粘合材料，所沉积的粘合材料形成所述粘合层的部分。
46.根据权利要求34到45的任一项所述的方法，其中，形成所述源极触点包括：
沉积多晶硅以填满相应的所述缝隙开口；以及
去除所沉积的多晶硅的部分以形成所述源极触点。
47.根据权利要求46所述的方法，其中，沉积多晶硅以填满相应的所述缝隙开口与填充所述初始支撑结构的所述开口以形成所述支撑结构处于相同的操作中。
48.根据权利要求46所述的方法，还包括：
在形成所述源极触点之后，在所述源极触点之上沉积粘合材料，使得所沉积的粘合材料与所述粘合层接触。
49.根据权利要求48所述的方法，还包括：
在所述多个缝隙开口中的每个中在所沉积的粘合材料之上形成连接层，使得所述连接层中的至少两个导电连接到至少两个缝隙开口中的源极触点。
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