JP2022535790A - 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法 - Google Patents
接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法 Download PDFInfo
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Abstract
Description
22 ソース領域
100 3Dメモリデバイス
102 基板
104 ソースコンタクト
104’ ソースコンタクト
108 連結層
108’ 連結層
110 チャネル構造
111 スタック構造
114 切断層
115 キャップ層
123 導体層
124 絶縁層
125 誘電キャップ層
220 支持構造
221 部分スタック
223 導体部分
224 絶縁部分
225 スペーサ層
232 接着層
232a、232b、232c、232d、232e、232f、232g 接着部分
302、306、308 パターン
510 切断開口
520 開口
533 初期犠牲層
534 初期絶縁層
610 誘電性材料
710 犠牲材料
810 切断構造
814 犠牲層
910 キャップ材料
1004 スリット開口
1010 初期支持構造
1020 スリット構造
1023 犠牲部分
1024 絶縁部分
1114 開口
1123 リセス部分
1200 構造
1223 導体部分
1510 接着層
1610 導電性材料
2000 メモリデバイス
2002 基板
2004 チャネル構造
2006-1 GLS
2006-2 GLS
2011 メモリスタック
d1 切断層114の幅
d2 支持構造の幅
D1 パターン306の長さ
D2 パターン302の長さ
W1 パターン306の幅
W2 パターン302の幅
Claims (49)
- 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
前記メモリスタックにおいて延びるソース構造であって、
前記ソース構造を第1の区域と第2の区域とに分割する支持構造、および、
接着層であって、前記接着層の少なくとも一部分が、前記支持構造を通じて延び、前記第1の区域と前記第2の区域とを導電的に連結する、接着層
を備えるソース構造と
を備える三次元(3D)メモリデバイス。 - 前記接着層は、
前記第1の区域と前記支持構造との間の第1の部分と、
前記第2の区域と前記支持構造との間の第2の部分と、
前記支持構造を通じて延びる前記接着層の前記一部分を含む第3の部分と
を備え、
前記第1の部分および前記第2の部分は前記第3の部分と導電的に連結される、請求項1に記載の3Dメモリデバイス。 - 前記第1の区域は、前記第1の部分と接触する第1のソースコンタクトを備え、
前記第2の区域は、前記第2の部分と接触する第2のソースコンタクトを備える、請求項2に記載の3Dメモリデバイス。 - 前記第1の区域は、前記第1のソースコンタクトにわたって第1の連結層を備え、
前記第2の区域は、前記第2のソースコンタクトにわたって第2の連結層を備え、
前記支持構造は、前記接着層の前記第3の部分にわたって切断層を備え、
前記切断層は前記第1の連結層と前記第2の連結層との間にある、請求項3に記載の3Dメモリデバイス。 - 前記第1の連結層、前記第2の連結層、または前記切断層のうちの少なくとも1つは、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項4に記載の3Dメモリデバイス。
- 前記接着層は、
前記第1の連結層と前記切断層との間の第4の部分と、
前記第2の連結層と前記切断層との間の第5の部分と
を備え、
前記第4の部分および前記第5の部分は前記第3の部分と導電的に連結される、請求項4または5に記載の3Dメモリデバイス。 - 前記支持構造は、
前記切断層にわたって接触するキャップ層であって、前記第1の連結層と前記第2の連結層との間にあり、前記第1の連結層と前記第2の連結層とを分離するキャップ層を備える、請求項6に記載の3Dメモリデバイス。 - 前記キャップ層は酸化シリコンを含む、請求項7に記載の3Dメモリデバイス。
- 前記キャップ層の上面と、前記第1の連結層または前記第2の連結層の上面とが同一平面である、請求項7または8に記載の3Dメモリデバイス。
- 前記第4の部分は、前記第1の連結層と前記キャップ層との間で、前記支持構造に沿って鉛直に延びる、または、
前記第5の部分は、前記第2の連結層と前記キャップ層との間で、前記支持構造に沿って鉛直に延びる、請求項7から9のいずれか一項に記載の3Dメモリデバイス。 - 前記接着層は、
前記第1の連結層と前記第1のソースコンタクトとの間の第6の部分と、
前記第2の連結層と前記第2のソースコンタクトとの間の第7の部分と
を備え、
前記第6の部分および前記第7の部分は前記第3の部分と導電的に連結される、請求項6から10のいずれか一項に記載の3Dメモリデバイス。 - 前記ソース構造が沿って延びる横方向に沿って、前記切断層の幅が、前記接着層の前記第3の部分の下における前記支持構造の幅と名目上等しい、請求項4から11のいずれか一項に記載の3Dメモリデバイス。
- 前記第1のソースコンタクトまたは前記第2のソースコンタクトはポリシリコンを含む、請求項3から11のいずれか一項に記載の3Dメモリデバイス。
- 前記支持構造は交互の複数の導体部分および複数の絶縁部分を備える、請求項1から13のいずれか一項に記載の3Dメモリデバイス。
- 前記複数の導体部分の各々は、前記ソース構造と隣接するメモリブロックにおける対応する導体層と接触し、
前記複数の絶縁部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項14に記載の3Dメモリデバイス。 - 前記交互の複数の導体部分および絶縁部分と接触するスペーサ層をさらに備える、請求項14または15に記載の3Dメモリデバイス。
- 前記接着層は、Ti、Ta、Cr、W、TiNx、TaNx、CrNx、WNx、TiSixNy、TaSixNy、CrSixNy、またはWSixNyのうちの少なくとも1つを含む、請求項1から16のいずれか一項に記載の3Dメモリデバイス。
- 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項1から17のいずれか一項に記載の3Dメモリデバイス。
- 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
前記メモリスタックにおいて横方向に沿って平行に延びる複数のソース構造であって、
前記横方向に沿って配置され、前記ソース構造を複数の区域へと分割する複数の支持構造、および、
接着層であって、前記接着層の少なくとも一部分が、前記支持構造のうちの少なくとも1つを通じて延び、前記支持構造のうちの前記少なくとも1つによって分割される少なくとも2つの隣接する区域を導電的に連結する接着層
を各々が備える複数のソース構造と
を備える三次元(3D)メモリデバイス。 - 前記少なくとも2つの隣接する区域は、前記支持構造のうちの前記少なくとも1つを通じて延びる前記接着層の前記一部分に導電的に連結するソースコンタクトを各々が備える、請求項19に記載の3Dメモリデバイス。
- 対応するソースコンタクトに各々がわたっている複数の連結層であって、前記複数の連結層のうちの少なくとも2つは、前記支持構造のうちの前記少なくとも1つを通じて延びる前記接着層の前記一部分に導電的に連結される、複数の連結層をさらに備える、請求項20に記載の3Dメモリデバイス。
- 前記支持構造のうちの前記少なくとも1つは、
前記支持構造のうちの前記少なくとも1つを通じて延びる前記接着層の前記一部分にわたる切断層であって、前記複数の連結層のうちの前記少なくとも2つを分離する切断層を備える、請求項21に記載の3Dメモリデバイス。 - 前記接着層の少なくとも一部分が、前記切断層と、前記複数の連結層のうちの前記少なくとも2つの一方との間にある、請求項22に記載の3Dメモリデバイス。
- 前記支持構造のうちの前記少なくとも1つは、
前記切断層にわたって接触するキャップ層であって、前記複数の連結層のうちの前記少なくとも2つの間にあるキャップ層を備える、請求項22または23に記載の3Dメモリデバイス。 - 前記キャップ層は酸化シリコンを含む、請求項24に記載の3Dメモリデバイス。
- 前記キャップ層の上面と、前記複数の連結層のうちの前記少なくとも2つの一方の上面とが同一平面である、請求項24または25に記載の3Dメモリデバイス。
- 前記横方向に沿って、前記切断層の幅が、前記支持構造のうちの前記少なくとも1つを通じて延びる前記接着層の前記一部分の下における前記支持構造のうちの前記少なくとも1つの幅と名目上等しい、請求項22から26のいずれか一項に記載の3Dメモリデバイス。
- 前記ソースコンタクトはポリシリコンを含む、請求項20から27のいずれか一項に記載の3Dメモリデバイス。
- 前記支持構造のうちの前記少なくとも1つは交互の複数の導体部分および複数の絶縁部分を備える、請求項19から28のいずれか一項に記載の3Dメモリデバイス。
- 前記複数の導体部分の各々は、前記支持構造のうちの前記少なくとも1つを備える前記ソース構造と隣接するメモリブロックにおける対応する導体層と接触し、
前記複数の絶縁部分の各々は、前記支持構造のうちの前記少なくとも1つを備える前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項29に記載の3Dメモリデバイス。 - 前記交互の複数の導体部分および絶縁部分と接触するスペーサ層をさらに備える、請求項29または30に記載の3Dメモリデバイス。
- 前記接着層は、Ti、Ta、Cr、W、TiNx、TaNx、CrNx、WNx、TiSixNy、TaSixNy、CrSixNy、またはWSixNyのうちの少なくとも1つを含む、請求項19から31のいずれか一項に記載の3Dメモリデバイス。
- 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項19から32のいずれか一項に記載の3Dメモリデバイス。
- 三次元(3D)メモリデバイスを形成するための方法であって、
犠牲層を備える切断構造をスタック構造に形成するステップと、
スリット構造および初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の一部分を除去するステップであって、前記初期支持構造は前記スリット構造を複数のスリット開口へと分割する、ステップと、
前記切断構造の前記犠牲層を除去することで、前記初期支持構造に開口を形成するステップと、
前記複数のスリット開口を通じて前記初期支持構造に複数の導体部分を形成するステップと、
前記初期支持構造の前記開口に接着材料を堆積させるステップであって、堆積させられた前記接着材料は、前記初期支持構造を通じて延びる接着層の少なくとも一部分を形成する、ステップと、
支持構造を形成するために前記初期支持構造の前記開口を満たすステップと、
前記複数のスリット開口の各々においてソースコンタクトを形成するステップであって、少なくとも2つのソースコンタクトが前記接着層に導電的に連結される、ステップと
を含む方法。 - 前記切断構造を形成するステップは、
前記スタック構造に切断開口を形成するステップと、
前記切断開口に誘電性材料を堆積させるステップと
を含む、請求項34に記載の方法。 - 前記切断開口を形成するステップは、上選択ゲート(TSG)切断を形成するのと同じ工程においてである、請求項35に記載の方法。
- 前記切断構造を形成するステップは、
前記切断開口を満たすために前記誘電性材料にわたって犠牲材料を堆積させるステップを含む、請求項35または36に記載の方法。 - 前記切断構造を形成するステップは、
前記切断構造を形成するために、堆積させられた前記犠牲材料の一部を除去するステップを含む、請求項37に記載の方法。 - 前記切断構造を形成するステップの後、前記切断構造および前記スタック構造にわたってキャップ材料を堆積させるステップをさらに含む、請求項34から38のいずれか一項に記載の方法。
- 前記切断構造に隣接する、堆積させられた前記キャップ材料の一部分を、前記スリット構造および前記初期支持構造を形成するために前記切断構造に隣接する前記スタック構造の一部分を除去するのと同じ工程において除去するステップをさらに含む、請求項39に記載の方法。
- 前記スリット構造および前記初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の前記一部分を除去するステップは、
前記基板を露出させる前記スリット構造を形成するために、横方向に沿って前記切断構造に隣接する前記スタック構造の一部分を除去するステップを含む、請求項34から40のいずれか一項に記載の方法。 - 前記複数の導体部分を形成するステップは、
複数のリセス部分を形成するために、前記複数のスリット開口を通じて、前記初期支持構造における複数の犠牲部分を除去するステップと、
前記複数のリセス部分を満たして前記複数の導体部分を形成するために、導体材料を堆積させるステップと
を含む、請求項34から41のいずれか一項に記載の方法。 - 前記初期支持構造における前記複数の犠牲部分を除去するステップは、前記切断構造の前記犠牲層を除去することで前記初期支持構造に前記開口を形成するのと同じ工程においてである、請求項42に記載の方法。
- 前記初期支持構造の周りにスペーサ層を形成するステップをさらに含む、請求項34から43のいずれか一項に記載の方法。
- 前記スペーサ層にわたって接着材料を堆積させるステップであって、堆積させられた前記接着材料は前記接着層の一部を形成する、ステップをさらに含む、請求項44に記載の方法。
- 前記ソースコンタクトを形成するステップは、
それぞれの前記スリット開口を満たすためにポリシリコンを堆積させるステップと、
前記ソースコンタクトを形成するために、堆積させられた前記ポリシリコンの一部を除去するステップと
を含む、請求項34から45のいずれか一項に記載の方法。 - それぞれの前記スリット開口を満たすためにポリシリコンを堆積させるステップは、前記支持構造を形成するために前記初期支持構造の前記開口を満たすのと同じ工程においてである、請求項46に記載の方法。
- 前記ソースコンタクトを形成するステップの後、接着材料を、堆積させられた前記接着材料が前記接着層と接触するように前記ソースコンタクトにわたって堆積させるステップをさらに含む、請求項46に記載の方法。
- 連結層を、前記連結層のうちの少なくとも2つが少なくとも2つのスリット開口におけるソースコンタクトに導電的に連結されるように、前記複数のスリット開口の各々における堆積させられた前記接着材料にわたって形成するステップをさらに含む、請求項48に記載の方法。
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