JP2019121717A - 半導体記憶装置 - Google Patents

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Abstract

【課題】電気特性が向上した半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、積層体と、複数の第１部材と、少なくとも１つの第１絶縁部材とを備える。前記積層体は、前記基板上に設けられ、第１方向に互いに離れて積層され、前記基板の上面に平行な第２方向に延びる複数の電極層を有する。前記第１部材は、前記積層体内に設けられ、前記第１方向及び前記第２方向に延びる。前記第１絶縁部材は、前記積層体内に設けられ、前記第２方向において前記複数の電極層を複数の領域に分けるように、前記第１方向と、前記第２方向に交差し前記基板の上面に平行な第３方向とに延びる。【選択図】図１

Description

実施形態は、半導体記憶装置に関する。
３次元構造の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、駆動回路と、を集積化した構造を有する。メモリセルアレイには、基板上に絶縁層及び電極層を交互に積層した積層体が設けられ、積層体にメモリホールが形成される。積層体の端部は階段状に加工され、コンタクトを介して各電極層が積層体の外へと引き出される。また、駆動回路は基板と積層体の間に位置し、積層体内のコンタクトを介して外部回路等と電気的に接続される。このような半導体記憶装置では、電極層が一方向に長い構造を有することになり、積層体における積層数の増加や、電極層におけるピッチの縮小によって電極層の抵抗値が高くなるという問題がある。
特開２００７−２６６１４３号公報
実施形態の目的は、電気特性が向上した半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、基板と、積層体と、複数の第１部材と、少なくとも１つの第１絶縁部材とを備える。前記積層体は、前記基板上に設けられ、第１方向に互いに離れて積層され、前記基板の上面に平行な第２方向に延びる複数の電極層を有する。前記第１部材は、前記積層体内に設けられ、前記第１方向及び前記第２方向に延びる。前記第１絶縁部材は、前記積層体内に設けられ、前記第２方向において前記複数の電極層を複数の領域に分けるように、前記第１方向と、前記第２方向に交差し前記基板の上面に平行な第３方向とに延びる。
第１実施形態に係る半導体記憶装置を示す平面図である。 図１のＡ１−Ａ２線の断面図である。 図２の領域Ｂを示す拡大断面図である。 図２の領域Ｃを示す拡大平面図である。 図２の領域Ｃを示す拡大断面図である。 第１実施形態の変形例に係る半導体記憶装置の一部を示す拡大平面図である。 第１実施形態の変形例に係る半導体記憶装置の一部を示す拡大平面図である。 第１実施形態に係る半導体記憶装置の一部を示す拡大平面図である。 第１実施形態に係る半導体記憶装置の一部を示す拡大断面図である。 第１実施形態に係る半導体記憶装置を示す平面図である。 第２実施形態に係る半導体記憶装置の一部を示す拡大平面図である。 第２実施形態に係る半導体記憶装置の一部を示す拡大断面図である。 第３実施形態に係る半導体記憶装置の一部を示す拡大平面図である。 第３実施形態に係る半導体記憶装置の一部を示す拡大断面図である。 第４実施形態に係る半導体記憶装置を示す断面図である。 第４実施形態に係る半導体記憶装置の一部を示す拡大平面図である。 第４実施形態に係る半導体記憶装置の一部を示す拡大断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本願明細書において、「交差」とは２つの要素が交点において交わることに相当し、一方の要素が他方の要素に対して突き抜けない形状、例えば、一方向から見たときに２つの要素がＴ字形状をなすことを含む。また、本願明細書において、「に設けられる」とは、直接接して設けられる場合の他に、間に別の要素が挿入されて設けられる場合も含む。
（第１実施形態）
図１は、半導体記憶装置１を示す平面図である。
図２は、図１のＡ１−Ａ２線の断面図である。
図３は、図２の領域Ｂを示す拡大断面図である。
図１及び図２に示すように、半導体記憶装置１においては、シリコン（Ｓｉ）等を含む基板１０が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向を「Ｚ方向」とする。
図１に示すように、半導体記憶装置１には、セル領域Ｒｍと、第１コンタクト領域Ｒｃと、第２コンタクト領域Ｒｂと、階段領域Ｒｓと、分断領域Ｒｄと、が設けられている。
セル領域Ｒｍには、複数のメモリセルを含むメモリセルアレイが設けられている。セル領域Ｒｍは複数設けられ、例えば、６つのセル領域ＲｍがＸ方向に沿って配置されている。
第１コンタクト領域Ｒｃには、例えば、Ｚ方向に延びるコンタクトが設けられている。コンタクトは、例えば、貫通ビア（図２参照）である。第１コンタクト領域Ｒｃは複数設けられ、例えば、８つの第１コンタクト領域ＲｃがＸ方向に沿って配置されている。例えば、第１コンタクト領域Ｒｃには、１つ又は複数の貫通ビアが設けられている。なお、第１コンタクト領域Ｒｃのそれぞれに設けられる貫通ビアの数は任意である。また、第１コンタクト領域Ｒｃの数は任意である。
第２コンタクト領域Ｒｂには、例えば、複数のビット線（図示せず）に電力を供給するコンタクトが設けられている。複数のビット線は、Ｙ方向に延びており、セル領域Ｒｍに位置する複数のメモリセルと電気的に接続される。第２コンタクト領域Ｒｂは複数設けられ、例えば、４つの第２コンタクト領域ＲｂがＸ方向に延びるように配置される。例えば、第２コンタクト領域Ｒｂには、１つ又は複数のコンタクトが設けられている。なお、第２コンタクト領域Ｒｂのそれぞれに設けられるコンタクトの数は任意である。また、第２コンタクト領域Ｒｂの数は任意である。
階段領域Ｒｓには、例えば、Ｚ方向に延びる複数のコンタクトが設けられている。複数のコンタクトは、階段領域Ｒｓの周辺に位置する周辺回路と、階段形状の複数の電極層（図２参照）とを電気的に接続する。
図１に示す例では、Ｘ方向に沿って交互に配置されたセル領域Ｒｍ及び第１コンタクト領域Ｒｃと、Ｘ方向の一端に位置する階段領域Ｒｓと、によって領域Ｒ１が構成される。また、Ｘ方向に沿って交互に配置されたセル領域Ｒｍ及び第１コンタクト領域Ｒｃと、Ｘ方向の他端に位置する階段領域Ｒｓと、によって領域Ｒ２が構成される。
分断領域Ｒｄには、Ｙ方向及びＺ方向に延びる絶縁部材６０が複数設けられている。分断領域Ｒｄは、領域Ｒ１及び領域Ｒ２間であって、半導体記憶装置１内の中央付近に設けられている。分断領域Ｒｄによって、領域Ｒ１及び領域Ｒ２が分断されている。
図２に示すように、半導体記憶装置１には、層間絶縁層１１と、回路部１２と、配線層１３Ａと、積層体１５と、柱状部ＣＬと、貫通ビア５０と、配線５１と、絶縁部材６０とが設けられている。
層間絶縁層１１は、基板１０上に設けられている。層間絶縁層１１は、例えばシリコン酸化物を含む。
回路部１２は、層間絶縁層１１によって覆われるように基板１０上に設けられている。回路部１２は、メモリセルの下に配置された回路で、例えば、メモリセルに対してデータの書込、読出及び消去を行う駆動回路の一部や、センスアンプを有する。例えば、回路部１２は、Ｘ方向及びＹ方向に沿って複数配置されたトランジスタを有する。トランジスタは、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この場合、基板１０の上部は、ＳＴＩ（Shallow Trench Isolation）によって複数のアクティブエリアに区画され、アクティブエリアにはトランジスタが設けられても良い。
配線層１３Ａは、層間絶縁層１１内に設けられている。配線層１３Ａは、例えば、不純物が添加されたポリシリコンを含む。配線層１３Ａは、例えば、ソース線として機能する。なお、図２では第１コンタクト領域Ｒｃで配線層１３Ａが分断されていないが、配線層１３Ａを分断することも可能である。例えば、第１コンタクト領域Ｒｃで配線層１３Ａを分断した場合、コンタクトと別の配線層で電気的に接続しても良い。
積層体１５は、層間絶縁層１１上に設けられている。積層体１５には複数の絶縁層２０及び複数の電極層２１が設けられており、絶縁層２０及び電極層２１が１層ずつ交互にＺ方向に積層されている。絶縁層２０及び電極層２１の積層数は、任意である。絶縁層２０は、例えばシリコン酸化物を含む。電極層２１は、例えば、タングステン等の金属を含む。
複数の電極層２１の内、最下層に位置する電極層２１は、例えばソース側選択ゲートであって、絶縁層２０を介して層間絶縁層１１上に設けられている。複数の電極層２１の内、最上層に位置する電極層２１は、例えばドレイン側選択ゲートである。複数の電極層２１の内、最下層の電極層２１（ソース側選択ゲート）と、最上層の電極層２１（ドレイン側選択ゲート）との間に設けられた電極層２１は、例えばワード線である。
階段領域Ｒｓには、積層体１５の端部１５ｔが位置している。積層体１５の端部１５ｔの形状は、電極層２１にステップ２１Ｓ及びテラス２１Ｔが形成された階段状である。ここで、階段状の構造とは、ステップ及びテラスが交互に配置された構造をいう。例えば、積層体１５の端部１５ｔにおいて電極層２１のテラス２１Ｔ上には、Ｚ方向に延びるコンタクト（図示せず）が設けられている。例えば、電極層２１は、コンタクトを介して、階段領域Ｒｓの周辺に位置する周辺回路に電気的に接続される。電極層２１は、回路部１２に電気的に接続されても良い。
なお、図２に示す例では、層間絶縁層１１、回路部１２、配線層１３Ａ及び積層体１５は、領域Ｒ１及び領域Ｒ２に位置する。
柱状部ＣＬは、積層体１５内に設けられている。柱状部ＣＬは、セル領域Ｒｍに位置する。柱状部ＣＬは、Ｚ方向に延びるメモリホール内に位置する。柱状部ＣＬは、複数の積層体１５とメモリホールを交互に形成することによって形成されても良い。この場合、柱状部ＣＬは、下層の積層体１５に形成された第１部分と、上層の積層体１５に形成された第２部分と、を有する。また、柱状部ＣＬを複数設ける場合、例えば、複数の柱状部ＣＬは、Ｘ方向及びＹ方向に格子状に配置される。
図３に示すように、柱状部ＣＬは、コア絶縁膜３１と、チャネル３２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。
コア絶縁膜３１は、例えば、シリコン酸化物を含む。例えば、コア絶縁膜３１は、柱状にＺ方向に延びている。コア絶縁膜３１は、柱状部ＣＬに含まれなくても良い。
チャネル３２は、コア絶縁膜３１の周囲に設けられている。チャネル３２は、半導体部であって、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル３２は、筒状にＺ方向に延びており、その下端は配線層１３Ａに接している。
トンネル絶縁膜４１は、チャネル３２の周囲に設けられている。トンネル絶縁膜４１は、例えば、シリコン酸化物を含む。
電荷蓄積膜４２は、トンネル絶縁膜４１の周囲に設けられている。電荷蓄積膜４２は電荷を蓄積するための膜であり、例えば、シリコン窒化物（ＳｉＮ）を含む。
ブロック絶縁膜４３は、電荷蓄積膜４２の周囲に設けられている。ブロック絶縁膜４３は、例えば、シリコン酸化物を含む。
柱状部ＣＬの上端は、コンタクト等を介してビット線（図示せず）に接続されている。
貫通ビア５０は、層間絶縁層１１及び積層体１５内に設けられている。貫通ビア５０は、第１コンタクト領域Ｒｃに位置する。貫通ビア５０は、Ｚ方向に延びるホール内に位置する。貫通ビア５０は、導電部分５０ａと、導電部分５０ａの周囲に設けられた絶縁部分５０ｂと、によって構成され、配線層１３Ａを貫通するようにＺ方向に延びている。例えば、導電部分５０ａはタングステン等の金属を含み、絶縁部分５０ｂはシリコン酸化物を含む。
配線５１は、層間絶縁層１１内に設けられている。配線５１は、第１コンタクト領域Ｒｃに位置する。配線５１は、例えば、金属材料によって形成される。
貫通ビア５０（導電部分５０ａ）の上端は、例えば、半導体記憶装置１において、電源部（図示せず）から電力を供給する配線や、外部回路（図示せず）から信号を送る配線等に接続される。貫通ビア５０（導電部分５０ａ）の下端は配線５１に接続される。層間絶縁層内であって配線５１及び回路部１２の間には下層配線（図示せず）が設けられており、貫通ビア５０は、配線５１及び下層配線を介して回路部１２に電気的に接続される。
第１コンタクト領域Ｒｃにおいては、貫通ビア５０は配線５１に接続されるが、貫通ビア５０の一部が配線層１３Ａに接続されても良い。
絶縁部材６０は、層間絶縁層１１及び積層体１５内に複数設けられている。絶縁部材６０は、分断領域Ｒｄに位置する。絶縁部材６０は、配線層１３Ａを分断するようにＹ方向及びＺ方向に延びている。例えば、絶縁部材６０は、シリコン酸化物を含む。図２に示す例では、分断領域Ｒｄには、Ｘ方向に沿って２つの絶縁部材６０が配置されており、絶縁部材６０間には、層間絶縁層１１の一部、配線層１３Ａの一部、及び、積層体１５の一部が位置している。
なお、分断領域Ｒｄに形成する絶縁部材６０の数は任意である。また、セル領域Ｒｍまたは第１コンタクト領域Ｒｃが分断領域Ｒｄを含んでも良い。この場合、絶縁部材６０はセル領域Ｒｍまたは第１コンタクト領域Ｒｃに位置し、絶縁部材６０を挟んでＸ方向の両側が２つの領域に相当する。
次に、セル領域Ｒｍ、第１コンタクト領域Ｒｃ及び分断領域Ｒｄに形成される素子について詳細に説明する。
図４及び図５は、図２の領域Ｃをそれぞれ示す拡大平面図及び拡大断面図である。
図６及び図７は、第１実施形態の変形例に係る半導体記憶装置の一部をそれぞれ示す拡大平面図である。
図６及び図７に示される領域は、図４に示される領域にそれぞれ相当する。
図４及び図５に示すように、半導体記憶装置１には、絶縁層１４と、導電層１３Ｂと、支持部材５２と、支持部材６１と、絶縁部材７０と、絶縁部材７１と、支柱部８０とがさらに設けられている。
絶縁層１４は、層間絶縁層１１内に設けられている。絶縁層１４は、セル領域Ｒｍ、第１コンタクト領域Ｒｃ及び分断領域Ｒｄ内に位置する。絶縁層１４は、例えば、シリコン窒化物を含む。絶縁層１４において貫通ビア５０が貫通しており、絶縁層１４の下方には配線５１が位置する。
導電層１３Ｂは、層間絶縁層１１内に設けられている。導電層１３Ｂは、配線層１３Ａ上に位置する。なお、図示の便宜上、図５においては、配線層１３Ａは、セル領域Ｒｍと、第１コンタクト領域Ｒｃの配線層１３Ａに接続する貫通ビア５０と、のみに位置しているが、第１コンタクト領域Ｒｃ及び分断領域Ｒｄにも位置しても良い。導電層１３Ｂは、例えば、不純物が添加されたポリシリコンを含む。
例えば、導電層１３ＢのＺ方向の厚さは、配線層１３ＡのＺ方向の厚さより小さい。
支持部材５２は、層間絶縁層１１内に設けられている。支持部材５２は、第１コンタクト領域Ｒｃ内であって、絶縁層１４及び導電層１３Ｂの間に位置する。支持部材５２において貫通ビア５０が貫通している。
例えば、支持部材５２は、導電部分５２ａと、絶縁部分５２ｂと、導電部分５２ｃとによって構成される。絶縁部分５２ｂは導電部分５２ａ上に位置し、導電部分５２ｃは、絶縁部分５２ｂ上に位置する。導電部分５２ａ及び導電部分５２ｃは、例えば、不純物が添加されたポリシリコンを含む。絶縁部分５２ｂは、例えば、シリコン酸化物を含む。支持部材５２を形成する代わりに層間絶縁層１１が位置しても良い。
支持部材６１は、層間絶縁層１１内に設けられている。支持部材６１は、分断領域Ｒｄ内であって、絶縁層１４及び導電層１３Ｂの間に位置する。例えば、支持部材６１内には絶縁部材６０の下端の少なくとも一部が位置する。
例えば、支持部材６１は、導電部分６１ａと、絶縁部分６１ｂと、導電部分６１ｃとによって構成される。絶縁部分６１ｂは導電部分６１ａ上に位置し、導電部分６１ｃは絶縁部分６１ｂ上に位置する。導電部分６１ａ及び導電部分６１ｃは、例えば、不純物が添加されたポリシリコンを含む。絶縁部分６１ｂは、例えば、シリコン酸化物を含む。例えば、支持部材６１は、支持部材５２の形成時に形成される。支持部材６１は設けなくても良く、この場合、層間絶縁層１１内に絶縁部材６０の下端が位置する。
絶縁部材７０は、積層体１５内を複数設けられており、Ｘ方向及びＺ方向に延びている。図４に示すように、絶縁部材７０は、セル領域Ｒｍ及び第１コンタクト領域Ｒｃ内であって、Ｘ方向及びＺ方向に延びるスリットＳＴ１内に位置する。例えば、図５の領域Ｆに示すように、絶縁部材７０のそれぞれにおいて、その下端はセル領域Ｒｍ及び第１コンタクト領域Ｒｃ内であって、層間絶縁層１１内に位置する。
絶縁部材７０は、例えば、シリコン酸化物を含む。Ｘ方向及びＺ方向に延びる複数の絶縁部材７０によって、Ｚ方向に積層された複数の電極層２１は、ブロック（またはフィンガー）としてＹ方向に分割される。つまり、各ブロックは、隣り合う絶縁部材７０間の部分に相当し、コントロールゲートとしてのワード線を形成する。なお、スリットＳＴ１内には、絶縁部材７０を形成する代わりに一部に導電体を含む部材が形成されても良い。
絶縁部材７１は、積層体１５内に複数設けられており、Ｘ方向に延びている。図４に示すように、絶縁部材７１は、セル領域Ｒｍ及び第１コンタクト領域Ｒｃ内であって、Ｘ方向に延びる溝Ｔ１内に位置する。例えば、図５の領域Ｅに示すように、絶縁部材７１のそれぞれは、セル領域Ｒｍ及び第１コンタクト領域Ｒｃ内に位置する。絶縁部材７１は、例えば、シリコン酸化物を含む。
絶縁部材７１は、積層体１５の上部内に配置される部分であって、上から１層以上の電極層２１をそれぞれ２つに分断する部分である。図４及び図５の例では、絶縁部材７１によって上から３層の電極層２１がＹ方向に分断されている。なお、電極層２１Ａ、２１Ｂ、２１Ｃ、２１Ｄは、複数の電極層２１の内、最上層の電極層２１、上から２番目の電極層２１、上から３番目の電極層２１、上から４番目の電極層２１にそれぞれ相当する。つまり、絶縁部材７１によって電極層２１Ａ、２１Ｂ、２１ＣがＹ方向に分断されている。なお、Ｙ方向に分断する電極層２１の数は任意である。
図４及び図５の破線Ｄ１〜Ｄ３に示すように、破線Ｄ１及び破線Ｄ３の間に位置する積層体１５の形状は階段状である。破線Ｄ１及び破線Ｄ３の間の積層体１５の形状が階段状であるので、破線Ｄ１及び破線Ｄ２の間の電極層２１Ｂと、破線Ｄ２及び破線Ｄ３の間の電極層２１Ｃとには、ステップ及びテラスがそれぞれ形成されている。Ｘ方向に延びる絶縁部材７１は、Ｙ方向に延びる絶縁部材６０に交差していない。破線Ｄ１及び破線Ｄ３の間の積層体１５の形状を階段状にすることで、絶縁部材７１を介して電極層２１Ａ、２１Ｂ、２１ＣのそれぞれをＹ方向に分断できる。
支柱部８０は、積層体１５内を複数設けられており、Ｚ方向に延びている。支柱部８０は、第１コンタクト領域Ｒｃ及び分断領域Ｒｄ内に位置する。例えば、図４に示すように、複数の支柱部８０は、第１コンタクト領域Ｒｃ及び分断領域Ｒｄ内にＸ方向及びＹ方向に沿って配置されている。例えば、図５に示すように、支柱部８０のそれぞれにおいて、その下端は第１コンタクト領域Ｒｃ及び分断領域Ｒｄ内であって、電極層２１Ｅ内に位置する。なお、電極層２１Ｅは、複数の電極層２１の内、最下層の電極層２１に相当する。支柱部８０は、例えば、シリコン酸化物を含む。支柱部８０は、積層体１５を支持するように機能する。
絶縁部材６０は、分断領域Ｒｄ内であって、Ｙ方向及びＺ方向に延びるスリットＳＴ２内に位置する。Ｙ方向に延びる絶縁部材６０は、Ｘ方向に延びる複数の絶縁部材７０の内、少なくとも一部に交差する。例えば、図４に示すように、絶縁部材６０は、Ｙ方向に両端に位置する２つの絶縁部材７０に交差しているが、図６に示すように、絶縁部材６０は、複数の絶縁部材７０の全てと交差しても良い。例えば、Ｚ方向から見たとき、絶縁部材６０及び絶縁部材７０は、Ｔ字形状で交差する。Ｚ方向から見たとき、絶縁部材６０及び絶縁部材７０は、十字形状で交差しても良く、例えば、分断領域Ｒｄに、絶縁部材７０に対して十字形状で交差するように１つの絶縁部材６０を形成しても良い。
また、前述したように、Ｙ方向に延びる絶縁部材６０は、Ｘ方向に延びる絶縁部材７１に交差していないが、絶縁部材６０は、複数の絶縁部材７１の全てと交差しても良い。例えば、図７に示すように、Ｚ方向から見たとき、絶縁部材６０及び絶縁部材７１は、十字形状で交差する。Ｚ方向から見たとき、絶縁部材６０及び絶縁部材７０は、Ｔ字形状で交差しても良い。図７に示すように、絶縁部材６０が複数の絶縁部材７１の全てと交差する場合、図５の破線Ｄ１及び破線Ｄ３の間の積層体１５の形状を階段状に加工しなくても良い。つまり、絶縁部材６０が複数の絶縁部材７１の全てと交差するので、絶縁部材６０及び絶縁部材７１の間に位置する部分において、電極層２１Ａ、２１Ｂ、２１ＣはＹ方向に分断されることになる。また、図７の例では、絶縁部材６０は、複数の絶縁部材７０の全てと交差している。なお、図７において、絶縁部材６０を複数の絶縁部材７０の全てと交差させる代わりに、例えば、絶縁部材６０と交差していない絶縁部材７０間を絶縁部材７１で繋げても良い。
さらに、２つの絶縁部材６０間には、複数の支柱部８０がＸ方向及びＹ方向に沿って配置される。
次に、分断領域Ｒｄに形成される素子についてさらに詳細に説明する。
図８及び図９は、分断領域Ｒｄをそれぞれ示す拡大平面図及び拡大断面図である。
図８及び図９に示される領域は、図４及び図５に示される領域にそれぞれ相当し、図４及び図５をそれぞれ簡略化して示した図に相当する。
図８及び図９に示すように、支柱部８０は、積層体１５内を複数設けられており、Ｚ方向に延びている。支柱部８０は、第１コンタクト領域Ｒｃ及び分断領域Ｒｄ内に位置する。つまり、図８に示すように、第１コンタクト領域Ｒｃ及び分断領域Ｒｄは、支柱部８０が形成される領域Ｒｈを含む。また、セル領域Ｒｍは、柱状部ＣＬが形成される領域Ｒｃｌを含む。
絶縁部材６０は、絶縁部材７０と交差し、絶縁部材７１に交差していない。絶縁部材６０は、絶縁部材７０と交差する交差部６０ａを有する。支持部材６１は、交差部６０ａに対応するように設けられても良い。つまり、Ｚ方向から見て支持部材６１は、交差部６０ａに重なるように分断領域Ｒｄ内に位置しても良い。例えば、支持部材６１は、分断領域Ｒｄ内を島状に位置する。例えば、交差部６０ａでは、支持部材６１の導電部分６１ａの少なくとも一部が除去されて空洞が形成される場合がある。
例えば、交差部６０ａは、第１コンタクト領域Ｒｃに配置されても良く、この場合、例えば、交差部６０ａに支持部材６１を設けなくても良い。例えば、交差部６０ａに支持部材６１を設ける場合、交差部６０ａは、配線層１３Ａが分断されている第１コンタクト領域Ｒｃに配置する。
また、交差部６０ａは、セル領域Ｒｍに配置されても良く、この場合、例えば、交差部６０ａに支持部材６１を設けなくても良く、セル領域Ｒｍと分断領域Ｒｄの間の第１コンタクト領域Ｒｃは設けなくても良い。
次に、半導体記憶装置１のメモリ特性について説明する。
図１０は、半導体記憶装置１を示す平面図である。
図１０に示すように、半導体記憶装置１は、スリットＳＴ１に形成された絶縁部材７０と、スリットＳＴ２に形成された絶縁部材６０とによって、複数の領域に分けられている。例えば、図１０の絶縁部材７０は、図４において、絶縁部材６０と交差する絶縁部材７０に相当し、図１０の絶縁部材６０は、図４の絶縁部材６０に相当する。図１０の絶縁部材７０間には、図４において、絶縁部材６０と交差しない絶縁部材７０によって分けられた領域（フィンガー）が含まれている。図１０において、例えば、絶縁部材６０及び絶縁部材７０によって分けられた領域のメモリ容量Ｍｃは概ね同じである。
２つの絶縁部材６０によって、絶縁部材７０間の電極層２１（ワード線）は２つに分断されている。階段領域Ｒｓにおいて、絶縁部材７０間の電極層２１（ワード線）は、テラス（図２のテラス２１Ｔ）上のコンタクトを介して積層体１５の外へと引き出される。
半導体記憶装置１においては、電荷蓄積膜４２をそれぞれ含む多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元格子状に配列されてメモリセルアレイを構成しており、各メモリセルにデータを記憶することができる。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
先ず、基板１０上に、回路部１２と、絶縁層１４と、配線層１３Ａと、導電層１３Ｂとを順に形成する。例えば、配線層１３Ａ及び導電層１３Ｂの形成時に、支持部材５２及び支持部材６１が形成される。
続いて、層間絶縁層１１を形成した後、層間絶縁層１１上に、絶縁層２０及び犠牲層を交互に積層した積層体を形成する。絶縁層２０は、シリコン酸化物により形成され、犠牲層はシリコン窒化物により形成される。
次に、積層体のＸ方向の両端を階段状に加工し、積層体内を貫通する柱状部ＣＬ、貫通ビア５０及び支柱部８０をそれぞれ形成する。また、図４に示すような、セル領域Ｒｍ及び分断領域Ｒｄ間の第１コンタクト領域Ｒｃにおいて、積層体の上部を階段状に加工し、Ｘ方向に延びる溝Ｔ１を形成する。
次に、ＲＩＥ等のエッチング処理により、積層体に、Ｘ方向及びＺ方向に延びる複数のスリットＳＴ１と、Ｙ方向及びＺ方向に延びる複数のスリットＳＴ２とを形成する。続いて、スリットＳＴ１、ＳＴ２を介してウェットエッチングを施すことにより、積層体の犠牲層を除去する。例えば、ウェットエッチングのエッチャントはリン酸を用いる。続いて、犠牲層の除去によって形成された空洞内に、スリットＳＴ１、ＳＴ２を介してタングステン等の金属を堆積させて電極層２１を形成する。これにより、積層体１５が形成される。
ここで、溝Ｔ１とスリットＳＴ２を交差させた構成においてこのような犠牲層を除去するリプレース工程を行うと、溝Ｔ１及びスリットＳＴ２の交差部分の近傍ではエッチング処理が進行し易い。これにより、過剰に除去されることで形成された空洞内にタングステン等の金属が残存し、交差部分の近傍の耐圧が低くなる場合がある。したがって、リプレース工程を行う場合には、溝Ｔ１とスリットＳＴ２を交差させない構成にすることが望ましい。
次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、スリットＳＴ１、ＳＴ２にシリコン酸化物等を埋め込んで絶縁部材７０、６０をそれぞれ形成する。また、溝Ｔ１に、シリコン酸化物等を埋め込んで絶縁部材７１を形成する。
このようにして、半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
３次元構造の半導体記憶装置においては、階段領域において、コンタクト及び配線を介して積層体の電極層（ワード線）と周辺回路とを電気的に接続している。電極層（ワード線）を、片側、例えば、Ｘ方向の一端で駆動するように、コンタクト及び配線は積層体の外へ引き出される。電極層をＸ方向の一端で駆動する場合、半導体記憶装置は電極層がＸ方向に長い構造を有することになる。このような電極層の構造に加えて、積層体における積層数の増加や、電極層におけるピッチの縮小によって電極層の抵抗値が高くなる虞がある。
ここで、電極層の抵抗値を低くするために、積層体の中央付近を階段形状にすることで電極層を分断して電極層のＸ方向の長さを小さくする方法が考えられる。しかしながら、この場合、積層体のＸ方向の両端も階段形状にすることになり、電極層のＸ方向の両端の階段は、コンタクト及び配線が形成されない階段（ダミー階段）に相当するので、半導体記憶装置のサイズが大きくなる虞がある。また、積層体の中央付近を階段形状にする場合、工程自体が難しく工程数が増加する場合もある。さらに、スリットによって分けられた積層体（電極層）の領域（例えば、フィンガー）の構造上強度が低下し、積層体が変形する虞がある。
本実施形態の半導体記憶装置１では、Ｘ方向においてセル領域Ｒｍ間に位置する分断領域Ｒｄ内であって、積層体１５内をＹ方向に延びる絶縁部材６０が設けられている。このような絶縁部材６０によって、半導体記憶装置１内の中央付近でＸ方向に延びる電極層２１が分断されるので、電極層２１のＸ方向の長さを小さくできる。これにより、電極層２１の抵抗値を低くして半導体記憶装置１の電気特性を向上できる。
また、本実施形態の半導体記憶装置１では、積層体の中央付近を階段形状にしていない（つまり、Ｘ方向の両端をダミー階段にしていない）ので、半導体記憶装置１のサイズを小さくできる。また、半導体記憶装置１の製造工程が容易で、スリットＳＴ１によって分けられた積層体１５（電極層２１）の領域（例えば、フィンガー）の構造上強度が低下することを抑制し、積層体１５の変形を抑制できる。
本実施形態によれば、電気特性が向上した半導体記憶装置を提供する。
（第２実施形態）
図１１及び図１２は、半導体記憶装置１Ａの一部をそれぞれ示す拡大平面図及び拡大断面図である。
図１１及び図１２に示される領域は、図４及び図５に示される領域にそれぞれ相当する。
本実施形態に係る半導体記憶装置１Ａは、絶縁部材６５において第１実施形態の半導体記憶装置１とは異なる。それ以外の構成は第１実施形態と同じであるので詳細な説明は省略する。
図１１及び図１２に示すように、半導体記憶装置１Ａには、層間絶縁層１１と、配線層１３Ａと、導電層１３Ｂと、絶縁層１４と、積層体１５と、柱状部ＣＬと、貫通ビア５０と、支持部材５２と、絶縁部材６０と、支持部材６１と、絶縁部材６５と、絶縁部材７０と、絶縁部材７１と、支柱部８０とが設けられている。
絶縁部材６５は、層間絶縁層１１及び積層体１５内に複数設けられている。複数の絶縁部材６５は、分断領域Ｒｄに位置する。複数の絶縁部材６５は、例えば、複数の溝Ｔ３内に位置する。複数の絶縁部材６５は、絶縁部材６０間であって、絶縁部材６０に沿ってＹ方向に互いに離隔して配置される。例えば、複数の絶縁部材６５は、絶縁部材６０に沿ってＹ方向の一端から他端まで配置される。絶縁部材６５の形状は、例えば、直方体である。例えば、複数の絶縁部材６５は、シリコン酸化物を含む。
なお、本実施形態では、絶縁部材６０に沿ってＹ方向に互いに離隔して複数の絶縁部材６５が配置されているが、配置される絶縁部材６５の数は任意である。
次に、本実施形態の効果について説明する。
本実施形態の半導体記憶装置１Ａでは、分断領域Ｒｄ内の絶縁部材６０間であって、積層体１５内をＹ方向に沿って複数の絶縁部材６５が設けられている。このような絶縁部材６５によって、スリットＳＴ１によって分けられた積層体１５（電極層２１）の領域（例えば、フィンガー）の構造上強度が低下することを抑制し、積層体１５の変形を抑制できる。
なお、第２実施形態の他の効果は、第１実施形態の効果と同じである。
（第３実施形態）
図１３及び図１４は、半導体記憶装置１Ｂの一部をそれぞれ示す拡大平面図及び拡大断面図である。
図１３及び図１４に示される領域は、図４及び図５に示される領域にそれぞれ相当する。
本実施形態に係る半導体記憶装置１Ｂは、絶縁部材６０の構成において第１実施形態の半導体記憶装置１とは異なる。それ以外の構成は第１実施形態と同じであるので詳細な説明は省略する。
図１３及び図１４に示すように、半導体記憶装置１Ｂには、層間絶縁層１１と、配線層１３Ａと、導電層１３Ｂと、絶縁層１４と、積層体１５と、柱状部ＣＬと、貫通ビア５０と、支持部材５２と、絶縁部材６０と、支持部材６１と、絶縁部材７０と、絶縁部材７１と、支柱部８０とが設けられている。
絶縁部材６０は、層間絶縁層１１及び積層体１５内に設けられている。絶縁部材６０は、分断領域Ｒｄに位置する。絶縁部材６０は、Ｙ方向及びＺ方向に延びるスリットＳＴ２内に位置する。Ｙ方向に延びる絶縁部材６０は、Ｘ方向に延びる複数の絶縁部材７０内、少なくとも一部に交差する。例えば、図１３に示すように、絶縁部材６０は、Ｙ方向に両端に位置する２つの絶縁部材７０に交差している。絶縁部材６０は、複数の絶縁部材７０の全てと交差しても良い。例えば、Ｚ方向から見たとき、絶縁部材６０及び絶縁部材７０は、十字形状で交差している。
なお、第３実施形態の効果は、第１実施形態の効果と同じである。
（第４実施形態）
図１５は、半導体記憶装置２を示す断面図である。
図１５に示される領域は、図２に示される領域に相当する。
図１５に示すように、半導体記憶装置２には、セル領域Ｒｍと、階段領域Ｒｓと、分断領域Ｒｄと、周辺領域Ｒｐと、が設けられている。
セル領域Ｒｍには、複数のメモリセルを含むメモリセルアレイが設けられている。
階段領域Ｒｓには、例えば、Ｚ方向に延びる複数のコンタクトが設けられている。
分断領域Ｒｄには、Ｙ方向及びＺ方向に延びる絶縁部材６０が複数設けられている。
周辺領域Ｒｐには、周辺回路（図示せず）が設けられている。例えば、周辺回路は、階段形状の複数の電極層２１に電気的に接続される。本実施形態では、メモリセルの下に配置された回路部１２が設けられておらず、周辺回路が形成された周辺領域Ｒｐが階段領域Ｒｓの外側に位置する。
図１５に示す例では、セル領域Ｒｍと、Ｘ方向の一端に位置する階段領域Ｒｓと、によって領域Ｒ１が構成される。また、セル領域Ｒｍと、Ｘ方向の他端に位置する階段領域Ｒｓと、によって領域Ｒ２が構成される。
また、分断領域Ｒｄは、領域Ｒ１及び領域Ｒ２間であって、半導体記憶装置２内の中央付近に設けられている。分断領域Ｒｄによって、領域Ｒ１及び領域Ｒ２が分断されている。
図１５に示すように、半導体記憶装置２には、基板１０と、積層体１５と、柱状部ＣＬと、絶縁部材６０とが設けられている。
積層体１５は、基板１０上に設けられている。積層体１５には複数の絶縁層２０及び複数の電極層２１が設けられており、絶縁層２０及び電極層２１が１層ずつ交互にＺ方向に積層されている。
また、階段領域Ｒｓには、積層体１５の端部１５ｔが位置している。積層体１５の端部１５ｔの形状は、電極層２１にステップ２１Ｓ及びテラス２１Ｔが形成された階段状である。積層体１５の端部１５ｔにおいて電極層２１のテラス２１Ｔ上には、Ｚ方向に延びるコンタクト（図示せず）が設けられている。電極層２１は、コンタクトを介して、階段領域Ｒｓの周辺に位置する周辺回路に電気的に接続される。
柱状部ＣＬは、積層体１５内に設けられている。柱状部ＣＬは、セル領域Ｒｍに位置する。柱状部ＣＬは、Ｚ方向に延びるメモリホール内に位置する。柱状部ＣＬは、コア絶縁膜３１と、チャネル３２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する（図３参照）。
絶縁部材６０は、積層体１５内に複数設けられている。絶縁部材６０は、分断領域Ｒｄに位置する。図１５に示す例では、分断領域Ｒｄには、Ｘ方向に沿って２つの絶縁部材６０が配置されており、絶縁部材６０間には、積層体１５の一部が位置している。
なお、分断領域Ｒｄに形成する絶縁部材６０の数は任意である。また、セル領域Ｒｍが分断領域Ｒｄを含んでも良い。この場合、絶縁部材６０はセル領域Ｒｍに位置し、絶縁部材６０を挟んでＸ方向の両側が２つの領域に相当する。
次に、分断領域Ｒｄに形成される素子について詳細に説明する。
図１６及び図１７は、分断領域Ｒｄをそれぞれ示す拡大平面図及び拡大断面図である。
なお、図１６は、Ｙ方向に延びる絶縁部材６０は、Ｘ方向に延びる複数の絶縁部材７０の全てと交差し、Ｘ方向に延びる絶縁部材７１に交差していない構成を示している。
図１６及び図１７に示すように、半導体記憶装置２には、絶縁部材７０と、絶縁部材７１と、支柱部８０とがさらに設けられている。
絶縁部材７０は、積層体１５内を複数設けられており、Ｘ方向及びＺ方向に延びている。図１６に示すように、絶縁部材７０は、セル領域Ｒｍ内であって、Ｘ方向及びＺ方向に延びるスリットＳＴ１内に位置する。例えば、絶縁部材７０の下端は基板１０上に位置する。
絶縁部材７１は、積層体１５内を複数設けられており、Ｘ方向に延びている。図１６に示すように、絶縁部材７１は、セル領域Ｒｍ内であって、Ｘ方向に延びる溝Ｔ１内に位置する。図１６の破線Ｄ１の間に位置する積層体１５の形状は階段状である。絶縁部材７１によって、複数の電極層２１の内、上から３層の電極層である電極層２１Ａ、２１Ｂ、２１ＣがＹ方向に分断されている。
支柱部８０は、積層体１５内を複数設けられており、Ｚ方向に延びている。支柱部８０は、セル領域Ｒｍ及び分断領域Ｒｄ内に位置する。つまり、図１６に示すように、セル領域Ｒｍ及び分断領域Ｒｄは、支柱部８０が形成される領域Ｒｈを含む。例えば、図１７に示すように、支柱部８０の下端は基板１０上に位置する。
また、セル領域Ｒｍは、柱状部ＣＬが形成される領域Ｒｃｌを含んでおり、柱状部ＣＬの下端は、接続部１０ｂを介して基板１０上に位置する。接続部１０ｂは、例えば、基板１０のシリコンをエピタキシャル成長することで形成されたエピタキシャル層である。
絶縁部材６０は、分断領域Ｒｄ内であって、Ｙ方向及びＺ方向に延びるスリットＳＴ２内に位置する。Ｙ方向に延びる絶縁部材６０は、Ｘ方向に延びる複数の絶縁部材７０の内、少なくとも一部に交差する。例えば、図１６に示すように、絶縁部材６０は、複数の絶縁部材７０の全てと交差している。例えば、Ｚ方向から見たとき、絶縁部材６０及び絶縁部材７０は、Ｔ字形状で交差する。Ｚ方向から見たとき、絶縁部材６０及び絶縁部材７０は、十字形状で交差しても良い。また、分断領域Ｒｄに、絶縁部材７０に対して十字形状で交差するように１つの絶縁部材６０を形成しても良い。また、Ｙ方向に延びる絶縁部材６０は、Ｘ方向に延びる絶縁部材７１に交差していないが、絶縁部材６０は、複数の絶縁部材７１の全てと交差しても良い。
なお、第４実施形態の効果は、第１実施形態の効果と同じである。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１Ａ、１Ｂ、２：半導体記憶装置、１０：基板、１０ａ：上面、１０ｂ：接続部、１１：層間絶縁層、１２：回路部、１３、１５：積層体、１３Ａ：配線層、１３Ｂ、１３Ｃ：導電層、１３Ｖ、６１Ｖ：空洞、１４、２０：絶縁層、１５ｔ：端部、２１、２１Ａ〜２１Ｅ：電極層、２１Ｓ：ステップ、２１Ｔ：テラス、３１：コア絶縁膜、３２：チャネル、４１：トンネル絶縁膜、４２：電荷蓄積膜、４３：ブロック絶縁膜、５０：貫通ビア、５０ａ、５２ａ、５２ｃ、６１ａ、６１ｃ：導電部分、５０ｂ、５２ｂ、６１ｂ：絶縁部分、５１：配線、５２、６１：支持部材、６０、６５、７０、７１：絶縁部材、６０ａ：交差部、８０：支柱部、ＣＬ：柱状部、Ｍｃ：メモリ容量、Ｒ１、Ｒ２、Ｒｃｌ、Ｒｈ：領域、Ｒｃ：第１コンタクト領域、Ｒｂ：第２コンタクト領域、Ｒｄ：分断領域、Ｒｍ：セル領域、Ｒｓ：階段領域、Ｒｐ：周辺領域、ＳＴ１、ＳＴ２：スリット、Ｔ１、Ｔ３：溝

Claims (8)

  1. 基板と、
    前記基板上に設けられ、第１方向に互いに離れて積層され、前記基板の上面に平行な第２方向に延びる複数の電極層を有する積層体と、
    前記積層体内に設けられ、前記第１方向及び前記第２方向に延びる複数の第１部材と、
    前記積層体内に設けられ、前記第２方向において前記複数の電極層を複数の領域に分けるように、前記第１方向と、前記第２方向に交差し前記基板の上面に平行な第３方向とに延びる少なくとも１つの第１絶縁部材と、
    を備えた半導体記憶装置。
  2. 前記複数の第１部材の少なくとも１つと、前記第１絶縁部材とは交差する請求項１記載の半導体記憶装置。
  3. 前記第１方向から見たときに、前記複数の第１部材の少なくとも１つと、前記第１絶縁部材とは、Ｔ字形状または十字形状で交差する請求項１または２に記載の半導体記憶装置。
  4. 前記積層体内に設けられ、前記第１方向に延びており、半導体部をそれぞれ有する複数の柱状部と、
    前記積層体内に設けられ、前記積層体の上部の電極層を前記第３方向に分けるように前記第２方向に延びる第２絶縁部材と、
    前記複数の柱状部が位置する第１領域と、前記第１絶縁部材が位置する第２領域との間に設けられ、前記第２絶縁部材の一部が位置する第３領域において、前記積層体の形状は階段状である請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記基板と前記積層体の間に設けられた配線と、
    前記積層体内に設けられ、前記第１方向に延びており、半導体部をそれぞれ有する複数の柱状部と、
    前記複数の柱状部が位置する第１領域と、前記第１絶縁部材が位置する第２領域との間に設けられた第３領域において、前記積層体を貫通して前記配線に接続する貫通ビアと、
    をさらに備えた請求項１〜４のいずれか１つに記載の半導体記憶装置。
  6. 前記第２領域には複数の第１絶縁部材が位置し、
    前記積層体内に設けられ、前記第１絶縁部材間で、互いに離隔するように前記第３方向に配置された複数の第３絶縁部材をさらに備えた請求項５記載の半導体記憶装置。
  7. 前記第２領域には複数の第１絶縁部材が位置し、
    前記第１絶縁部材間には、前記積層体の一部が位置し、
    前記積層体の前記第２方向の両端の形状は、階段状である請求項５記載の半導体記憶装置。
  8. 前記基板と前記積層体の間に設けられた支持部材をさらに備え、
    前記第１絶縁部材は、前記複数の第１部材の少なくとも１つと交差する交差部を有し、
    前記交差部は、前記支持部材上に位置する請求項１〜７のいずれか１つに記載の半導体記憶装置。
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