TWI828034B - 半導體儲存裝置及其製造方法 - Google Patents

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Abstract

本發明之實施例係關於一種半導體儲存裝置及其製造方法。 一種根據本發明實施例之半導體儲存裝置包含：一第一堆疊，其包含在一第一方向上堆疊且彼此電隔離之複數個第一電極膜；及一第二堆疊，其設置在該第一堆疊上方並且包含在該第一方向上堆疊且彼此電隔離之複數個第二電極膜。一中間膜設置在該第一堆疊與該第二堆疊之間。一柱部分包含經設置以在該第一方向上在該第一堆疊及該第二堆疊中以及在該中間膜中延伸之一半導體層，並且在該半導體層與該等第一電極膜中之至少一者之一相交點處以及在該半導體層與該等第二電極膜中之至少一者之一相交點處形成記憶體單元。該中間膜包含含有氮之一個氧化矽膜。

Description

半導體儲存裝置及其製造方法
本發明之實施例係關於一種半導體儲存裝置及其製造方法。
諸如一NAND快閃記憶體之一半導體裝置可包含具有三維地配置之複數個記憶體單元之一個三維記憶體單元陣列。三維記憶體單元陣列中經堆疊層之數目每年都在增加，並且記憶體單元陣列可形成為包含一下部陣列及一上部陣列之單獨陣列。
在將記憶體單元陣列形成為下部陣列及上部陣列之一情形中，當下部陣列之表面平整度不良時，下部陣列之一表面之不平坦性被轉移至上部陣列中之一多層膜。不平坦性之此轉移可導致上部陣列中一記憶體單元之一故障。
此外，由於下部陣列與上部陣列之間的一中間部分(一接合部分)之一不平坦形狀，一記憶體孔中之一通道半導體層可能變薄，因此導致電斷開連接。
一種根據本發明實施例之半導體儲存裝置包含：一第一堆 疊，其包含在一第一方向上堆疊且彼此電隔離之複數個第一電極膜；及一第二堆疊，其設置在該第一堆疊上方並且包含在該第一方向上堆疊且彼此電隔離之複數個第二電極膜。一中間膜設置在該第一堆疊與該第二堆疊之間。一柱部分包含經設置以在該第一方向上在該第一堆疊及該第二堆疊中以及在該中間膜中延伸之一半導體層，並且在該半導體層與該等第一電極膜中之至少一者之一相交點處以及在該半導體層與該等第二電極膜中之至少一者之一相交點處形成記憶體單元。該中間膜包含含有氮之一個氧化矽膜。
根據該實施例，有可能防止由半導體主體之切割引起的一記憶體單元之一故障。
1:基底部分
2:堆疊
2g:絕緣膜
2m:記憶體單元陣列/三維記憶體單元陣列
2s:階梯區域
3:板狀部分
4:板狀部分
10:基板
10i:元件隔離區域
11:層間介電膜
11a:導線
12:導電層
13:半導體部分
13a:半導體部分
21:電極膜
21a:犧牲膜
22:絕緣膜/最上部絕緣膜
36a:絕緣體
36b:絕緣體
36c:絕緣體
37a:導線
37b:導線
37c:導線
50:中間膜
50a:部分膜
50b:部分膜
60:膜/絕緣膜
70:膜/犧牲膜
80:止擋器膜
81:絕緣膜
82:絕緣膜
90:絕緣膜
100a:半導體儲存裝置
131:絕緣膜
132:犧牲膜
133:絕緣膜
210:半導體主體
220:記憶體膜
221:覆蓋絕緣膜
221a:區塊絕緣膜
221b:障壁膜
222:電荷儲存膜
223:隧道絕緣膜
230:核心層
AA:作用區
B4:框架
BL:位元線
BSL:內建源極層
Cb:觸點
CL:柱部分
CLC4:柱部分
CLHR:柱部分
HM:遮罩材料
JT:接合部分
L2m:下部陣列
L2s:下部陣列
LHR:下部孔
LMH:下部孔
MC:記憶體單元
MH:記憶體孔
RCS:凹部
SHE:淺狹槽
ST:狹槽/深狹槽
STD:汲極側選擇電晶體
SGD:汲極側選擇閘極
SGS:源極側選擇閘極
STS:源極側選擇電晶體
Tr:電晶體
TRC:臺階
U2m:上部陣列
U2s:上部陣列
UHR:上部孔
UMH:上部孔
W50:寬度
W50a:寬度
W50b:寬度
W60:寬度
WL:字線
Wlow:寬度
Wup:寬度
X:方向
Y:方向
Z:方向
圖1A係根據一第一實施例的一半導體儲存裝置之一實例之一示意性透視圖；圖1B係圖1A中之一堆疊之一示意性平面圖；圖2A係具有一個三維組態之一記憶體單元之一實例之一示意性剖視圖；圖2B係具有一個三維組態之記憶體單元之實例之一示意性剖視圖；圖3係根據第一實施例的半導體儲存裝置之一實例之一示意性平面圖；圖4係圖解說明堆疊之一更詳細組態之一實例之一剖視圖；圖5係圖解說明一上部陣列與一下部陣列之間的一接合部分之一組態實例之一剖視圖； 圖6係根據第一實施例的圖解說明一半導體儲存裝置之一製造方法之一實例的一剖視圖；圖7係圖解說明一半導體儲存裝置的遵循圖6中所圖解說明之方法的製造方法之一實例之一剖視圖；圖8係圖解說明一半導體儲存裝置的遵循圖7中所圖解說明之方法的製造方法之一實例之一剖視圖；圖9係圖解說明一半導體儲存裝置的遵循圖8中所圖解說明之方法的製造方法之一實例之一剖視圖；圖10係圖解說明一半導體儲存裝置的遵循圖9中所圖解說明之方法的製造方法之一實例之一剖視圖；圖11係圖解說明一半導體儲存裝置的遵循圖10中所圖解說明之方法的製造方法之一實例之一剖視圖；圖12係圖解說明一半導體儲存裝置的遵循圖11中所圖解說明之方法的製造方法之一實例之一剖視圖；圖13係圖解說明一半導體儲存裝置的遵循圖12中所圖解說明之方法的製造方法之一實例之一剖視圖；圖14係圖解說明一半導體儲存裝置的遵循圖13中所圖解說明之方法的製造方法之一實例之一剖視圖；圖15係圖解說明一半導體儲存裝置的遵循圖14中所圖解說明之方法的製造方法之一實例之一剖視圖；圖16係被圖13中之一虛線框包圍的一區域之一剖視圖；圖17係根據一第二實施例的圖解說明一接合部分之一組態實例之一剖視圖；及 圖18係根據第二實施例的圖解說明一半導體儲存裝置之一製造方法之一實例的一剖視圖。
現將參考附圖闡釋各實施例。本發明不限於該等實施例。在本說明書及各圖式中，與前述圖式中所闡述之彼等元件相同之元件由相似參考符號表示，並且酌情省略該等參考符號之詳細解釋。
(第一實施例)
圖1A係根據一第一實施例的一半導體儲存裝置100a之一實例之一示意性透視圖。圖1B係圖1A中之一堆疊2之一示意性平面圖。在本說明書中，將堆疊2之一堆疊方向假設為一Z方向。舉例而言，將與Z方向以直角相交之一個方向假設為一Y方向。舉例而言，將與Z方向及Y方向以直角相交之一個方向假設為一X方向。圖2A及圖2B係具有一個三維組態之一記憶體單元之一實例之示意性剖視圖。圖3係根據第一實施例的半導體記憶體裝置之一實例之一示意性平面圖。
如圖1A中所圖解說明，根據第一實施例之半導體儲存裝置100a係包含具有一個三維組態之記憶體單元之一非揮發性記憶體。
半導體儲存裝置100a包含一基底部分1、堆疊2、一深狹槽ST(圖1B中之一板狀部分3)、一淺狹槽SHE(圖1B中之一板狀部分4)及複數個柱部分CL。
基底部分1包含一基板10、一層間介電膜11、一導電層12及一半導體部分13。層間介電膜11設置在基板10上。導電層12設置在層間介電膜11上。半導體部分13設置在導電層12上。
基板10係一半導體基板，舉例而言，一矽基板。矽(Si)之導電類型係例如一p類型。舉例而言，一元件隔離區域10i設置在基板10之一表面區域中。舉例而言，元件隔離區域10i係含有氧化矽(SiO2)之一絕緣區域並且在基板10之表面區域中界定一作用區AA。電晶體Tr之源極區域及汲極區域設置在作用區AA中。電晶體Tr對非揮發性記憶體之一周邊電路(CMOS(互補金屬氧化物半導體)電路)進行組態。CMOS電路設置在一內建源極層BSL下方及基板10上。舉例而言，層間介電膜11含有氧化矽並覆蓋電晶體Tr。一導線11a設置在層間介電膜11中。導線11a之一部分電連接至電晶體Tr。導電層12含有經摻雜多晶矽或諸如鎢(W)等導電金屬。舉例而言，半導體部分13含有矽。舉例而言，矽之導電類型係一n類型。半導體部分13可由複數個層形成，並且其一部分可含有未經摻雜矽。此外，可省略導電層12或半導體部分13。
導電層12及半導體部分13充當一記憶體單元陣列(圖1B中之2m)之一共同源極線。導電層12及半導體部分13彼此電連接為一個層且亦統稱為「內建源極層BSL」。
堆疊2設置在基板10上方且在Z方向上相對於導電層12及半導體部分13(內建源極層BSL)而定位。堆疊2由在Z方向上交替堆疊之複數個電極膜21及複數個絕緣膜22組態。舉例而言，電極膜21含有諸如鎢等導電金屬。舉例而言，絕緣膜22含有氧化矽。絕緣膜22使電極膜21彼此絕緣。電極膜21及絕緣膜22中之每一者之經堆疊數目可係任何數目。舉例而言，絕緣膜22可係一空氣間隙。舉例而言，一絕緣膜2g設置在堆疊2與半導體部分13之間。舉例而言，絕緣膜2g含有氧化矽。絕緣膜2g可含有具有比一個氧化矽高之一相對介電常數之一高介電材料。舉例而言， 高介電材料可係金屬氧化物。
電極膜21包含至少一個源極側選擇閘極SGS、複數個字線WL及至少一個汲極側選擇閘極SGD。源極側選擇閘極SGS係一源極側選擇電晶體STS之一閘極電極。字線WL充當記憶體單元MC之閘極電極。汲極側選擇閘極SGD係一汲極側選擇電晶體STD之一閘極電極。源極側選擇閘極SGS設置在堆疊2之一下部區域中。汲極側選擇閘極SGD設置在堆疊2之一上部區域中。下部區域係堆疊2的更靠近基底部分1之一區域，且上部區域係堆疊2的距基底部分1更遠之一區域。字線WL設置在源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
舉例而言，使源極側選擇閘極SGS與字線WL彼此絕緣之絕緣膜22中之一者在Z方向上之厚度可大於使字線WL彼此絕緣之絕緣膜22在Z方向上之厚度。此外，一覆蓋絕緣膜(未經圖解說明)可設置在距基底部分1最遠之最上部絕緣膜22上。舉例而言，覆蓋絕緣膜含有氧化矽。
半導體儲存裝置100a包含串聯地連接在源極側選擇電晶體STS與汲極側選擇電晶體STD之間的複數個記憶體單元MC。其中將源極側選擇電晶體STS、記憶體單元MC及汲極側選擇電晶體STD串聯地連接之組態被稱為「記憶體串」或「NAND串」。舉例而言，一個記憶體串經設置以對應於每一柱部分CL並經由觸點Cb連接至位元線BL。位元線BL設置在堆疊2上方並在Y方向上延伸。
深狹槽ST及淺狹槽SHE設置在堆疊2中。深狹槽ST在X方向上延伸並設置在堆疊2中以自堆疊2之頂部端穿透堆疊2至基底部分1。板狀部分3係設置在深狹槽ST中之一導線。板狀部分3由藉由設置在深狹槽ST之一內壁上的一絕緣膜(未經圖解說明)與堆疊2電絕緣之一導電膜形 成，嵌入於深狹槽ST中，並電連接至內建源極層BSL。板狀部分3可填充有諸如氧化矽等絕緣材料。與此同時，淺狹槽SHE在X方向上延伸並設置成自堆疊2之頂部端至堆疊2之中間。淺狹槽SHE穿透堆疊2之汲極側選擇閘極SGD設置在其中之上部區域。舉例而言，板狀部分4設置在淺狹槽SHE(圖1B)中。舉例而言，板狀部分4由氧化矽製成。
如圖1B中所圖解說明，堆疊2包含階梯區域2s及記憶體單元陣列2m。階梯區域2s設置在堆疊2之一邊緣處。記憶體單元陣列2m夾置在階梯區域2s之間或被階梯區域2s包圍。深狹槽ST被設置成藉由記憶體單元陣列2m自堆疊2之一個端處之階梯區域2s至堆疊2之另一端處之階梯區域2s。淺狹槽SHE至少設置在記憶體單元陣列2m中。
如圖3中所圖解說明，記憶體單元陣列2m包含在X方向上配置之一單元區域(單元)及一錐形區域(錐形)。階梯區域2s在X方向上在一個端處包含一階梯區域(階梯)。舉例而言，錐形區域設置在單元區域與階梯區域之間。錐形區域可設置在單元區域之間，儘管圖3中未圖解說明。階梯區域係複數個導線37a設置在其中之一區域。錐形區域係導線37b及37c設置在其中之一區域。舉例而言，導線37a至37c在Z方向上延伸。舉例而言，導線37a中之每一者電連接至電極膜21。舉例而言，導線37b電連接至內建源極層BSL。舉例而言，導線37c電連接至導線11a。
堆疊2的夾置在圖1B中所圖解說明之兩個板狀部分3之間的一部分被稱為「區塊(BLOCK)」。舉例而言，區塊係用於擦除資料之最小單元。板狀部分4設置在區塊中。板狀部分3與板狀部分4之間的堆疊2被稱為「指狀物」。針對每一指狀物而對汲極側選擇閘極SGD進行劃分。因此，在資料寫入及資料讀取中，有可能藉由汲極側選擇閘極SGD將一個 指狀物放置於處於一所選擇狀態中之一區塊中。
如圖2A中所圖解說明，柱部分CL中之每一者設置在形成於堆疊2中之一記憶體孔MH中。每一柱部分CL在Z方向上自堆疊2之頂部端穿透堆疊2並設置在堆疊2中及內建源極層BSL中。柱部分CL中之每一者包含一半導體主體210、一記憶體膜220及一核心層230。柱部分CL包含設置在其中心處之核心層230、設置在核心層230周圍之半導體主體210以及設置在半導體主體210周圍之記憶體膜220。半導體主體210電連接至內建源極層BSL。作為一電荷儲存部件之記憶體膜220在半導體主體210與電極膜21之間具有一電荷俘獲部分。自各別指狀物逐一選擇之柱部分CL經由觸點Cb共同連接至一個位元線BL。舉例而言(圖3)，柱部分CL中之每一者設置在單元區域(單元)中。在柱部分CL中之每一者中，在堆疊2中在於Z方向上延伸之半導體主體210與電極膜21當中的字線WL(除汲極側選擇閘極SGD及源極側選擇閘極SGS之外)之相交點中之每一者處形成記憶體單元MC。分別在半導體主體210與汲極側選擇閘極SGD與源極側選擇閘極SGS之相交點處形成汲極側選擇電晶體STD及源極側選擇電晶體STS。
舉例而言，一X-Y平面中記憶體孔MH之形狀係圓形或橢圓形的，如圖2B中所圖解說明。對記憶體膜220之一部分進行組態之一區塊絕緣膜221a可設置在電極膜21與絕緣膜22之間。舉例而言，區塊絕緣膜221a係一個氧化矽膜或一金屬氧化物膜。金屬氧化物之一項實例係氧化鋁。一障壁膜221b可設置在電極膜21與絕緣膜22之間以及電極膜21與記憶體膜220之間。舉例而言，在電極膜21由鎢製成之一情形中，選擇例如氮化鈦作為障壁膜221b。區塊絕緣膜221a防止電荷自電極膜21朝向記憶體膜220反向穿隧。障壁膜221b改良了電極膜21與區塊絕緣膜221a之間之 黏附。
舉例而言，半導體主體210之形狀係具有一底部之管狀。舉例而言，半導體主體210含有矽。舉例而言，此處所含有之矽係藉由使非晶矽結晶來獲得之多晶矽。舉例而言，半導體主體210由未經摻雜矽製成。半導體主體210可由p型矽製成。半導體主體210充當汲極側選擇電晶體STD、記憶體單元MC及源極側選擇電晶體STS中之每一者之一通道。
除了區塊絕緣膜221a之外，記憶體膜220之一部分設置在記憶體孔MH之內壁與半導體主體210之間。舉例而言，記憶體膜220之形狀係管狀的。在半導體主體210連接至內建源極層BSL之半導體部分13之一部分中，自半導體主體210之周圍區域移除記憶體膜220。記憶體單元MC各自在半導體主體210與充當字線WL之電極膜21之間包含一儲存區域且在Z方向上進行堆疊。舉例而言，記憶體膜220包含一覆蓋絕緣膜221、一電荷儲存膜222及一隧道絕緣膜223。半導體主體210、電荷儲存膜222及隧道絕緣膜223在Z方向上延伸。
覆蓋絕緣膜221設置在絕緣膜22與電荷儲存膜222之間。舉例而言，覆蓋絕緣膜221含有氧化矽。當用電極膜21替換一犧牲膜(未經圖解說明)時(在一替換程序中)，覆蓋絕緣膜221保護電荷儲存膜222不被蝕刻。在替換程序中，可自電極膜21與記憶體膜220之間移除覆蓋絕緣膜221。在此情形中，舉例而言，區塊絕緣膜221a設置在電極膜21與電荷儲存膜222之間，如圖2A及圖2B中所圖解說明。在替換程序不用於形成電極膜21之一情形中，可不包含覆蓋絕緣膜221。
電荷儲存膜222設置在區塊絕緣膜221a及覆蓋絕緣膜221與隧道絕緣膜223之間。舉例而言，電荷儲存膜222含有氮化矽並包含將電 荷俘獲在其中之陷阱位點。電荷儲存膜222的夾置在充當字線WL之電極膜21與半導體主體210之間的一部分將記憶體單元MC之儲存區域組態為一電荷俘獲部分。記憶體單元MC之一臨限值電壓取決於電荷俘獲部分中是否存在電荷或根據電荷俘獲部分中所俘獲之電荷量而發生改變。相應地，記憶體單元MC保留資訊。
隧道絕緣膜223設置在半導體主體210與電荷儲存膜222之間。舉例而言，隧道絕緣膜223含有氧化矽或者氧化矽及氮化矽。隧道絕緣膜223係位於半導體主體210與電荷儲存膜222之間之一電勢障壁。舉例而言，當將電子自半導體主體210注入至電荷俘獲部分時(在一寫入操作中)且當將電洞自半導體主體210注入至電荷俘獲部分時(在一擦除操作中)，電子及電洞各自穿過(穿隧)由隧道絕緣膜223形成之電勢障壁。
將核心層230嵌入於管狀半導體主體210內之一空間中。舉例而言，核心層230之形狀係柱狀的。舉例而言，核心層230含有氧化矽並且係絕緣的。
圖3中柱部分CLHR中之每一者設置在形成於堆疊2中之一孔中。孔在Z方向上自堆疊2之頂部端穿透堆疊2並設置在堆疊2中及內建源極層BSL中。柱部分CLHR中之每一者至少含有一絕緣體。舉例而言，絕緣體係氧化矽。柱部分CLHR中之每一者可具有與柱部分CL相同之組態。舉例而言，柱部分CLHR中之每一者設置在階梯區域(階梯)及錐形區域(錐形)中。柱部分CLHR充當支撐部件以便當用電極膜21替換一犧牲膜(未經圖解說明)時(在一替換程序中)維持形成於階梯區域及錐形區域中之間隙。複數個柱部分CLC4設置在堆疊2之錐形區域(錐形)中。每一柱部分CLC4包含導線37b或37c。導線37b藉由一絕緣體36b與堆疊2電絕緣。導 線37b電連接至內建源極層BSL。導線37c藉由一絕緣體36c與堆疊2電絕緣。導線37c電連接至導線11a中之任一者。階梯區域(階梯)進一步包含充當與堆疊2中之電極膜21之一觸點的導線37a以及設置在導線37a周圍之一絕緣體36a。
柱部分CL(即記憶體孔MH)以六邊形緊密封裝方式配置在於一平面化佈局中在Y方向上彼此毗鄰之深狹槽ST中之兩者之間。淺狹槽SHE經設置以與柱部分CL中之某些柱部分重疊，如圖3中之一框架B4中所圖解說明。在淺狹槽SHE下方在柱部分CL中沒有形成記憶體單元。
隨著經堆疊層之數目增加，此三維記憶體單元陣列2m可藉由複數個單獨步驟形成。此乃因隨著記憶體單元陣列2m中之一堆疊變得更厚，以一所期望形狀形成記憶體孔MH變得更難。舉例而言，記憶體單元陣列2m可形成為包含一下部陣列L2m及一上部陣列U2m之兩個單獨堆疊，如圖4中所圖解說明。
圖4係圖解說明堆疊2之一更詳細組態之一實例的一剖視圖。圖4中並行圖解說明記憶體單元陣列2m及階梯區域2s之組態。
記憶體單元陣列2m包含下部陣列L2m及上部陣列U2m。階梯區域包含一下部陣列L2s及一上部陣列U2s。
下部陣列L2m及L2s設置在內建源極層BSL上。上部陣列U2m及U2s設置在下部陣列L2m及L2s上方。下部陣列L2m及L2s以及上部陣列U2m及U2s各自包含在Z方向上交替堆疊之電極膜21及絕緣膜22。在Z方向上彼此毗鄰之電極膜21藉由絕緣膜22彼此電隔離。絕緣膜22設置在於Z方向上彼此毗鄰之電極膜21之間以將此等電極膜21彼此電隔離。一接合部分JT設置在下部陣列L2m及L2s與上部陣列U2m及U2s之間。稍後將 闡述接合部分JT之組態。
柱部分CL設置在記憶體單元陣列2m之上部陣列U2m及下部陣列L2m中以在Z方向上延伸。每一柱部分CL穿透上部陣列U2m及下部陣列L2m並到達內建源極層BSL。柱部分CL具有參考圖2A及圖2B所闡述之組態。
柱部分CLHR設置在階梯區域2s之上部陣列U2s及下部陣列L2s中以在Z方向上延伸。每一柱部分CLHR穿透上部陣列U2s及下部陣列L2s並到達內建源極層BSL。柱部分CLHR由參考圖3所闡述之一個氧化矽膜形成。另外，在階梯區域2s中形成一臺階TRC以便將導線(觸點)37a自Z方向連接至電極膜21。
中間膜50設置在上部陣列U2m及U2s與下部陣列L2m及L2s之間。舉例而言，使用含有氮之一個氧化矽膜作為中間膜50。中間膜50之氮濃度高於絕緣膜22之氮濃度。藉由將此中間膜50設置在下部陣列L2m及L2s上方，有可能在製造之過程中維持下部陣列L2m及L2s之表面平整度。因此，有可能改良形成於下部陣列L2m及L2s上方之上部陣列U2m及U2s之平整度。稍後將闡述此改良。
圖5係圖解說明上部陣列U2m與下部陣列L2m之間的接合部分JT之一組態實例之一剖視圖。上部陣列U2s與下部陣列L2s之間的接合部分JT亦具有一類似組態。
一絕緣膜60及中間膜50設置在上部陣列U2m與下部陣列L2m之間的接合部分JT中。絕緣膜60設置在中間膜50與下部陣列L2m之間。舉例而言，絕緣膜60包含一個氧化矽膜。絕緣膜60比絕緣膜22厚。中間膜50設置在絕緣膜60與上部陣列U2m之間。舉例而言，中間膜50包 含含有氮之一個氧化矽膜。中間膜50之氮濃度高於絕緣膜60之氮濃度。因此，中間膜50在氮濃度上高於絕緣膜22及60。
絕緣膜60之一上部部分(在Z方向上更靠近上部陣列U2m之一部分)在平行於一X-Y平面之一方向上比上部陣列U2m及下部陣列L2m距柱部分CL之一軸線更遠。因此，絕緣膜60之上部部分在X-Y平面方向上相對於上部陣列U2m及下部陣列L2m而凹入以在接合部分JT中形成一凹部RCS。將記憶體膜220及半導體主體210嵌入於凹部RCS中。亦即，絕緣膜60之上部部分中柱部分CL之一寬度W60大於上部陣列U2m中柱部分CL之一寬度Wup及下部陣列L2m中柱部分CL之一寬度Wlow。
此外，中間膜50在X-Y平面方向上比絕緣膜60之上部部分朝向柱部分CL突出得更多，並且減少了中間膜50之位置處凹部RCS之X-Y平面方向上之深度。因此，絕緣膜60在X-Y平面方向上相對於凹部RCS中之中間膜50而凹入。亦即，絕緣膜60之上部部分中柱部分CL之寬度W60大於中間膜50中柱部分CL之一寬度W50。
柱部分CL側上中間膜50之側表面與柱部分CL側上電極膜21及絕緣膜22中之每一者之側表面基本齊平就足夠了。然而，柱部分CL側上中間膜50之一下部端藉由蝕刻變圓，以用於稍後闡述之殘留物移除。因此，有可能在接合部分JT中在記憶體孔MH之內壁上以令人滿意之覆蓋率形成半導體主體210，使得有可能防止半導體主體210變薄或在接合部分JT中被切割。
在沒有設置中間膜50之一情形中，一犧牲膜的作為上部陣列U2m之一最下部膜之一下部端沒有變圓，而是在稍後將闡述之一替換程序之前的製造程序中具有一尖銳拐角。此乃因犧牲膜(一個氮化矽膜)在用 於移除記憶體孔MH中之殘留物(舉例而言，一個氧化物)之蝕刻中幾乎不被蝕刻。在此情形中，柱部分CL之寬度自上部陣列U2m中之寬度Wup急劇改變至接合部分JT中之絕緣膜60中之寬度W60。因此，記憶體膜220及半導體主體210在上部陣列U2m與絕緣膜60之間的邊界處自Z方向至X-Y平面方向大幅度彎曲。結果，半導體主體210可能變薄，並且在上部陣列U2m與絕緣膜60之間的邊界周圍被切割。隨著一半導體裝置變得更加整合且半導體主體210變得更薄，此切割更有可能發生。
與此同時，根據本發明實施例，中間膜50設置在接合部分JT中，且中間部分50在柱部分CL側上之下部端變圓。此組態使柱部分CL之寬度自上部陣列U2m中之寬度Wup或中間膜50中之寬度W50改變至絕緣膜60中之寬度W60變得容易。相應地，記憶體膜220及半導體主體210在上部陣列U2m與絕緣膜60之間的邊界處自Z方向至X-Y平面方向輕微彎曲。
如上文所闡述，藉由設置中間膜50，改良了半導體主體210之覆蓋率，並且半導體主體210之厚度亦可在接合部分JT中接近一均勻厚度，使得可防止半導體主體210被切割。結果，有可能防止由切割半導體主體210導致的一記憶體單元之一故障。
接下來，根據本發明實施例，闡述了一種半導體儲存裝置100a之製造方法。
圖6至圖15係根據第一實施例的圖解說明半導體儲存裝置100a之一製造方法之一實例的一剖視圖。
首先，形成基底部分1。在此步驟處，基底部分1包含導電層12、一絕緣膜131、一犧牲膜132、一絕緣膜133及一半導體部分13a之 一經堆疊結構。將諸如經摻雜多晶矽或金屬之一導電材料用於導電層12。將諸如氧化矽之一絕緣材料用於絕緣膜131及133。舉例而言，使用一個氮化矽膜作為犧牲膜132。將諸如經摻雜多晶矽之一導電材料用於半導體部分13a。在一稍後程序中將用一導體替換絕緣膜131、犧牲膜132及絕緣膜133。此導體與導電層12及半導體部分13a一起形成內建源極層BSL。
接下來，在基底部分1上方，複數個犧牲膜21a及複數個絕緣膜22在Z方向上交替堆疊。因此，在下部陣列L2m及L2s之區域中形成犧牲膜21a與絕緣膜22之一堆疊。將例如氮化矽之一絕緣材料用於犧牲膜21a。將例如氧化矽之一絕緣材料用於絕緣膜22。犧牲膜21a在Z方向上堆疊並藉由絕緣膜22彼此隔離。在一稍後程序中將用電極膜21替換犧牲膜21a。
接下來，對階梯區域2s中之下部陣列L2s進行處理，藉此形成臺階TRC。接下來，舉例而言，藉由CVD(化學汽相沈積)在臺階TRC及堆疊上形成絕緣膜60。將藉由使用TEOS(四乙氧基矽烷)形成的諸如氧化矽之一絕緣材料用於絕緣膜60。接下來，藉由例如CMP(化學機械拋光)將絕緣膜60之表面平整化。
然後，舉例而言，形成下部孔LMH及LHR以藉由RIE(反應性離子蝕刻)在Z方向上穿透堆疊。
接下來，將一抗蝕劑膜(未經圖解說明)填充在下部孔LMH及LHR中，並且移除其一上部部分。因此，絕緣膜60之一上部部分之一側表面被暴露。隨後，藉由使用抗蝕劑膜作為遮罩來對絕緣膜60之上部部分之側表面進行蝕刻。相應地，使絕緣膜60之上部部分中一開口之直徑大於絕緣膜60之下部部分及下部陣列L2m或L2s中下部孔LMH或LHR之直 徑。亦即，由於下部孔LMH及LHR之直徑在絕緣膜60之上部部分中有所增加，因此即使當上部孔UMH及UHR之位置在稍後闡述的形成上部孔UMH及UHR之一程序中自下部孔LMH及LHR稍微移位，上部孔UMH及UHR亦可分別與下部孔LMH及LHR連通。因此，上部孔UMH及UHR之位置可與下部孔LMH及LHR容易地對準。
接下來，移除下部孔LMH及LHR中之抗蝕劑膜，並且此後將一犧牲膜70暫時填充在下部孔LMH及LHR中。將可相對於一個氮化矽膜及一個氧化矽膜選擇性地蝕刻之一材料(舉例而言，碳或非晶矽)用於犧牲膜70。將在一稍後程序中用柱部分CL及CLHR替換犧牲膜70。因此，犧牲膜70足以封閉下部孔LMH及LHR之開口。可在犧牲膜70下方產生一空隙。接下來，舉例而言，藉由CMP將絕緣膜60之表面及犧牲膜70之表面平整化。相應地，獲得圖6中所圖解說明之結構。
接下來，在下部陣列L2m及L2s之堆疊上方形成中間膜50，如圖7中所圖解說明。舉例而言，首先形成一個氮化矽膜作為中間膜50。
在首先形成一個氧化矽膜作為中間膜50之一情形中，可在中間膜50之沈積中對犧牲膜70(舉例而言，由碳製成)進行氧化及刮擦。在此情形中，犧牲膜70之表面在Z方向上相對於絕緣膜60之表面而凹入，並且沈積在膜70及60上之中間膜50之表面亦變得不平坦，使得中間膜50之平整度變差。
另一方面，根據本發明實施例，首先形成一個氮化矽膜作為中間膜50。相應地，在中間膜50之形成中可防止犧牲膜70(舉例而言，由碳製成)之氧化。因此，犧牲膜70幾乎不會相對於絕緣膜60之表面而凹陷，並且中間膜50之表面平整度得以維持。
接下來，將中間膜50氧化。在此步驟中，藉由例如ISSG(原位蒸汽產生)氧化來將中間膜50氧化。ISSG氧化係一種藉由將氫氣及氧氣直接引入至一室中並在室中產生水蒸氣(H2O)來形成一氧化膜之技術。相應地，將中間膜50改變為含有氮之一個氧化矽膜。由於中間膜50係藉由將一個氮化矽膜氧化來獲得之一個氧化矽膜，因此其氮濃度高於絕緣膜22及60之氮濃度。
接下來，在中間膜50上，犧牲膜21a及絕緣膜22在Z方向上交替堆疊，如圖8中所圖解說明。相應地，在上部陣列U2m及U2s之區域中形成犧牲膜21a與絕緣膜22之一堆疊。將例如氮化矽之一絕緣材料用於犧牲膜21a。將例如氧化矽之一絕緣材料用於絕緣膜22。犧牲膜21a在Z方向上堆疊並藉由絕緣膜22彼此隔離。在一稍後程序中將用電極膜21替換犧牲膜21a。在此步驟處，在下部孔LMH及LHR填充有特定而言碳作為犧牲膜70之一情形中，有可能降低下部陣列L2m及L2s之區域中之堆疊由於例如上部陣列U2m及U2s之堆疊之形成中的一熱歷史而翹曲之可能性。
接下來，對階梯區域2s中之上部陣列U2s進行處理，藉此形成臺階TRC，如圖9中所圖解說明。此時，中間膜50充當一止擋器，使得上部陣列U2s中之臺階TRC不到達絕緣膜60，並且下部孔LHR中之犧牲膜70保持被中間膜50覆蓋。相應地，可保護下部孔LHR中之犧牲膜70，使得例如在移除用於對上部陣列U2s進行處理之一遮罩材料之一程序中不會被刮擦。另外，在上部陣列U2m上形成一止擋器膜80。舉例而言，使用一個氮化矽膜作為止擋器膜80。
接下來，在上部陣列U2s及U2m之堆疊上形成絕緣膜81及82。舉例而言，使用一個氧化矽膜作為絕緣膜81。舉例而言，使用一個 氮化矽膜作為絕緣膜82。相應地，獲得圖9中所圖解說明之結構。
接下來，藉由微影及蝕刻對記憶體單元陣列2m的除階梯區域2s之外之一區域中之絕緣膜82及81進行回蝕，如圖10中所圖解說明。
接下來，一絕緣膜90沈積在上部陣列U2m及U2s上，並藉由CMP將至止擋器膜80之位置平整化，如圖11中所圖解說明。因此，將絕緣膜90嵌入於階梯區域2s中。舉例而言，使用一個氧化矽膜作為絕緣膜90。此後，移除上部陣列U2m上之止擋器膜80。
接下來，在上部陣列U2m及U2s上方形成一遮罩材料HM，如圖12中所圖解說明。藉由微影及蝕刻將遮罩材料HM處理成上部孔UMH及UHR之一圖案。接下來，藉由RIE，使用遮罩材料HM作為遮罩來對上部陣列U2m及U2s與中間膜50之堆疊進行處理。相應地，形成上部孔UMH及UHR以在Z方向上穿透上部陣列U2m及U2s與中間膜50之堆疊。形成上部孔UMH及UHR以分別對應於下部孔LMH及LHR正上方之位置。在此步驟處，將絕緣膜60之上部部分中之開口加寬以具有比絕緣膜60之下部部分及下部陣列L2m及L2s中之下部孔LMH及LHR寬之一直徑。因此，可使上部孔UMH及UHR分別容易地對準對應下部孔LMH及LHR。相應地，上部孔UMH及UHR可分別與對應下部孔LMH及LHR容易地連通。
接下來，經由上部孔UMH及UHR移除下部孔LMH及LHR中之犧牲膜70，如圖13中所圖解說明。在犧牲膜70由碳製成之一情形中，舉例而言，藉由使用一灰化器來將犧牲膜70氧化並移除。相應地，可容易地移除犧牲膜70。
接下來，藉由使用例如氫氟酸溶液(BHF(緩衝氟化氫))對上部孔UMH及UHR以及下部孔LMH及LHR之內壁進行蝕刻。相應地，移 除上部孔UMH及UHR以及下部孔LMH及LHR中之殘留物。
在此步驟處，對接合部分JT中之內壁上之中間膜50及絕緣膜60進行輕微蝕刻。根據本發明實施例，中間膜50係藉由經由ISSG氧化將一個氮化矽膜氧化獲得之一個氧化矽膜，且因此具有比絕緣膜22及60高之氮濃度。因此，中間膜50之一蝕刻速率高於犧牲膜21a之蝕刻速率但低於絕緣膜22及60之蝕刻速率。相應地，在其暴露於上部孔UMH中之一側表面之一下部端處對中間膜50進行輕微蝕刻並將其變圓。然而，中間膜50在很大程度上不會在X-Y平面方向上遠離上部孔UMH。此外，作為上部陣列U2m中之最下部膜的犧牲膜21a之一成角度下部端並未因自在下部孔LMH之一加寬部分中暴露的中間膜50之底部表面在Z方向上之蝕刻進展而被暴露。
圖16係被圖13中之一虛線框包圍之一區域之一剖視圖。如圖16中所圖解說明，絕緣膜60的其中形成有凹部RCS之上部部分中下部孔LMH之寬度W60大於絕緣膜60之下部部分中下部孔LMH之寬度Wlow及上部孔UMH之寬度Wup，且在遠離上部孔UMH之中心之一方向上增加。與此同時，中間膜50比絕緣膜60之上部部分朝向上部孔UMH之中心突出得更多。因此，中間膜50中上部孔UMH之寬度W50小於絕緣膜60之上部部分中下部孔LMH之寬度W60，如圖16中所圖解說明。此外，由於中間膜50之下部端變圓，因此凹部RCS之X-Y平面方向上深度之改變變得容易。因此，有可能在接合部分JT中在記憶體孔MH之內壁上以令人滿意之覆蓋率形成半導體主體210，使得有可能防止半導體主體210變薄或在接合部分JT中被切割。階梯區域2s中由下部孔LHR及上部孔UHR形成之一孔之內壁亦具有一相同形狀。
在本發明實施例中，對於由氧化矽膜形成之絕緣膜22、絕緣膜60及中間膜50，絕緣膜22例如可由具有比絕緣膜60及中間膜50高之一密度的一個氧化矽膜形成。此組態可使絕緣膜22之蝕刻速率低於絕緣膜60及中間膜50之蝕刻速率。另外，中間膜50由具有比絕緣膜60高之氮濃度的一個氧化矽膜形成。因此，可使中間膜50之蝕刻速率低於絕緣膜60之蝕刻速率。
接下來，將諸如氧化矽膜之一絕緣膜嵌入於階梯區域2s中之上部孔UHR及下部孔LHR中以形成柱部分CLHR，如圖14中所圖解說明。當稍後用電極膜21替換犧牲膜21a時，柱部分CLHR充當絕緣膜22之一支撐物。
此外，在記憶體單元陣列2m之一區域中在下部孔LMH及上部孔UMH之內壁上形成記憶體膜220。舉例而言，以彼次序在下部孔LMH及上部孔UMH之內壁上形成覆蓋絕緣膜221、電荷儲存膜222及隧道絕緣膜223。
接下來，在記憶體單元陣列2m之區域中在上部孔UMH及下部孔LMH中之記憶體膜220內部形成半導體主體210，如圖15中所圖解說明。
在此步驟處，絕緣膜60之上部部分在X-Y平面方向上相對於上部陣列U2m及U2s以及下部陣列L2m及L2s而凹入，且中間膜50之下部端變圓。因此，在中間膜50與絕緣膜60之間的邊界(上部孔UMH與下部孔LMH之間的邊界)處，半導體主體210之彎曲變得緩和。相應地，在接合部分JT中獲得半導體主體210之令人滿意之覆蓋率，使得有可能防止半導體主體210被切割。
此外，在記憶體單元陣列2m之區域中，在上部孔UMH及下部孔LMH中在記憶體膜220及半導體主體210內部嵌入核心層230。
此後，形成狹槽ST(見圖1A及圖1B)。經由狹槽ST，用一導電材料(舉例而言，多晶矽)替換記憶體單元陣列2m之區域中之絕緣膜131及133以及犧牲膜132以形成內建源極層BSL。此外，經由狹槽ST移除犧牲膜21a。因此，在於Z方向上彼此毗鄰之絕緣膜22之間形成空間。經由狹槽ST在此等空間中嵌入一導電材料(舉例而言，鎢)，藉此在絕緣膜22之間形成電極膜21。相應地，形成圖4中所圖解說明之堆疊2。
此後，形成觸點及位元線(皆未經圖解說明)。相應地，根據本發明實施例，完成半導體儲存裝置100a。可藉由在另一基板上形成基底部分1之一CMOS電路並將具有堆疊2之基板及具有CMOS電路之基板彼此接合來形成半導體儲存裝置100a。
根據本發明實施例，在下部孔LMH及LHR中在絕緣膜60及犧牲膜70上形成中間膜50。由於在一初始形成階段中中間膜50係一個氮化矽膜，因此可防止犧牲膜70(舉例而言，由碳製成)之氧化。因此，有可能維持中間膜50之表面平整度。藉由將中間膜50之表面平整度維持為令人滿意的，形成於其上之上部陣列U2m及U2s之表面平整度亦變得令人滿意。
此外，根據本發明實施例，中間膜50設置在絕緣膜60與上部陣列U2m及U2s之間。使用具有比絕緣膜60高之氮濃度之一個氧化矽膜作為中間膜50。因此，中間膜50具有比絕緣膜60低之一蝕刻速率，並且中間膜50之下部端變圓，儘管中間膜50在接合部分JT中在X-Y平面方向上比絕緣膜60之上部部分突出得更多。此組態在上部陣列U2m與絕緣膜60 之間的邊界處使臺階變緩和且亦在接合部分JT中使半導體主體210之彎曲變緩和。結果，在接合部分JT中獲得半導體主體210之令人滿意之覆蓋率，使得可防止半導體主體210被切割。
在上文所闡述之第一實施例中，中間膜50在一初始形成階段係一個氮化矽膜且接著經氧化以變成含有氮之一個氧化矽膜。然而，中間膜50可係藉由ULT(超低溫度)技術形成之一個氧化矽膜。在ULT技術中，藉由使用諸如二烷基氨基矽烷等氨基矽烷作為材料，在一低溫氣氛中，例如在一室溫下形成一個氧化矽膜。在此情形中，由於可在一低溫氣氛中執行形成，所以犧牲膜70(舉例而言，由碳製成)在氧化矽膜之沈積中不太可能被氧化，使得可維持中間膜50之表面平整度。另外，藉由此ULT技術形成之氧化矽膜具有比例如使用TEOS形成之一個氧化矽膜高之氮濃度及碳濃度，此乃因前者使用了氨基矽烷作為材料。因此，藉由ULT技術形成之氧化矽膜具有比使用TEOS形成之氧化矽膜低之一蝕刻速率。相應地，在使用藉由ULT技術形成之氧化矽膜作為中間膜50之一情形中，亦可獲得與上文所闡述之實施例中之效應相同的效應。
(第二實施例)
圖17係根據一第二實施例的圖解說明接合部分JT之一組態實例之一剖視圖。在第二實施例中，中間膜50包含一部分膜50a及一部分膜50b。根據第一實施例，與中間膜50一樣，部分膜50a包含含有氮之一個氧化矽膜。
舉例而言，部分膜50a係藉由使用諸如二烷基氨基矽烷等氨基矽烷之ULT技術形成之一個氧化矽膜。在此情形中，部分膜50a係含有 氮及碳之一個氧化矽膜。部分膜50a之氮濃度及碳濃度高於部分膜50b之氮濃度及碳濃度。
部分膜50b設置在部分膜50a上並且係在氮濃度及/或碳濃度上比部分膜50a低之一個氧化矽膜。與絕緣膜60一樣，部分膜50b係例如使用TEOS形成之一個氧化矽膜就足夠了。根據此技術，有可能以比部分膜50a高之生產率形成一個氧化矽膜。
在此情形中，與絕緣膜60一樣，部分膜50b具有比部分膜50a高之一蝕刻速率。然而，當形成下部陣列L2m時，不設置部分膜50b，並且當對上部陣列U2m進行堆疊之後形成記憶體孔MH時，僅在藉由氫氟酸溶液(BHF)暴露在記憶體孔MH中之一側表面之一下部端處對部分膜50b進行輕微蝕刻。因此，與絕緣膜60之上部部分不同，部分膜50b不會在遠離柱部分CL之一方向(X-Y平面方向)上凹陷。部分膜50b與部分膜50a一起在柱部分CL側之下部端處變圓。因此，絕緣膜60之上部部分在X-Y平面方向上相對於上部陣列U2m及下部陣列L2m而凹入以在接合部分JT中形成一凹部RCS。與此同時，部分膜50a及50b在絕緣膜60與上部陣列U2m之間在X-Y平面方向上比絕緣膜60朝向柱部分CL突出得更多。
部分膜50a中記憶體孔MH(柱部分CL)之一寬度W50a稍微大於上部陣列U2m及下部陣列L2m中記憶體孔MH(柱部分CL)之寬度Wup及Wlow。另外，部分膜50b中記憶體孔MH之一寬度W50b大約等於或稍微小於寬度W50a。
根據第二實施例，由於中間膜50之部分膜50a設置在接合部分JT中，所以部分膜50a及50b兩者之下部端係圓形的，使得記憶體孔MH之內壁自Z方向到X-Y平面方向之彎曲在上部陣列U2m及絕緣膜60之間的 邊界處變緩和。因此，改良了半導體主體210之覆蓋率，並且可防止半導體主體210亦在接合部分JT中被切割。此外，與單獨使用部分膜50a之一情形相比，當對上部陣列U2s進行處理時，包含部分膜50a及50b兩者之中間膜50可增強保護下部孔LHR中犧牲膜70之效應。
如上文所闡述，藉由設置包含部分膜50a及部分膜50b之中間膜50，改良了半導體主體210之覆蓋率，並且在接合部分JT中，半導體主體210之厚度亦可接近一均勻厚度。結果，防止了半導體主體210被切割，使得可防止由對半導體主體210之切割導致的一記憶體單元之一故障。
第二實施例之其他組態與第一實施例之對應組態相同。因此，第二實施例可獲得與第一實施例之彼等效應相同之效應。
接下來，根據第二實施例，闡述了一種半導體儲存裝置100a之製造方法。
圖18係根據第二實施例的圖解說明半導體儲存裝置100a之一製造方法之一實例的一剖視圖。
在參考圖6所闡述之程序之後，在下部陣列L2m及L2s之堆疊上方形成中間膜50，如圖18中所圖解說明。中間膜50包含部分膜50a及50b。
部分膜50a係藉由上文所闡述之ULT技術形成之一個氧化矽膜。藉由此ULT技術形成之氧化矽膜具有比例如使用TEOS形成之一個氧化矽膜高之氮濃度及碳濃度。另外，根據ULT技術，有可能在大約室溫下以一低溫氣氛形成一個氧化矽膜，並且與使用TEOS形成之一個氧化矽膜相比，部分膜50a不太可能將犧牲膜70(舉例而言，由碳製成)氧化。因 此，犧牲膜70相對於絕緣膜60之表面不太凹陷，並且容易地維持下部陣列L2m及L2s之表面平整度。此外，在下部孔LMH及LHR中在絕緣膜60之上部部分之一側表面中形成凹部RCS。利用此組態，甚至當上部孔UMH及UHR之位置自下部孔LMH及LHR稍微移位時，上部孔UMH及UHR亦可分別與下部孔LMH及LHR連通。
接下來，在部分膜50a上形成部分膜50b。舉例而言，使用利用TEOS形成之一個氧化矽膜作為部分膜50b。然而，由於在部分膜50a上形成部分膜50b，因此部分膜50b幾乎不將犧牲膜70氧化。部分膜50b具有比部分膜50a低之氮濃度及碳濃度且具有比部分膜50a高之一蝕刻速率。
此後，執行參考圖8至圖15所闡述之程序。在圖13中所圖解說明之程序中，執行使用氫氟酸溶液(BHF)之蝕刻，藉此接合部分JT中記憶體孔MH之內壁具有如圖17中所圖解說明之形狀。此後，執行與第一實施例中之彼等程序相同之程序，使得根據第二實施例之半導體儲存裝置100a得以完成。
根據第二實施例，在下部孔LMH及LHR中在絕緣膜60及犧牲膜70上形成中間膜50。中間膜50包含藉由ULT技術形成之一個氧化矽膜作為部分膜50a。部分膜50a覆蓋絕緣膜60及犧牲膜70。利用此組態，可維持下部陣列L2m及L2s(絕緣膜60及犧牲膜70)之表面平整度，且上部陣列U2m及U2s之表面平整度亦變得令人滿意。
此外，絕緣膜60之上部部分在接合部分JT中在X-Y平面方向上相對於上部陣列U2m及U2s以及下部陣列L2m及L2s而凹入。以此同時，使用具有比絕緣膜60及部分膜50b高之氮濃度及碳濃度之一個氧化矽膜作為部分膜50a。因此，部分膜50a具有比絕緣膜60及部分膜50b低之一 蝕刻速率，並且在接合部分JT中在X-Y平面方向上比絕緣膜60之上部部分突出得更多。儘管使用了與絕緣膜60相同之一個氧化矽膜作為部分膜50b，但部分膜50b設置在部分膜50a與上部陣列U2m之間且當在上部陣列U2m中形成記憶體孔MH時僅藉由氫氟酸溶液(BHF)進行輕微蝕刻。因此，與絕緣膜60之上部部分不同，部分膜50b在遠離柱部分CL(X-Y平面方向)之一方向上凹陷。與此同時，部分膜50b與藉由氫氟酸溶液(BHF)蝕刻之部分膜50a一起在柱部分CL側上在其下部端處變圓。相應地，記憶體孔MH之內壁自Z方向至X-Y平面方向之彎曲在上部陣列U2m與絕緣膜60之間的邊界處變緩和。因此，在記憶體孔MH中嵌入記憶體膜220及半導體主體210變得容易，使得半導體主體210在接合部分JT中之彎曲變緩和。相應地，在接合部分JT中獲得半導體主體210之令人滿意之覆蓋率，並且可防止半導體主體210被切割。
雖然已闡述特定實施例，但此等實施例已僅以實例方式呈現，且並不意欲限制本發明之範疇。實際上，本文中所闡述之新穎方法及組態可體現為多種其他形式；此外，可在不背離本發明之精神的情況下對本文中所闡述之方法及系統之形式做出各種省略、替代及改變。意欲使隨附申請專利範圍及其等效內容涵蓋如將歸屬於本發明之範疇及精神內之此等形式或修改。
相關申請案之交叉參考
本申請案基於並主張於2021年9月6日提出申請的日本專利申請案第2021-144550號之優先權之權益，該日本專利申請案之全部內容以引用方式併入本文中。
2:堆疊
2m:記憶體單元陣列/三維記憶體單元陣列
2s:階梯區域
21:電極膜
22:絕緣膜/最上部絕緣膜
50:中間膜
BSL:內建源極層
CL:柱部分
CLHR:柱部分
JT:接合部分
L2m:下部陣列
L2s:下部陣列
TRC:臺階
U2m:上部陣列
U2s:上部陣列
X:方向
Y:方向
Z:方向

Claims (18)

  1. 一種半導體儲存裝置，其包括：一第一堆疊，其包含在一第一方向上堆疊且彼此電隔離之複數個第一電極膜；一第二堆疊，其設置在該第一堆疊上方並且包含在該第一方向上堆疊且彼此電隔離之複數個第二電極膜；一中間膜，其設置在該第一堆疊與該第二堆疊之間；一柱部分，其包含經設置以在該第一方向上在該第一堆疊及該第二堆疊中以及在該中間膜中延伸之一半導體層，並且在該半導體層與該等第一電極膜中之至少一者之一相交點處以及在該半導體層與該等第二電極膜中之至少一者之一相交點處形成記憶體單元；一第一絕緣膜，其設置在該等第一電極膜之間；及一第二絕緣膜，其設置在該等第二電極膜之間，其中該中間膜包含含有氮之一個氧化矽膜，且該中間膜之氮濃度高於該第一絕緣膜及該第二絕緣膜之氮濃度。
  2. 如請求項1之半導體儲存裝置，其進一步包括一第三絕緣膜，該第三絕緣膜包含設置在該中間膜與該第一堆疊之間的一個氧化矽膜，其中該中間膜之該氮濃度高於該第三絕緣膜之氮濃度。
  3. 如請求項2之半導體儲存裝置，其中該第三絕緣膜比該第一絕緣膜及該第二絕緣膜厚。
  4. 如請求項2之半導體儲存裝置，其中該第三絕緣膜包含在遠離該柱部分之一方向上凹入之一部分，該部分在該第三絕緣膜中延伸，且該中間膜比該第三絕緣膜之該部分朝向該柱部分突出得更多。
  5. 如請求項4之半導體儲存裝置，其中該第三絕緣膜在於該第一方向上更靠近該第二堆疊之一側上之一部分相對於該第一堆疊及該第二堆疊而凹入。
  6. 如請求項2之半導體儲存裝置，其中該中間膜之碳濃度高於該第三絕緣膜之碳濃度。
  7. 如請求項1之半導體儲存裝置，其中該中間膜包含：一第一部分膜，其包含含有氮之一個氧化矽膜；及一第二部分膜，其設置在該第一部分膜上且包含具有比該第一部分膜低之氮濃度之一個氧化矽膜。
  8. 如請求項7之半導體儲存裝置，其中該第一部分膜之碳濃度高於該第二部分膜之碳濃度。
  9. 如請求項2之半導體儲存裝置，其中該中間膜包含：一第一部分膜，其包含含有氮之一個氧化矽膜；及一第二部分膜，其設置在該第一部分膜上且包含具有比該第一部分膜低之 氮濃度之一個氧化矽膜，該第三絕緣膜包含在遠離該柱部分之一方向上凹入之一部分，該部分在該第三絕緣膜中延伸，且該第一部分膜及該第二部分膜比該第三絕緣膜之該部分朝向該柱部分突出得更多。
  10. 如請求項9之半導體儲存裝置，其中該第一部分膜之碳濃度高於該第二部分膜之碳濃度。
  11. 一種一半導體儲存裝置之製造方法，該製造方法包括：形成一第一堆疊，該第一堆疊包含在一第一方向上堆疊且彼此隔離之複數個第一犧牲層；形成在該第一方向上穿透該第一堆疊之一第一孔；在其中形成有該第一孔之該第一堆疊上方形成一中間膜，該中間膜包含含有氮之一個氧化矽膜；在該中間膜上形成一第二堆疊，該第二堆疊包含在該第一方向上堆疊且彼此隔離之複數個第二犧牲層；形成在該第一方向上穿透該第二堆疊及該中間膜且對應於該第一孔之一第二孔；及在該第一孔及該第二孔之內壁上經由一電荷儲存膜形成一半導體層，以在該第一孔及該第二孔中形成一柱部分，其中該第一堆疊係該等第一犧牲層與第一絕緣膜之一堆疊，該第二堆疊係該等第二犧牲層與第二絕緣膜之一堆疊，且 該中間膜之氮濃度高於該等第一絕緣膜及該等第二絕緣膜之氮濃度。
  12. 如請求項11之一半導體儲存裝置之製造方法，其中該中間膜之該形成包含在該第一堆疊上方形成一個氮化矽膜，及將該氮化矽膜氧化以形成含有氮之該氧化矽膜。
  13. 如請求項11之一半導體儲存裝置之製造方法，其進一步包括：在該第一孔之該形成之前，在該第一堆疊上形成包含一個氧化矽膜之一第三絕緣膜，其中在該第一孔之該形成中，該第一孔穿透該第一堆疊上之該第三絕緣膜，且在該中間膜之該形成中，在該第三絕緣膜上形成一個氧化矽膜，該氧化矽膜具有比該第三絕緣膜高之氮濃度。
  14. 如請求項13之一半導體儲存裝置之製造方法，其中，在該第一孔之該形成中，該第三絕緣膜之一上部部分在與該第一方向交叉之一方向上相對於該第一堆疊之一內壁而凹入。
  15. 如請求項13之一半導體儲存裝置之製造方法，其中該中間膜之碳濃度高於該第三絕緣膜之碳濃度。
  16. 如請求項11之一半導體儲存裝置之製造方法，其中該中間膜之該形成包含：在該第一堆疊上方形成一第一部分膜，該第一部分膜包含含有氮之一個氧化矽膜，及在該第一部分膜上形成一第二部分膜，該第二部分膜包含具有比該第一部分膜低之氮濃度之一個氧化矽膜。
  17. 如請求項16之一半導體儲存裝置之製造方法，其中該第一部分膜之碳濃度高於該第二部分膜之碳濃度。
  18. 如請求項11之一半導體儲存裝置之製造方法，其進一步包括：在該中間膜之該形成之前，將含有碳之一犧牲膜填充在該第一孔中。
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