JP2023037777A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

Info

Publication number
JP2023037777A
JP2023037777A JP2021144550A JP2021144550A JP2023037777A JP 2023037777 A JP2023037777 A JP 2023037777A JP 2021144550 A JP2021144550 A JP 2021144550A JP 2021144550 A JP2021144550 A JP 2021144550A JP 2023037777 A JP2023037777 A JP 2023037777A
Authority
JP
Japan
Prior art keywords
film
insulating film
laminate
silicon oxide
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021144550A
Other languages
English (en)
Inventor
波希 吉川
Namiki Yoshikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021144550A priority Critical patent/JP2023037777A/ja
Priority to TW111101078A priority patent/TWI828034B/zh
Priority to US17/579,646 priority patent/US20230075852A1/en
Priority to CN202210100215.5A priority patent/CN115776822A/zh
Publication of JP2023037777A publication Critical patent/JP2023037777A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】メモリセルアレイの下部アレイと上部アレイとの間の中間部の構成に起因するメモリセルの不良を抑制する半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、第１方向に積層され互いに電気的に分離された複数の第１電極膜（２１）を含む第１積層体（Ｌ２ｍ）と、第１積層体の上方に設けられ、第１方向に積層され互いに電気的に分離された複数の第２電極膜（２１）を含む第２積層体（Ｕ２ｍ）とを備える。中間膜（５０）は、第１積層体と第２積層体との間に設けられている。柱状部（ＣＬ）は、第１および第２積層体並びに中間膜内を第１方向に延伸するように設けられた半導体層（２１０）を含み、該半導体層と複数の第１電極膜の少なくとも１つの第１電極膜、および複数の第２電極膜の少なくとも１つの第２電極膜との交差部にそれぞれメモリセルを形成する。中間膜は、窒素を含有するシリコン酸化膜を含む。【選択図】図４

Description

本実施形態は、半導体記憶装置およびその製造方法に関する。
ＮＡＮＤ型フラッシュメモリ等の半導体装置において、複数のメモリセルを３次元配置した立体型メモリセルアレイを有する場合がある。立体型メモリセルアレイの積層数は、年々、増大化しており、メモリセルアレイは、下部アレイと上部アレイとに分けて形成されることもある。
このようにメモリセルアレイを下部アレイと上部アレイとを分けて形成する場合、下部アレイの表面の平坦性が悪いと、上部アレイの積層膜に下部アレイの表面の凹凸が転写されてしまう。これは、上部アレイのメモリセルの不良に繋がる。
また、下部アレイと上部アレイとの間の中間部（ジョイント部）の凹凸形状によって、メモリホール内のチャネル半導体層が薄くなり、電気的に分断されるおそれがあった。
特開２０２０－１２６９４３号公報
メモリセルアレイの下部アレイと上部アレイとの間の中間部の構成に起因するメモリセルの不良を抑制することができる半導体記憶装置およびその製造方法を提供する。
本実施形態による半導体記憶装置は、第１方向に積層され互いに電気的に分離された複数の第１電極膜を含む第１積層体と、第１積層体の上方に設けられ、第１方向に積層され互いに電気的に分離された複数の第２電極膜を含む第２積層体とを備える。中間膜は、第１積層体と第２積層体との間に設けられている。柱状部は、第１および第２積層体並びに中間膜内を第１方向に延伸するように設けられた半導体層を含み、該半導体層と複数の第１電極膜の少なくとも１つの第１電極膜、および複数の第２電極膜の少なくとも１つの第２電極膜との交差部にそれぞれメモリセルを形成する。中間膜は、窒素を含有するシリコン酸化膜を含む。
第１実施形態に係る半導体記憶装置を例示する模式斜視図。 図１Ａ中の積層体を示す模式平面図。 ３次元構造のメモリセルを例示する模式断面図。 ３次元構造のメモリセルを例示する模式断面図。 第１実施形態に係る半導体装置を例示する模式平面図。 積層体のより詳細な構成例を示す断面図。 上部アレイと下部アレイとの間のジョイント部の構成例を示す断面図。 第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図６に続く、半導体記憶装置の製造方法の一例を示す断面図。 図７に続く、半導体記憶装置の製造方法の一例を示す断面図。 図８に続く、半導体記憶装置の製造方法の一例を示す断面図。 図９に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１０に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１１に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１３に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１４に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１３の破線枠で示す領域の断面図。 第２実施形態によるジョイント部の構成例を示す断面図。 第２実施形態による半導体記憶装置の製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１Ａは、第１実施形態に係る半導体記憶装置１００ａを例示する模式斜視図である。図１Ｂは、図１Ａ中の積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。図２Ａ及び図２Ｂのそれぞれは、３次元構造のメモリセルを例示する模式断面図である。図３は、第１実施形態に係る半導体装置を例示する模式平面図である。
図１Ａに示すように、第１実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。
半導体記憶装置１００ａは、基体部１と、積層体２と、深いスリットＳＴ（図１Ｂの板状部３）と、浅いスリットＳＨＥ（図１Ｂの板状部４）と、複数の柱状部ＣＬとを含む。
基体部１は、基板１０、層間絶縁膜１１、導電層１２及び半導体部１３を含む。層間絶縁膜１１は、基板１０上に設けられている。導電層１２は、層間絶縁膜１１上に設けられている。半導体部１３は、導電層１２上に設けられている。
基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物（ＳｉＯ２）を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。ＣＭＯＳ回路は、埋込みソース層ＢＳＬの下方に設けられ、基板１０上に設けられている。層間絶縁膜１１は、例えば、シリコン酸化物を含み、トランジスタＴｒを被覆する。層間絶縁膜１１内には、配線１１ａが設けられている。配線１１ａの一部は、トランジスタＴｒと電気的に接続される。導電層１２は、ドープドポリシリコンまたは導電性金属、例えば、タングステン（Ｗ）を含む。半導体部１３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部１３が複数の層によって構成され、その一部は、アンドープのシリコンを含んでいてもよい。また、導電層１２および半導体部１３のいずれか一方が省略されてもよい。
導電層１２および半導体部１３は、メモリセルアレイ（図１Ｂの２ｍ）の共通ソースラインとして機能する。導電層１２および半導体部１３は、一体として電気的に接続されており、総称して埋込みソース層ＢＳＬとも呼ぶ。
積層体２は、基板１０の上方に設けられており、導電層１２および半導体部１３（埋込みソース層ＢＳＬ）に対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の電極膜２１及び複数の絶縁膜２２を交互に積層して構成されている。電極膜２１は、導電性金属、例えば、タングステンを含む。絶縁膜２２は、例えば、シリコン酸化物を含む。絶縁膜２２は、電極膜２１同士を絶縁する。電極膜２１及び絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、エアギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物でもよい。
電極膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
複数の絶縁膜２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁膜２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。１つのメモリストリングは、各柱状部ＣＬと対応するように設けられ、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられた配線である。板状部３は、深いスリットＳＴの内壁に設けられた絶縁膜（図示せず）によって積層体２と電気的に絶縁され、かつ、深いスリットＳＴ内に埋め込まれ埋込みソース層ＢＳＬと電気的に接続された導電膜で構成されている。尚、板状部３は、例えば、シリコン酸化膜等の絶縁材料で充填されている場合もある。一方、浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤが設けられた積層体２の上部領域を貫通する。浅いスリットＳＨＥ内には、例えば、板状部４が設けられている（図１Ｂ）。板状部４は、例えば、シリコン酸化物である。
図１Ｂに示すように、積層体２は、階段領域２ｓと、メモリセルアレイ２ｍとを含む。階段領域２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段領域２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段領域２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段領域２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。
図３に示すように、メモリセルアレイ２ｍは、セル領域（Cell）及びタップ領域（Tap）を含む。階段領域２ｓは、階段領域（Staircase）を含む。タップ領域は、例えば、セル領域と階段領域との間に設けられている。図３には図示しないが、タップ領域は、セル領域同士の間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂ及び３７ｃが設けられる領域である。配線３７ａ～３７ｃのそれぞれは、例えば、Ｚ方向に延びる。配線３７ａは、それぞれ、例えば、電極膜２１と電気的に接続される。配線３７ｂは、例えば、埋込みソース層ＢＳＬと電気的に接続される。配線３７ｃは、例えば、配線１１ａと電気的に接続される。
図１Ｂに示す２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。板状部４は、ブロック内に設けられている。板状部３と板状部４との間の積層体２は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。
図２Ａに示すように、複数の柱状部ＣＬのそれぞれは、積層体２内に形成されたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び埋込みソース層ＢＳＬ内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。半導体ボディ２１０は、埋込みソース層ＢＳＬと電気的に接続されている。電荷蓄積部材としてのメモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている（図３）。各柱状部ＣＬにおいて、Ｚ方向に延びる半導体ボディ２１０が積層体２中の複数の電極膜２１のうちドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ以外のワード線ＷＬと交差する部分にそれぞれメモリセルＭＣが形成され、半導体ボディ２１０がドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳと交差する部分にそれぞれドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳが形成される。
図２Ｂに示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。電極膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２２１ａが設けられていてもよい。ブロック絶縁膜２２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁膜２２との間、及び、電極膜２１とメモリ膜２２０との間には、バリア膜２２１ｂが設けられていてもよい。バリア膜２２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンが選ばれる。ブロック絶縁膜２２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２２１ｂは、電極膜２１とブロック絶縁膜２２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。半導体ボディ２１０が埋込みソース層ＢＳＬの半導体部１３と接続される部分において、メモリ膜２２０は半導体ボディ２１０の周囲から除去されている。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷蓄積膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷蓄積膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。
カバー絶縁膜２２１は、絶縁膜２２と電荷蓄積膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷蓄積膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図２Ａ及び図２Ｂに示すように、電極膜２１と電荷蓄積膜２２２との間には、例えば、ブロック絶縁膜２２１ａが設けられる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷蓄積膜２２２は、ブロック絶縁膜２２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷蓄積膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
図３の複数の柱状部ＣＬＨＲのそれぞれは、積層体２内に形成されたホール内に設けられている。ホールは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び埋込みソース層ＢＳＬ内にかけて設けられている。柱状部ＣＬＨＲのそれぞれは、少なくとも絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。また、柱状部ＣＬＨＲのそれぞれは、柱状部ＣＬと同じ構造であっても良い。柱状部ＣＬＨＲのそれぞれは、例えば、階段領域（Staircase）及びタップ領域（Tap）に設けられている。柱状部ＣＬＨＲは、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。また、複数の柱状部ＣＬＣ４が、積層体２のタップ領域（Tap）内に設けられている。柱状部ＣＬＣ４のそれぞれは、配線３７ｂまたは３７ｃを含む。配線３７ｂは、絶縁物３６ｂによって積層体２から電気的に絶縁されている。配線３７ｂは、埋込みソース層ＢＳＬに電気的に接続されている。配線３７ｃは、絶縁物３６ｃによって積層体２から電気的に絶縁されている。配線３７ｃは、配線１１ａのいずれかに電気的に接続されている。階段領域（Staircase）は、積層体２内の電極膜２１に対するコンタクトとして機能する配線３７ａ、及び配線３７ａの周囲に設けられた絶縁物３６ａをさらに含む。
柱状部ＣＬ、即ち、メモリホールＭＨは、平面レイアウトにおいて、Ｙ方向に隣接する２つの深いスリットＳＴ間に、六方最密配置のように配置されている。浅いスリットＳＨＥは、図３の枠Ｂ４に示すように、一部の柱状部ＣＬの上に重複するように設けられている。浅いスリットＳＨＥの下にある柱状部ＣＬには、メモリセルは形成されない。
このような立体型メモリセルアレイ２ｍは、積層数の増大に伴い、複数回に分けて形成される場合がある。これは、メモリセルアレイ２ｍの積層体が厚くなると、メモリホールＭＨを所望の形状に形成することが困難になるからである。例えば、メモリセルアレイ２ｍは、図４に示すように、下部アレイＬ２ｍと上部アレイＵ２ｍとの２つの積層体に分けて形成される場合がある。
図４は、積層体２のより詳細な構成例を示す断面図である。図４では、メモリセルアレイ２ｍおよび階段領域２ｓの構成を並列に示している。
メモリセルアレイ２ｍは、下部アレイＬ２ｍと、上部アレイＵ２ｍとを含む。階段領域は、下部アレイＬ２ｓと、上部アレイＵ２ｓとを含む。
下部アレイＬ２ｍ、Ｌ２ｓは、埋込みソース層ＢＳＬ上に設けられている。上部アレイＵ２ｍ、Ｕ２ｓは、下部アレイＬ２ｍ、Ｌ２ｓの上方に設けられている。下部アレイＬ２ｍ、Ｌ２ｓおよび上部アレイＵ２ｍ、Ｕ２ｓは、それぞれＺ方向に交互に積層された複数の電極膜２１と複数の絶縁膜２２とを含む。Ｚ方向に隣接する電極膜２１は、絶縁膜２２によって電気的に分離されている。絶縁膜２２は、Ｚ方向に隣接する電極膜２１間に設けられており、これらの電極膜２１を電気的に分離している。下部アレイＬ２ｍ、Ｌ２ｓと上部アレイＵ２ｍ、Ｕ２ｓとの間には、ジョイント部ＪＴが設けられている。ジョイント部ＪＴの構成については、後で説明する。
メモリセルアレイ２ｍの上部アレイＵ２ｍおよび下部アレイＬ２ｍには、複数の柱状部ＣＬが、Ｚ方向に延伸するように設けられている。柱状部ＣＬは、上部アレイＵ２ｍおよび下部アレイＬ２ｍを貫通して埋込みソース層ＢＳＬに達している。柱状部ＣＬは、図２Ａおよび図２Ｂを参照して説明した構成を有する。
階段領域２ｓの上部アレイＵ２ｓおよび下部アレイＬ２ｓには、複数の柱状部ＣＬＨＲが、Ｚ方向に延伸するように設けられている。柱状部ＣＬＨＲは、上部アレイＵ２ｓおよび下部アレイＬ２ｓを貫通して埋込みソース層ＢＳＬに達している。柱状部ＣＬＨＲは、図３を参照して説明したようにシリコン酸化膜で構成される。また、階段領域２ｓでは、配線（コンタクト）３７ａをＺ方向から電極膜２１に接続することができるように、段差ＴＲＣが形成されている。
上部アレイＵ２ｍ、Ｕ２ｓと下部アレイＬ２ｍ、Ｌ２ｓとの間には、中間膜５０が設けられている。中間膜５０には、例えば、窒素を含有するシリコン酸化膜が用いられている。中間膜５０の窒素濃度は、絶縁膜２２の窒素濃度よりも高い。このような中間膜５０を下部アレイＬ２ｍ、Ｌ２ｓ上に設けることによって、製造途中において、下部アレイＬ２ｍ、Ｌ２ｓの表面の平坦性を維持することができる。これにより、下部アレイＬ２ｍ、Ｌ２ｓの上に形成される上部アレイＵ２ｍ、Ｕ２ｓの平坦性を改善することができる。これについては後で説明する。
図５は、上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴの構成例を示す断面図である。尚、上部アレイＵ２ｓと下部アレイＬ２ｓとの間のジョイント部も同様の構成を有する。
上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴには、絶縁膜６０および中間膜５０が設けられている。絶縁膜６０は、中間膜５０と下部アレイＬ２ｍとの間に設けられている。絶縁膜６０は、例えば、シリコン酸化膜を含む。絶縁膜６０の膜厚は、絶縁膜２２の膜厚より厚い。中間膜５０は、絶縁膜６０と上部アレイＵ２ｍとの間に設けられている。中間膜５０は、例えば、窒素を含有するシリコン酸化膜を含む。中間膜５０の窒素濃度は、絶縁膜６０の窒素濃度よりも高い。よって、中間膜５０は、絶縁膜２２および６０よりも窒素濃度において高い。
また、絶縁膜６０の上部（Ｚ方向における上部アレイＵ２ｍ側の部分）は、上部アレイＵ２ｍおよび下部アレイＬ２ｍよりも柱状部ＣＬから離れる方向（Ｘ－Ｙ平面方向）に後退している。従って、ジョイント部ＪＴにおいて、絶縁膜６０の上部は、上部アレイＵ２ｍおよび下部アレイＬ２ｍよりもＸ－Ｙ平面方向に窪んでおり、窪みＲＣＳを形成している。メモリ膜２２０および半導体ボディ２１０は、窪みＲＣＳに埋め込まれている。即ち、絶縁膜６０の上部における柱状部ＣＬの幅Ｗ６０は、上部アレイＵ２ｍにおける柱状部ＣＬの幅Ｗｕｐおよび下部アレイＬ２ｍにおける柱状部ＣＬの幅Ｗｌｏｗよりも広くなっている。
さらに、中間膜５０は、絶縁膜６０の上部よりも柱状部ＣＬへ向かってＸ－Ｙ平面方向に突出しており、窪みＲＣＳのＸ－Ｙ平面方向の深さを中間膜５０の位置で緩和している。従って、窪みＲＣＳ内において、絶縁膜６０は、中間膜５０よりもＸ－Ｙ平面方向に窪んでいる。即ち、絶縁膜６０の上部における柱状部ＣＬの幅Ｗ６０は、中間膜５０における柱状部ＣＬの幅Ｗ５０よりも広くなっている。
柱状部ＣＬ側の中間膜５０の側面は、電極膜２１および絶縁膜２２のそれぞれの柱状部ＣＬ側の側面とほぼ面一でよいが、柱状部ＣＬ側の中間膜５０の下端部は、後述する残渣除去のためのエッチングによって丸まっている。これにより、ジョイント部ＪＴにおけるメモリホールＭＨの内壁に半導体ボディ２１０をカバレッジ良く形成することができ、半導体ボディ２１０がジョイント部ＪＴにおいて薄くなったり、切断してしまうことを抑制できる。
もし、中間膜５０が設けられていない場合、後述するリプレース工程前の製造過程において、上部アレイ部Ｕ２ｍの最下段にある犠牲膜の下端部は、丸まらず角張ったままとなる。メモリホールＭＨ内の残渣（例えば酸化物）除去の際のエッチングでは、犠牲膜（シリコン窒化膜）はほとんどエッチングされないからである。この場合、ジョイント部ＪＴにおいて柱状部ＣＬは、上部アレイＵ２ｍ内の幅Ｗｕｐから絶縁膜６０内の幅Ｗ６０まで急峻に変化する。従って、上部アレイＵ２ｍと絶縁膜６０との境界部において、メモリ膜２２０および半導体ボディ２１０がＺ方向からＸ－Ｙ平面方向へ大きく屈曲する。その結果、半導体ボディ２１０が上部アレイＵ２ｍと絶縁膜６０との境界部付近で薄くなり分断されるおそれがある。半導体装置の集積化が進み、半導体ボディ２１０の膜厚が薄くなると、このような分断がより起こりやすくなる。
一方、本実施形態によれば、中間膜５０がジョイント部ＪＴに設けられており、柱状部ＣＬ側における中間膜５０の下端部は丸まっている。よって、上部アレイＵ２ｍ内の幅Ｗｕｐまたは中間膜５０における幅Ｗ５０から絶縁膜６０内の幅Ｗ６０までの柱状部ＣＬの幅の変化を緩和している。これにより、上部アレイＵ２ｍと絶縁膜６０との境界部において、メモリ膜２２０および半導体ボディ２１０がＺ方向からＸ－Ｙ平面方向へと緩やかに湾曲する。
このように、中間膜５０を設けることによって、半導体ボディ２１０のカバレッジが改善され、ジョイント部ＪＴにおいても、半導体ボディ２１０の厚みを均一に近づけることができ、半導体ボディ２１０の分断が抑制され得る。その結果、半導体ボディ２１０の分断によるメモリセルの不良を抑制することができる。
次に、本実施形態による半導体記憶装置１００ａの製造方法について説明する。
図６～図１５は、第１実施形態による半導体記憶装置１００ａの製造方法の一例を示す断面図である。
まず、基体部１を形成する。この段階では、基体部１は、導電層１２、絶縁膜１３１、犠牲膜１３２、絶縁膜１３３および半導体部１３ａの積層構造を有する。導電層１２には、例えば、ドープドポリシリコン、金属等の導電材料が用いられる。絶縁膜１３１、１３３には、例えば、シリコン酸化膜等の絶縁材料が用いられる。犠牲膜１３２には、例えば、シリコン窒化膜等の材料が用いられる。半導体部１３ａには、例えば、例えば、ドープドポリシリコン等の導電材料が用いられる。尚、絶縁膜１３１、犠牲膜１３２および絶縁膜１３３は、後の工程において導電体に置換される。この導電体は、導電層１２および半導体部１３ａとともに埋込みソース層ＢＳＬを構成する。
次に、基体部１の上方に、複数の犠牲膜２１ａと複数の絶縁膜２２とをＺ方向に交互に積層する。これにより、下部アレイＬ２ｍ、Ｌ２ｓの領域に、犠牲膜２１ａと絶縁膜２２との積層体が形成される。犠牲膜２１ａには、例えば、シリコン窒化膜等の絶縁材料が用いられる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。犠牲膜２１ａは、Ｚ方向に積層され、互いに絶縁膜２２によって分離されている。尚、犠牲膜２１ａは、後の工程において、電極膜２１に置換される。
次に、階段領域２ｓの下部アレイＬ２ｓを加工して、段差ＴＲＣを形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて、段差ＴＲＣおよび積層体上に絶縁膜６０を形成する。絶縁膜６０には、例えば、ＴＥＯＳ（Tetra Ethoxy Silane）を用いて形成されたシリコン酸化膜等の絶縁材料が用いられる。次に、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて絶縁膜６０の表面を平坦化する。
次に、ＲＩＥ（Reactive Ion Etching）法等を用いて、積層体をＺ方向に貫通する下部ホールＬＭＨ、ＬＨＲを形成する。
次に、下部ホールＬＭＨ、ＬＨＲ内には、レジスト膜（図示せず）が充填され、そのレジスト膜の上部が除去される。これにより、絶縁膜６０の上部側面が露出される。次に、レジスト膜をマスクとして用いて、絶縁膜６０の上部の側面をエッチングする。これにより、絶縁膜６０の上部の開口部の径は、絶縁膜６０の下部、及び下部アレイＬ２ｍ、Ｌ２ｓ内の下部ホールＬＭＨ、ＬＨＲの径よりも大きく形成される。つまり、絶縁膜６０の上部において下部ホールＬＭＨ、ＬＨＲの径が拡幅されるので、後述する上部ホールＵＭＨ、ＵＨＲの形成工程において、上部ホールＵＭＨ、ＵＨＲの位置が下部ホールＬＭＨ、ＬＨＲに対して幾分ずれても上部ホールＵＭＨ、ＵＨＲは、下部ホールＬＭＨ、ＬＨＲに連通することができる。よって、下部ホールＬＭＨ、ＬＨＲに対する上部ホールＵＭＨ、ＵＨＲの位置合わせが容易になる。
次に、下部ホールＬＭＨ、ＬＨＲ内のレジスト膜を除去した後、下部ホールＬＭＨ、ＬＨＲ内には、一旦、犠牲膜７０が充填される。犠牲膜７０には、例えば、カーボン、アモルファスシリコン等のように、シリコン窒化膜およびシリコン酸化膜に対して選択的にエッチング可能な材料が用いられる。犠牲膜７０は、後の工程で柱状部ＣＬ、ＣＬＨＲに置換される。従って、犠牲膜７０は、下部ホールＬＭＨ、ＬＨＲの開口部を塞いでいればよく、その下方にボイドがあっても構わない。次に、ＣＭＰ法等を用いて絶縁膜６０および犠牲膜７０の表面を平坦化する。これにより、図６に示す構造が得られる。
次に、図７に示すように、下部アレイＬ２ｍ、Ｌ２ｓの積層体の上方に中間膜５０を形成する。当初、中間膜５０としては、例えば、シリコン窒化膜が形成される。
もし、中間膜５０として当初からシリコン酸化膜を形成した場合、中間膜５０の堆積時に、犠牲膜７０（例えば、カーボン）が酸化されて、削られてしまうおそれがある。この場合、犠牲膜７０の表面が絶縁膜６０の表面に対してＺ方向に窪んでしまい。その上に堆積された中間膜５０の表面にも凹凸が生じ、その平坦性が悪化してしまう。
これに対し、本実施形態では、中間膜５０としてまずシリコン窒化膜を形成する。これにより、中間膜５０の形成時に、犠牲膜７０（例えば、カーボン）の酸化を抑制することができる。よって、犠牲膜７０は、絶縁膜６０の表面からほとんど窪まず、中間膜５０表面の平坦性が維持される。
次に、中間膜５０を酸化する。このとき、例えば、ＩＳＳＧ（In-Situ Stream Generation）酸化法等を用いて、中間膜５０を酸化する。ＩＳＳＧ酸化法とは、チャンバ内に水素と酸素を直接導入し、チャンバ内で水蒸気（Ｈ２Ｏ）を発生させて酸化膜を形成する方法である。これにより、中間膜５０は、窒素を含むシリコン酸化膜に変化する。中間膜５０はシリコン窒化膜を酸化したシリコン酸化膜であるので、その窒素濃度は、絶縁膜２２および６０の窒素濃度よりも高い。
次に、図８に示すように、中間膜５０上に、複数の犠牲膜２１ａと複数の絶縁膜２２とをＺ方向に交互に積層する。これにより、上部アレイＵ２ｍ、Ｕ２ｓの領域に、犠牲膜２１ａと絶縁膜２２との積層体が形成される。犠牲膜２１ａには、例えば、シリコン窒化膜等の絶縁材料が用いられる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。犠牲膜２１ａは、Ｚ方向に積層され、互いに絶縁膜２２によって分離されている。尚、犠牲膜２１ａは、後の工程において、電極膜２１に置換される。このとき、下部ホールＬＭＨ、ＬＨＲ内の犠牲膜７０として特にカーボンが充填されていると、上部アレイＵ２ｍ、Ｕ２ｓの積層体を形成する際の熱履歴等によって、下部アレイＬ２ｍ、Ｌ２ｓの領域の積層体に反りが生じるおそれを低減することができる。
次に、図９に示すように、階段領域２ｓの上部アレイＵ２ｓを加工して、段差ＴＲＣを形成する。このとき、中間膜５０がストッパとして機能し、上部アレイＵ２ｓの段差ＴＲＣは絶縁膜６０に達することがなく、下部ホールＬＨＲ内の犠牲膜７０は中間膜５０で覆われたままである。これにより、例えば、上部アレイＵ２ｓの加工に用いられたマスク材を除去する工程において、下部ホールＬＨＲ内の犠牲膜７０が削られてしまわないように犠牲膜７０を保護することができる。また、上部アレイＵ２ｍ上にはストッパ膜８０を形成しておく。ストッパ膜８０には、例えば、シリコン窒化膜が用いられる。
次に、上部アレイＵ２ｓ、Ｕ２ｍの積層体上に絶縁膜８１、８２を形成する。絶縁膜８１には、例えば、シリコン酸化膜が用いられる。絶縁膜８２には、例えば、シリコン窒化膜が用いられる。これにより、図９に示す構造が得られる。
次に、図１０に示すように、リソグラフィ技術およびエッチング技術を用いて、階段領域２ｓ以外のメモリセルアレイ２ｍの領域にある絶縁膜８２、８１をエッチバックする。
次に、図１１に示すように、絶縁膜９０を上部アレイＵ２ｍ、Ｕ２ｓ上に堆積し、ＣＭＰ法でストッパ膜８０の位置まで平坦化する。これにより、絶縁膜９０を階段領域２ｓに埋め込む。絶縁膜９０には、例えば、シリコン酸化膜が用いられる。この後、上部アレイＵ２ｍ上のストッパ膜８０は除去される。
次に、図１２に示すように、上部アレイＵ２ｍ、Ｕ２ｓの上方にマスク材ＨＭを形成する。リソグラフィ技術およびエッチング技術を用いて、マスク材ＨＭを上部ホールＵＭＨ、ＵＨＲのパターンに加工する。次に、マスク材ＨＭをマスクとして用いて、上部アレイＵ２ｍ、Ｕ２ｓの積層体および中間膜５０をＲＩＥ法で加工する。これにより、上部ホールＵＭＨ、ＵＨＲが、上部アレイＵ２ｍ、Ｕ２ｓの積層体および中間膜５０をＺ方向に貫通するように形成される。上部ホールＵＭＨ、ＵＨＲは、各下部ホールＬＭＨ、ＬＨＲの直上の位置に対応するように形成される。ここで、絶縁膜６０の上部の開口部は、絶縁膜６０の下部、及び下部アレイＬ２ｍ、Ｌ２ｓ内の下部ホールＬＭＨ、ＬＨＲの径よりも大きな径に拡幅されている。従って、上部ホールＵＭＨ、ＵＨＲは、それぞれに対応する下部ホールＬＭＨ、ＬＨＲの上に容易に位置合わせすることができる。これにより、上部ホールＵＭＨ、ＵＨＲは、それぞれに対応する下部ホールＬＭＨ、ＬＨＲと連通し易くなっている。
次に、図１３に示すように、上部ホールＵＭＨ、ＵＨＲを介して下部ホールＬＭＨ、ＬＨＲ内の犠牲膜７０を除去する。例えば、犠牲膜７０がカーボンである場合、アッシャを用いて、犠牲膜７０を酸化して除去する。これにより、犠牲膜７０は容易に除去することができる。
次に、例えば、フッ酸溶液（ＢＨＦ（Buffered Hydrogen Fluoride））を用いて上部ホールＵＭＨ、ＵＨＲおよび下部ホールＬＭＨ、ＬＨＲの内壁をエッチングする。これにより、上部ホールＵＭＨ、ＵＨＲおよび下部ホールＬＭＨ、ＬＨＲ内の残渣を除去する。
このとき、ジョイント部ＪＴの内壁における中間膜５０、絶縁膜６０、および、絶縁膜２２が若干、エッチングされる。本実施形態によれば、中間膜５０はシリコン窒化膜を酸化したＩＳＳＧ法によるシリコン酸化膜であるので、窒素濃度が絶縁膜２２および６０の窒素濃度よりも高い。よって、中間膜５０のエッチングレートは、犠牲膜２１ａのそれよりも高いものの、絶縁膜２２、６０のそれよりも低い。これにより、中間膜５０は、その上部ホールＵＭＨに露出した側面の下端部が、若干エッチングされて丸まる。しかし、中間膜５０は、上部ホールＵＭＨから離れるＸ－Ｙ平面方向に大きく後退することはなく、また下部ホールＬＭＨの拡幅部に露出した下面側からＺ方向へのエッチングが進行して、上部アレイＵ２ｍにおける最下段の犠牲膜２１ａの角張った下端部が露出してしまうこともない。
図１６には、図１３の破線枠で示す領域の断面図を示す。図１６に示すように、窪みＲＣＳが形成された絶縁膜６０上部の下部ホールＬＭＨの幅Ｗ６０は、絶縁膜６０の下部における下部ホールＬＭＨの幅Ｗｌｏｗおよび上部ホールＵＭＨの幅Ｗｕｐよりも広く、上部ホールＵＭＨから離れる方向に拡幅している。一方、中間膜５０は、絶縁膜６０の上部よりもおよび上部ホールＵＭＨへ向かって突出する。よって、図１６に示すように、中間膜５０内の上部ホールＵＭＨの幅Ｗ５０は、絶縁膜６０上部の下部ホールＬＭＨの幅Ｗ６０よりも狭くなっている。さらに、中間膜５０の下端部は、丸まっているので、窪みＲＣＳのＸ－Ｙ平面方向の深さの変化を緩和している。これにより、ジョイント部ＪＴにおけるメモリホールＭＨの内壁に半導体ボディ２１０をカバレッジ良く形成することができ、半導体ボディ２１０がジョイント部ＪＴにおいて薄くなったり、切断してしまうことを抑制できる。尚、階段領域２ｓの下部ホールＬＨＲおよび上部ホールＵＨＲの内壁についても同様の形状を有する。
本実施形態では、シリコン酸化膜で構成された絶縁膜２２、絶縁膜６０および中間膜５０のうち、例えば絶縁膜２２を、絶縁膜６０および中間膜５０よりも高い密度のシリコン酸化膜で構成してもよい。これにより、絶縁膜２２のエッチングレートを、絶縁膜６０および中間膜５０のそれよりも低くすることができる。また、中間膜５０は、絶縁膜６０よりも窒素濃度の高いシリコン酸化膜で構成される。従って、中間膜５０のエッチングレートを、絶縁膜６０のそれよりも低くすることができる。
次に、図１４に示すように、階段領域２ｓの上部ホールＵＨＲおよび下部ホールＬＨＲ内に、例えば、シリコン酸化膜等の絶縁膜が埋め込まれ、柱状部ＣＬＨＲが形成される。柱状部ＣＬＨＲは、後に犠牲膜２１ａを電極膜２１に置換する際に、絶縁膜２２の支柱として機能する。
さらに、メモリセルアレイ２ｍの領域の下部ホールＬＭＨおよび上部ホールＵＭＨの内壁に、メモリ膜２２０を形成する。例えば、下部ホールＬＭＨおよび上部ホールＵＭＨの内壁に、カバー絶縁膜２２１、電荷蓄積膜２２２及びトンネル絶縁膜２２３をこの順番に成膜する。
次に、図１５に示すように、メモリセルアレイ２ｍの領域の上部ホールＵＭＨおよび下部ホールＬＭＨ内のメモリ膜２２０の内側に、半導体ボディ２１０を形成する。
ここで、絶縁膜６０の上部は、上部アレイＵ２ｍ、Ｕ２ｓおよび下部アレイＬ２ｍ、Ｌ２ｓよりもＸ－Ｙ平面方向に窪んでいるが、中間膜５０の下端部が丸まっている。従って、中間膜５０と絶縁膜６０との境界部（上部アレイＵＭＨと下部アレイＬＭＨとの境界部）において、半導体ボディ２１０の屈曲が緩和される。これにより、ジョイント部ＪＴにおいて、半導体ボディ２１０のカバレッジが良好になり、半導体ボディ２１０の切断を抑制することができる。
さらに、メモリセルアレイ２ｍの領域の上部ホールＵＭＨおよび下部ホールＬＭＨ内のメモリ膜２２０および半導体ボディ２１０の内側に、コア層２３０を埋め込む。
その後、スリットＳＴ（図１Ａ、図１Ｂ参照）を形成する。スリットＳＴを介して、メモリセルアレイ２ｍの領域の絶縁膜１３１、１３３および犠牲膜１３２を導電材料（例えば、ポリシリコン）に置換し、埋込みソース層ＢＳＬを形成する。さらに、スリットＳＴを介して、犠牲膜２１ａを除去する。これにより、Ｚ方向に隣接する絶縁膜２２間に空間を形成する。さらに、スリットＳＴを介してこの空間に導電材料（例えば、タングステン）を埋め込むことによって、電極膜２１が絶縁膜２２間に形成される。これにより、図４に示す積層体２が形成される。
その後、図示しないコンタクトおよびビット線を形成する。これにより、本実施形態による半導体記憶装置１００ａが完成する。尚、基体部１のＣＭＯＳ回路は、別の基板に形成し、積層体２を有する基板とＣＭＯＳ回路を有する基板とを貼合して、半導体記憶装置１００ａを形成してもよい。
本実施形態によれば、中間膜５０は、絶縁膜６０および下部ホールＬＭＨ、ＬＨＲ内の犠牲膜７０上に形成される。中間膜５０は、形成当初、シリコン窒化膜であるので、犠牲膜７０（例えば、カーボン）の酸化を抑制することができる。これにより、中間膜５０の表面の平坦性を維持することができる。中間膜５０の表面の平坦性を良好に維持することによって、その上に形成される上部アレイＵ２ｍ、Ｕ２ｓの表面の平坦性も良好になる。
また、本実施形態によれば、中間膜５０が絶縁膜６０と上部アレイＵ２ｍ、Ｕ２ｓとの間に設けられている。中間膜５０には、絶縁膜６０よりも窒素濃度の高いシリコン酸化膜が用いられている。従って、中間膜５０は、絶縁膜６０よりもエッチングレートにおいて低く、ジョイント部ＪＴにおいて絶縁膜６０の上部よりもＸ－Ｙ平面方向へ向かって突出しているものの、中間膜５０の下端部が丸まっている。これにより、上部アレイＵ２ｍと絶縁膜６０との境界部における段差を緩和し、ジョイント部ＪＴにおける半導体ボディ２１０の屈曲を緩和する。その結果、ジョイント部ＪＴにおいて、半導体ボディ２１０のカバレッジが良好になり、半導体ボディ２１０の切断を抑制することができる。
尚、上記第１実施形態において、中間膜５０は、形成当初、シリコン窒化膜であり、その後、酸化されることによって窒素を含有するシリコン酸化膜となる。しかし、中間膜５０は、ＵＬＴ（Ultra Low Temperature）法によって形成されたシリコン酸化膜であってもよい。ＵＬＴ法では、ジアルキルアミノシラン等のアミノシランを原料として用いて、室温等の低温雰囲気中でシリコン酸化膜を形成する。この場合、低温雰囲気中で形成できるので、シリコン酸化膜の堆積時に犠牲膜７０（例えば、カーボン）を酸化し難く、中間膜５０表面の平坦性を維持することができる。また、このＵＬＴ法によるシリコン酸化膜は、アミノシランを原料として用いるので、例えば、ＴＥＯＳを用いて形成されたシリコン酸化膜よりも窒素濃度および炭素濃度において高い。従って、ＵＬＴ法によるシリコン酸化膜は、ＴＥＯＳを用いたシリコン酸化膜よりもエッチングレートにおいて低い。よって、中間膜５０にＵＬＴ法によるシリコン酸化膜を用いても、上記実施形態と同様の効果を得ることができる。
（第２実施形態）
図１７は、第２実施形態によるジョイント部ＪＴの構成例を示す断面図である。第２実施形態では、中間膜５０は、部分膜５０ａと、部分膜５０ｂとを含む。部分膜５０ａは、第１実施形態の中間膜５０と同様に、窒素を含有するシリコン酸化膜を含む。
例えば、部分膜５０ａは、ジアルキルアミノシラン等のアミノシランを用いて、ＵＬＴ法で形成されたシリコン酸化膜である。この場合、部分膜５０ａは、窒素および炭素を含有するシリコン酸化膜になる。部分膜５０ａの窒素濃度および炭素濃度は、部分膜５０ｂの窒素濃度および炭素濃度よりも高い。
部分膜５０ｂは、部分膜５０ａ上に設けられ、部分膜５０ａよりも窒素濃度および／または炭素濃度の低いシリコン酸化膜である。部分膜５０ｂは、絶縁膜６０と同様に、例えば、ＴＥＯＳを用いて形成されたシリコン酸化膜でよく、部分膜５０ａよりも高い生産性でシリコン酸化膜を形成することができる。
この場合、部分膜５０ｂは、絶縁膜６０と同様に、部分膜５０ａよりもエッチングレートにおいて高い。しかし、部分膜５０ｂは、下部アレイＬ２ｍの形成時には設けられておらず、上部アレイＵ２ｍの積層後にメモリホールＭＨを形成したときに、メモリホールＭＨに露出した側面の下端部がフッ酸溶液（ＢＨＦ）で若干、エッチングされるだけである。従って、部分膜５０ｂは、絶縁膜６０上部のように柱状部ＣＬから離れる方向（Ｘ－Ｙ平面方向）に窪んではいない。部分膜５０ｂは、部分膜５０ａとともに柱状部ＣＬ側の下端部において丸まっている。従って、ジョイント部ＪＴにおいて、絶縁膜６０の上部は、上部アレイＵ２ｍおよび下部アレイＬ２ｍよりもＸ－Ｙ平面方向に窪んでおり、窪みＲＣＳを形成している。一方、部分膜５０ａ、５０ｂは、絶縁膜６０と上部アレイＵ２ｍとの間において、絶縁膜６０よりも柱状部ＣＬへ向かってＸ－Ｙ平面方向へ突出している。
部分膜５０ａにおけるメモリホールＭＨ（柱状部ＣＬ）の幅Ｗ５０ａは、上部アレイＵ２ｍおよび下部アレイＬ２ｍにおけるメモリホールＭＨ（柱状部ＣＬ）の幅Ｗｕｐ、幅Ｗｌｏｗよりも幾分広い。また、部分膜５０ｂにおけるメモリホールＭＨの幅Ｗ５０ｂは、幅Ｗ５０ａとほぼ等しいか、それよりも幾分狭い。
第２実施形態によれば、中間膜５０の部分膜５０ａがジョイント部ＪＴに設けられていることによって、部分膜５０ａ、５０ｂの両方の下端部が丸まっており、上部アレイＵ２ｍと絶縁膜６０との境界部において、メモリホールＭＨ内壁のＺ方向からＸ－Ｙ平面方向への屈曲が緩和されている。よって、半導体ボディ２１０のカバレッジが改善され、ジョイント部ＪＴにおいても、半導体ボディ２１０の分断を抑制することができる。また、部分膜５０ａを単独で用いた場合と比較して、部分膜５０ａと部分膜５０ｂとを含む中間膜５０では、上部アレイＵ２ｓの加工時において、下部ホールＬＨＲ内の犠牲膜７０を保護する効果をより高めることができる。
このように、部分膜５０ａと部分膜５０ｂとを含む中間膜５０を設けることによって、半導体ボディ２１０のカバレッジが改善され、ジョイント部ＪＴにおいても、半導体ボディ２１０の厚みを均一に近づけることができる。その結果、半導体ボディ２１０の分断が抑制され、半導体ボディ２１０の分断によるメモリセルの不良を抑制することができる。
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。よって、第２実施形態は、第１実施形態と同様の効果を得ることができる。
次に、第２実施形態による半導体記憶装置１００ａの製造方法について説明する。
図１８は、第２実施形態による半導体記憶装置１００ａの製造方法の一例を示す断面図である。
図６を参照して説明した工程を経た後、図１８に示すように、下部アレイＬ２ｍ、Ｌ２ｓの積層体の上方に中間膜５０を形成する。中間膜５０は、部分膜５０ａ、５０ｂを含む。
部分膜５０ａは、上述のＵＬＴ法によって形成されたシリコン酸化膜である。このＵＬＴ法によるシリコン酸化膜は、例えば、ＴＥＯＳを用いて形成されたシリコン酸化膜よりも窒素濃度および炭素濃度において高い。また、ＵＬＴ法によれば室温程度の低温雰囲気中でシリコン酸化膜を形成することができ、ＴＥＯＳを用いたシリコン酸化膜に比較して、部分膜５０ａは、犠牲膜７０（例えば、カーボン）を酸化し難い。よって、犠牲膜７０は、絶縁膜６０表面からあまり窪まず、下部アレイＬ２ｍ、Ｌ２ｓの表面の平坦性が維持され易くなる。また、下部ホールＬＭＨ、ＬＨＲにおいて、絶縁膜６０の上部の側面に窪みＲＣＳが形成されている。これにより、下部ホールＬＭＨ、ＬＨＲに対する上部ホールＵＭＨ、ＵＨＲの位置が幾分ずれても、上部ホールＵＭＨ、ＵＨＲは、下部ホールＬＭＨ、ＬＨＲに連通することができる。
次に、部分膜５０ａ上に部分膜５０ｂを形成する。部分膜５０ｂには、例えば、ＴＥＯＳを用いたシリコン酸化膜が用いられる。しかし、部分膜５０ｂは、部分膜５０ａ上に形成されるので、犠牲膜７０をほとんど酸化しない。部分膜５０ｂは、部分膜５０ａよりも窒素濃度および炭素濃度において低く、エッチングレートにおいて高い。
その後、図８～図１５を参照して説明した工程を経る。ここで、図１３の工程において、フッ酸溶液（ＢＨＦ）を用いたエッチングによって、ジョイント部ＪＴにおけるメモリホールＭＨの内壁の形状は、図１７に示す形状となる。その後、第１実施形態と同様の工程を経て第２実施形態による半導体記憶装置１００ａが完成する。
第２実施形態によれば、中間膜５０は、絶縁膜６０および下部ホールＬＭＨ、ＬＨＲ内の犠牲膜７０上に形成される。中間膜５０は、ＵＬＴ法で形成されたシリコン酸化膜を部分膜５０ａとして含み、部分膜５０ａが絶縁膜６０および犠牲膜７０を被覆する。これにより、下部アレイＬ２ｍ、Ｌ２ｓ（絶縁膜６０および犠牲膜７０）の表面の平坦性を維持することができ、上部アレイＵ２ｍ、Ｕ２ｓの表面の平坦性も良好になる。
また、絶縁膜６０の上部は、ジョイント部ＪＴにおいて上部アレイＵ２ｍ、Ｕ２ｓおよび下部アレイＬ２ｍ、Ｌ２ｓよりもＸ－Ｙ平面方向に窪んでいる。一方、部分膜５０ａには、絶縁膜６０および部分膜５０ｂよりも窒素濃度および炭素濃度の高いシリコン酸化膜が用いられている。従って、部分膜５０ａは、絶縁膜６０および部分膜５０ｂよりもエッチングレートにおいて低く、ジョイント部ＪＴにおいて絶縁膜６０の上部よりもＸ－Ｙ平面方向へ向かって突出する。部分膜５０ｂには、絶縁膜６０と同様のシリコン酸化膜が用いられているが、部分膜５０ｂは、部分膜５０ａと上部アレイＵ２ｍとの間に設けられており、上部アレイＵ２ｍにメモリホールＭＨを形成したときに、フッ酸溶液（ＢＨＦ）で若干、エッチングされるだけである。従って、部分膜５０ｂは、絶縁膜６０の上部のように柱状部ＣＬから離れる方向（Ｘ－Ｙ平面方向）には窪んではいない。一方、フッ酸溶液（ＢＨＦ）によるエッチングにより、部分膜５０ｂは、部分膜５０ａとともに柱状部ＣＬ側の下端部において丸まっている。これにより、上部アレイＵ２ｍと絶縁膜６０との境界部において、メモリホールＭＨ内壁のＺ方向からＸ－Ｙ平面方向への屈曲が緩和されている。よって、メモリホールＭＨにメモリ膜２２０および半導体ボディ２１０を埋め込み易くなり、ジョイント部ＪＴにおける半導体ボディ２１０の屈曲を緩和する。これにより、ジョイント部ＪＴにおいて、半導体ボディ２１０のカバレッジが良好になり、半導体ボディ２１０の切断を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ａ 半導体記憶装置、１ 基体部、２ 積層体、ＳＴ 深いスリット、ＳＨＥ 浅いスリット、ＣＬ 柱状部、２ｍ メモリセルアレイ、２ｓ 階段領域、Ｌ２ｍ，Ｌ２ｓ 下部アレイ、Ｕ２ｍ，Ｕ２ｓ 上部アレイ、ＢＳＬ 埋込みソース層、２１ 電極膜、２２ 絶縁膜、５０ 中間膜、６０、絶縁膜、ＪＴ ジョイント部、２１０ 半導体ボディ、２２０ メモリ膜、ＲＣＳ 窪み

Claims (5)

  1. 第１方向に積層され互いに電気的に分離された複数の第１電極膜を含む第１積層体と、
    前記第１積層体の上方に設けられ、前記第１方向に積層され互いに電気的に分離された複数の第２電極膜を含む第２積層体と、
    前記第１積層体と前記第２積層体との間に設けられた中間膜と、
    前記第１および第２積層体並びに前記中間膜内を前記第１方向に延伸するように設けられた半導体層を含み、該半導体層と前記複数の第１電極膜の少なくとも１つの第１電極膜、および前記複数の第２電極膜の少なくとも１つの第２電極膜との交差部にそれぞれメモリセルを形成する柱状部と、を備え、
    前記中間膜は、窒素を含有するシリコン酸化膜を含む、半導体記憶装置。
  2. 前記複数の第１電極膜間に設けられた第１電極間絶縁膜と、
    前記複数の第２電極膜間に設けられた第２電極間絶縁膜とをさらに備え、
    前記中間膜の窒素濃度は、前記第１および第２電極間絶縁膜の窒素濃度よりも高い、請求項１に記載の半導体記憶装置。
  3. 前記中間膜と前記第１積層体との間に設けられシリコン酸化膜を含む第３絶縁膜をさらに備え、
    前記中間膜の窒素濃度は、前記第３絶縁膜の窒素濃度よりも高い、請求項２に記載の半導体記憶装置。
  4. 前記中間膜は、窒素を含有するシリコン酸化膜を含む第１部分膜と、該第１部分膜上に設けられ該第１部分膜よりも窒素濃度の低いシリコン酸化膜を含む第２部分膜を含む、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
  5. 第１方向に積層され互いに分離された複数の第１犠牲層を含む第１積層体を形成し、
    前記第１積層体を前記第１方向に貫通する第１ホールを形成し、
    前記第１ホールが形成された前記第１積層体の上方に、窒素を含有するシリコン酸化膜を含む中間膜を形成し、
    前記中間膜上に、前記第１方向に積層され互いに分離された複数の第２犠牲層を含む第２積層体を形成し、
    前記第２積層体および前記中間膜を前記第１方向に貫通し、前記第１ホールに対応するように第２ホールを形成し、
    前記第１および第２ホールの内壁に電荷蓄積膜を介して半導体層を成膜することによって前記第１および第２ホール内に柱状部を形成することを具備する、半導体記憶装置の製造方法。
JP2021144550A 2021-09-06 2021-09-06 半導体記憶装置およびその製造方法 Pending JP2023037777A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021144550A JP2023037777A (ja) 2021-09-06 2021-09-06 半導体記憶装置およびその製造方法
TW111101078A TWI828034B (zh) 2021-09-06 2022-01-11 半導體儲存裝置及其製造方法
US17/579,646 US20230075852A1 (en) 2021-09-06 2022-01-20 Semiconductor storage device and manufacturing method thereof
CN202210100215.5A CN115776822A (zh) 2021-09-06 2022-01-27 半导体存储装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021144550A JP2023037777A (ja) 2021-09-06 2021-09-06 半導体記憶装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2023037777A true JP2023037777A (ja) 2023-03-16

Family

ID=85385094

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021144550A Pending JP2023037777A (ja) 2021-09-06 2021-09-06 半導体記憶装置およびその製造方法

Country Status (4)

Country Link
US (1) US20230075852A1 (ja)
JP (1) JP2023037777A (ja)
CN (1) CN115776822A (ja)
TW (1) TWI828034B (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10262945B2 (en) * 2016-11-28 2019-04-16 Sandisk Technologies Llc Three-dimensional array device having a metal containing barrier and method of making thereof
US10475879B1 (en) * 2018-06-28 2019-11-12 Sandisk Technologies Llc Support pillar structures for leakage reduction in a three-dimensional memory device and methods of making the same
CN111403413B (zh) * 2018-10-23 2022-06-14 长江存储科技有限责任公司 具有使用背面衬底减薄形成的半导体插塞的三维存储设备

Also Published As

Publication number Publication date
CN115776822A (zh) 2023-03-10
US20230075852A1 (en) 2023-03-09
TW202312452A (zh) 2023-03-16
TWI828034B (zh) 2024-01-01

Similar Documents

Publication Publication Date Title
EP3613079B1 (en) Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
TWI713203B (zh) 記憶體元件及其製作方法
US10833100B2 (en) Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same
US10269620B2 (en) Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
KR101986245B1 (ko) 수직형 반도체 소자의 제조 방법
KR20210030434A (ko) 다중 스택 3 차원 메모리 장치 및 이의 제조 방법
EP3631847A1 (en) Interconnect structure containing a metal silicide hydrogen diffusion barrier and method of making thereof
US10707227B2 (en) Semiconductor device and method for manufacturing the same
JP2020035921A (ja) 半導体記憶装置
JP6832764B2 (ja) 半導体記憶装置及びその製造方法
KR20160116882A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2012094694A (ja) 不揮発性半導体記憶装置
US9853050B2 (en) Semiconductor memory device and method for manufacturing the same
US11404427B2 (en) Three-dimensional memory device including multi-tier moat isolation structures and methods of making the same
KR20120094208A (ko) 반도체 소자 및 그 제조 방법
KR101093967B1 (ko) 낸드 플래시 메모리 소자 및 그 제조방법
TW202201744A (zh) 記憶體裝置與其製造方法
KR20130005434A (ko) 불휘발성 메모리 소자
JP2021118333A (ja) 半導体記憶装置およびその製造方法
TW201826506A (zh) 半導體記憶裝置
CN111180458B (zh) 3d存储器件及其制造方法
US10991715B2 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20180083025A1 (en) Semiconductor memory device and method of manufacturing the same
JP2023037777A (ja) 半導体記憶装置およびその製造方法
JP2013219179A (ja) 半導体装置及びその製造方法