TWI713203B - 記憶體元件及其製作方法 - Google Patents
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Abstract
一種記憶體元件包含多個堆疊的複數字元線與複數絕緣帶交替層疊,該些堆疊被複數溝槽所分離,該些字元線沿一第一方向延伸。複數垂直導體結構位於相鄰該些堆疊之間的溝槽內。複數層記憶體材料以及通道材料位於該些溝槽的至少一側之該些字元線的側壁,該些溝槽位於相鄰的該些垂直導體結構之間,該些層通道材料歐姆接觸於該些垂直導體結構。在該些垂直導體結構的位置,該些字元線的側壁內凹於該些絕緣帶之間,以形成該些字元線之該側壁上的複數凹陷,藉以分離該些字元線與該些垂直導體結構。
Description
本揭露內容是有關於一種高密度記憶體元件,且特別是有關於一種佈置多層記憶胞之3D立體陣列記憶體元件。
當積體電路中常見記憶體單元的器件的關鍵尺寸縮小到技術的極限時,設計者一直在尋找以堆疊多個記憶體單元平面以實現更大存儲容量並且實現更低每位元成本的技術。例如,薄膜電晶體技術應用於Lai等人的「多層可堆疊薄膜電晶體(TFT)NAND型快閃記憶體」,IEEE國際電子器件會議中的電荷捕獲記憶體技術,2006年12月11日至13日;在Jung等人的「三維堆疊NAND快閃記憶體技術中使用堆疊單晶矽層在ILD和TANOS結構上超過30nm節點」,IEEE國際電子器件會議,2006年12月11日至13日。
平面NOR快閃記憶體是用於高速應用的隨機存取記憶體,但密度有限。三維堆疊的NAND快閃記憶體具有比平面NOR快閃記憶體更高的密度,但不是隨機存取記憶體並且具有相對較低的操作速度。
因此,相關領域中期望能具有更高密度、更高隨機
存取和更高操作速度的三維堆疊積體電路記憶體的技術。
在本說明書的實施例中,一種記憶體元件包含多個堆疊的複數字元線與複數絕緣帶交替層疊,該些堆疊被複數溝槽所分離,該些字元線沿一第一方向延伸。複數垂直導體結構位於相鄰該些堆疊之間的溝槽內。複數層記憶體材料以及通道材料位於該些溝槽的至少一側之該些字元線的側壁,該些溝槽位於相鄰的該些垂直導體結構之間,該些層通道材料歐姆接觸於該些垂直導體結構。在該些垂直導體結構的位置,該些字元線的側壁內凹於該些絕緣帶之間,以形成該些字元線之該側壁上的複數凹陷,藉以分離該些字元線與該些垂直導體結構。
在本說明書的其他實施例中,記憶體元件更包含絕緣材料位於該些字元線的該側壁上的該些凹陷內。
在本說明書的其他實施例中,該些溝槽在一第二方向上具有一第一寬度,該第二方向垂直於該第一方向,且該些垂直導體結構在該第二方向上具有一第二寬度,該第二寬度大於該第一寬度。
在本說明書的其他實施例中,一特定的垂直導體結構歐姆接觸於該些層通道材料的第一層與第二層,且該第一層與該第二層沿該第一方向跨越該特定的垂直導體結構而彼此相對。
在本說明書的其他實施例中,記憶體元件,更包含複
數位元線電晶體覆蓋且連接至對應的該些垂直導體結構,以及複數位元線覆蓋且連接至該些位元線電晶體之對應列的該些位元線電晶體,該些位元線沿一第二方向延伸,該第二方向垂直於該第一方向。
在本說明書的其他實施例中,記憶體元件更包含記憶體元件,更包含複數閘極線位於該些位元線電晶體的同一水平上,且連接至該些位元線電晶體之對應行的該些位元線電晶體,該些閘極線沿該第一方向延伸。
在本說明書的其他實施例中,該些位元線電晶體包含複數通道層,且其下端連接至對應的該些垂直導體結構,該些位元線藉由複數插塞連接至該對應列的該些位元線電晶體的該些通道層的對應上端。
在本說明書的其他實施例中,記憶體元件更包含連接至該些位元線的電路,藉以施加第一電壓與第二電壓至該些位元線。
在本說明書的其他實施例中,該電路用以選擇第一垂直導電結構中具有汲極的一特定記憶胞、第二垂直導電結構中的源極以及與該第一和第二垂直導電結構歐姆接觸的特定通道材料層中的一通道,該通道設置在特定字元線的側壁上,包含:導通一第一位元線電晶體,其連接該第一垂直導體結構以及一第二位元線電晶體,其連接該第二垂直導體結構;將該第一電壓施加到一第一位元線,其連接到該第一垂直導體結構;將該第二電壓施加到一第二位元線,其連接到該第二垂直導體結構;以及將一字元線電壓施加到該特定字
元線。
在本說明書的其他實施例中,位於該些字元線的該側壁上的該些凹陷內的該絕緣材料包含介電材料。
在本說明書的其他實施例中,位於該些字元線的該側壁上的該些凹陷內的該絕緣材料包含該些字元線的氧化物。
在本說明書的實施例中,一種記憶體元件製造方法包含以下步驟。形成交替層疊的複數字元線與複數絕緣帶之多個堆疊,該些堆疊被複數溝槽所分離,該些字元線沿一第一方向延伸;形成複數層記憶體材料以及通道材料,位於該些溝槽的至少一側之該些字元線的側壁;蝕刻複數孔穿過該些層記憶體材料以及通道材料上;蝕刻複數凹陷在該些絕緣帶之間該些字元線的側壁上;以及形成複數垂直導體結構位於相鄰該些堆疊之間的該溝槽內,其中該些凹陷分離該些字元線與該些垂直導體結構。
在本說明書的實施例中,記憶體元件製造方法更包含形成絕緣材料位於該些字元線的該側壁上的該些凹陷內。
在本說明書的實施例中,在記憶體元件製造方法中,該些溝槽在一第二方向上具有一第一寬度,該第二方向垂直於該第一方向,且該些垂直導體結構在該第二方向上具有一第二寬度,該第二寬度大於該第一寬度。
在本說明書的實施例中,記憶體元件製造方法更包含在該些溝槽內填入絕緣材料覆蓋該通道材料;以及蝕刻該些孔包含在該些溝槽內蝕刻穿越該絕緣材料。
在本說明書的實施例中,記憶體元件製造方法更包含形成複數位元線電晶體覆蓋且連接至對應的該些垂直導體
結構;以及形成複數位元線覆蓋且連接至該些位元線電晶體之對應列的該些位元線電晶體,該些位元線沿一第二方向延伸,該第二方向垂直於該第一方向。
在本說明書的實施例中,記憶體元件製造方法更包含形成複數閘極線位於該些位元線電晶體的同一水平上,且連接至該些位元線電晶體之對應行的該些位元線電晶體,該些閘極線沿該第一方向延伸。
在本說明書的實施例中,形成該些元線電晶體更包含:形成一第一絕緣層覆蓋該些堆疊的該些字元線,且覆蓋該些垂直導體結構的頂面;形成一水平導電層覆蓋該第一絕緣層;形成一第二絕緣層覆蓋該水平導電層;以及蝕刻該第一絕緣層、該水平導電層以及該第二絕緣層,以分離該水平導電層成為該閘極線,其覆蓋且絕緣於對應行的該些垂直導體結構。
在本說明書的實施例中,記憶體元件製造方法更包含蝕刻複數孔穿越位於該些垂直導體結構的頂面的該閘極線,且停止於該頂面;形成絕緣間隙壁於該些孔的側壁;形成該通道材料的膜層覆蓋該絕緣間隙壁,該通道材料的膜層的下端連接至該垂直導體結構;填充絕緣材料進入該些孔;以及形成著陸墊連接至該通道材料的對應膜層的上端。
在本說明書的實施例中,形成該些位元線更包含:形成一第三絕緣層於該些位元線電晶體上;蝕刻複數孔穿越位於該些位元線電晶體的該絕緣層,且停止於該些著陸墊;形成複數插塞於該些孔,該些插塞覆蓋且連接至該些著陸墊;
形成一導電層位於該些插塞上;以及蝕刻該導電層以形成複數位元線。
以下將以實施方式對上述之說明作詳細的描述,並對本發明之技術方案提供更進一步的解釋。
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附符號之說明如下:
D‧‧‧汲極
S‧‧‧源極
100‧‧‧記憶體元件
111、112‧‧‧寬度
191-195‧‧‧記憶胞
201‧‧‧基材
202‧‧‧絕緣層
220‧‧‧硬罩幕
305‧‧‧絕緣帶
311-315、321-325、331-335‧‧‧字元線
351、361‧‧‧溝槽
363、373、383、393、303‧‧‧字元線
405、406‧‧‧側壁
420‧‧‧通道材料
430‧‧‧絕緣材料
570T、580T、590T、500T‧‧‧溝槽
501-502、551-552、561-562、571-573、581-582、591-593‧‧‧孔
511、512‧‧‧記憶體材料
521、522‧‧‧通道材料
751‧‧‧絕緣材料
851-854,861-864,871-874,881-884‧‧‧垂直導體結構
910‧‧‧導電層
905、915‧‧‧絕緣層
1051、1061、1071、1081‧‧‧閘極線
1110、1120‧‧‧位元線電晶體
1141‧‧‧絕緣材料
1151-1152、1161-1162‧‧‧著陸墊
1020、1210‧‧‧絕緣層
1251、1261‧‧‧插塞
1301、1302‧‧‧記憶胞
1311-1314,1321-1324,1331-1334,1341-1344‧‧‧位元線電晶體
1231-1234‧‧‧位元線
1411,1412,1421,1422‧‧‧膜層
1431,1432,1441,1442‧‧‧膜層
1401‧‧‧溝槽
1410‧‧‧孔
1415‧‧‧寬度
1450、1460‧‧‧絕緣材料
1461A、1462A‧‧‧凹陷
1413‧‧‧虛線圓
1461、1462‧‧‧字元線
1471、1472‧‧‧介電材料
1480‧‧‧垂直導體結構
1491、1492‧‧‧氧化物
1510-1570‧‧‧步驟
1600‧‧‧積體電路
1650‧‧‧位元線解碼器
1652‧‧‧電路
1655‧‧‧位元線
1660‧‧‧記憶體陣列
1663‧‧‧字元線解碼器
1664‧‧‧字元線
1665‧‧‧總線
1666‧‧‧方塊
1668‧‧‧方塊
1669‧‧‧控制器
1671‧‧‧數據輸入線
1674‧‧‧其他電路
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之說明如下:第1A、1B、1C以及1D係繪示本揭露之一實施例的記憶體簡化剖面圖;第2、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A以及12B圖係繪示本揭露之實施例的記憶體簡化製程流程的階段;第2圖係繪示在形成導電層堆疊之後的製程流程中的階段;第3A、3B圖係繪示在形成多個字元線堆疊之後的製程流程中的階段;第4A、4B圖係繪示在形成記憶體材料和設置在字元線側壁上的通道材料的多層膜之後的製程流程中的階段;第5A、5B、5C、6A、6B、7A、7B、8A、8B圖係繪示用於形成設置在相鄰的字元線堆疊之間的溝槽中的垂直導電結構的製程流程中的階段;
第5A、5B、5C圖係繪示在通過記憶體材料和通道材料的多層膜蝕刻字元線堆疊之間的孔之後的製程流程中的階段;第6A、6B圖係繪示在堆疊中的字元線的側壁上蝕刻凹陷之後的製程流程中的階段;第7A、7B圖係繪示在通過孔在凹陷中形成絕緣材料之後的製程流程中的階段;第8A、8B圖係繪示在形成設置在溝槽中的多行垂直導電結構之後的製程流程中的階段;第9A、9B、10A、10B、11A、11B圖係繪示用於形成設置在對應垂直導電結構上並連接到對應垂直導電結構的多個位元線電晶體的製程流程中的階段;第12A、12B圖係繪示在形成佈置在各列位元線電晶體上並連接到各列位元線電晶體的多個位線之後的製程流程中的階段;第13圖係繪示從NOR記憶體單元陣列中選擇記憶體單元的示意圖;第14A、14B、14C和14D圖係繪示在替代實施例中用於製造記憶體元件的簡化製程流程的階段;第14E、14F圖係繪示在另一替代實施例中用於製造記憶體元件的簡化製程流程的階段;第15圖係繪示積體電路記憶體元件的製造過程的簡化流程圖;以及
第16圖係繪示根據本技術的積體電路記憶體元件的簡化功能方塊圖。
本說明書是提供一種立體記憶體元件的製作方法,可在更微小的元件尺寸之中,獲得到更高的記憶儲存容量,同時又能兼顧元件的操作穩定性。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂,下文特舉一記憶體元件及其製作方法作為較佳實施例,並配合所附圖式作詳細說明。
但必須注意的是,這些特定的實施案例與方法,並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出,僅係用以例示本發明的技術特徵,並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者,將可根據以下說明書的描述,在不脫離本發明的精神範圍內,作均等的修飾與變化。在不同實施例與圖式之中,相同的元件,將以相同的元件符號加以表示。
第1A、1B、1C以及1D係繪示本揭露之一實施例的記憶體簡化剖面圖。第1A圖是記憶體元件100的簡化垂直橫截面圖,沿著如第1C圖所示的線A-A'截取。如第1A圖的實施例所示,記憶體元件100包括多個絕緣帶305與字元線(311-315,321-325,331-335)交替的堆疊。堆疊可以是設置在基材201上的絕緣層202上。堆疊被溝槽(351、361,第1C圖)分開。字元線在與X-Z平面垂直的第一方向(Y方
向)上延伸。硬罩幕220可以設置在字元線的堆疊的頂部。
多行垂直導體結構可設置在相鄰堆疊之間的溝槽中。例如,第一垂直導體結構851可以設置在包括字元線311-315的第一堆疊和包括字元線321-325的第二堆疊之間。類似地,第二垂直導體結構861可以設置在包括字元線321-325的第二堆疊和包括字元線331-335的第三堆疊之間。
在一個實施例中,填充孔的導體材料可包括N+多晶矽。其他實施例可包括金屬、金屬氮化物、其他金屬化合物或金屬和金屬化合物的組合,如鉑、氮化鉭、金屬矽化物、鋁或其他金屬或金屬化合物閘極材料(例如Ti、TiN、Ta、Ru、Ir、RuO2、IrO2、W、WN)等。對於某些應用,優選使用具有功函數高於4eV的材料,或較佳地,優選功函數高於4.5eV的材料。
絕緣材料751可以設置在字元線(313,323)與垂直導體結構851之間的堆疊中的字元線的側壁上的凹陷處,其中字元線相對於垂直導體結構內凹。
第1B圖是記憶體元件100的簡化垂直橫截面圖,沿著如第1C圖所示的線B-B'截取。如第1B圖的例子所示,通道材料522設置在堆疊的側壁上,並且記憶體材料512設置在通道材料和堆疊之間。溝槽(351、361,第1C圖)內可以填充絕緣材料430覆蓋通道材料522上。
通道材料可包括未摻雜的多晶矽或P型摻雜的多晶矽。記憶體材料512可以包括從快閃記憶體技術中已知的多層介電電荷俘獲結構,如ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、ONONONO(氧化
物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(氧化矽-氮化物-氧化物-矽)、BE-SONOS(能隙工程矽-氮化物-氧化物-矽)、TANOS(氮化鉭、氧化鋁、氮化矽、氧化矽)以及MA BE-SONOS(金屬高介電係數能隙工程矽-氧化矽-氮化物-氧化物-矽)或其他電荷俘獲層或這些層的組合。
第1C圖是記憶體元件100的簡化水平橫截面圖,取自第1A和1B圖之字元線313,323,333的水平線。如第1C圖的實施例所示,記憶胞193在第一垂直導體結構861中具有汲極,在第二垂直導體結構862中具有源極,並且在通道材料的半導體層中具有一通道,通道材料歐姆接觸於第一、二垂直導體結構,且設置在字元線333的側壁上。
如第1C圖的例子所示,通道材料(例如521、522)的膜層沿第一方向設置在相鄰垂直導體結構(851、852)之間的堆疊的側壁上。在特定溝槽中的特定垂直導體結構(851)的一側上的特定溝槽(351)中的通道材料(例如521)的膜層與其相對側的通道材料(例如522)的層膜不連續。
第1D圖是垂直串的記憶胞(191-195)的簡化示意圖,包括如第1C圖所示的記憶胞193。如第1D圖的例子所示,在記憶體垂直串中的記憶體在第一垂直導體結構861中具有汲極D,並且在第二垂直導體結構862中具有源極S。在記憶體垂直串中的每個記憶體具有一通道,其歐姆接觸於第一和第二垂直導體結構。在記憶體垂直串中的記憶胞(191-195)具有連接到對應字元線(331-335)的閘極。
通道材料522的特定膜層歐姆接觸於第一垂直導體結
構851和第二垂直導體結構852。通道材料522L的第二特定膜層與第一垂直導體結構851和第二垂直導體接觸。第一和第二垂直導體結構設置在跨越溝槽351的字元線(313,323)的堆疊的相對側壁上。
溝槽可以在與第一方向(Y方向)垂直的第二方向(X方向)上具有第一寬度111。垂直導體結構可以在第二方向上具有大於第一寬度的第二寬度112。
如第1C圖的例子所示,特定垂直導體結構851歐姆接觸於通道材料521的第一膜層和通道材料522的第二膜層,其中通道材料的第一和第二膜層彼此相對設置,且沿第一方向跨越特定垂直導體結構851。
如第1A圖的例子所示,記憶體元件100可包括多個位元線電晶體(1110,1120)位於絕緣層1020內,其設置在對應的垂直導體結構(851,861)上並連接到對應的垂直導體結構(851,861)。記憶體元件100可包括多個位元線1231,其設置在多個位元線電晶體中對應列的位元線電晶體(1110,1120),其中所述位元線沿第二方向(X方向)延伸。多個閘極線(1051,1061,1071,1081,第1A、1B、14圖)設置在位於該些位元線電晶體的同一水平上,並連接到對應行的位元線電晶體。該些閘極線沿第一方向延伸。
位元線電晶體(1110,1120)可以包括通道層,其下端連接到對應的垂直導體結構(851,861)。位元線1231經由插塞(1251,1261)連接到各列的位元線電晶體(1110,1120)通道層之對應的上端。著陸墊(1151,1161)可以設置在通道層的上端
並且與通道層接觸,並且插塞(1251,1261)可以設置在著陸墊上方並與其接觸。位元線電晶體和位元線將在以下參考第12A、12B、14圖進一步描述。
儘管未在第1A、1B、1C和1D圖中繪示出,但記憶體元件包括連接到堆疊中的位元線的電路(1652,第16圖),藉以將第一和第二電壓施加到位元線。在一個實施例中,第一電壓可以是汲極側電壓(例如VCC),第二電壓可以是源極側電壓(例如0V)。
第2、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A以及12B圖係繪示本揭露之實施例的記憶體簡化製程流程的階段。
第2圖繪示在基材201上的絕緣層202上形成與絕緣層205交替堆疊的導電層211-215形成堆疊之後的工藝流程中的階段。在一個實施例中,導電層可包括N+多晶矽。硬罩幕220可以形成在堆疊的導電層的頂部上。
第3A、3B圖繪示出在形成多個字元線堆疊之後的工藝流程中的一個階段。該平台可包括對硬罩幕進列線條圖案化,然後使用圖案化的硬罩幕蝕刻導電層211-215(第2圖)的堆疊,停在絕緣層202上,以形成多個堆疊的字元線(311-315,321-325,331-335)與絕緣帶305交替。字元線的堆疊被溝槽(351,361)所分離,其中溝槽(351,361)穿越過導電層到絕緣層202。在本實施例中,該些字元線沿第一方向(Y方向)延伸。
第3A圖是本處理階段的示例結構的頂視圖,繪示出字元線(313,323和333)以及溝槽(351,361)穿過導電層的堆疊以暴露絕緣層202。第3B圖是沿著第3A圖所示的線B-B'截取的垂直橫截面視圖,其中線B-B'在與第一方向垂直的第二方向(X方向)上延伸。第3B圖繪示出字元線(311-315,321-325,331-335)與絕緣帶305交替的堆疊,且溝槽(351,361)從硬罩幕220垂直延伸穿過堆疊的導電層到絕緣層202。
第4A、4B圖繪示出在形成在字元線的側壁上的記憶體材料和通道材料的多層膜之後的工藝流程中的階段。此階段可以包括將記憶體材料410沉積在字元線的堆疊(例如323,333)的側壁(405,406)上,並且將通道材料420沉積在側壁上的記憶體材料410上。接著在通道材料420上用絕緣材料430填充溝槽(351,361)。然後可以在結構上施加化學機械平面化(CMP)工藝,停止在字元線堆疊頂部的硬罩幕220上。
第4A圖是此處理階段的示例結構的頂視圖,繪示出字元線的堆疊的側壁(405,406)上的記憶體材料410以及覆蓋記憶體材料410的通道材料420。第4B圖是沿第4A圖中所示的線B-B'截取的垂直橫截面視圖。
第4B圖繪示出堆疊的側壁上的記憶體材料410、堆疊側壁上的記憶體材料上的通道材料420,以及填充於溝槽(351,361)的絕緣材料430。記憶體材料410和通道材料420在相鄰堆疊之溝槽351/361的側壁和底面是連續的,其中溝槽351/361位在絕緣層202的頂面上。記憶體材料410和通道材料420從相鄰堆疊之溝槽351/361的側壁連續到其底面。
相鄰堆疊的字元線(311-315,321-325,331-335)可以在實體上或電性上彼此分離,例如通過溝槽中的絕緣材料430,因此相鄰的字元線的堆疊可以獨立操作。例如,字元線311-315的第一堆疊與字元線321-325的第二堆疊實體地分離,第二堆疊與字元線331-335的第三堆疊實體地分離。相鄰堆疊的字元線的側壁彼此實體地分離。例如,字元線321-325的第二堆疊上的側壁405與字元線331-335的相鄰第三堆疊上的側壁406實體地分離。
通道材料420可包括未摻雜的多晶矽或P型摻雜的多晶矽。記憶體材料410可以包括從快閃記憶體技術中已知的多層介電電荷俘獲結構,如ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、ONONONO(氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(氧化矽-氮化物-氧化物-矽)、BE-SONOS(能隙工程矽-氮化物-氧化物-矽)、TANOS(氮化鉭、氧化鋁、氮化矽、氧化矽)以及MA BE-SONOS(金屬高介電係數能隙工程矽-氧化矽-氮化物-氧化物-矽)或其他電荷俘獲層或這些層的組合。
第5A、5B、5C、6A、6B、7A、7B、8A、8B圖係繪示用於形成設置在相鄰的字元線堆疊之間的溝槽中的垂直導電結構(例如第8A、8B圖中的851,861)的製程流程中的階段。
第5A、5B、5C圖示出在通過記憶體材料410(第4A、4B圖)和通道材料420(第4A、4B圖)的多層膜蝕刻堆疊字元線的孔(551-552,561-562)之後的工藝流程中的一個階段。在堆
疊的側壁上的該些孔穿過字元線的側壁(405,406),並穿過溝槽(351,361)中的絕緣材料430。第5A圖是該階段結構的頂視圖。第5B圖是穿過一排孔(551,561)的結構垂直剖視圖,沿著第二方向(X方向)延伸的線A-A'截取(如第5A圖所示)。該蝕刻步驟可以停止在絕緣層上(202,第5B圖)。溝槽(351,361)可以在第二方向(X方向)上具有第一寬度111。孔可以在第二方向上具有大於第一寬度111的第二寬度112。
這些孔可以將通道材料(420,第4A、4B圖)分離成通道材料的第一膜層(521)和通道材料的第二膜層(522),其中通道材料的第一、第二膜層在第一方向上橫跨特定孔(551)彼此相對地設置。這些孔可以將記憶體材料(410,第4A、4B圖)分離成記憶體材料的第一膜層(511)和記憶體材料的第二膜層(512),其中記憶體材料的第一、第二膜層是在第一方向上橫跨特定孔(551)彼此相對地設置。
第5C圖繪示出孔的替代佈局,其中孔(571-573,581-582,591-593,501-502)可以蜂窩狀的佈置,使得記憶胞陣列的密度可以增加。第5C圖繪示出通過導電層的堆疊的字元線(363,373,383,393,303)和溝槽(570T,580T,590T,500T)。孔(571-573,581-582,591-593,501-502)在字元線的堆疊之間通過記憶體材料和通道材料(410,420,第4A、4B圖),而在堆疊的側壁上,且通過字元線的側壁(405,406,第4A圖),並通過溝槽中的絕緣材料(430,第4A圖)。在此實施例中,孔(571-573,581-582,591-593,501-502)以蜂窩佈置佈置。
第6A、6B圖繪示出在通過孔(551,561)在堆疊中的字
元線(313,323,333)的側壁上蝕刻凹陷651之後的工藝流程中的階段。凹陷設置在堆疊中的垂直相鄰的絕緣帶305之間。第6A圖是此階段結構的頂視圖。凹陷651在第6A圖中用虛線示出,以表示凹陷651在俯視圖中不可見。第6B圖是穿過一排孔(551,561)的結構的垂直剖視圖,沿第6A圖所示之A-A'線截取。在一個實施例中,該蝕刻步驟可以使用選擇性蝕刻工藝和清潔溶液,例如本領域已知的SC1或NH4OH溶液。這裡SC1指的是使用例如清潔溶液H2O2-NH4OH-H2O的Standard Clean-1程序。NH4OH或SC1蝕刻包括N+多晶矽的字元線(311-315,321-325,331-335)的速度比通道材料(521,522)的膜層快得多。
第7A、7B圖繪示出在堆疊中的字元線的側壁上的凹陷(651,第6圖)中經由孔(551,561)形成絕緣材料(751)之後的工藝流程中的階段。圖7A是該階段結構的頂視圖。絕緣材料751在第7A圖中用虛線表示,表示絕緣材料751在俯視圖中不可見。第7B圖是穿過一排孔(551,561)的結構的垂直剖視圖,沿第7A圖所示A-A'線截取。在一個實施例中,此步驟可以使用共形介電質沉積。當在凹陷中形成絕緣材料751時,絕緣材料751可以通過孔沉積在通道材料上。例如,絕緣材料751可以通過特定孔(551)形成在通道材料的第一、第二膜層(521,522)上。在凹陷中形成絕緣材料751後,可以施加各向等向性蝕刻以通過孔暴露通道材料的膜層,因此通道材料的膜層可以連接到垂直導體結構(參考第8A、8B圖)。
第8A、8B圖繪示出在形成多行垂直導體結構之後的工藝流程中的一個階段,所述垂直導體結構設置在字元線的相鄰堆
疊之間的溝槽中。此階段可包括用導體材料填充孔(551,561,第7A、7B圖),從而形成多行垂直導體結構(851-852,861-862),其設置在溝槽(351,361)在相鄰堆疊(313,323,333)之間。第8A圖是此階段結構的頂視圖。第8B圖是穿過一排垂直導體結構(851,861)的結構的垂直剖視圖,沿第8A圖所示A-A'線截取。然後可以在結構上施加化學機械平坦化(CMP)工藝,停止在字元線的堆疊頂部的硬罩幕220處。
絕緣材料751設置在字元線(311-315,321-325,331-335)與垂直導體結構(851-852,861-862)之間,從而隔離字元線與垂直導體結構。字元線相對於垂直導體結構產生內凹。
如第8A圖的例子所示,通道材料(522)的特定膜層與第一垂直導體結構(851)和第二垂直導體結構(852)接觸。通道材料的第二特定膜層(522L)與第一垂直導體結構(851)和第二垂直導體結構(852)接觸。第一和第二垂直導體結構橫跨溝槽351設置在字元線(313,323)的堆疊的相對側壁上。
溝槽可以在與第一方向(Y方向)垂直的第二方向(X方向)上具有第一寬度111。垂直導體結構可以在第二方向上具有大於第一寬度的第二寬度112。
在一個實施例中,填充孔的導體材料可包括N+多晶矽。其他實施例可包括金屬、金屬氮化物、其他金屬化合物或金屬和金屬化合物的組合,如鉑、氮化鉭、金屬矽化物、鋁或其他金屬或金屬化合物閘極材料(例如Ti、TiN、Ta、Ru、Ir、RuO2、IrO2、W、WN)等。對於某些應用,優選使用具有功函數高於4eV的材料,較佳地,優選功函數高於4.5eV的材料。
第9A、9B、10A、10B、11A、11B圖係繪示用於形成設置在對應垂直導電結構上並連接到對應垂直導電結構的多個位元線電晶體的製程流程中的階段。
第9A圖、9B圖繪示出在字元線(311-315,321-325,331-335)的堆疊上形成第一絕緣層(905)之後的工藝流程中的階段,形成導電層(910)在第一絕緣層上方,並在水平導電層910上形成第二絕緣層(915)。第9A圖是沿第8A圖之線A-A'處截取的結構的垂直剖視圖。第9A圖繪示出字元線的堆疊上方和垂直導體結構(例如851,861)的頂表面上方的水平導電層910。第9B圖是沿第8A圖之線B-B'截取的結構的垂直剖視圖。第9B圖繪示出字元線的堆疊與記憶體材料512、通道材料522上方的導電層910,記憶體材料512與通道材料522設置在沿第一方向相鄰垂直導體結構(851,852,第8A圖)之間的字元線的堆疊側壁上。
第10A、10B圖繪示出在蝕刻第一絕緣層905、水平導電層910以及第二絕緣層915以將水平導電層分離成閘極線(1051,1061)之後的工藝流程中的階段。閘極線(1051,1061)覆蓋且絕緣於對應行的垂直導體結構(851,861)。閘極線的寬度可以窄於垂直導體結構(例如851,861)在X方向上的寬度。第10A圖是沿第8A圖之線A-A'截取的結構的垂直剖視圖。閘極線沿第一方向(Y方向)延伸。第10B圖是沿第8A之線B-B'截取的結構的垂直剖視圖。
第11A、11B圖繪示出用於在位元線電晶體上形成位元線和著陸墊的工藝流程的階段。第11A圖是此結構的頂視圖,繪示出閘極線(1051,1061)通過著陸墊(1151-1152,1161-1162)
覆蓋且連接到對應行的垂直導體結構(851-852,861-862)。第11B圖是沿第11A圖中A-A'線截取的結構之垂直剖視圖,繪示出位元線電晶體(1110,1120)和著陸墊(1151,1161)。
工藝流程可以包括蝕刻孔通過閘極線(1051,1061),其位於垂直導體結構(851,861)的頂表面上並與之絕緣,蝕刻停止在頂表面上。絕緣間隙壁(1121)可以通過閘極線形成在孔的側壁上。通道材料1131的膜層可以形成在孔的側壁上的絕緣間隙壁上,其中通道材料的膜層的下端連接到垂直導體結構。絕緣材料1141可以填充到穿過閘極線的孔。著陸墊(1151,1161)可以形成在絕緣材料1141上並且連接到通道材料對應膜層的上端。
第12A、12B圖繪示出在形成多個位元線(1231,1232)之後的工藝流程中的一個階段,多個位元線(1231,1232)設置覆蓋且連接到對應列的多個位線電晶體(1110,1120)。位元線沿垂直第一方向(Y方向)的第二方向(X方向)上延伸。閘極線(1051,1061)沿第一方向延伸。位元線(1231)經由插塞(1251,1261)和著陸墊(1151,1161)連接到對應列的位元線電晶體(1110,1120)。
此階段的工藝可包括在多個位元線電晶體(1110,1120)上形成絕緣層1210,並在多個位元線電晶體上蝕刻孔穿過絕緣層1210,蝕刻停止在著陸墊(1151,1161)上。插塞(1251,1261)可以接著在孔中形成,其中插塞設置覆蓋並連接到對應的著陸墊(1151,1161)。導電層可以形成在插塞上,並蝕刻導電層以形成多個位元線(1231)。
第13圖繪示從NOR陣列記憶胞中選擇記憶胞的示意
圖。如第13圖的例子所示,多個位元線電晶體(1311-1314,1321-1324,1331-1334,1341-1344)設置覆蓋且連接到對應的垂直導體結構(851,861,871,881;852,862,872,882;853,863,873,883;854,864,874,884)。成行的垂直導體結構(851-854,861-864,871-874,881-884)設置在相鄰的字元線(313,323,333,343,353)堆疊之間。多個位元線(1231-1234)設置覆蓋且連接到對應列的位元線電晶體(1311-1314,1321-1324,1331-1334,1341-1344)。該些位元線沿垂直於第一方向(Y方向)的第二方向(X方向)上延伸。
位元線電晶體的多個閘極線(1051,1061,1071,1081)設置在位元線電晶體的同一水平上並連接到對應行的多個位元線電晶體(1311,1321,1331,1341;1312,1322,1332,1342;1313,1323,1333,1343;1314,1324,1334,1344),該些閘極線沿第一個方向延伸。
特定記憶胞1301在第一垂直導體結構851中具有汲極、在第二垂直導體結構852中具有源極,並且在通道材料的特定膜層中具有一通道(522,第8A圖),其歐姆接觸於第一、第二垂直導體結構,其中通道材料的特定膜層設置在特定字元線323的側壁上。
連接到位元線(1231-1234)的電路(1652,第16圖)可以將施加第一和第二電壓到位元線。為了選擇特定的記憶胞(例如1301),電路可以導通連接到第一垂直導體結構851的第一位元線電晶體1311和連接到第二垂直導體結構852的第二位元線電晶體1321。第一電壓可以施加到連接到第一垂直導體結構的
第一位元線1231,第二電壓可以施加到連接到第二垂直導體結構的第二位元線1232,且字元線電壓可以施加到特定的字元線323。
第一和第二位元線(1231,1232)彼此相鄰,並分別設置在第一和第二垂直導體結構(851,852)上。第一電壓可以是汲極側電壓(例如VCC),第二電壓可以是源極側電壓(例如0V)。當將第一和第二電壓施加到第一和第二位元線時,除第一和第二位元線之外的位元線可以是浮動的。前述步驟的順序不一定表示執行步驟的順序。例如,可以在施加字元線電壓之前或之後施加第一和第二電壓。例如,可以在將字元線電壓施加到特定字元線之前或之後導通第一和第二位元線電晶體。
對於雙通道操作,除了選擇先前提到的特定記憶胞1301之外,電路還可以選擇第二特定記憶胞1302。特定記憶胞1302在第一垂直導體結構851中具有汲極、在第二垂直導體結構852中具有源極,並且在通道材料的第二特定膜層中具有一通道(522L,第8A圖),其歐姆接觸於第一、第二垂直導體結構。通道材料的第二特定膜層設置在第二特定字元線313的側壁上,第二特定字元線313與先前提到的特定字元線323橫跨溝槽(351,第8A圖)彼此相對。通道材料的第二個特定膜層接觸於第一和第二垂直導體結構(851,852)。
為了選擇第二特定記憶胞1302,除了描述用於選擇先前提到的特定記憶胞1301的步驟之外,電路還可以執行以下步驟:當施加先前提到的字元線電壓到先前提到的特定字元線時,進一步將第二字元線電壓施加到第二特定字元線。
第14A、14B、14C和14D圖係繪示在替代實施例
中用於製造記憶體元件的簡化製程流程的階段。
第14A圖繪示出通過記憶體材料、通道材料的多層膜以及絕緣材料1450蝕刻字元線(1461,1462)的堆疊之間的孔(1410)之後的工藝流程中的階段。此蝕刻步驟導致記憶體材料和通道材料的多層膜分離成字元線的側壁上的記憶體材料的膜層(1411,1412,1421,1422)以及通道材料的膜層(1431,1432,1441,1442)。在一個實施例中,此蝕刻步驟可以使用RIE(反應離子蝕刻)。第14A圖是此階段的記憶體元件的結構的簡化水平橫截面圖,其沿堆疊中的字元線的水平方向截取的。堆疊中的字元線沿第一方向(Y方向)延伸。溝槽1401和孔1410可以在垂直第一方向的第二方向上具有相同的寬度1415。
這些孔(1410)可以將通道材料分離成通道材料的第一膜層(1431,1441)和通道材料的第二膜層(1432,1442),其中通道材料的第一和第二膜層在第一方向(Y方向)上跨越特定孔(1410)彼此相對設置。這些孔可以將記憶體材料分離成記憶體材料的第一膜層(1411,1421)和記憶體材料的第二膜層(1412,1422),其中記憶體材料的第一和第二膜層在第一方向跨越特定孔1410彼此相對設置。
第14B圖繪示出通過孔(1410)在堆疊中的字元線(1461,1462)的側壁上蝕刻凹陷(1461A,1462A)之後的工藝流程中的階段。第14B圖是此階段的記憶體元件的結構的簡化水平橫截面圖,是沿堆疊中的字元線的水平方向截取的。在一個實施例中,此蝕刻步驟可以使用本領域已知的清潔溶液(例如SC1)的選擇性蝕刻工藝。這裡SC1指的是使用例如清潔溶液
H2O2-NH4OH-H2O的Standard Clean-1程序。蝕刻步驟可以略微蝕刻通道材料的膜層(1431,1441,1432,1442),如虛線圓1413所示。
第14C圖繪示出通過孔(1410)形成介電材料(1471,1472)在堆疊中的字元線的側壁上的凹陷(1461A,1462A,第14B圖)內之後的工藝流程中的階段。第14C圖是該階段的記憶體元件的結構的簡化水平橫截面圖,是在堆疊中的字元線的水平方向截取的。在一個實施例中,此步驟可以沉積共形電介質來填充凹陷。當在凹陷中形成介電材料時,介電材料可以通過孔沉積在通道材料上。在凹陷中形成絕緣材料1460之後,可以施加等向性蝕刻以通過孔暴露通道材料,因此通道材料可以連接到垂直導體結構(參考第14D圖在後續階段中敘述)。
第14D圖繪示出在形成多行垂直導體結構之後的工藝流程中的階段,所述垂直導體結構設置在字元線的相鄰堆疊之間的溝槽中。第14D圖是此階段的記憶體元件的結構的簡化水平橫截面圖,其沿堆疊中的字元線的水平方向截取的。此階段可使用導體材料填充於孔(1410)內,從而形成多行垂直導體結構(1480)在相鄰堆疊體(1461,1462)之間的溝槽(1401)中。在一個實施例中,可以使用共形N+多晶矽沉積來填充此階段的孔,接著在結構上施加化學機械平坦化(CMP)工藝。
介電材料(1471,1472)設置在字元線(1461,1462)和垂直導體結構(1480)之間,從而將字元線與垂直導體結構彼此隔離。字元線相對於垂直導體結構內凹。
第14E、14F圖係繪示在另一替代實施例中用於製
造記憶體元件的簡化製程流程的階段。
第14E圖繪示出形成字元線的氧化物(1491,1492)在凹陷中之後的工藝流程中的階段。第14E圖所示的階段是接續第14B圖所示的階段,其中凹陷(1461A,1462A,第14B圖)是藉由蝕刻孔(1410)在堆疊的字元線(1461,1462)的側壁上形成的。第14E圖是此階段的記憶體元件的結構的簡化水平橫截面圖,其沿堆疊中的字元線的水平方向截取的。第14E圖所示的這個階段可以對字元線(1461,1462)施加熱氧化過程,以在凹陷中形成字元線的氧化物(1491,1492)。通道材料(例如1431)的膜層可以具有第一厚度1494,並且字元線可以具有比第一厚度大至少5倍的第二厚度1495,厚度取決於摻雜種類和濃度。
在凹陷中使用熱氧化製程形成字元線的氧化物(1491,1492)時也可在通道材料膜層的側壁上形成氧化物1493。由於字元線(1461,1462)的N+多晶矽材料,字元線的氧化物(1491,1492)的氧化物厚度比氧化物1493的氧化物厚度厚約2-5倍。在形成字元線的氧化物(1491,1492)之後,可以施加等向性蝕刻或濕式蝕刻以去除氧化物1493並暴露通道材料的膜層,因此通道材料的膜層可以連接到垂直導體結構(在以下參考第14F圖敘述的階段)。在此蝕刻步驟之後,去除通道材料的膜層的側壁上的氧化物1493,但保留字元線的氧化物(1491,1492),因此可以防止垂直導體結構1480和字元線(1461,1462)之間的短路。
第14F圖繪示出在形成多行垂直導體結構之後的工藝流程中的一個階段,垂直導體結構設置在字元線的相鄰堆疊之間
的溝槽中。第14F圖所示的階段接續第14E圖所示的階段,其中形成字元線的氧化物(1491,1492)。
第14F圖繪示出此階段的記憶體元件的結構的簡化水平橫截面圖,沿堆疊中的字元線的水平方向截取的。此階段可包括用導體材料填充孔(1410),從而形成多行垂直導體結構(1480),其設置在相鄰堆疊(1461,1462)之間的溝槽(1401,第14A圖)中。在一個實施例中,可以使用共形N+多晶矽沉積來填充此階段的孔,接著可以在結構上施加化學機械平坦化(CMP)工藝。
氧化物(1491,1492)設置在字元線(1461,1462)和垂直導體結構(1480)之間,從而將字元線與垂直導體結構隔離。字元線相對於垂直導體結構內凹。
第15圖繪示出積體電路存儲器件的製造過程的簡化流程圖。在步驟1510,可以形成與絕緣帶305交替的多個字元線(311-315,321-325,331-335,第3A、3B圖)的堆疊,其中堆疊被溝槽所分開。字元線沿第一方向(Y方向)延伸。在一個實施例中,字元線的堆疊可以在基材上的絕緣層上形成。
在步驟1520,可以在溝槽的至少一側上的字元線的側壁上形成記憶體材料和通道材料(410,420,第4A、4B圖)的多層膜。溝槽內可以填充絕緣材料430在通道材料上。
在步驟1530,可以蝕刻孔(551,561,第5A、5B圖)通過記憶體材料和通道材料的多層膜。在一個實施例中,可以通過字元線的側壁蝕刻孔(第5A、5B圖)。在替代的實施例中,孔(1410,第14A圖)沒有被蝕刻通過字元線(1461,1462,圖
14A)的側壁。
在步驟1540,凹陷(651,第6A、6B圖)可以通過蝕刻孔在堆疊線中的絕緣帶之間的字元線(313,323,333)的側壁上。在一個實施例中,絕緣材料(751,第7A、7B圖)可以形成在字元線的側壁上的凹陷中。
在步驟1550,可以在字元線的相鄰堆疊之間(在313和323之間;在323和333之間)的溝槽(351,361)中形成多個垂直導體結構(851-852,861-862,第8A、8B圖)。絕緣材料(751)可以設置在字元線(313,323)和垂直導體結構(851)之間。字元線(例如313)相對於垂直導體結構(例如851)內凹。
在步驟1560,可以形成多個位元線電晶體(1110,1120,第11B、12B圖)覆蓋且連接至對應的垂直導體結構(851,861)。
在步驟1570,可以形成多個位元線(1231,第12A、12B圖)覆蓋且連接至對應列的位元線電晶體(1110,1120)。該些位元線沿垂直第一方向(Y方向)的第二方向(X方向)上延伸。
此流程可以進一步包括形成連接到位元線的電路(1652,第16圖),藉以將第一和第二電壓施加到位元線(如第13圖)。
第16圖係繪示根據本技術的積體電路記憶體元件的簡化功能方塊圖。在第16圖所示的例子中,積體電路記憶體元件1600包括3D NOR存儲器陣列1660,其包括與絕緣帶交替的多個字元線堆疊,堆疊由溝槽分開,字元線沿第
一方向延伸。記憶體元件可包括多行垂直導體結構,其設置在相鄰堆疊板之間的溝槽中。絕緣材料(751)可以設置在字元線和垂直導體結構之間的堆疊板中的字元線的側壁上的凹陷中。字元線相對於垂直導體結構內凹。
記憶體材料和通道材料的多層膜層可以設置在多個垂直導體結構中相鄰垂直導體結構之間的溝槽的至少一側上的字元線的側壁上。通道材料歐姆接觸於垂直導體結構。在多個垂直導體結構的位置處,該些字元線的側壁在堆疊中的絕緣帶之間內凹,以在字元線的側壁上形成凹陷,進而能隔離字元線與垂直導體結構。
溝槽可以在與第一方向垂直的第二方向(X方向)上具有第一寬度,並且垂直導體結構可以在第二方向上具有大於第一寬度的第二寬度。
特定的垂直導體結構可以歐姆接觸於通道材料的第一膜層和通道材料的第二膜層,其中通道材料的第一和第二膜層在第一方向上跨越特定的垂直導體結構而彼此相對地設置。
多個位元線電晶體可以設置覆蓋並連接到對應的垂直導體結構。多個位元線可以設置覆蓋並連接到多個位元線電晶體中對應列的位元線電晶體,位元線可沿垂直第一方向的第二方向上延伸。多個閘極線可以設置在位元線電晶體同一水平上,並且連接到多個位元線電晶體中對應行的位元線電晶體,該些閘極線在第一個方向延伸。位元線電晶體可以包括通道層,其下端連接到對應的垂直導體結構。位元線可以通過插塞連接到對應列的位元線電晶體之通道層的對應上端。
記憶體元件可以包括連接到位元線1655的電路1652,藉以將第一和第二電壓施加到位元線。電路1652之進一步描述可參考第13圖。
位元線解碼器1650可包括連接到位元線1655的電路1652,藉以將第一和第二電壓施加到位元線。電路1652用以選擇記憶體陣列中的特定記憶體,如參考第13圖所進一步描述的。
字元線解碼器1663連接到多個字元線1664,用於從記憶體陣列1660中的記憶胞讀取和編程數據。位址經過總線1665上提供給字元線解碼器1663和位元線解碼器1650。在本實施例中,方塊1666中的讀出放大器和數據輸入結構通過數據總線1667連接到位元線解碼器1650。數據通過數據輸入線1671從積體電路1600的輸入/輸出埠或從積體電路1600內部或外部的其他數據源,提供給方塊1666中的數據輸入結構。在此實施例中,其他電路1674亦包含在積體電路上,例如通用處理器或專用應用電路,或提供可編程電阻單元陣列支持的系統功能的模塊組合。數據通過數據輸出線1672從方塊1666中的讀出放大器提供給積體電路1600上的輸入/輸出埠,或提供給積體電路1600內部或外部的其他數據目的地。
在此實施例中,控制器1669使用偏壓佈置狀態機控制在方塊1668中透過電壓供給產生或提供的偏壓佈置供給電壓,例如編程、擦除以及讀取之電壓。
控制器可以使用本領域公知的專用邏輯電路來實現。在替代實施例中,控制器包括通用處理器,其可以在同一積體電路上實現,該積體電路執行計算機程序以控制設備的操作。在其他
實施例中,專用邏輯電路和通用處理器的組合可用於實現控制器。
雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明,任何該技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶體元件
201‧‧‧基材
202‧‧‧絕緣層
220‧‧‧硬罩幕
305‧‧‧絕緣帶
311-315、321-325、331-335‧‧‧字元線
751‧‧‧絕緣材料
851、861‧‧‧垂直導體結構
1051、1061‧‧‧閘極線
1110、1120‧‧‧位元線電晶體
1020、1210‧‧‧絕緣層
1151、1161‧‧‧著陸墊
1251、1261‧‧‧插塞
1231‧‧‧位元線
Claims (20)
- 一種記憶體元件,包含:多個堆疊的複數字元線與複數絕緣帶交替層疊,該些堆疊被複數溝槽所分離,該些字元線沿一第一方向延伸;複數垂直導體結構,位於相鄰該些堆疊之間的該溝槽內;以及複數層記憶體材料以及通道材料,位於該些溝槽的至少一側之該些字元線的側壁,該些溝槽位於相鄰的該些垂直導體結構之間,該些層通道材料歐姆接觸於該些垂直導體結構,其中在該些垂直導體結構的位置處,該些字元線的側壁內凹於該些絕緣帶之間,以形成該些字元線之該側壁上的複數凹陷,藉以分離該些字元線與該些垂直導體結構。
- 如申請專利範圍第1項所述之記憶體元件,更包含絕緣材料位於該些字元線的該側壁上的該些凹陷內。
- 如申請專利範圍第1項所述之記憶體元件,其中該些溝槽在一第二方向上具有一第一寬度,該第二方向垂直於該第一方向,且該些垂直導體結構在該第二方向上具有一第二寬度,該第二寬度大於該第一寬度。
- 如申請專利範圍第1項所述之記憶體元件, 其中一特定的垂直導體結構歐姆接觸於該些層通道材料的第一層與第二層,且該第一層與該第二層沿該第一方向跨越該特定的垂直導體結構而彼此相對。
- 如申請專利範圍第1項所述之記憶體元件,更包含:複數位元線電晶體,覆蓋且連接至對應的該些垂直導體結構;以及複數位元線,覆蓋且連接至該些位元線電晶體之對應列的該些位元線電晶體,該些位元線沿一第二方向延伸,該第二方向垂直於該第一方向。
- 如申請專利範圍第5項所述之記憶體元件,更包含:複數閘極線,位於該些位元線電晶體的同一水平上,且連接至該些位元線電晶體之對應行的該些位元線電晶體,該些閘極線沿該第一方向延伸。
- 如申請專利範圍第5項所述之記憶體元件,其中該些位元線電晶體包含複數通道層,且其下端連接至對應的該些垂直導體結構,該些位元線藉由複數插塞連接至該對應列的該些位元線電晶體的該些通道層的對應上端。
- 如申請專利範圍第5項所述之記憶體元件, 更包含連接至該些位元線的電路,藉以施加第一電壓與第二電壓至該些位元線。
- 如申請專利範圍第8項所述之記憶體元件,其中該電路用以選擇第一垂直導電結構中具有汲極的一特定記憶胞、第二垂直導電結構中的源極,以及與該第一和第二垂直導電結構歐姆接觸的特定通道材料層中的一通道,該通道設置在特定字元線的側壁上,包含:導通一第一位元線電晶體,其連接該第一垂直導體結構以及一第二位元線電晶體,其連接該第二垂直導體結構;施加該第一電壓到一第一位元線,其連接到該第一垂直導體結構;施加該第二電壓到一第二位元線,其連接到該第二垂直導體結構;以及施加一字元線電壓到該特定字元線。
- 如申請專利範圍第2項所述之記憶體元件,其中位於該些字元線的該側壁上的該些凹陷內的該絕緣材料包含介電材料。
- 如申請專利範圍第2項所述之記憶體元件,其中位於該些字元線的該側壁上的該些凹陷內的該絕緣材料包含該些字元線的氧化物。
- 一種記憶體元件製作的方法,包含:形成交替層疊的複數字元線與複數絕緣帶之多個堆疊,該些堆疊被複數溝槽所分離,該些字元線沿一第一方向延伸;形成複數層記憶體材料以及通道材料,位於該些溝槽的至少一側之該些字元線的側壁;蝕刻複數孔穿過該些層記憶體材料以及通道材料上;蝕刻複數凹陷在該些絕緣帶之間該些字元線的側壁上;以及形成複數垂直導體結構位於相鄰該些堆疊之間的該溝槽內,其中該些凹陷分離該些字元線與該些垂直導體結構。
- 如申請專利範圍第12項所述之方法,更包含:形成絕緣材料位於該些字元線的該側壁上的該些凹陷內。
- 如申請專利範圍第12項所述之方法,其中該些溝槽在一第二方向上具有一第一寬度,該第二方向垂直於該第一方向,且該些垂直導體結構在該第二方向上具有一第二寬度,該第二寬度大於該第一寬度。
- 如申請專利範圍第12項所述之方法,更 包含:在該些溝槽內填入絕緣材料覆蓋該通道材料;以及蝕刻該些孔包含在該些溝槽內蝕刻穿越該絕緣材料。
- 如申請專利範圍第12項所述之方法,更包含:形成複數位元線電晶體覆蓋且連接至對應的該些垂直導體結構;以及形成複數位元線覆蓋且連接至該些位元線電晶體之對應列的該些位元線電晶體,該些位元線沿一第二方向延伸,該第二方向垂直於該第一方向。
- 如申請專利範圍第16項所述之方法,更包含:形成複數閘極線,位於該些位元線電晶體的同一水平上,且連接至該些位元線電晶體之對應行的該些位元線電晶體,該些閘極線沿該第一方向延伸。
- 如申請專利範圍第17項所述之方法,其中形成些元線電晶體更包含:形成一第一絕緣層覆蓋該些堆疊的該些字元線,且覆蓋該些垂直導體結構的頂面;形成一水平導電層覆蓋該第一絕緣層;形成一第二絕緣層覆蓋該水平導電層;以及蝕刻該第一絕緣層、該水平導電層以及該第二絕緣層, 以分離該水平導電層成為該閘極線,其覆蓋且絕緣於對應行的該些垂直導體結構。
- 如申請專利範圍第18項所述之方法,更包含:蝕刻複數孔穿越位於該些垂直導體結構的頂面的該閘極線,且停止於該頂面;形成絕緣間隙壁於該些孔的側壁;形成該通道材料的膜層覆蓋該絕緣間隙壁,該通道材料的膜層的下端連接至該垂直導體結構;填充絕緣材料進入該些孔;以及形成複數著陸墊連接至該通道材料的對應膜層的上端。
- 如申請專利範圍第19項所述之方法,其中形成該些位元線更包含:形成一第三絕緣層於該些位元線電晶體上;蝕刻複數孔穿越位於該些位元線電晶體的該絕緣層,且停止於該些著陸墊;形成複數插塞於該些孔,該些插塞覆蓋且連接至該些著陸墊;形成一導電層位於該些插塞上;以及蝕刻該導電層以形成複數位元線。
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