TW201913976A - 三維記憶體元件及其製作方法 - Google Patents

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Abstract

本公開揭露了一種用於形成3D存儲器件的方法。該方法包括：在基底上形成包括多個第一介電層和第二介電層的交替介電堆疊；形成穿透交替介電堆疊的通道孔，通道孔下部的第一直徑小於通道孔上部的第二直徑；在通道孔中形成包括功能層的通道結構，功能層包括存儲層；在通道孔的上部形成電極插塞；用第二絕緣層取代通道孔上部的功能層中的存儲層；以及用多個導電層取代交替介電堆疊中的多個第二介電層。

Description

三維記憶體元件及其製作方法
本公開涉及半導體技術領域，尤其涉及一種三維（3D）記憶體元件及其製造方法。
通過改進製程技術、電路設計、編程算法和製造方法，可以將平面記憶胞縮放到更小的尺寸。然而，隨著記憶胞的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶胞的存儲密度接近上限。3D記憶體架構可以解決平面記憶胞中的密度限制。
隨著半導體技術的進步，3D記憶體元件（例如3D NAND記憶體元件）不斷縮放更多氧化物/氮化物（ON）層以改善晶圓的面積利用率。在一些現有的3D NAND記憶體元件中，源極選擇閘極位於交替層堆疊的底部，汲極選擇閘極位於交替層堆疊的頂部。汲極選擇閘極的閘極氧化層通常包括氮化矽層作為電荷捕陷層。因此，在現有3D NAND記憶體元件的操作中，汲極選擇閘極不可避免地存儲和釋放電荷，這可能容易引起閾值電壓漂移，從而導致垂直通道中的電流變化或甚至電流洩漏。在多次重複讀取和寫入操作之後問題可能變得更糟，並且最終導致現有3D NAND記憶體元件的讀取失敗。
本公開揭露了用於形成三維（3D）記憶體元件的方法的實施例。
本公開一方面提供了一種用於形成三維（3D）記憶體元件的方法，包括：在基底上形成交替介電堆疊和第一絕緣層，交替介電堆疊包括多個第一介電層和第二介電層；形成穿透第一絕緣層和交替介電堆疊的通道孔，通道孔下部的第一直徑小於通道孔上部的第二直徑；在通道孔中形成包括功能層的通道結構，功能層包括存儲層；在通道孔的上部形成電極插塞；用第二絕緣層取代通道孔上部的功能層中的存儲層；以及用多個導電層取代交替介電堆疊中的多個第二介電層。
在一些實施例中，形成交替介電堆疊包括：形成沿垂直方向上堆疊的至少32個介電層對，其中每個介電層對包括一個第一介電層和一個不同於第一介電層的第二介電層。在一些實施例中，形成交替介電堆疊包括：形成沿垂直方向上堆疊的至少32個介電層對，其中每個介電層對包括氧化矽層和氮化矽層。
在一些實施例中，形成通道孔包括：形成穿透第一絕緣層和交替介電堆疊的通道孔，通道孔具有第一直徑；以及擴大通道孔的上部，使得通道孔的上部具有第二直徑。第二直徑和第一直徑之間的差大於功能層的厚度。
在一些實施例中，擴大通道孔的上部包括：調整硬遮罩層的開口；以及基於開口蝕刻交替介電堆疊，以擴大通道孔的上部。通道孔的上部至少包括交替介電堆疊的頂部第二介電層和頂部第一介電層的一部分。
在一些實施例中，形成通道結構包括：在通道孔的底部上形成磊晶層；在通道孔的側壁上和在通道孔的上部和下部之間的邊界處的平台上形成功能層；形成覆蓋功能層的通道層，通道層與磊晶層接觸；以及形成覆蓋通道層側壁並填入通道孔的填充結構。
在一些實施例中，形成功能層包括：在通道孔的側壁上形成阻擋層以阻擋電荷的流出；在阻擋層的表面上形成存儲層，以在3D記憶體元件的操作期間存儲電荷；以及在存儲層的表面上形成穿隧層以穿隧電荷。
在一些實施例中，形成通道層包括：形成覆蓋功能層的第一通道層；去除第一通道層和功能層的一部分以暴露磊晶層的表面，並將通道孔下部中的功能層與通道孔上部中的功能層分離；以及形成第二通道層，覆蓋第一通道層和磊晶層暴露出的表面。
在一些實施例中，形成電極插塞包括：去除填充結構的上部以在通道孔的上部中形成凹槽；在凹槽中形成電極插塞；以及對電極插塞進行佈植製程。
在一些實施例中，用第二絕緣層取代通道孔上部的功能層中的存儲層包括：去除通道孔的上部中的功能層的存儲層，以在通道孔的上部的功能層的阻擋層和穿隧層之間形成中空空間；以及沉積絕緣材料以填充中空空間。
在一些實施例中，用多個導電層取代交替介電堆疊中的多個第二介電層包括：去除交替介電堆疊中的多個第二介電層以形成多個溝槽；以及沉積導電材料以填充多個溝槽以形成多個導電層。
在一些實施例中，該方法還包括在交替介電堆疊中形成階梯結構，其中第一絕緣層覆蓋階梯結構。
本公開另一方面提供了一種三維（3D）記憶體元件，包括：在基底上的交替層堆疊；覆蓋交替層堆疊的第一絕緣層；穿過第一絕緣層和交替層堆疊的通道孔，通道孔下部的第一直徑小於通道孔上部的第二直徑；通道結構，包括功能層，位於通道孔下部；以及在通道孔下部上方的頂部選擇閘極結構，包括：通道孔上部的電極插塞，以及在電極插塞和交替層堆疊的頂部導電層之間的第二絕緣層。
在一些實施例中，頂部選擇閘極結構是金屬-氧化物-半導體電晶體，其被配置為用作汲極選擇電晶體。
在一些實施例中，交替層堆疊包括沿垂直方向上堆疊的至少32個導電/介電層對，其中每個導電/介電對包括介電層和導電層。在一些實施例中，交替層堆疊包括沿垂直方向上堆疊的至少32個導電/介電層對，其中每個導電/介電層對包括氧化矽層和鎢層。
在一些實施例中，第二直徑和第一直徑之間的差大於功能層的厚度。
在一些實施例中，通道結構包括：通道孔底部上的磊晶層，磊晶層的頂表面高於交替層疊的底部導電層的頂表面；通道孔下部側壁上的功能層；覆蓋功能層的通道層，通道層與磊晶層接觸；以及填充結構覆蓋通道層的側壁並填入通道孔。
在一些實施例中，功能層包括：在通道孔的下部的側壁上的阻擋層，被配置為阻擋電荷的流出；阻擋層表面上的存儲層，被配置為在3D記憶體元件的操作期間存儲電荷；以及在存儲層的表面上的穿隧層，被配置為穿隧電荷。
在一些實施例中，該元件還包括交替介電堆疊中的階梯結構。第一絕緣層覆蓋樓梯結構。
透過本公開的詳細說明、申請專利範圍和附圖，本領域技術人員可以理解本公開的其他方面。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。本領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對本領域的技術人員顯而易見的是，本公開還可以用於多種其它應用。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指相同的實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在本領域技術人員的知識範圍內。
通常，可以至少部分從上、下文中的使用來理解術語。例如，至少部分取決於上、下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上、下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加或通過其它方式“設置後續材料的材料。可以對基底自身進行圖案化。設置於基底上（例如，頂部）的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或不均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直及/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，及/或可以在其上、其上方及/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成接觸、互連線及/或通孔）和一個或複數個介電層。
如本文使用的，術語“名義/名義上”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“約”指可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有記憶胞電晶體的垂直取向的串（在本文中稱為“記憶體串”，例如NAND串）的半導體元件，以使得記憶體串相對於基底沿垂直方向上延伸。如本文所用，術語“垂直/垂直”意味著名義上垂直於基底的橫向表面。
如上所述，在一些現有的3D NAND記憶體元件中，源極選擇閘極位於交替層堆疊的底部，汲極選擇閘極位於交替層堆疊的頂部。汲極選擇閘極的閘極氧化層通常包括氮化矽層作為電荷捕陷層。因此，在現有3D NAND記憶體元件的操作中，汲極選擇閘極不可避免地存儲和釋放電荷，這可能容易引起閾值電壓漂移，從而導致垂直通道中的電流變化或甚至電流洩漏。在多次重複讀取和寫入操作之後問題可能變得更糟，並且最終導致現有3D NAND記憶體元件的讀取失敗。
因此，為了消除這些缺點，根據本公開的各種實施例提供了一種用於形成具有用於記憶體陣列（也稱為“陣列元件”）的頂部選擇閘極結構的3D NAND記憶體元件的方法。當形成垂直記憶單元串時，對應於頂部記憶層的電荷捕陷層（例如，氮化矽層）可以用氧化矽層取代。氧化矽層可以用作閘極氧化層，並且不影響頂部記憶層下面的記憶體單元層。垂直單元串頂部的頂部記憶層可用於形成金屬-氧化物-半導體（MOS）電晶體。該MOS電晶體可以用作3D NAND記憶體元件的汲極選擇電晶體。
與現有的3D NAND記憶體元件相比，由本公開的方法形成的3D NAND記憶體元件在汲極選擇閘極中的閘極氧化層中不具有電荷捕陷層。因此，在3D NAND記憶體元件的操作中，汲極選擇閘極不存儲或釋放電荷。因此，可以消除垂直通道漏電的問題，從而降低記憶體讀取失敗的風險並延長記憶體壽命。此外，使用MOS電晶體作為汲極選擇電晶體可以具有更好的開關特性。
參照圖1，根據本公開的一些實施例示出了用於形成3D記憶體元件的示例性方法的流程圖。圖2A-2P示出了在圖1所示方法的某些製造階段的示例性3D記憶體元件的截面圖。
如圖1所示，該方法可以從步驟S110開始，其中可以在一基底上形成交替介電堆疊。在交替介電堆疊的邊緣上可以形成一階梯結構。
如圖2A所示，在一些實施例中，基底1可以是具有任何合適結構的任何合適的半導體基底，例如，單晶單層基底、多晶矽（polysilicon）單層基底、多晶矽和金屬多層基底等。
可以在基底1上形成包括多個介電層對的交替介電堆疊2。例如，交替介電堆疊2可以包括交替堆疊的第一介電層202（例如，氧化矽）和不同於第一介電層的第二介電層204（例如，氮化矽）。多個第一介電層202和第二介電層204在與基底1的表面平行的橫向方向上延伸。在一些實施例中，交替介電堆疊2具有比由不同材料製成並且具有不同厚度的介電層對更多的層。交替介電堆疊2可以通過一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在一些實施例中，交替介電堆疊2可包括多個氧化物/氮化物層對。每個介電層對包括氧化矽層202和氮化矽層204。多個氧化物/氮化物層對在本文中也稱為“交替氧化物/氮化物堆疊”。即，在交替介電堆疊2中，多個氧化物層202和多個氮化物層204沿垂直方向上交替。換句話說，除了給定的交替氧化物/氮化物堆疊的頂層和底層之外，每個其他氧化物層202可以被兩個相鄰的氮化物層204夾在中間，並且每個氮化物層204可以被兩個相鄰的氧化物層202夾在中間。
氧化物層可各自具有相同的厚度或具有不同的厚度。例如，每個氧化物層的厚度可以在10nm至100nm的範圍內，優選地在約30nm。類似地，氮化物層可各自具有相同的厚度或具有不同的厚度。例如，每個氮化物層的厚度可以在10nm至100nm的範圍內，優選地在約35nm。在一些實施例中，交替介電堆疊2的頂部氧化物層和底部氧化物層的厚度可以大於交替介電堆疊2中的其他層的厚度。頂部氧化物層可以用作頂部選擇閘極（即，汲極選擇閘極）的隔離層，而底部氧化物層可以用作底部選擇閘極（即，源極選擇閘極）的隔離層。
應注意，在本公開中，氧化物層202和/或氮化物層204可包括任何合適的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括矽化物，並且氮化物材料的元素可以包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，氮化物層可以是氮化矽層。
交替介電堆疊2可包括任何合適數量的氧化物層202和氮化物層204的層。在一些實施例中，交替介電堆疊2中的氧化物層202和氮化物層204的總層數等於或大於64。也就是說，多個氧化物/氮化物層對的數目可以等於或大於32。在一些實施例中，交替氧化物/氮化物堆疊2包括有與氧化物/氮化物層對不同的材料和/或厚度的更多氧化物層或更多的氮化物層。
在一些實施例中，可以去除交替介電堆疊2的一部分以在交替介電堆疊2的邊緣處形成一階梯結構。可以重複進行多個蝕刻-修整製程以形成一組台階。在一些實施例中，每個台階可包括一個或多個介電層對。每個台階可以暴露一個第二介電層204的頂表面的一部分。在一些實施例中，該蝕刻-修整製程可以包括一組重複的蝕刻-修整製程以在交替介電堆疊2的邊緣形成包括一組台階的該階梯結構。
具體地，為了形成每個台階，可以使用光阻層（未示出）作為遮罩來暴露交替介電堆疊200的頂表面的一部分。用於形成第一台階，交替介電堆疊2的暴露的頂表面的寬度可以是一台階尺寸。在一些實施例中，可以進行非等向性蝕刻製程，例如，反應離子蝕刻（RIE）製程，或其他合適的乾/濕蝕刻製程，以去除通過遮罩（即光阻層）暴露出的暴露層（例如，第二介電層204）。蝕刻製程可以停留在下一個較低層（例如，第一介電層202）上。然後將遮罩（即，光阻層）中的圖案轉移到經蝕刻的層（例如，第二介電層204）。然後可以通過停止在下一個較低層（例如，第二介電層204）上的另一蝕刻製程去除暴露出的下一個較低層（例如，第一介電層202）。如此，可以在交替介電堆疊2的前兩個頂層上建立起第一台階。
接下來，可以通過去除交替介電堆疊2上方的遮罩的一部分（也稱為“修整”），例如，通過等向性蝕刻製程，來縮小遮罩（即，光阻層）的尺寸，以暴露交替介電堆疊2的另一台階寬度。該方法可以通過對結構進行兩個非等向性蝕刻製程來進行，包括去除兩個暴露層（例如，兩個第二介電層204）的暴露部分，並且隨後去除兩個暴露出的下一個較低層（例如，第一介電層202）的暴露部分。如此，第一台階可以降到交替介電堆疊2的第三和第四頂層，並且可以在交替介電堆疊2的前兩個頂層上建立起第二台階。
在一些實施例中，遮罩（即，光阻層）的尺寸連續縮減和兩步蝕刻製程（也稱為蝕刻-修整製程）可以重複，使得包括一組台階的階梯結構可以在交替介電堆疊2的邊緣上形成，如圖2A所示。然後可以去除光阻層。在一些實施例中，去除製程可包括任何合適的蝕刻製程和清潔製程。
在交替介電堆疊2上可以形成第一絕緣層3，以覆蓋交替介電堆疊2的頂表面和階梯結構。在一些實施例中，第一絕緣層3可以由任何合適的絕緣材料和/或介電材料製成，例如氧化矽。需要說明的是，第一絕緣層3的材料可以與交替介電堆疊2中的氮化物層的材料不同。第一絕緣層3可以形成在交替介電堆疊2的頂面上。第一絕緣層3可以通過使用任何合適的沉積製程形成，包括但不限於化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程等。
回頭參考圖1，該方法可以進行到步驟S120，其中可以在交替介電堆疊中形成通道孔。通道孔可以穿透交替介電堆疊和第一絕緣層，並且可以包括上部和下部。通道孔的下部的第一直徑可以小於通道孔的上部的第二直徑。形成通道孔的製造工藝可包括以下步驟。
如圖2B所示，可以在第一絕緣層3的頂表面上形成硬遮罩層4。可以使用任何合適的沉積製程來形成硬遮罩層4。在一些實施例中，硬遮罩層4可以是氮化矽層。可以在硬遮罩層4上形成圖案化的光阻層5。使用圖案化的光阻層5作為遮罩，可以進行光學微影製程以蝕刻硬遮罩層4以在硬遮罩層4中形成開口402以暴露第一絕緣層3，如圖2C所示。在此應當注意，可以基於各種參數，例如通道孔設計間距、通道孔佈局、記憶體單元密度，記憶體存儲大小、字元線計數、光阻的正型或負型特性等，來確定開口402的臨界尺寸（CD）。在一個示例中，在不限制本公開的範圍的情況下，若光學微影製程中使用正型光阻層5來蝕刻硬遮罩層4，交替介電堆疊2的層數是64，通道孔6的下部604的第一直徑設計在約50nm至約100nm的範圍內，則開口402的CD可以在約70nm至約120nm的範圍內。
基於硬遮罩層4中的開口402，具有第一直徑的通道孔6可以形成在交替介電堆疊2中，如圖2D所示。在一些實施例中，通道孔6可以穿透第一絕緣層3和交替介電堆疊2中的多層。通道孔6的底部可以是底部第一介電層202或底部第二介電層204。在一些實施例中，通道孔6可以通過選擇性地蝕刻交替介電堆疊2和第一絕緣層3來形成。用於形成通道孔6的蝕刻製程可以是非等向性乾蝕刻，或濕蝕刻和隨後的清潔製程的組合。
如圖2E所示，可調節硬遮罩層4中的開口402的直徑以形成擴大的開口404。例如，可進行額外的光學微影製程以調整硬遮罩層4中的開口402的CD以形成擴大的開口404。在一些實施例中，通道孔6的下部604的第一直徑與通道孔6的上部602的第二直徑之間的差可以大於在後續製程中形成的功能層的厚度。例如，第一直徑和第二直徑之間的差等於或大於30nm。如上所述，還可基於各種參數，至少包括通道孔設計間距、通道孔佈局、記憶體單元密度、記憶體存儲大小、字元線計數、光阻的正型或負型特性等，來確定放大開口404的調整CD。在不限制本公開範圍的一個實例中，若使用正型光阻層5，交替介電堆疊2的層數為64，且通道孔6的上部602的第二直徑設計為在約80nm至約130nm的範圍內，則放大開口404的調整CD可在約100nm至約150nm的範圍內。
基於硬遮罩層4中的擴大開口404，通道孔6的上部602可以擴大為具有第二直徑。在一些實施例中，如圖2E所示，通道孔6的上部602包括至少一個頂部第二介電層204，以及頂部第一介電層的一部分，其為頂部選擇閘極（例如，汲極選擇閘極）的隔離層。通道孔6的上部602可以通過選擇性地蝕刻交替介電堆疊2的頂層來形成。在一些實施例中，在相同的蝕刻製程中，可以穿透位於通道孔6的底部的底部第一介電層202和/或底部第二介電層204。如此，通道孔6的下部604可以暴露基底1的表面或延伸到基底1中。
回頭參考圖1，該方法可以進行到步驟S130，其中可以在通道孔中形成通道結構。在一些實施例中，通道結構可包括在通道孔6的底部上的磊晶層7、在通道孔6的側壁上的功能層8，以及在通道孔6中的填充結構10，以及在功能層8和填充結構10之間的通道層9。功能層8可包括一阻擋層801、一存儲層803和一穿隧層805。
如圖2F所示，可以去除硬遮罩層4。磊晶層7可以形成在通道孔6的下部604的底部和通過通道孔6暴露出的基底1上。在一些實施例中，磊晶層7可以是通過使用選擇性磊晶生長（SEG）製程形成的多晶矽層。在一些實施例中，磊晶層7可以不直接形成在基底1的表面上。可以在磊晶層7和基底1之間形成一個或多個層。即，磊晶層7覆蓋基底1。磊晶層7的頂表面可以高於底部第一介電層202的頂表面，其為底部選擇閘極的隔離層（例如，源極選擇閘極）。
如圖2G所示，包括阻擋層801、存儲層803和穿隧層805的功能層8可以形成在通道孔6的側壁上、通道孔6的底部上、通道孔6的上部602和下部604邊界處的平台上，和第一絕緣層3的頂表面上。在一些實施例中，可以通過使用任何合適的沉積製程，例如原子層沉積（ALD）來形成阻擋層801、存儲層803和穿隧層805。
阻擋層801可用於阻擋電荷的流出。在一些實施例中，阻擋層801可以是氧化矽層或氧化矽/氧氮化矽/氧化矽（SiO2 -SiON-SiO2 ）層的組合。在一些實施例中，阻擋層801包括高介電常數（高k）介電（例如，氧化鋁）。在一個示例中，阻擋層801是在氮化矽沉積製程之後通過原位蒸汽生成（ISSG）氧化形成的氧化物層。在一些實施例中，阻擋層801的厚度可小於20nm。
存儲層803（也稱為電荷捕陷層）可用於存儲電荷。存儲層803中的電荷的存儲和/或移除可以影響半導體通道的開/關狀態和/或電導。存儲層803可包括多晶矽或氮化矽。存儲層803可包括一個或多個材料膜，包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合，或其任何組合。在一些實施例中，存儲層803可包括通過使用一種或多種沉積製程形成的氮化物層。在一些實施例中，存儲層803的厚度可小於20nm。
穿隧層805可用於穿隧電電（電子或空穴）。穿隧層805可包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，穿隧層805可以是通過使用沉積製程形成的氧化物層。在一些實施例中，穿隧層805的厚度可小於20nm。
如圖2G所示，可以形成第一通道層901以覆蓋功能層8。在一些實施例中，第一通道層901可以是通過使用薄膜沉積製程，例如，低壓化學氣相沉積（LPCVD）製程、電漿增強化學氣相沉積（PECVD）製程或任何其他合適的製程所形成的非晶矽層或多晶矽層。在一些實施例中，第一通道層901的厚度可小於約20nm。
如圖2H所示，可以沿垂直方向進行蝕刻製程以蝕刻第一通道層901和功能層8，從而暴露出磊晶層7。此外，在相同的蝕刻製程中去除第一絕緣層3上的第一通道層901和功能層8的一部分。另外，通道孔6的上部602中的第一通道層901和功能層8的部分與通道孔6的下部604中的第一通道層901和功能層8的部分分離。在一些實施例中，蝕刻製程可以是非等向性乾蝕刻。
如圖2I所示，可以形成第二通道層903以覆蓋第一通道層901、第一絕緣層3，以及磊晶層7和功能層8的暴露表面。在一些實施例中，第二通道層903可以是通過使用薄膜沉積製程，例如，低壓化學氣相沉積（LPCVD）製程，電漿增強化學氣相沉積（PECVD）製程或任何其他合適的製程所形成的非晶矽層或多晶矽層。在一些實施例中，第二通道層903的厚度可小於約20nm。第一通道層901和第二通道層903可以構成通道層9。通道層9與磊晶層7電接觸。
如圖2J所示，可以形成填充結構10，以覆蓋通道層9和填充通道孔6。在一些實施例中，填充結構10可以是通過使用沉積製程，例如，原子層沉積（ALD）製程所形成的氧化物層。在一些實施例中，填充結構10可包括一個或多個氣隙（未示出）。可以進行化學機械拋光（CMP）製程以平坦化填充結構10的頂表面。
回頭參照圖1，該方法可以進行到步驟S140，其中可以在通道孔的上部形成電極插塞。在一些實施例中，用於形成電極插塞的製造工藝可包括以下製程。
如圖2K所示，可以去除填充結構10的上部以在通道孔6的上部602中形成凹槽110。在一些實施例中，可以進行凹槽蝕刻（也稱為“回蝕”）製程，去除填充結構10的上部，使得填充結構10的剩餘部分的頂表面低於第一絕緣層3的頂表面但不低於第一絕緣層3的底表面，以改善元件性能。在一些實施例中，凹槽蝕刻製程可包括但不限於化學機械拋光（CMP）、濕蝕刻、乾蝕刻或其組合。例如，可以進行非選擇性乾蝕刻製程以去除填充結構10的上部。如此，凹槽110可以形成在通道孔6的上部602中並且在填充結構10的剩餘部分的上方。隨後可以進行稀釋氫氟酸（HF）清潔製程以清潔凹槽110的側壁和底部。凹槽110的側壁是通道層9，凹槽110的底部是填充結構10。
如圖2L所示，電極插塞11可以形成在凹槽110中。在一些實施例中，可以形成電極層以覆蓋通道層9並填入填充結構10上方的凹槽110。電極層可以是通過使用薄膜沉積製程，例如低壓化學氣相沉積（LPCVD）製程、電漿增強化學氣相沉積（PECVD）製程或任何其他合適的製程所形成的非晶矽層或多晶矽層。在凹槽110的底部，電極層與通道層9接觸。所形成的結構的頂表面可以通過任何合適的技術平坦化，例如背面研磨和/或化學機械拋光（CMP）。如此，可以去除通道孔6外部的上部電極層和通道層9，如圖2L所示。
可以對凹槽110中的電極層的剩餘部分的表面進行離子佈植製程以形成電極插塞11。電極插塞11的頂表面可以與第一絕緣層3的頂表面共平面。在不限制本公開範圍的實施例中，電極插塞11沿垂直方向上的厚度可以在30nm和100nm之間的範圍內，並且電極插塞11在橫向方向上的直徑可以等於通道孔6的下部604的第二直徑，其在30nm和80nm之間的範圍內。在一些實施例中，電極插塞11可以用作在後續製程中形成的金屬-氧化物-半導體場效應電晶體（MOSFET）的汲極電極。
回頭參照圖1，該方法可以進行到步驟S150，其中通道孔的上部中的功能層中的存儲層可以被第二絕緣層取代。在一些實施例中，可以進行選擇性濕蝕刻製程以去除通道孔6的上部602中的功能層8的存儲層803。如圖2M所示，可以在通道孔6的上部602中功能層8的阻擋層801和穿隧層805之間形成中空空間813。如圖2N所示，可以進行沉積製程形成第二絕緣層12以填入中空空間813並覆蓋第一絕緣層3和汲極電極結構11的頂表面。在一些實施例中，第二絕緣層12可包括任何合適的絕緣材料和/或介電材料，例如氧化矽。可以平坦化第二絕緣層12的頂表面。
回頭參照圖1，該方法可以進行到步驟S160，其中交替介電堆疊中的多個第二介電層可以被多個導電層取代。在一些實施例中，可以進行閘極替換製程（也稱為“字元線替換”製程）以用導電層（例如，鎢）替換交替介電堆疊2的第二介電層204（例如，氮化矽）。
如圖2O所示，可以去除交替介電堆疊2中的第二介電層204以形成多個溝槽206。應注意，交替介電堆疊2中的第二介電層204係作為犧牲層，並且通過使用任何合適的蝕刻製程，例如等向性乾蝕刻或濕蝕刻來去除。該蝕刻製程可以是在第二介電層204的材料對第一介電層202的材料上具足夠高的蝕刻選擇比，使得該蝕刻製程對第一介電層202的影響最小。等向性乾蝕刻和/或濕蝕刻可以在各個方向上去除第二介電層204以暴露每個第一介電層202的頂表面和底表面。如此，即可在第一介電層202之間形成多個溝槽206。
在一些實施例中，第二介電層204包括氮化矽，並且等向性乾蝕刻的蝕刻劑包括CF4 、CHF3 、C4 F8 、C4 F6 和CH2 F2 中的一種或多種。等向性乾蝕刻的射頻（RF）功率可低於約100W，偏壓可低於約10V。在一些實施例中，第二介電層204包括氮化矽，並且濕蝕刻的蝕刻劑包括磷酸。
在去除第二介電層204之後，可以通過使用任何合適的清潔製程來清潔多個溝槽206。例如，可以進行磷酸漂洗製程以去除多個溝槽206的內表面上的雜質。在一些實施例中，漂洗溫度可以在約100℃至約200℃的範圍內，並且漂洗時間可以在約10分鐘至約100分鐘的範圍內。在清潔製程之後，第一介電層202的頂表面和底表面以及通道結構的側壁可以通過多個溝槽206暴露。
如圖2P所示，通過用合適的閘極金屬材料填充多個溝槽206，可以在多個溝槽206中的每一個中形成導電層208。導電層208可以為隨後形成的字元線（例如，閘極）提供基底材料。閘極金屬材料可包括任何合適的導電材料，例如鎢、鋁、銅、鈷或其任何組合，用於形成字元線（例如，閘極）。可以使用合適的沉積方法，例如CVD，物理氣相沉積（PVD）、電漿增強CVD（PECVD），濺射、金屬有機化學氣相沉積（MOCVD）和/或ALD，將諸如閘極電極材料沉積到多個溝槽206中。在一些實施例中，導電層208包括通過CVD形成的鎢。結果，在閘極替換製程之後，交替介電堆疊2可以變成交替導電/介電堆疊22。
在一些實施例中，在形成導電層208之前，可以形成第三絕緣層（圖中未示出）以覆蓋通過多個溝槽206暴露出的表面。例如，一個或多個合適的沉積製程，例如CVD、PVD和/或ALD，可用於在多個溝槽206內沉積一種或多種絕緣材料（包括但不限於氧化矽、氮化矽、氮氧化矽、氧化鋁、氮化鈦等，和/或其任何合適的組合）。在一些替代實施例中，在形成導電層208之前，可以進行氧化製程以處理通過多個溝槽206暴露出的表面，使得通道結構的側壁可以被氧化。因此，隨後形成的導電層208可以與通道結構中的磊晶層7和阻擋層801絕緣。
因此，通過上述公開的方法製造的3D記憶體元件在圖2P中示出。該3D記憶體元件包括基底上的交替層堆疊、覆蓋交替層堆疊的第一絕緣層，以及穿透第一絕緣層和交替層堆疊的通道孔。該交替層堆疊包括沿垂直方向上堆疊的至少32個導電/介電層對。每個導電/介電對包括介電層和導電層。
在一些實施例中，通道孔包括下部和上部。通道孔的下部的第一直徑小於通道孔的上部的第二直徑。第一直徑在約30nm至80nm的範圍內，第二直徑在約60nm至150nm的範圍內。
在通道孔的下部，通道結構包括在通道孔的底部上的磊晶層、在通道孔的下部的側壁上的功能層、覆蓋功能層並且與磊晶層接觸的通道層，以及覆蓋通道層側壁並填充通道孔的填充結構。該功能層可包括阻擋層、存儲層和穿隧層。
在通道孔的上部，第二絕緣層位於阻擋層和穿隧層之間。填充結構上方的電極插塞與通道層接觸。應注意，電極插塞和通道層由半導體材料（例如，多晶矽）製成。第二絕緣層、阻擋層和穿隧層由氧化物材料（例如，氧化矽）製成。交替層堆疊的頂部導電層由金屬材料（例如，鎢）製成。因此，所形成的3D記憶體元件的上部是金屬-氧化物-半導體（MOS）電晶體13，其可以用作頂部選擇閘極（例如，汲極選擇電晶體）。
因此，所公開的用於形成3D NAND記憶體元件的方法可以提供MOS電晶體作為記憶體陣列的頂部選擇閘極結構。當形成垂直記憶單元串時，對應於頂部記憶層的存儲層（例如，氮化矽層）可以被氧化矽層取代。氧化矽層可以用作閘極氧化層，並且不影響頂部記憶層下面的記憶體單元層。形成的MOS電晶體可以用作3D NAND記憶體元件的汲極選擇電晶體。
與現有的3D NAND記憶體元件相比，通過所公開的方法形成的3D NAND記憶體元件在汲極選擇閘極中的閘極氧化層中不具有存儲層。 因此，在3D NAND記憶體元件的操作中，汲極選擇閘極不存儲或釋放電荷。因此，可以消除垂直通道漏電的問題，從而降低記憶體讀取失敗的風險並延長記憶體壽命。而且，使用MOS電晶體作為汲極選擇閘極可以具有更好的開關特性。
因此，本公開一方面提供了一種用於形成三維（3D）記憶體元件的方法，包括：在基底上形成交替介電堆疊和第一絕緣層，交替介電堆疊包括多個第一介電層和第二介電層；形成穿透第一絕緣層和交替介電堆疊的通道孔，通道孔下部的第一直徑小於通道孔上部的第二直徑；在通道孔中形成包括功能層的通道結構，功能層包括存儲層；在通道孔的上部形成電極插塞；用第二絕緣層取代通道孔上部的功能層中的存儲層；以及用多個導電層取代交替介電堆疊中的多個第二介電層。
在一些實施例中，形成交替介電堆疊包括：形成沿垂直方向上堆疊的至少32個介電層對，其中每個介電層對包括一個第一介電層和一個不同於第一介電層的第二介電層。在一些實施例中，形成交替介電堆疊包括：形成沿垂直方向上堆疊的至少32個介電層對，其中每個介電層對包括氧化矽層和氮化矽層。
在一些實施例中，形成通道孔包括：形成穿透第一絕緣層和交替介電堆疊的通道孔，通道孔具有第一直徑；以及擴大通道孔的上部，使得通道孔的上部具有第二直徑。第二直徑和第一直徑之間的差大於功能層的厚度。
在一些實施例中，擴大通道孔的上部包括：調整硬遮罩層的開口；以及基於開口蝕刻交替介電堆疊，以擴大通道孔的上部。通道孔的上部至少包括交替介電堆疊的頂部第二介電層和頂部第一介電層的一部分。
在一些實施例中，形成通道結構包括：在通道孔的底部上形成磊晶層；在通道孔的側壁上和在通道孔的上部和下部之間的邊界處的平台上形成功能層；形成覆蓋功能層的通道層，通道層與磊晶層接觸；以及形成覆蓋通道層側壁並填入通道孔的填充結構。
在一些實施例中，形成功能層包括：在通道孔的側壁上形成阻擋層以阻擋電荷的流出；在阻擋層的表面上形成存儲層，以在3D記憶體元件的操作期間存儲電荷；以及在存儲層的表面上形成穿隧層以穿隧電荷。
在一些實施例中，形成通道層包括：形成覆蓋功能層的第一通道層；去除第一通道層和功能層的一部分以暴露磊晶層的表面，並將通道孔下部中的功能層與通道孔上部中的功能層分離；以及形成第二通道層，覆蓋第一通道層和磊晶層暴露出的表面。
在一些實施例中，形成電極插塞包括：去除填充結構的上部以在通道孔的上部中形成凹槽；在凹槽中形成電極插塞；以及對電極插塞進行佈植製程。
在一些實施例中，用第二絕緣層取代通道孔上部的功能層中的存儲層包括：去除通道孔的上部中的功能層的存儲層，以在通道孔的上部的功能層的阻擋層和穿隧層之間形成中空空間；以及沉積絕緣材料以填充中空空間。
在一些實施例中，用多個導電層取代交替介電堆疊中的多個第二介電層包括：去除交替介電堆疊中的多個第二介電層以形成多個溝槽；以及沉積導電材料以填充多個溝槽以形成多個導電層。
在一些實施例中，該方法還包括在交替介電堆疊中形成階梯結構，其中第一絕緣層覆蓋階梯結構。
本公開另一方面提供了一種三維（3D）記憶體元件，包括：在基底上的交替層堆疊；覆蓋交替層堆疊的第一絕緣層；穿過第一絕緣層和交替層堆疊的通道孔，通道孔下部的第一直徑小於通道孔上部的第二直徑；通道結構，包括功能層，位於通道孔下部；以及在通道孔下部上方的頂部選擇閘極結構，包括：通道孔上部的電極插塞，以及在電極插塞和交替層堆疊的頂部導電層之間的第二絕緣層。
在一些實施例中，頂部選擇閘極結構是金屬-氧化物-半導體電晶體，其被配置為用作汲極選擇電晶體。
在一些實施例中，交替層堆疊包括沿垂直方向上堆疊的至少32個導電/介電層對，其中每個導電/介電對包括介電層和導電層。在一些實施例中，交替層堆疊包括沿垂直方向上堆疊的至少32個導電/介電層對，其中每個導電/介電層對包括氧化矽層和鎢層。
在一些實施例中，第二直徑和第一直徑之間的差大於功能層的厚度。
在一些實施例中，通道結構包括：通道孔底部上的磊晶層，磊晶層的頂表面高於交替層疊的底部導電層的頂表面；通道孔下部側壁上的功能層；覆蓋功能層的通道層，通道層與磊晶層接觸；以及填充結構覆蓋通道層的側壁並填入通道孔。
在一些實施例中，功能層包括：在通道孔的下部的側壁上的阻擋層，被配置為阻擋電荷的流出；阻擋層表面上的存儲層，被配置為在3D記憶體元件的操作期間存儲電荷；在存儲層的表面上的穿隧層，被配置為穿隧電荷。
在一些實施例中，該元件還包括交替介電堆疊中的階梯結構。第一絕緣層覆蓋樓梯結構。
對特定實施例的上述說明將完全地展現本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改及/或調整以用於各種應用，而不需要過度實驗，不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。
1‧‧‧基底
2‧‧‧交替介電堆疊
3‧‧‧第一絕緣層
4‧‧‧硬遮罩層
5‧‧‧光阻層
6‧‧‧通道孔
7‧‧‧磊晶層
8‧‧‧功能層
9‧‧‧通道層
10‧‧‧填充結構
11‧‧‧電極插塞（汲極電極結構）
12‧‧‧第二絕緣層
13‧‧‧金屬-氧化物-半導體電晶體
22‧‧‧交替導電/介電堆疊
110‧‧‧凹槽
202‧‧‧第一介電層（氧化矽層）
204‧‧‧第二介電層（氮化矽層）
206‧‧‧溝槽
208‧‧‧導電層
402‧‧‧開口
404‧‧‧開口
602‧‧‧上部
604‧‧‧下部
801‧‧‧阻擋層
802‧‧‧存儲層
805‧‧‧穿隧層
813‧‧‧中空空間
901‧‧‧第一通道層
903‧‧‧第二通道層
S110、S120、S130、S140、S150、S160‧‧‧步驟
所附圖式已併入本文中並構成說明書的一部分，其例示出了本公開所揭露的實施例，並且與詳細說明一起進一步用於解釋本公開所揭露的原理，足以使所屬領域的技術人員能夠製作及使用本公開所揭露的內容。 圖1示出了根據本公開的一些實施例用於形成3D記憶體元件的示例性方法的流程圖；以及 圖2A-2P示出了在圖1所示方法的某些製造階段的示例性3D記憶體元件的截面圖。 以下，將參考附圖描述本公開的實施例。

Claims (20)

  1. 一種用於形成三維（3D）記憶體元件的方法，包含： 在一基底上形成一交替介電堆疊和一第一絕緣層，所述交替介電堆疊包含多個第一介電層和第二介電層； 形成穿透所述第一絕緣層和所述交替介電堆疊的一通道孔，所述通道孔的一下部的一第一直徑小於所述通道孔的一上部的一第二直徑； 在所述通道孔中形成包含一功能層的一通道結構，所述功能層包含一存儲層； 在所述通道孔的所述上部形成一電極插塞； 用一第二絕緣層取代所述通道孔的所述上部的所述功能層中的所述存儲層；以及 用多個導電層取代所述交替介電堆疊中的多個第二介電層。
  2. 如請求項1所述的方法，其中形成所述交替介電堆疊包含： 形成在一垂直方向上堆疊的至少32個介電層對，其中每個所述介電層對包含一個第一介電層和一個不同於所述第一介電層的第二介電層。
  3. 如請求項2所述的方法，其中形成所述交替介電堆疊包含： 形成沿所述垂直方向上堆疊的至少32個介電層對，其中每個所述介電層對包含一氧化矽層和一氮化矽層。
  4. 如請求項2所述的方法，其中形成所述通道孔包含： 形成穿透所述第一絕緣層和所述交替介電堆疊的所述通道孔，所述通道孔具有所述第一直徑；以及 擴大所述通道孔的所述上部，使得所述通道孔的所述上部具有所述第二直徑； 其中所述第二直徑和所述第一直徑之間的差大於所述功能層的一厚度。
  5. 如請求項4所述的方法，其中擴大所述通道孔的所述上部包含： 調整一硬遮罩層的一開口；以及 基於所述開口蝕刻所述交替介電堆疊，以擴大所述通道孔的所述上部； 其中所述通道孔的所述上部至少包含所述交替介電堆疊的一頂部第二介電層和一頂部第一介電層的一部分。
  6. 如請求項5所述的方法，其中形成所述通道結構包含： 在所述通道孔的一底部上形成一磊晶層； 在所述通道孔的一側壁上和在所述通道孔的所述上部和所述下部之間的一邊界處的一平台上形成所述功能層； 形成覆蓋所述功能層的一通道層，所述通道層與所述磊晶層接觸；以及 形成覆蓋所述通道層的一側壁並填入所述通道孔的一填充結構。
  7. 如請求項6所述的方法，其中形成所述功能層包含： 在所述通道孔的所述側壁上形成一阻擋層以阻擋電荷的流出； 在所述阻擋層的一表面上形成所述存儲層，以在所述3D記憶體元件的操作期間存儲電荷；以及 在所述存儲層的表面上形成一穿隧層以穿隧電荷。
  8. 如請求項6所述的方法，其中形成所述通道層包含： 形成覆蓋所述功能層的一第一通道層； 去除所述第一通道層和所述功能層的一部分以暴露所述磊晶層的一表面，並將所述通道孔的所述下部中的所述功能層與所述通道孔的所述上部中的所述功能層分離；以及 形成一第二通道層，覆蓋所述第一通道層和所述磊晶層暴露出的表面。
  9. 如請求項6所述的方法，其中形成所述電極插塞包含： 去除所述填充結構的一上部以在所述通道孔的所述上部中形成一凹槽； 在所述凹槽中形成所述電極插塞；以及 對所述電極插塞進行一佈植製程。
  10. 如請求項7所述的方法，其中用所述第二絕緣層取代所述通道孔的所述上部的所述功能層中的所述存儲層包含： 去除所述通道孔的的所述上部中的所述功能層的所述存儲層，以在所述通道孔的所述上部的所述功能層的所述阻擋層和所述穿隧層之間形成一中空空間；以及 沉積一絕緣材料以填充所述中空空間。
  11. 如請求項10所述的方法，其中用所述多個導電層取代所述交替介電堆疊中的所述多個第二介電層包含： 去除所述交替介電堆疊中的所述多個第二介電層以形成多個溝槽；以及 沉積一導電材料以填充所述多個溝槽以形成所述多個導電層。
  12. 如請求項1所述的方法，其中另包含： 在所述交替介電堆疊中形成一階梯結構，其中所述第一絕緣層覆蓋所述階梯結構。
  13. 一種三維（3D）記憶體元件，包含： 一交替層堆疊，位於一基底上； 一第一絕緣層，覆蓋所述交替層堆疊； 一通道孔，穿過所述第一絕緣層和所述交替層堆疊，所述通道孔的一下部的一第一直徑小於所述通道孔的一上部的一第二直徑； 一通道結構，包含一功能層，位於所述通道孔的所述下部；以及 一頂部選擇閘極結構，位於所述通道孔的所述下部上方，包含： 一電極插塞，位於所述通道孔的所述上部中，以及 一第二絕緣層，位於所述電極插塞和所述交替層堆疊的一頂部導電層之間。
  14. 如請求項13所述的元件，其中： 所述頂部選擇閘極結構是一金屬-氧化物-半導體電晶體，其被配置為用作一汲極選擇電晶體。
  15. 如請求項13所述的元件，其中所述交替層堆疊包含： 沿一垂直方向上堆疊的至少32個導電/介電層對，其中每個所述導電/介電對包括一介電層和一導電層。
  16. 如請求項13所述的元件，其中所述交替層堆疊包含： 沿一垂直方向上堆疊的至少32個導電/介電層對，其中每個所述導電/介電層對包括一氧化矽層和一鎢層。
  17. 如請求項13所述的元件，其中： 所述第二直徑和所述第一直徑之間的差大於所述功能層的一厚度。
  18. 如請求項13所述的元件，其中所述通道結構包含： 一磊晶層，位於所述通道孔的一底部上，所述磊晶層的一頂表面高於所述交替層疊的一底部導電層的一頂表面； 所述功能層，位於所述通道孔的所述下部的一側壁上； 一通道層，覆蓋所述功能層，所述通道層與所述磊晶層接觸；以及 一填充結構，覆蓋所述通道層的一側壁並填入所述通道孔。
  19. 如請求項18所述的元件，其中所述功能層包含： 一阻擋層，位於所述通道孔的所述下部的所述側壁上，被配置為阻擋電荷的流出； 一存儲層，位於所述阻擋層一表面上，被配置為在所述3D記憶體元件的操作期間存儲電荷；以及 一穿隧層，位於所述存儲層的一表面上，被配置為穿隧電荷。
  20. 如請求項13所述的元件，其中另包含： 一階梯結構，位於所述交替介電堆疊中，其中所述第一絕緣層覆蓋所述樓梯結構。
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