TW201944542A - 用於形成三維記憶體設備的通道插塞的方法 - Google Patents

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Abstract

本文公開了3D記憶體設備的通道插塞及其製造方法的實施例。此記憶體設備包括：設置在基底上的交替層堆疊結構，設置在交替電介質堆疊結構上的絕緣層，垂直延伸穿過交替電介質堆疊結構和絕緣層的通道孔，包括通道孔中的通道層的通道結構，以及在絕緣層中且在通道結構上方的通道插塞。通道插塞與通道層電連接。通道插塞在橫向平面中的投影覆蓋通道孔在橫向平面中的投影。

Description

用於形成三維記憶體設備的通道插塞的方法
本文公開內容總體上涉及半導體技術領域，尤其涉及三維（3D）記憶體設備的通道插塞結構和用於形成其的方法。
通過改進製程技術、電路設計、程式設計演算法和製造程序，可以將平面記憶體單元縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高昂。同樣，平面記憶體單元的記憶體密度接近上限。三維（3D）記憶體架構可以解決平面記憶體單元中的密度限制問題。
隨著半導體技術發展，諸如3D NAND記憶體設備這樣的3D記憶體設備不斷縮放更多的氧化物/氮化物（ON）層。結果，通道孔的蝕刻製程變得越來越具有挑戰性。此外，對準金屬通孔以與通道孔電連接也是本領域中具有挑戰性的主題。
本文公開了3D記憶體設備的通道插塞及其製造方法的實施例。
文中所公開的是一種用於在三維（3D）記憶體設備中形成通道插塞結構的方法。該方法可以包括：形成設置在基底上的交替電介質堆疊結構；在交替電介質堆疊結構上形成絕緣層和硬遮罩層；形成穿透絕緣層、硬遮罩層和交替電介質堆疊結構的通道結構；在硬遮罩層上形成光阻圖案；使用光阻圖案作為遮罩來去除通道結構的頂部部分以形成凹槽；並在凹槽中形成通道插塞。通道插塞在橫向平面中的投影覆蓋通道孔在橫向平面中的投影。
在一些實施例中，形成交替電介質堆疊結構包括形成在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括第一電介質層和不同於第一電介質層的第二電介質層。在一些實施例中，形成交替電介質堆疊結構包括形成在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括氧化矽層和氮化矽層。
在一些實施例中，形成絕緣層和硬遮罩層包括：在交替電介質堆疊結構上形成氧化物層作為絕緣層；以及在氧化物層上形成氮化物層作為硬遮罩層。
在一些實施例中，形成通道結構包括：形成垂直延伸穿過交替電介質堆疊結構、絕緣層和硬遮罩層的通道孔；在通道孔的側壁上形成功能層；形成覆蓋功能層的側壁的通道層；以及形成填充結構以覆蓋通道層的側壁和填充通道孔。
在一些實施例中，形成功能層包括：在通道孔的側壁上形成阻擋層，用於阻擋電荷的流出；在阻擋層的表面上形成儲存層，用於在3D記憶體設備的操作期間存儲電荷；以及在儲存層的表面上形成隧穿層，用於隧穿電荷。
在一些實施例中，形成光阻圖案包括：在硬遮罩層和通道結構上形成光阻層；在光阻層中形成開口以暴露通道結構的頂表面，其中，開口的直徑等於或大於通道結構的頂表面的直徑；以及去除光阻層。
在一些實施例中，在凹槽中形成通道插塞包括：在硬遮罩層上和在凹槽中形成半導體通道層，以與通道結構中的通道層電連接；以及去除半導體通道層在凹槽外的部分，並且平面化通道插塞的頂表面。
在一些實施例中，該方法還包括形成金屬通孔以與通道插塞電連接。
在一些實施例中，該方法還包括：在通道插塞上形成第二交替電介質堆疊結構；形成穿透第二交替電介質堆疊結構的第二通道結構。第二通道結構中的第二通道層與通道插塞電連接。
在一些實施例中，該方法還包括用導體層替代第一電介質層。本文公開內容的另一方面提供了一種用於在三維（3D）記憶體設備中形成通道插塞結構的方法。該方法包括：形成設置在基底上的交替電介質堆疊結構；在交替電介質堆疊結構上形成第一絕緣層；形成穿透第一絕緣層和交替電介質堆疊結構的通道結構；在第一絕緣層上形成第二絕緣層、硬遮罩層和光阻圖案；在硬遮罩層和光阻層中形成開口以暴露第二絕緣層，其中，開口在橫向平面中的投影覆蓋通道結構的頂表面；使用硬遮罩層或光阻層作為遮罩，去除第二絕緣層在通道結構上方的部分以形成凹槽；以及在凹槽中形成通道插塞。通道插塞在橫向平面中的投影覆蓋通道孔在橫向平面中的投影。
在一些實施例中，形成第二絕緣層、硬遮罩層和光阻圖案包括：在第一絕緣層和通道結構上形成氧化物層作為第二絕緣層；在氧化物層上形成氮化物層作為硬遮罩層；以及在氮化物層上形成光阻層。
在一些實施例中，在凹槽中形成通道插塞包括：在硬遮罩層上和在凹槽中形成半導體通道層，以與通道結構中的通道層電連接；以及去除半導體通道層在凹槽外的部分，並且平面化通道插塞的頂表面。
本文公開內容的另一方面提供了一種三維（3D）記憶體設備，包括：設置在基底上的交替層堆疊結構；設置在交替電介質堆疊結構上的絕緣層；垂直延伸穿過交替電介質堆疊結構和絕緣層的通道孔；包括通道孔中的通道層的通道結構；以及在絕緣層中且在通道結構上方的通道插塞。通道插塞與通道層電連接。通道插塞在橫向平面中的投影覆蓋通道孔在橫向平面中的投影。
在一些實施例中，交替層堆疊結構包括在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括第一電介質層和不同於第一電介質層的第二電介質層。在一些實施例中，交替層堆疊結構包括在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括氧化矽層和氮化矽層。
在一些實施例中，交替電介質層包括在垂直方向上疊置的至少32個電介質/導體層對，每個電介質層對包括電介質層和金屬層。在一些實施例中，交替電介質層包括在垂直方向上疊置的至少32個電介質/導體層對，每個電介質層對包括氧化矽層和鎢層。
在一些實施例中，絕緣層是氧化物層，以及通道插塞是多晶矽層。
在一些實施例中，通道結構包括將通道層夾在中間的功能層和填充結構。
在一些實施例中，功能層包括：在通道孔的側壁上的阻擋層，其被配置為阻擋電流出隧道電荷；在阻擋層的表面上的儲存層，其被配置為存儲電荷；以及在儲存層和通道層之間的隧穿層，其被配置為隧穿電荷。
在一些實施例中，通道插塞的厚度在100nm至1000nm的範圍內，並且通道插塞的最小直徑為100nm。
在一些實施例中，該設備還包括：在通道插塞上的第二交替層堆疊結構；以及穿透第二交替層堆疊結構的第二通道結構。第二通道結構中的第二通道層與通道插塞電連接。在一些實施例中，該設備還包括與通道插塞電連接的金屬通孔。
本領域技術人員根據本公開內容的說明書、申請專利範圍和附圖可以理解本公開內容的其他方面。
儘管討論了具體的配置和佈置，但應該理解，這樣做僅僅是為了例示的目的。相關領域的技術人員將認識到，在不脫離本公開內容的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本公開內容還可以用於各種其他應用中。
應注意，雖然在說明書中對「一個實施例」、「實施例」、「示例實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可以不必包括該特定的特徵、結構或特性。而且，這樣的用語不必指代相同的實施例。此外，當結合實施例來描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法來理解術語。例如，如本文所使用的術語「一個或多個」，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或可以用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如「一」、「一個」或「該」的術語同樣可以被理解為表達單數用法或表達複數用法。
應當容易理解的是，本公開內容中的「在...上」、「在...之上」和「在...上方」的含義應以最寬泛的方式來解釋，使得「在......上」不僅意味著「直接在某物上」，而且還包括其間具有中間特徵或中間層的「在某物上」的含義，並且「在......之上」或「在......上方」不僅意味著「在某物之上」或「在某物上方」的含義，而且還可以包括其間沒有中間特徵或中間層的「在某物之上」或「在某物上方」的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文使用諸如「在...之下」、「在...下方」、「下」、「在...之上」、「上」等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同取向。裝置可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以相應地解釋本文使用的空間相對描述符。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽，鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上延伸，或者可以具有比下層或上層結構範圍小的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對水準平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是一層，可以在其中包括一層或多層，和/或可以在其上、在其上方和/或其下方具有一層或多層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成有接觸點、互連線和/或通孔）以及一個或多個電介質層。
如本文所使用的，術語「字面上」是指在產品或製程的設計階段期間設定的部件或製程操作的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造流程或公差的輕微變化而引起的。如本文所使用的，術語「約」表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於該特定技術節點，術語「約」可以表示給定量的值，該給定量例如在該值的10-30％內（例如，值的±10％、±20％或±30％）變化。
如本文所使用的，術語「3D記憶體設備」是指在橫向取向的基底上具有垂直取向的記憶體單元電晶體串（即，在本文中作為「記憶體串」的區域，比如NAND串）的半導體設備，使得記憶體串相對於基底在垂直方向上延伸。如本文所用的，術語「垂直的/垂直地」表示字面上垂直於基底的橫向表面。
根據本公開內容的各種實施例提供了具有用於記憶體陣列（在本文中也被稱為「陣列設備」）的通道插塞結構的3D記憶體設備以及用於形成通道插塞結構的製造方法。在一些實施例中，可以將通道孔形成為穿透包括多個導電/電介質對或多個氧化物/氮化物對的交替堆疊結構。導電/電介質對或氧化物/氮化物對的數量可以大於或等於32。可以在通道孔上方形成多晶矽（多晶矽）插塞，以與通道孔中的通道結構電連接並覆蓋通道孔。即，多晶矽插塞在橫向平面中的投影可以完全覆蓋通道孔在橫向平面中的投影。因而，多晶矽插塞可以提供到通道孔中的通道結構的可靠電連接以及在後續製程中用於接觸點對準的增大的面積。
參考第1圖，根據本公開內容的一些實施例示出了用於形成3D記憶體設備的通道插塞的示例性方法的流程圖。第2A-2H圖示出了在第1圖中所示的方法的某些製造階段處的示例性3D記憶體設備的區域的橫截面圖。
如第1圖中所示的，該方法在操作S2開始，在其中在基底上形成交替電介質堆疊結構。在一些實施例中，基底可以是具有任何合適結構的任何合適的半導體基底，諸如單晶單層基底、多晶矽單層基底、多晶矽和金屬多層基底等
如第2A圖中所示的，可以在基底（第2A圖中未示出）上形成包括多個電介質層對的交替電介質堆疊結構100。交替電介質堆疊結構100可以包括第一電介質層102和不同於第一電介質層的第二電介質層104的交替堆疊結構。多個第一電介質層102和第二電介質層104在與基底的表面平行的橫向方向上延伸。在一些實施例中，在交替電介質堆疊結構100中存在比由不同材料製成且具有不同厚度的電介質層對更多的層。交替電介質堆疊結構100可以通過一種或多種薄膜沉積製程形成，包括但不限於，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在一些實施例中，交替電介質堆疊結構100可以包括多個氧化物/氮化物層對。每個電介質層對包括氧化矽層102和氮化矽層104。多個氧化物/氮化物層對在本文中也被稱為「交替氧化物/氮化物堆疊結構」。即，在交替電介質堆疊結構100中，多個氧化物層102（顯示在具有點的區域中）和多個氮化物層104（顯示在具有網格的區域中）在垂直方向上交替。換言之，除了給定的交替氧化物/氮化物堆疊結構的頂層和底層之外，其它氧化物層102中的每一層可以被兩個相鄰的氮化物層104夾在中間，並且氮化物層104中的每一層可以被兩個相鄰的氧化物層102夾在中間。
氧化物層102各自可以具有相同的厚度或具有不同的厚度。例如，每個氧化物層的厚度可以在90nm至160nm的範圍內，較佳約150nm。類似地，氮化物層104各自可以具有相同的厚度或具有不同的厚度。例如，每個氮化物層的厚度可以在80nm至110nm的範圍內，較佳約100nm。
要注意的是，在本公開內容中，氧化物層102和/或氮化物層104可以包括任何合適的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可以包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，以及，氮化物層可以是氮化矽層。
交替電介質堆疊結構100可以包括氧化物層102和氮化物層104的任何合適數量的層。在一些實施例中，交替電介質堆疊結構100中的氧化物層102和氮化物層104的總層數等於或大於64。即，氧化物/氮化物層對的數量可以等於或大於32。在一些實施例中，交替氧化物/氮化物堆疊結構包括與氧化物/氮化物層對相比具有不同的材料和/或厚度的更多氧化物層或更多氮化物層。
如第1圖和第2A圖中所示，該方法進行到操作S4，在其中，可以在交替電介質堆疊結構100上形成絕緣層110和硬遮罩層120。在一些實施例中，絕緣層110可以通過任何合適的絕緣材料和/或電介質材料製成，例如氧化矽。要注意的是，絕緣層110的材料不同於交替電介質堆疊結構100中的氮化物層104的材料。絕緣層110可以形成在交替電介質堆疊結構100的頂表面上。硬遮罩層120可以形成在絕緣層110的頂表面上。在一些實施例中，硬遮罩層120可以包括氮化物層，例如氮化矽層。絕緣層110和硬遮罩層120可以通過使用任何合適的沉積製程來形成，包括但不限於CVD、PVD、ALD和/或其任何合適的組合。
參考第1圖和第2A-2B圖，該方法進行到操作S6，在其中，可以形成通道結構。通道結構可以包括垂直延伸穿過交替電介質堆疊結構100、絕緣層110和硬遮罩層120的通道孔190，位於通道孔190的側壁上的功能層和在功能層和填充結構之間的通道層160。
在一些實施例中，用於形成通道結構的製程包括形成垂直延伸穿過交替電介質堆疊結構100、絕緣層110和硬遮罩層120的通道孔。通道孔190可以通過蝕刻交替電介質堆疊結構100、絕緣層110和硬遮罩層120以及隨後的清洗製程來形成。形成通道孔190的蝕刻製程可以是濕蝕刻、乾蝕刻或其組合。
在一些實施例中，包括用於在通道孔190的側壁上形成功能層的製程。功能層可以是複合電介質層，諸如隧穿層130、儲存層140和阻擋層150的組合。包括隧穿層130、儲存層140和阻擋層150的功能層可以通過一種或多種薄膜沉積製程形成，例如ALD、CVD、PVD、任何其他合適的製程或其任何組合。
如第2A圖中所示，阻擋層150可以形成在儲存層140與通道孔190的側壁之間。阻擋層150可用於阻擋電荷的流出。在一些實施例中，阻擋層150可以是氧化矽層或氧化矽/氮化矽/氧化矽（ONO）層的組合。在一些實施例中，阻擋層150包括高介電常數（高k）電介質（例如，氧化鋁）。在一些實施例中，阻擋層150的厚度可以在約3nm到20nm的範圍內。
儲存層140可以形成在隧穿層130和阻擋層150之間。來自通道層的電子或電洞可以通過隧穿層130隧穿到儲存層140。儲存層140可以用來存儲用於存儲操作的電荷（電子或電洞）。儲存層140中的電荷的儲存或去除可以影響半導體通道的導通/截止狀態和/或電導。儲存層140可以包括一個或多個材料膜，包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合或其任何組合。在一些實施例中，儲存層140可以包括通過使用一種或多種沉積製程形成的氮化物層。在一些實施例中，儲存層140的厚度可以在約3nm到20nm的範圍內。
隧穿層130可以形成在儲存層140的側壁上。隧穿層130可以用於隧穿電荷（電子或電洞）。隧穿層130可以包括電介質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，隧穿層130可以是通過使用沉積製程形成的氧化物層。在一些實施例中，隧穿層130的厚度可以在約3nm到20nm的範圍內。
在一些實施例中，形成通道結構的製程還包括形成覆蓋功能層的側壁和硬遮罩層120的頂表面的通道層160。在一些實施例中，通道層160可以是通過使用諸如ALD、CVD、PVD的薄膜沉積製程或任何其他合適製程形成的非晶矽層或多晶矽層。在一些實施例中，通道層160的厚度可以在約5nm到20nm的範圍內。
在一些實施例中，形成通道結構的製程還包括形成填充結構170以覆蓋通道層160並填充通道孔190。在一些實施例中，填充結構170可以是通過使用諸如ALD、CVD、PVD等的任何合適的沉積製程形成的氧化物層。在一些實施例中，填充結構170可以包括一個或多個氣隙。
參考第2B圖，可以移除通道層160和填充結構170位於硬遮罩層120的頂表面上的部分。在一些實施例中，移除製程可以包括但不限於晶圓研磨、乾蝕刻、濕蝕刻、化學機械平坦化（CMP）、任何其他合適的製程或其任何組合。在一些實施例中，在相同的移除製程中，也可以去除位於硬遮罩層120的頂表面上的包括阻擋層150、儲存層140和隧穿層130的功能層。
第5圖示出了根據本公開內容的一些其他實施例的示例性3D記憶體設備的通道結構的俯視圖。在移除製程之後，通道結構的頂表面具有由硬遮罩層120圍繞的近似圓形。通道結構的頂表面具有在通道孔190的中心的填充結構170，以及包括從內側到外側圍繞填充結構170的通道層160、隧穿層130、儲存層140和阻擋層150的多個環。
填充結構170的頂表面可以具有近似圓形。填充結構170的頂表面在橫向方向上的直徑D1可以在約40nm到100nm的範圍內。通道孔190的頂部開口在橫向方向上的直徑D2（其與通道結構的頂表面的直徑相同）可以在約100nm至140nm的範圍內。要注意的是，圖中所示的各種層和/或結構的尺寸和/或比例僅用於說明性目的，不反映出層和/或結構的實際尺寸和/或比例，因此不會限制了本公開內容的範圍。
參考第1圖和第2C圖，該方法進行到操作S8，在其中，可以在硬遮罩層120上形成光阻圖案180。光阻圖案180可以包括用於暴露通道結構的頂表面的開口185。
在一些實施例中，用於形成光阻圖案180的製程可以包括通過使用旋塗製程在硬遮罩層120和通道結構的頂表面上形成光阻層，以及，用於形成與通道結構對應的開口185的後續圖案化製程。在一些實施例中，開口185的直徑可以稍微大於通道結構的頂表面的直徑D2。
參考第1圖和第2D圖，該方法進行到操作S10，在其中，可以移除通道結構的頂部以形成凹槽。在一些實施例中，移除通道結構的頂部的製程可以包括蝕刻製程和清洗製程。通過使用光阻圖案180作為遮罩，可以執行一個或多個蝕刻製程，包括但不限於濕蝕刻、乾蝕刻或其組合，以去除通道結構的頂部。因而，可以形成穿透硬遮罩層120、延伸到絕緣層110的至少一部分中並且在剩餘的通道結構上方的凹槽200。
在一些實施例中，如第2D圖中所示，凹槽200可以不具有完美的圓柱形狀，但可以具有接近截頭圓錐的形狀。即，凹槽200的頂部開口的直徑可以稍微大於凹槽200的底部開口的直徑。要注意的是，凹槽200的底部開口的直徑等於或大於通道結構的頂表面的直徑D2。在形成凹槽200之後，可以執行清洗製程以去除光阻圖案180。
參考第1圖和第2D-2E圖，該方法進行到操作S12，在其中，可以在凹槽中形成通道插塞。在一些實施例中，用於形成通道插塞的製程可以包括形成半導體通道層210以填充凹槽200並覆蓋硬遮罩層120的頂表面，如第2E圖中所示。在一些實施例中，半導體通道層210可以是通過使用選擇性磊晶製程或通過使用諸如ALD、CVD、PVD的薄膜沉積製程或任何其他合適的製程形成的非晶矽層或多晶矽層。半導體通道層210可以與通道結構中的通道層160電接觸。
在一些實施例中，用於形成通道插塞的製程可以包括執行移除動作以移除硬遮罩層120和半導體通道層210的頂部以形成通道插塞215，如第2F圖中所示。在一些實施例中，移除製程可以包括但不限於晶圓研磨、乾蝕刻、濕蝕刻、化學機械平坦化（CMP）、任何其他合適的製程或其任何組合。
半導體通道層210的剩餘部分可以形成與通道結構中的通道層160電接觸的通道插塞215。在一些實施例中，通道插塞215在垂直方向上的深度可以在約100nm到約1000nm的範圍內。通道插塞215在橫向平面中的投影可以覆蓋整個通道孔190或整個通道結構在橫向平面中的投影。
在傳統的製造方法中，僅通過使填充結構170凹陷來在通道層160的側壁上形成通道插塞。由於通道層160和通道孔190的側壁上的功能層的厚度限制，通道插塞的直徑是相當受限的（例如，達到填充結構170的頂表面在橫向方向上的直徑D1，如第5圖中所示）。這種小尺寸的通道插塞會導致更高的電阻和更高的接觸電阻。
通過文中所公開的方法來形成的通道插塞215可以通過橫向擴展而具有更大的面積。例如，如第2G圖中所示，通道插塞215在橫向方向上的最小直徑D3可以等於或大於通道孔190的頂部開口在橫向方向上的直徑D2。因而，與由傳統的製造方法形成的通道插塞的面積相比，通道插塞215的面積可以至少增加30％。因此，所公開的通道插塞215可以具有增大的通道孔接觸點，由此導致改善的電氣特性。
此外，要注意的是，可以執行後續處理以進一步製造3D記憶體設備。在一些實施例中，如第2G圖中所示，可以在通道插塞215上方形成金屬通孔220，用於將通道插塞215電連接至後段製程（BEOL）金屬線，例如雙重圖案化結構的位元線。由於所公開的通道插塞215的面積大於通過傳統方法製造的通道插塞的面積，所以可以實現金屬通孔落在通道插塞215上的更大對準餘量，以提高產品產量。
在一些其他實施例中，如第2H圖中所示，可以在絕緣層110和通道插塞215上形成第二交替電介質堆疊結構300。可以形成穿透第二交替電介質堆疊結構300的第二通道結構。第二通道結構中的第二通道層360與通道插塞215電接觸。第二交替電介質堆疊結構300和第二通道結構的製程及物理和化學性質可以參考上面描述的交替電介質堆疊結構100和通道結構。由於所公開的通道插塞215的面積大於通過傳統方法製成的通道插塞的面積，因此可以實現第二通道層360落在通道插塞215上的較大的對準餘量，以提高產品產量。
在一些實施例中，可以執行閘極替代製程（也稱為「字元線替代」製程），以用導體層（例如，W）替代交替電介質堆疊結構100的第二電介質層104（例如，氮化矽）。結果，在閘極替代製程之後，交替電介質堆疊結構100變成交替導體/電介質堆疊結構。用導體層替代第一電介質層可以通過對第一電介質層（例如，氮化矽）進行對第二電介質層（例如氧化矽）有選擇性濕蝕刻並用導體層（例如W）填充該結構來執行。可以通過PVD、CVD、ALD、任何其他合適的製程或其任何組合來填充導體層。導體層可以包括導電材料，其包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。所形成的交替導體/電介質堆疊結構和剩餘的交替電介質堆疊結構可以構成交替堆疊結構。
參考第3圖，根據本公開內容的一些其他實施例的用於形成3D記憶體設備的通道插塞的另一示例性方法的流程圖。第4A-4E圖示出了在第3圖中所示的方法的某些製造階段處的示例性3D記憶體設備的區域的橫截面圖。應注意，以下方法的描述可以僅包括與以上結合第1圖和第2A-2H圖描述的方法相比的區別。該方法的各種操作和/或3D記憶體設備的各種部件的製程及物理和化學特性的一些詳細資訊可以參考上面的對應描述。
如第3圖和第4A圖中所示，該方法在操作S52開始，在其中，在基底（未示出）上形成交替電介質堆疊結構100。交替電介質堆疊結構100可以包括第一電介質層102（例如，氧化矽層）和不同於第一電介質層的第二電介質層104（例如，氮化矽層）的交替堆疊結構。在操作S54，該方法繼續以在交替電介質堆疊結構100上形成第一絕緣層110。
參考第3圖和第4A-4B圖，方法進行到操作S56，在其中，可以形成通道結構。通道結構可以包括垂直延伸穿過交替電介質堆疊結構100和第一絕緣層110的通道孔190、通道孔190的側壁上的功能層以及在功能層和填充結構之間的通道層160。功能層可以是複合電介質層，諸如隧穿層130、儲存層140和阻擋層150的組合。如第4B圖中所示，可以執行移除製程以移除功能層、通道層160及填充結構在通道孔190外部及在第一絕緣層110上方的部分，並平面化第一絕緣層110和通道結構的頂表面。通道結構的俯視圖可以參考第5圖和上面的相應描述。
參考第3圖和第4C圖，該方法進行到操作S58，在其中，可以在第一絕緣層110上順序地形成第二絕緣層112、硬遮罩層120和光阻層180。在一些實施例中，第二絕緣層112的材料可以是第一絕緣層110的相同材料，例如氧化矽。第二絕緣層112和第一絕緣層110可以形成插塞絕緣層115。
參考第3圖和第4D圖，該方法進行到操作S60，在其中，可以在硬遮罩層120和光阻層180中形成開口188。開口188的位置可以對準以匹配通道結構的頂表面。在一些實施例中，開口188的直徑可以稍微大於通道結構的頂表面的直徑D2。在一些實施例中，開口188可以通過使用任何合適的圖案化製程來形成。
參考第3圖和第4E圖，該方法進行到操作S62，在其中，可以移除插塞絕緣層115在通道結構上方的部分以形成凹槽。在一些實施例中，移除插塞絕緣層115在通道結構上方的部分的製程可以包括蝕刻製程和清洗製程。通過使用硬遮罩層120和光阻圖案180作為遮罩，可以執行濕/乾蝕刻製程以移除插塞絕緣層115在通道結構上方的部分。因而，可以形成穿透硬遮罩層120、延伸到插塞絕緣層115中並且暴露出通道結構的頂表面的凹槽200。
如第3圖所示，該方法進行到操作S64，在其中，可以在凹槽中形成通道插塞（參考回到上面結合第2E-2F圖描述的操作S12）。此外，該方法可以包括任何合適的後續製程，例如金屬通孔形成製程、附加交替電介質堆疊結構形成製程、閘極替代製程（參考回到上面結合第2G-2H圖的描述）等。由於所公開的通道插塞的面積大於由傳統方法製造的通道插塞的面積，因此可以實現互連結構（例如，金屬通孔、附加通道層等）落在通道插塞上的更大的對準餘量，以提高產品產量。
根據本公開內容的各種實施例提供了3D記憶體設備的通道插塞結構及其製造方法。在本文公開的方法的一些實施例中，通道孔結構可以通過一堆交替電介質層形成，其與一堆交替導體和電介質層相比，可以更容易地被蝕刻以在其中形成通道孔，從而降低製程複雜度和製造成本。可以在通道孔上方形成通道插塞，以與通道孔中的通道結構電連接。多晶矽塞在橫向平面中的投影可以覆蓋通道孔在橫向平面中的投影。因而，多晶矽塞可以提供到通道孔中的通道結構的可靠電連接以及在後續製程中增大的接觸點對準。
在一些實施例中，本公開內容提供了一種用於在三維（3D）記憶體設備中形成通道插塞結構的方法。該方法可以包括：形成設置在基底上的交替電介質堆疊結構；在交替電介質堆疊結構上形成絕緣層和硬遮罩層；形成穿透絕緣層、硬遮罩層和交替電介質堆疊結構的通道結構；在硬遮罩層上形成光阻圖案；使用光阻圖案作為遮罩以去除通道結構的頂部部分以形成凹槽；以及在凹槽中形成通道插塞。通道插塞在橫向平面中的投影覆蓋通道孔在橫向平面中的投影。
在一些實施例中，形成交替電介質堆疊結構包括形成在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括第一電介質層和不同於第一電介質層的第二電介質層。在一些實施例中，形成交替電介質堆疊結構包括形成在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括氧化矽層和氮化矽層。
在一些實施例中，形成絕緣層和硬遮罩層包括：在交替電介質堆疊結構上形成氧化物層作為絕緣層；以及在氧化物層上形成氮化物層作為硬遮罩層。
在一些實施例中，形成通道結構包括：形成垂直延伸穿過交替電介質堆疊結構、絕緣層和硬遮罩層的通道孔；在通道孔的側壁上形成功能層；形成覆蓋功能層的側壁的通道層；以及形成填充結構以覆蓋通道層的側壁和填充通道孔。
在一些實施例中，形成功能層包括：在通道孔的側壁上形成阻擋層，用於阻擋電荷的流出；在阻擋層的表面上形成儲存層，用於在3D記憶體設備的操作期間存儲電荷；以及在儲存層的表面上形成隧穿層，用於隧穿電荷。
在一些實施例中，形成光阻圖案包括：在硬遮罩層和通道結構上形成光阻層；在光阻層中形成開口以暴露通道結構的頂表面，其中，開口的直徑等於或大於通道結構的頂表面的直徑；以及去除光阻層。
在一些實施例中，在凹槽中形成通道插塞包括：在硬遮罩層上和在凹槽中形成半導體通道層，以與通道結構中的通道層電連接；以及移除半導體通道層在凹槽外的部分，並且平面化通道插塞的頂表面。
在一些實施例中，該方法還包括形成金屬通孔以與通道插塞電連接。
在一些實施例中，該方法進一步包括：在通道插塞上形成第二交替電介質堆疊結構；形成穿透第二交替電介質堆疊結構的第二通道結構。第二通道結構中的第二通道層與通道插塞電連接。
在一些實施例中，該方法還包括用導體層替代第一電介質層。本公開內容的另一方面提供了一種用於在三維（3D）記憶體設備中形成通道插塞結構的方法。該方法包括：形成設置在基底上的交替電介質堆疊結構；在交替電介質堆疊結構上形成第一絕緣層；形成穿透第一絕緣層和交替電介質堆疊結構的通道結構；在第一絕緣層上形成第二絕緣層、硬遮罩層和光阻圖案；在硬遮罩層和光阻層中形成開口以暴露第二絕緣層，其中，開口在橫向平面中的投影覆蓋通道結構的頂表面；使用硬遮罩層或光阻層作為遮罩，移除第二絕緣層在通道結構上方的部分以形成凹槽；以及在凹槽中形成通道插塞。通道插塞在橫向平面中的投影覆蓋通道孔在橫向平面中的投影。
在一些實施例中，形成第二絕緣層、硬遮罩層和光阻圖案包括：在第一絕緣層和通道結構上形成氧化物層作為第二絕緣層；在氧化物層上形成氮化物層作為硬遮罩層；以及在氮化物層上形成光阻層。
在一些實施例中，在凹槽中形成通道插塞包括：在硬遮罩層上和在凹槽中形成半導體通道層，以與通道結構中的通道層電連接；以及移除半導體通道層在凹槽外的部分，並且平面化通道插塞的頂表面。
本公開內容的另一方面提供了一種三維（3D）記憶體設備，包括：設置在基底上的交替層堆疊結構；設置在交替電介質堆疊結構上的絕緣層；垂直延伸穿過交替電介質堆疊結構和絕緣層的通道孔；包括通道孔中的通道層的通道結構；以及在絕緣層中並且在通道結構上方的通道插塞。通道插塞與通道層電連接。通道插塞在橫向平面中的投影覆蓋通道孔在橫向平面中的投影。
在一些實施例中，交替層堆疊結構包括在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括第一電介質層和不同於第一電介質層的第二電介質層。在一些實施例中，交替層堆疊結構包括在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括氧化矽層和氮化矽層。
在一些實施例中，交替電介質層包括在垂直方向上疊置的至少32個電介質/導體層對，每個電介質層對包括電介質層和金屬層。在一些實施例中，交替電介質層包括在垂直方向上疊置的至少32個電介質/導體層對，每個電介質層對包括氧化矽層和鎢層。
在一些實施例中，絕緣層是氧化物層，並且通道插塞是多晶矽層。
在一些實施例中，通道結構包括將通道層夾在中間的功能層和填充結構。
在一些實施例中，功能層包括：在通道孔的側壁上的阻擋層，其被配置為阻擋電流出隧道電荷；在阻擋層的表面上的儲存層，其被配置為存儲電荷；以及儲存層和通道層之間的隧穿層，其被配置為隧穿電荷。
在一些實施例中，通道插塞的厚度在100nm至1000nm的範圍內，並且通道插塞的最小直徑為100nm。
在一些實施例中，該設備還包括：在通道插塞上的第二交替層堆疊結構；以及穿透第二交替層堆疊結構的第二通道結構。第二通道結構中的第二通道層與通道插塞電連接。在一些實施例中，該設備還包括與通道插塞電連接的金屬通孔。
以上對具體實施例的描述將充分地揭示本公開內容的一般性質，以使得其他人可以通過應用本領域技術內的知識容易地修改和/或適應這些具體實施例的各種應用，無需過度實驗，且不脫離本公開內容的一般概念。因此，基於本文給出的教導和指導，這樣的適應和修改旨在處於所公開的實施例的等同變換的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上面已經借助於功能構建塊描述了本公開內容的實施例，該功能構建塊示出了特定功能及其關係的實施方式。為了描述的方便，本文任意定義了這些功能構建塊的邊界。只要適當地執行了特定功能及其關係，就可以定義可替換的邊界。
發明內容和摘要部分可以闡述由發明人設想的本公開內容的一個或多個但不是全部的示例性實施例，並且因此不旨在以任何方式限制本公開內容和所附申請專利範圍。
本公開內容的廣度和範圍不應被任何上述示例性實施例限制，而應僅根據以下申請專利範圍及其等同變換來限定。
100‧‧‧交替電介質堆疊結構
102‧‧‧第一電介質層（氧化物層）
104‧‧‧第二電介質層（氮化物層）
110‧‧‧絕緣層
115‧‧‧插塞絕緣層
120‧‧‧硬遮罩層
130‧‧‧隧穿層
140‧‧‧儲存層
150‧‧‧阻擋層
160‧‧‧通道層
170‧‧‧填充結構
180‧‧‧光阻圖案
185‧‧‧開口
188‧‧‧開口
190‧‧‧通道孔
200‧‧‧凹槽
210‧‧‧半導體通道層
215‧‧‧通道插塞
220‧‧‧金屬通孔
300‧‧‧第二交替電介質堆疊結構
360‧‧‧第二通道層
D1, D2, D3‧‧‧直徑
S2, S4, S6, S8, S10, S12‧‧‧操作
S52, S54, S56, S58, S60, S62, S64‧‧‧操作
併入本文並構成說明書的一部分的附圖示出了本公開內容的實施例，並且與說明書一起進一步用於解釋本公開內容的原理並且使得相關領域技術人員能夠製作和使用本公開內容。 第1圖示出了根據本公開內容的一些實施例的用於形成3D記憶體設備的通道插塞的示例性方法的流程圖； 第2A-2H圖示出了在第1圖中所示的方法的某些製造階段處示例性3D記憶體設備的區域的橫截面圖； 第3圖示出了根據本公開內容的一些其他實施例的用於形成3D記憶體設備的通道插塞的另一示例性方法的流程圖； 第4A-4E圖示出了在第3圖中所示的方法的某些製造階段處示例性3D記憶體設備的區域的橫截面圖；以及 第5圖示出了根據本公開內容的一些其他實施例的示例性3D記憶體設備的通道孔的俯視圖；以及 將參考附圖描述本公開內容的實施例。

Claims (20)

  1. 一種用於在三維（3D）記憶體設備中形成通道插塞結構的方法，包括： 形成設置在基底上的交替電介質堆疊結構； 在該交替電介質堆疊結構上形成絕緣層和硬遮罩層； 形成穿透該絕緣層、該硬遮罩層和該交替電介質堆疊結構的通道結構； 在該硬遮罩層上形成光阻圖案； 使用該光阻圖案作為遮罩來移除該通道結構的頂部部分以形成凹槽；以及 在該凹槽中形成通道插塞，其中，該通道插塞在橫向平面中的投影覆蓋該通道孔在該橫向平面中的投影。
  2. 如申請專利範圍第1項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中形成該交替電介質堆疊結構的方法包括： 形成在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括第一電介質層和不同於該第一電介質層的第二電介質層。
  3. 如申請專利範圍第1項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中形成該通道結構包括： 形成垂直延伸穿過該交替電介質堆疊結構、該絕緣層和該硬遮罩層的通道孔； 在該通道孔的側壁上形成功能層； 形成覆蓋該功能層的側壁的通道層；以及 形成填充結構以覆蓋該通道層的側壁和填充該通道孔。
  4. 如申請專利範圍第3項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中形成該功能層的方法包括： 在該通道孔的該側壁上形成阻擋層，用於阻擋電荷的流出； 在該阻擋層的表面上形成儲存層，用於在該3D記憶體設備的操作期間存儲電荷；以及 在該儲存層的表面上形成隧穿層，用於隧穿電荷。
  5. 如申請專利範圍第3項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中形成該光阻圖案包括： 在該硬遮罩層和該通道結構上形成光阻層； 在該光阻層中形成開口以暴露該通道結構的頂表面，其中該開口的直徑等於或大於該通道結構的頂表面的直徑；以及 移除該光阻層。
  6. 如申請專利範圍第3項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中在該凹槽中形成該通道插塞包括： 在該硬遮罩層上和在該凹槽中形成半導體通道層，以與該通道結構中的該通道層電連接；以及 移除該半導體通道層在該凹槽外的部分，並且平面化該通道插塞的頂表面。
  7. 如申請專利範圍第2項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，還包括： 用導體層替代該第一電介質層。
  8. 一種用於在三維（3D）記憶體設備中形成通道插塞結構的方法，包括： 形成設置在基底上的交替電介質堆疊結構； 在該交替電介質堆疊結構上形成第一絕緣層； 形成穿透該第一絕緣層和該交替電介質堆疊結構的通道結構； 在該第一絕緣層上形成第二絕緣層、硬遮罩層和光阻圖案； 在該硬遮罩層和該光阻圖案中形成開口以暴露該第二絕緣層，其中該開口在橫向平面中的投影覆蓋該通道結構的頂表面； 使用該硬遮罩層或該光阻圖案作為遮罩來移除該第二絕緣層在該通道結構上方的部分以形成凹槽；以及 在該凹槽中形成通道插塞，其中該通道插塞在橫向平面中的投影覆蓋該通道孔在該橫向平面中的投影。
  9. 如申請專利範圍第8項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中形成該交替電介質堆疊結構包括： 形成在垂直方向上疊置的至少32個電介質層對，每個電介質層對包括第一電介質層和不同於該第一電介質層的第二電介質層。
  10. 如申請專利範圍第8項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中形成該通道結構包括： 形成垂直延伸穿過該交替電介質堆疊結構和該第一絕緣層的通道孔； 在該通道孔的側壁上形成功能層； 形成覆蓋該功能層的側壁的通道層；以及 形成填充結構以覆蓋該通道層的側壁和填充該通道孔。
  11. 如申請專利範圍第10項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中形成該功能層包括： 在該通道孔的該側壁上形成阻擋層，用於阻擋電荷的流出； 在該阻擋層的表面上形成儲存層，用於在該3D記憶體設備的操作期間存儲電荷；以及 在該儲存層的表面上形成隧穿層，用於隧穿電荷。
  12. 如申請專利範圍第8項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中形成該第二絕緣層、該硬遮罩層和該光阻圖案包括： 在該第一絕緣層和該通道結構上形成氧化物層作為該第二絕緣層； 在該氧化物層上形成氮化物層作為該硬遮罩層；以及 在該氮化物層上形成光阻層。
  13. 如申請專利範圍第12項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，其中在該凹槽中形成該通道插塞包括： 在該硬遮罩層上和在該凹槽中形成半導體通道層，以與該通道結構中的該通道層電連接；以及 移除該半導體通道層在該凹槽外的部分，並且平面化該通道插塞的頂表面。
  14. 如申請專利範圍第9項所述之用於在三維（3D）記憶體設備中形成通道插塞結構的方法，還包括： 執行閘極替代製程以用導體層替代該第一電介質層。
  15. 一種三維（3D）記憶體設備，包括： 設置在基底上的交替電介質堆疊結構； 設置在該交替電介質堆疊結構上的絕緣層； 垂直延伸穿過該交替電介質堆疊結構和該絕緣層的通道孔； 包含該通道孔中的通道層的通道結構；以及 在該絕緣層中且在該通道結構上方的通道插塞，該通道插塞與該通道層電連接； 其中該通道插塞在橫向平面中的投影覆蓋該通道孔在該橫向平面中的投影。
  16. 如申請專利範圍第15項所述之三維（3D）記憶體設備，其中該交替電介質堆疊結構包括在垂直方向上疊置的至少32個電介質/導體層對，每個電介質/導體層對包括電介質層和金屬層。
  17. 如申請專利範圍第15項所述之三維（3D）記憶體設備，其中該通道結構包括： 將該通道層夾在中間的功能層和填充結構，其中該功能層包括： 在該通道孔的側壁上的阻擋層，其被配置為阻擋電荷的流出； 在該阻擋層的表面上的儲存層，其被配置為存儲電荷；以及 該儲存層和該通道層之間的隧穿層，其被配置為隧穿電荷。
  18. 如申請專利範圍第15項所述之三維（3D）記憶體設備，其中： 該通道插塞的厚度在100nm至1000nm的範圍內；以及 該通道插塞的最小直徑為100nm。
  19. 如申請專利範圍第15項所述之三維（3D）記憶體設備，還包括： 在該通道插塞上的第二交替電介質堆疊結構；以及 穿透該第二交替電介質堆疊結構的第二通道結構； 其中該第二通道結構中的第二通道層與該通道插塞電連接。
  20. 如申請專利範圍第15項所述之三維（3D）記憶體設備，還包括： 與該通道插塞電連接的金屬通孔。
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