TWI688081B - 三維（3d）記憶體裝置 - Google Patents

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Abstract

公開了用於三維(3D)記憶體裝置雙側佈線的階梯結構的實施例。在示例中，3D記憶體裝置包括基底、設置在該基底上方並且包括交替堆疊的導體/介電層對的記憶體堆疊層、以及記憶體串的陣列，每個記憶體串垂直延伸穿過該記憶體堆疊層的內部區域。該記憶體堆疊層的外部區域包括設置在該基底上的第一階梯結構和設置在該基底上的第二階梯結構。該第一階梯結構中的導體/介電層對的第一邊緣沿背離該基底的垂直方向朝該記憶體串的陣列橫向錯開。該第二階梯結構中的導體/介電層對的第二邊緣沿背離該基底的垂直方向背離該記憶體串的陣列橫向錯開。

Description

三維(3D)記憶體裝置
本公開係關於半導體技術領域，並且更具體地，關於三維(3D)記憶體裝置及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製作製程使平面儲存單元縮放到較小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面加工和製作技術變得有挑戰性，而且成本高昂。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構能夠解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列以及用於控制到和來自記憶體陣列的訊號的週邊裝置。
文中公開了用於3D記憶體裝置雙側佈線的階梯結構的實施例。
在一個示例中，一種3D記憶體裝置包括基底、設置在該基底上方並且包括交替堆疊的多個導體/介電層對的記憶體堆疊層、以及記憶體串的陣列，其中，每個記憶體串垂直延伸穿過該記憶體堆疊層的內部區域。該記憶體堆疊 層的外部區域包括設置在該基底上的第一階梯結構和設置在該基底上的第二階梯結構。該第一階梯結構中的多個導體/介電層對的第一邊緣沿背離該基底的垂直方向朝該記憶體串的陣列橫向錯開。該第二階梯結構中的多個導體/介電層對的第二邊緣沿背離基底的垂直方向背離記憶體串的陣列橫向錯開。
在另一個示例中，一種3D記憶體裝置包括基底、設置在該基底上方並且包括交替堆疊並橫向錯開的多個導體/介電層對的記憶體堆疊層、以及記憶體串的陣列，其中，每個記憶體串垂直延伸穿過該記憶體堆疊層。該多個導體/介電層對中的每個的長度是相同的。
在又一個示例中，一種3D記憶體裝置包括基底、設置在該基底上方並且包括交替堆疊的多個導體/介電層對的記憶體堆疊層、以及記憶體串的陣列，其中，每個記憶體串垂直延伸穿過該記憶體堆疊層的內部區域。該記憶體堆疊層的外部區域包括設置在該基底上的階梯結構。該階梯結構中的多個導體/介電層對的邊緣沿背離該基底的垂直方向背離該記憶體串的陣列橫向錯開。該3D記憶體裝置還包括設置在該記憶體堆疊層下方的互連層以及多個第一通孔接點，每個第一通孔接點與該階梯結構中的導體/介電層對之一中的導體層接觸。該第一通孔接點均連接至該互連層。
100:3D記憶體裝置
102:基底
104:記憶體堆疊層
106:NAND記憶體串
108:導體/介電層對
110:導體層
112:介電層
114:氧化矽膜
116:內部區域
118:外部區域
120:半導體溝道
122:記憶體膜
124A、124B:階梯結構
130:字元線通孔接點
130A:第一組字元線通孔接點
130B:第二組字元線通孔接點
132:NAND記憶體串通孔接點
302:正面互連層
304、310:互連線
306、312、314:通孔接點
308:背面互連層
402:矽基底
404:介電層
406:光阻層
408:臺階結構
410:凹陷
412:氧化矽膜
414:介電/犧牲層對
416:犧牲層
418:介電層
420:介電/犧牲層對
424:光阻層
426:臺階結構
428:介電層
430:開口
432:導體層
434:導體/介電層對
436:記憶體堆疊層
438、440:階梯結構
500:方法
502、504、506、508、510、512、514:操作
X、Y:方向
被併入本文並形成說明書的一部分的圖式例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。
第1圖繪示出了根據一些實施例的具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的側剖圖。
第2圖繪示出了根據一些實施例的3D記憶體裝置中的示例性記憶體堆疊層的上視圖。
第3A圖繪示出了根據一些實施例的具有用於雙側佈線到互連層的階梯結構的示例性3D記憶體裝置的側剖圖。
第3B圖繪示出了根據一些實施例的具有用於雙側佈線到互連層的階梯結構的另一示例性3D記憶體裝置的側剖圖。
第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第4F圖、第4G圖、第4H圖繪示出了根據一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的製造過程。
第5圖是根據一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的方法的流程圖。
將參考圖式描述本公開的實施例。
儘管討論了具體的配置和佈置，但應該理解，這樣做僅僅是為了說明的目的。所屬領域的技術人員將認識到，在不脫離本公開內容的精神和範圍的情況下，可以使用其他配置和佈置。對於所屬領域的技術人員顯而易見的是，本公開內容還可以用於各種其他應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性 實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在所屬領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或多個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「該」的術語可以被理解為傳達單數使用或傳達複數使用。此外，同樣至少部分取決於上下文，術語「基於」可以被理解為未必旨在傳達排他的一組因素，並且相反可以允許存在未必明確表述的額外因素。
應當容易理解，本公開中的「在...上」、「在...上方」和「在...之上」的含義應當以最寬方式被解讀，以使得「在...上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在...上方」或「在...之上」不僅表示「在」某物「上方」或「之上」的含義，而且還可以包括其「在」某物「上方」或「之上」且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在圖式中所示出的。空間相關術語旨在涵蓋 除了在圖式所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料的材料。 可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。 層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、垂直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成接點、導線和/或通孔)和一個或多個介電層。
如本文中使用的，術語「標稱/標稱地」是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或公差的輕微變化導致的。如本文使用的，術語「大約」指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「大約」可以 指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文使用的，術語「3D記憶體裝置」是指一種半導體裝置，其在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中被稱為「記憶體串」，例如NAND串)，以使得該記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語「垂直/垂直地」是指標稱地垂直於基底的橫向表面。
在一些3D記憶體裝置中，用於儲存資料的儲存單元是通過堆疊儲存結構(例如，記憶體堆疊層)而垂直堆疊的。3D記憶體裝置通常包括形成於堆疊儲存結構的一個或多個側面上的階梯結構，以達到例如字元線扇出的目的。 隨著對更高儲存容量的需求的持續增大，堆疊儲存結構的垂直層級的數量也隨之增加。習用的階梯結構允許字元線僅朝向基底的一側扇出。也就是說，所有的字元線接點都必須沿同一垂直方向著陸在習用臺階上，這約束了互連佈線，並且導致了更高的互連密度和更小的處理視窗。
本公開的各種實施例提供了具有用於雙側佈線的階梯結構的3D記憶體裝置。文中公開的階梯結構允許朝向裝置基底的兩側進行互連佈線(例如，字元線扇出)，由此提高了佈線靈活度，降低了互連密度並且擴大了處理視窗。 在一些實施例中，3D記憶體裝置的雙側佈線還可以消除對3D記憶體裝置中的用於後段工序(BEOL)互連的具有高縱寬比的某些互連結構(例如，貫穿陣列接點(TAC))的需求，這樣能夠進一步提高裝置產率。
第1圖繪示出了根據本公開的一些實施例的具有用於雙側佈線的階 梯結構的示例性3D記憶體裝置100的側剖圖。3D記憶體裝置100可以包括基底102，基底102可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣(SOI)或者任何其它適當材料。在一些實施例中，基底102是減薄基底(例如，半導體層)，該基底是通過研磨、濕/乾蝕刻、化學機械研磨(CMP)或其任何組合從正常厚度減薄的。
3D記憶體裝置100可以包括處於基底102上方的記憶體堆疊層104。記憶體堆疊層104可以是堆疊儲存結構，穿過該堆疊儲存結構形成記憶體串(例如，NAND記憶體串106)。在一些實施例中，記憶體堆疊層104包括垂直堆疊在基底102上方的多個導體/介電層對108。每個導體/介電層對108可以包括導體層110和介電層112。也就是說，記憶體堆疊層104可以包括垂直堆疊的交錯的導體層110和介電層112。如第1圖所示，每個NAND記憶體串106垂直延伸穿過記憶體堆疊層104中的導體/介電層對108。在一些實施例中，3D記憶體裝置100是NAND快閃記憶體裝置，其中，在3D記憶體裝置100的NAND記憶體串106和導體層110(起著字元線的作用)的交叉處提供儲存單元。記憶體堆疊層104中的導體/介電層對108的數量(例如，32、64、96或128)可以設定3D記憶體裝置100中的儲存單元的數量。
導體層110可以均具有相同的厚度或者具有不同的厚度。類似地，介電層112可以均具有相同的厚度或者具有不同的厚度。導體層110可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電層112可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，導體層110包括金屬，例如鎢，並且介電層112包括氧化矽。應當理解，根據一些實施例，諸如臨場蒸氣產生技 術(ISSG)氧化矽的氧化矽膜114形成於基底102(例如，矽基底)和記憶體堆疊層104之間。
應當指出，X軸和Y軸被添加至第1圖，以進一步示出3D記憶體裝置100中的部件的空間關係。基底102包括沿X方向(橫向或者寬度方向)橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如文中所使用，半導體裝置(例如，3D記憶體裝置100)的一個部件(例如，層或裝置)是處於另一部件(例如，層或裝置)「上」、「上方」、還是「下方」是當基底在Y方向上被定位在半導體裝置的最低平面內時沿Y方向(垂直方向或厚度方向)相對於半導體裝置的基底(例如，基底102)而確定的。在本公開中將通篇應用相同的概念來描述空間關係。
在一些實施例中，3D記憶體裝置100是單片3D記憶體裝置的部分，其中，該單片3D記憶體裝置的部件(例如，儲存單元和週邊裝置)形成在單個基底(例如，基底102)上。可以在記憶體堆疊層104上方形成用於促進記憶體裝置100的運行的週邊裝置(未繪示出)，例如任何適當的數位、類比和/或混合訊號週邊電路。在一些實施例中，3D記憶體裝置100是非單片3D記憶體裝置的部分，其中，該部件單獨地形成在不同的基底上，並且然後以面對面的方式、面對背的方式或者背對背的方式接合起來。週邊裝置(未繪示出)可以形成在不同於基底102的單獨基底上。作為接合的非單片3D記憶體裝置的部分，基底102可以是減薄基底(例如，半導體層，其不是接合的非單片3D記憶體裝置的基底)，並且可以在減薄基底102的背面形成非單片3D記憶體裝置的後段工序(BEOL)互連。
然而，不管3D記憶體裝置100處於週邊裝置(未繪示出)上方還是下 方，3D記憶體裝置100都可以是單片或者非單片3D記憶體裝置的部分。為了便於參考，第1圖描繪了3D記憶體裝置100的這樣一種狀態，其中，基底102被定位成沿Y方向處於記憶體堆疊層104下方，而不管基底102是否是能夠在上面形成3D記憶體裝置100的後段工序互連的減薄基底。
如第1圖所示，記憶體堆疊層104可以包括內部區域116(又稱為「核心陣列區域」)和外部區域118(又稱為「階梯區域」)。在一些實施例中，內部區域116是記憶體堆疊層104的中心區域，其中穿過導體/介電層對108形成了NAND記憶體串106的陣列，並且外部區域118是記憶體堆疊層104的圍繞內部區域116(包括側面和邊緣)的沒有NAND記憶體串106的其餘區域。如第2圖的上視圖所示，記憶體堆疊層104可以具有矩形(或方形)形狀，其中，內部區域116處於中心，並且外部區域118(包括四個側面和邊緣)圍繞內部區域116。
如第1圖所示，每個NAND記憶體串106可以垂直延伸穿過記憶體堆疊層104的內部區域116。每個NAND記憶體串106可以包括利用半導體材料(例如，形成半導體溝道120)和介電材料(例如，形成記憶體膜122)填充的溝道孔。在一些實施例中，半導體溝道120包括矽，例如非晶矽、多晶矽或單晶矽。 在一些實施例中，記憶體膜122是包括穿隧層、儲存層(又稱為「電荷捕獲/儲存層」)和阻擋層的複合層。每個NAND記憶體串106可以具有圓柱形形狀(例如，柱形形狀)。根據一些實施例，半導體溝道120、穿隧層、儲存層和阻擋層按此順序沿著從柱的中心向外表面的方向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電或其任何組合。
在一些實施例中，NAND記憶體串106包括用於NAND記憶體串106的多個控制閘(每者是字元線/導體層110的部分)。每個導體/介電層對108中的導體層110能夠起著NAND記憶體串106的儲存單元的控制閘的作用。導體層110可以包括用於多個NAND記憶體串106的多個控制閘，並且可以作為字元線橫向延伸，終止於記憶體堆疊層104的邊緣。應當理解，儘管第1圖未繪示出，但是可以將3D記憶體裝置100的額外部件形成為NAND記憶體串106和/或記憶體堆疊層104的部分，該額外部件包括但不限於陣列公共源極、汲極、源極選擇閘、汲極選擇閘、以及閘縫隙/源極接點。
如第1圖所示，至少在沿橫向的兩側上，記憶體堆疊層104的外部區域118可以包括多個階梯結構124A和124B。在一些實施例中，記憶體堆疊層104包括階梯結構124A和階梯結構124B，兩者都在基底102上。階梯結構124A和階梯結構124B可以沿橫向方向處於記憶體堆疊層104的相對的兩側上。
在階梯結構124A中，沿背離基底102的垂直方向(正Y方向)，導體/介電層對108的邊緣可以朝記憶體堆疊層104的NAND記憶體串106的陣列橫向錯開。換言之，階梯結構124A中的記憶體堆疊層104的邊緣可以隨著移動離開基底102(從底至頂)而朝向內部區域116傾斜。階梯結構124A的斜坡可以背離基底102。
另一方面，在階梯結構124B中，沿背離基底102的垂直方向(正Y方向)，導體/介電層對108的邊緣可以背離記憶體堆疊層104的NAND記憶體串106的陣列橫向錯開。換言之，階梯結構124B中的記憶體堆疊層104的邊緣可以隨著移動離開基底102(從底至頂)而背離內部區域116傾斜。階梯結構124B的斜坡 可以面向基底102。
因此，如第1圖所示，在側視圖中記憶體堆疊層104可以具有大體上平行四邊形的形狀(忽略側面的「鋸齒」)。記憶體堆疊層104中的導體/介電層對108可以橫向錯開，並且記憶體堆疊層104中的每個導體/介電層對108的長度可以是標稱相同的。在一些實施例中，第一和第二階梯結構124A和124B中的導體/介電層對108的數量是相同的。
階梯結構124A或124B的每個「層級」可以包括一個或多個導體/介電層對108，每個導體/介電層對108包括一對導體層110和介電層112。如第1圖所示，根據一些實施例，階梯結構124的每個層級包括一個導體/介電層對108。每個相鄰的導體/介電層對108的邊緣可以橫向錯開。例如，階梯結構124A中的每個相鄰導體/介電層對108的邊緣從底到頂朝向NAND記憶體串106的陣列橫向錯開，並且階梯結構124B中的每個相鄰導體/介電層對108的邊緣從底到頂背離NAND記憶體串106橫向錯開。應當理解，在一些實施例中，階梯結構124A或124B的每個層級可以包括多個導體/介電層對108，每個導體/介電層對108具有標稱相同的長度。
如第1圖所示，階梯結構124A或124B的每個層級(例如，第1圖中的每個導體/介電層對108)中的底層可以是用於垂直方向的互連的導體層110。應當理解，在一些實施例中，階梯結構的每個層級中的頂層是導體層110。在一些實施例中，階梯結構124A或124B的每兩個相鄰層級沿垂直方向偏移標稱相同的距離，並且沿橫向方向偏移標稱相同的距離。因而，每個偏移能夠形成用於在垂直方向上與3D記憶體裝置100的字元線互連的「著陸區」。如第1圖所示，根據 一些實施例，每個階梯結構124A或124B中的每個相鄰導體/介電層對108的邊緣的偏移是標稱相同的。
參考第2圖的上視圖，根據一些實施例，記憶體堆疊層104在外部區域118的四側上具有階梯結構。第1圖示出了沿A-A'方向在兩個相對側上具有兩個階梯結構124A和124B的記憶體堆疊層104的側剖圖。在一些實施例中，記憶體堆疊層104的外部區域118還包括在另外兩個相對側上的沿B-B'方向的兩個階梯結構，它們與第1圖中的階梯結構124A和124B具有類似的設計和構造。例如，記憶體堆疊層104沿B-B'方向的剖面在側視圖中也具有大體上平行四邊形的形狀。將不再重複沿B-B'方向的兩個階梯結構的細節。階梯結構可以是用於著陸互連(例如，通孔接點)的功能階梯結構，和/或可以是用於在製造期間的蝕刻/化學機械研磨處理中平衡載荷的虛設溝道孔或虛設階梯結構。在一些實施例中，沿A-A'方向的階梯結構(例如，第1圖中的階梯結構124A和124B)是功能階梯結構，而沿B-B'方向的階梯結構是虛設階梯結構。
返回參考第1圖，3D記憶體裝置100可以包括與文中公開的各種記憶體堆疊層部件(例如，階梯結構124中的NAND記憶體串106和字元線110)接觸的多個本地互連。該互連在文中被稱為「本地互連」，因為它們與記憶體堆疊層104中的直接用於扇出的部件接觸。如文中使用的，術語「互連」可以廣義地包括任何適當類型的互連，包括垂直互連通道(例如，通孔)接點和橫向互連線。 如第1圖所示，本地互連可以包括字元線通孔接點130和NAND記憶體串通孔接點132。每個本地互連可以包括採用導電材料填充的開口(例如，通孔孔或溝槽)，該導電材料包括但不限於鎢、鈷、銅、鋁、矽化物或其任何組合。
第1圖所示的平行四邊形記憶體堆疊層104能夠允許雙側互連佈線用於3D記憶體裝置100，該雙側互連佈線例如是使用具有面向相反方向的斜坡的兩個階梯結構124A和124B的雙側字元線扇出。因而，能夠在基底102的相對側實現互連佈線。在一些實施例中，字元線通孔接點130包括用於背離基底102(正Y方向)的字元線扇出的第一組字元線通孔接點130A並且包括用於朝向基底102(負Y方向)的字元線扇出的第二組字元線通孔接點130B。對於第一組字元線通孔接點130A，其中的每個與階梯結構124A中的導體/介電層對108之一中的導體層110(字元線)接觸。類似地，對於第二組字元線通孔接點130B，其中的每個與階梯結構124B中的導體/介電層對108之一中的導體層110(字元線)接觸。
由於每條字元線110能夠通過任一側上的階梯結構之一而扇出，因而對於每個階梯結構124A或124B，並非所有的著陸區都必須用於接觸字元線通孔接點130。在一些實施例中，每個階梯結構124A或124B用於使字元線110的一半扇出。例如，字元線110可以通過兩個階梯結構124A和124B交替扇出。
第1圖所示的平行四邊形形狀的記憶體堆疊層104能夠允許雙側互連佈線用於3D記憶體裝置100，這繼而能夠允許基底102的任一側或兩側的互連層(例如，後段工序互連)通過本地互連(例如，字元線通孔接點130)電連接至記憶體堆疊層104中的部件(例如，字元線110)。例如，第3A圖-第3B圖示出了根據各種實施例的具有用於雙側佈線到互連層的階梯結構124的3D記憶體裝置100的側剖圖。
如第3A圖所示，3D記憶體裝置100可以包括處於記憶體堆疊層104上方並且處於形成記憶體堆疊層104的基底102的正面的正面互連層302。正面互連 層302可以包括互連線304和通孔接點306以及其中能夠形成互連線304和通孔接點306的一個或多個層間介電(ILD)層(又稱為「金屬間介電(IMD)層」)。 互連(例如，互連線304和通孔接點306)以及層間介電層在文中可以被統稱為「互連層」(例如，正面互連層302)。互連線304和通孔接點306可以包括導電材料，包括但不限於鎢、鈷、銅、鋁、矽化物或其任何組合。正面互連層302中的層間介電層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電質或其任何組合。
在一些實施例中，每個第一組字元線通孔接點130A的一端(例如，下端)與階梯結構124A中的字元線接觸，並且每個第一組字元線通孔接點130A的另一端(例如，上端)與正面互連層302中的互連接觸。也就是說，正面互連層302可以電連接至記憶體堆疊層104的階梯結構124A中的字元線。如文中所使用的，部件(例如，字元線通孔接點130)的「上端」是在Y方向上離基底102較遠的一端，並且部件的「下端」是在Y方向上離基底102較近的一端。
如第3A圖所示，3D記憶體裝置100還可以包括位於記憶體堆疊層104下方並且處於基底102的背面的背面互連層308。也就是說，背面互連層308和記憶體堆疊層104可以形成在基底102的相對側。背面互連層308可以包括互連線310和通孔接點312以及其中能夠形成互連線310和通孔接點312的一個或多個層間介電層。互連(例如，互連線310和通孔接點312)以及層間介電層在文中可以被統稱為「互連層」(例如，背面互連層308)。互連線310和通孔接點312可以包括導電材料，包括但不限於鎢、鈷、銅、鋁、矽化物或其任何組合。背面互連層308中的層間介電層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
在一些實施例中，每個第二組字元線通孔接點130B的一端(例如，上端)與階梯結構124B中的字元線接觸，並且每個第二組字元線通孔接點130B的另一端(例如，下端)與延伸穿過基底102的通孔接點314(穿矽通孔(TSV))接觸。通孔接點314可以與背面互連層308中的互連接觸。結果，背面互連層308可以通過第二組字元線通孔接點130B和穿過基底102的通孔接點314電連接至記憶體堆疊層104的階梯結構124B中的字元線。應當理解，在一些實施例中，基底102是便於形成通孔接點314和背面互連層308的減薄基底。
應當理解，如第3B圖所示，在側視圖中可以將記憶體堆疊層104橫向翻轉。因此，階梯結構124A中的導體/介電層對108的邊緣沿背離基底102的垂直方向可以背離記憶體串106的陣列橫向錯開，並且階梯結構124B中的導體/介電層對108的邊緣沿背離基底102的垂直方向可以朝記憶體串106的陣列橫向錯開。換言之，階梯結構124A中的記憶體堆疊層104的邊緣可以隨著移動離開基底102(從底至頂)而背離內部區域116傾斜，並且階梯結構124B中的記憶體堆疊層104的邊緣可以隨著移動離開基底102(從底至頂)而朝向內部區域116傾斜。 階梯結構124A的斜坡可以面向基底102，並且階梯結構124B的斜坡可以背離基底102。因而，階梯結構124A可以用於使記憶體堆疊層104的字元線中的一半扇出到背面互連層308，並且階梯結構124B可以用於使記憶體堆疊層104的字元線中的一半扇出到正面互連層302。
第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第4F圖、第4G圖、第4H圖示出了根據本公開的一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的製造過程。第5圖是根據一些實施例的用於形成具有 用於雙側佈線的階梯結構的示例性3D記憶體裝置的方法500的流程圖。第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第4F圖、第4G圖、第4H圖以及第5圖所示的3D記憶體裝置的示例包括第1圖所示的3D記憶體裝置100。將第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第4F圖、第4G圖、第4H圖以及第5圖一起描述。應當理解，方法500中所示的操作不是窮舉的，並且也可以在所示操作中的任何操作之前、之後或者之間執行其它操作。此外，該操作中的一些可以是同時執行的，或者可以是按照與第5圖所示不同的次序執行的。
參考第5圖，方法500開始於操作502，其中，在基底上形成第一介電層，並且在第一介電層上形成第一光阻層。基底可以是矽基底。在一些實施例中，在形成第一介電層之前，通過離子注入和/或熱擴散對基底進行摻雜，以形成摻雜區域(例如，阱)，並對摻雜區域進行氧化，以形成氧化矽膜(例如，臨場蒸氣產生技術的氧化矽)。在一些實施例中，還通過濕/乾蝕刻和薄膜沉積在基底中形成隔離區(例如，淺溝槽隔離(STI))。形成第一介電層可以包括在基底上沉積氧化矽膜。
如第4A圖中所示，介電層404形成在矽基底402上。介電層404可以包括氧化矽，例如四乙基正矽酸鹽(TEOS)氧化矽，或者可以包括任何其它介電材料，包括但不限於氮化矽、氮氧化矽或其任何組合。介電層404可以是通過一種或多種薄膜沉積工藝形成的，該薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗、或其任何組合。光阻層406通過旋塗而形成在介電層404上。光阻層406可以是任何適當類型的正光阻或負光阻。在一些實施例中，臨場蒸氣產生技術的氧化矽膜形成在介電層404和矽基底402之間，並且底部抗反射塗層(BARC)膜形成在介電層404和光 阻層406之間。
方法500進行至操作504，如第5圖所示，其中，通過多個由對第一光阻層的修整和對第一介電層的蝕刻構成的週期來穿過第一介電層圖案化出通往基底的凹陷。在一些實施例中，圖案化出凹陷包括對第一光阻層進行圖案化，以暴露第一介電層的部分，並使用圖案化的第一光阻層作為蝕刻遮罩對第一介電層的暴露部分進行蝕刻。根據一些實施例，在每個修整-蝕刻週期中，第一光阻層被修整以擴大第一介電層的暴露部分，並使用經修整的第一光阻層作為另一蝕刻遮罩對第一介電層的擴大的暴露部分進行蝕刻，從而在凹陷的邊緣處形成臺階結構。可以重複修整-蝕刻週期，直至蝕刻抵達基底並且在凹陷的邊緣處得到了多個臺階結構為止。在一些實施例中，在每個修整-蝕刻週期中，經修整的第一光阻層的量是標稱相同的，並且因而每個臺階結構的寬度也是標稱相同的。
如第4B圖中所示，光阻層406被圖案化以暴露介電層404的部分。可以通過微影和顯影對光阻層406進行圖案化。經圖案化的光阻層406被用作蝕刻遮罩，以通過濕蝕刻和/或乾蝕刻對介電層404的暴露部分進行蝕刻。可以使用任何適當的蝕刻劑(例如，濕蝕刻和/或乾蝕刻的蝕刻劑)去除暴露部分中的介電層404的一定厚度(以及底部抗反射塗層膜(如果有的話)的整個厚度)。可以通過蝕刻速率和/或蝕刻時間控制蝕刻的厚度。之後，對經圖案化的光阻層406進行修整(例如，往往從所有方向向內遞增蝕刻)，以擴大介電層404的暴露部分(如橫向箭頭所指示的)。可以通過修整速率和/或修整時間控制所修整的光阻層406的量，並且該量可以與所得到的臺階結構408的尺寸直接相關(例如，是其決定因素)可以使用任何適當的蝕刻製程執行對光阻層406的修整，該蝕刻製 程例如是等向性乾蝕刻或者濕蝕刻。可以使用經修整的光阻層406作為蝕刻遮罩再次蝕刻介電層404的擴大的暴露部分，以形成一個臺階結構408。可以使用任何適當的蝕刻劑(例如，濕蝕刻和/或乾蝕刻的蝕刻劑)朝向矽基底402去除介電層404的一定厚度(如垂直箭頭所指示的)，該厚度可以通過蝕刻速率和/或蝕刻時間來控制。光阻406的修整過程隨後是介電層404的蝕刻過程在文中被稱為介電層404的修整-蝕刻週期。
如圖4C所示，重複介電層404的修整-蝕刻週期，直到蝕刻抵達矽基底402為止。因此，形成了穿過介電層404到達矽基底402的凹陷410，並且在凹陷410的邊緣處有多個臺階結構408。由於重複的介電層404的修整-蝕刻週期，凹陷410可以具有傾斜的側邊以及比底部孔徑大的頂部孔徑。也就是說，隨著凹陷410向矽基底402推進，凹陷410的孔徑逐漸減小。臺階結構408的數量可以由介電層404的修整-蝕刻週期的數量來確定。每個臺階結構408的尺寸可以由每一輪中的受到修整的光阻層406的量(確定橫向方向的寬度)以及每一輪中的受到蝕刻的介電層404的厚度(例如，確定垂直方向的深度/高度)來確定。在一些實施例中，每一輪中受到修整的第一光阻層406的量是標稱相同的，以使得每個臺階結構408的寬度是標稱相同的。在一些實施例中，每一輪中受到蝕刻的介電層404的厚度是標稱相同的，以使得每個臺階結構408的深度/高度是標稱相同的。
如第4C圖所示，在凹陷410被圖案化之後，例如通過聚合物灰化、光阻剝離和/或濕法清潔來去除剩餘的光阻層406，以清潔介電層404的外表面(例如，凹陷410的頂表面和側邊緣)。可以將氧化矽膜412形成為覆蓋在凹陷410的底部處暴露的矽基底402。在一些實施例中，氧化矽膜412是通過對矽基底402的臨場蒸氣產生技術的氧化、高密度電漿(HDP)氧化沉積和/或氟摻雜矽玻璃 (FSG)氧化沉積而形成的。在一些實施例中，氧化矽膜412不僅覆蓋凹陷410的底部，還覆蓋介電層404的外表面(例如，凹陷410的頂表面和側邊緣)。
方法500進行至操作506，如第5圖所示，其中，形成填充該凹陷的多個介電/犧牲層對。在一些實施例中，形成介電/犧牲層對包括交替地沉積介電層和犧牲層。每個介電/犧牲層對的厚度與凹陷的邊緣處的每個臺階結構的厚度標稱地相同。形成介電/犧牲層對還可以包括使所沉積的介電層和犧牲層平坦化，直到介電/犧牲層對的頂表面與第一介電層的頂表面平齊為止。
如第4D圖所示，多個介電/犧牲層對414形成在介電層404的頂表面上(文中又稱為「上介電/犧牲層對」，未繪示出)並且填充凹陷410(文中又稱為「下介電/犧牲層對」420)。在一些實施例中，可以通過一種或多種薄膜沉積製程來交替地沉積犧牲層416和介電層418，該薄膜沉積製程包括但不限於物理氣相沉積、化學氣相沉積、原子層沉積或其任何組合。在一些實施例中，犧牲層416包氮化矽，並且介電層418包括氧化矽。可以控制沉積速率和/或沉積時間，以使得每個介電/犧牲層對414的厚度(包括犧牲層416和介電層418的總厚度)與凹陷410的邊緣處的每個臺階結構408的深度/高度標稱地相同。因此，下介電/犧牲層對420在下介電/犧牲層對420的邊緣處可以包括多個臺階結構408。應當理解，沉積犧牲層416和介電層418的順序不受限制。沉積可以開始於犧牲層416或介電層418，並且可以結束於犧牲層416或介電層418。
如第4D圖所示，通過多種製程使上介電/犧牲層對平坦化，直到剩餘介電/犧牲層對(例如，下介電/犧牲層對420)的頂表面與介電層404的頂表面平齊為止。也就是說，上介電/犧牲層對可以被完全去除，並且平坦化可以停止於 下介電/犧牲層對420的頂表面。例如，可以使用化學機械研磨和/或濕/乾蝕刻去除上介電/犧牲層對。
方法500進行至操作508，如第5圖所示，其中，第二光阻層形成在介電/犧牲層對的頂表面上。如第4D圖中所示，光阻層424通過旋塗而形成在下介電/犧牲層對420(和介電層404)的頂表面上，並通過微影和顯影被圖案化。光阻層424可以是任何適當類型的正光阻或負光阻。在一些實施例中，可以使用與下介電/犧牲層對420(和凹陷410)相同的蝕刻線，但是利用相反的光阻圖案。 在一些實施例中，底部抗反射塗層膜沉積在光阻層424和下介電/犧牲層對420之間，並按照與光阻層424類似的方式被圖案化。
方法500進行至操作510，如第5圖所示，其中，通過多個由對第二光阻層的修整和對多個介電/犧牲層對的蝕刻構成的週期來使介電/犧牲層對圖案化。在一些實施例中，使介電/犧牲層對圖案化包括使第二光阻層圖案化，以暴露第一介電/犧牲層對(例如，頂部介電/犧牲層對)的部分，並使用經圖案化的第二光阻層作為蝕刻遮罩對第一介電/犧牲層對的暴露部分進行蝕刻，以暴露第二介電/犧牲層對(例如，處於頂部介電/犧牲層對下面的介電/犧牲層對)。根據一些實施例，在每個修整-蝕刻週期中，第二光阻層被修整，以暴露第一介電/犧牲層對的另一部分，並使用經修整的第二光阻層作為另一蝕刻遮罩對第一和第二介電/犧牲層對的暴露部分進行蝕刻，從而在介電/犧牲層對的邊緣處形成臺階結構。可以重複修整-蝕刻週期，直至蝕刻抵達基底並且在介電/犧牲層對的邊緣處得到多個臺階結構為止。在一些實施例中，在每個修整-蝕刻週期中，經修整的第二光阻層的量是標稱相同的，並且因而每個臺階結構的寬度也是標稱相同的。
如第4D圖中所示，對光阻層424進行圖案化，以暴露下介電/犧牲層對420中的頂部介電/犧牲層對的部分。圖案化的光阻層424被用作蝕刻遮罩，以通過濕蝕刻和/或乾蝕刻對下介電/犧牲層對420中的頂部介電/犧牲層對的暴露部分進行蝕刻。可以使用任何適當的蝕刻劑(例如，濕蝕刻和/或乾蝕刻的蝕刻劑)去除暴露部分中的介電/犧牲層對414中的頂部介電/犧牲層對的整個厚度(包括其中的犧牲層416和介電層418)。可以通過在介電/犧牲層對414中使用的不同材料(例如，氮化矽和氧化矽)處的蝕刻停止來控制蝕刻的厚度。對下介電/犧牲層對420中的頂部介電/犧牲層對的暴露部分的蝕刻導致下介電/犧牲層對420中的頂部介電/犧牲層對下面的介電/犧牲層對的部分被暴露。
如第4E圖所示，然後對圖案化的光阻層424進行修整(例如，往往從所有方向向內遞增蝕刻)，以暴露下介電/犧牲層對420中的頂部介電/犧牲層對的另一部分(如橫向箭頭所指示的)。可以通過修整速率和/或修整時間來控制所修整的光阻層424的量，並且該量可以與所得到的臺階結構426的尺寸直接相關(例如，是其決定因素)。可以使用任何適當的蝕刻製程執行對光阻層424的修整，該蝕刻製程例如是等向性乾蝕刻或者濕蝕刻。使用經修整的光阻層424作為蝕刻遮罩對下介電/犧牲層對420中的頂部介電/犧牲層對的擴大的暴露部分和處於下介電/犧牲層對420中的頂部介電/犧牲層對下面的介電/犧牲層對的暴露部分這兩者進行蝕刻，以形成一個臺階結構426。可以使用任何適當的蝕刻劑(例如，濕蝕刻和/或乾蝕刻的蝕刻劑)朝向矽基底402(如垂直箭頭所指示的)去除介電/犧牲層對414中的處於暴露部分中的整個厚度(包括其中的犧牲層416和介電層418)。光阻424的修整過程隨後是介電/犧牲層對414的蝕刻過程在文中被稱為介電/犧牲層對414的修整-蝕刻週期。
如第4E圖所示，可以重複介電/犧牲層對414的修整-蝕刻週期，直到蝕刻抵達基底102(或者氧化矽膜412(如果有的話))為止。因此，下介電/犧牲層對420被圖案化為具有處於下介電/犧牲層對420的邊緣處的多個臺階結構426。由於重複的介電/犧牲層對414的修整-蝕刻週期，下介電/犧牲層對420可以具有傾斜的側邊緣，在該側邊緣處形成臺階結構426。因此，能夠使下介電/犧牲層對420橫向錯開，並且下介電/犧牲層對420中的每個的長度可以是標稱相同的。臺階結構426的數量可以由介電/犧牲層對的修整-蝕刻週期的數量確定。每個臺階結構426的尺寸可以由每個週期中受到修整的光阻層424的量(例如，確定橫向方向的寬度)和介電/犧牲層對414的厚度(例如，確定垂直方向的深度/高度)來確定。在一些實施例中，每個週期中受到修整的光阻層424的量是標稱相同的，以使得每個臺階結構426的寬度是標稱相同的。在一些實施例中，每個介電/犧牲層對414的厚度是標稱相同的，以使得每個臺階結構426的深度/高度是標稱相同的。在一些實施例中，下介電/犧牲層對420的傾斜側邊緣處的每個臺階結構426的尺寸(例如，寬度和深度/高度)可以與下介電/犧牲層對420的另一傾斜側邊緣處的每個臺階結構408的尺寸(例如，寬度和深度/高度)是標稱相同的。
方法500進行至操作512，如第5圖中所示，其中形成覆蓋圖案化的多個介電/犧牲層對的第二介電層。形成第二介電層可以包括沉積氧化矽膜並使該氧化矽膜平坦化。
如第4F圖中所示，介電層428形成在介電層404的頂表面上並且覆蓋圖案化的下介電/犧牲層對420。介電層428可以包括氧化矽，例如四乙基正矽酸鹽氧化矽，或者可以包括任何其它介電材料，包括但不限於氮化矽、氮氧化矽、 或其任何組合。介電層428可以是通過一種或多種薄膜沉積製程形成的，該薄膜沉積製程包括但不限於化學氣相沉積、物理氣相沉積、原子層沉積、旋塗或其任何組合。在一些實施例中，高密度電漿和/或氟摻雜矽玻璃氧化矽膜沉積在介電層428和介電層404之間(以及介電層428和圖案化的下介電/犧牲層對420之間)。如第4G圖中所示，通過多種製程使介電層428平坦化。例如，可以沉積硬遮罩和光阻層，並通過微影和濕/乾蝕刻使硬遮罩和光阻層圖案化，以填充介電層428中的縫隙，隨後通過化學機械研磨和/或濕/乾蝕刻來去除多餘的介電層428。在平坦化之後可以保留介電層428的一定厚度，以覆蓋圖案化的下介電/犧牲層對420的頂表面。
方法500進行至操作514，如第5圖所示，其中，通過利用多個導體層替換圖案化的介電/犧牲層對中的犧牲層而在基底上形成包括多個導體/介電層對的記憶體堆疊層。該過程又稱為「閘極替換過程」。在一些實施例中，閘極替換過程包括穿過介電/犧牲層對蝕刻出多個開口，通過該開口蝕刻介電/犧牲層對中的犧牲層，並且通過該開口沉積導體/介電層對中的導體層。
如第4H圖所示，穿過圖案化的下介電/犧牲層對420蝕刻出開口430(例如，閘縫隙)。開口430可以是通過對介電質(例如，氧化矽和氮化矽)進行濕蝕刻和/或乾蝕刻而形成的。開口430被用作閘極替換過程的通路，該閘極替換過程利用導體層432替換圖案化的下介電/犧牲層對420中的犧牲層416，以形成多個導體/介電層對434。可以通過相對於介電層418(例如，氧化矽)選擇性地對犧牲層416(例如，氮化矽)進行濕蝕刻並利用導體層432(例如，鎢)填充該結構，來執行利用導體層432替換犧牲層416。可以通過物理氣相沉積、化學氣相沉積、原子層沉積、任何其它適當製程或其任何組合來沉積導體層432。導 體層432可以包括導電材料，該導電材料包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或其任何組合。
結果，在閘極替換過程之後，第4G圖中的圖案化的下介電/犧牲層對420變成在側視圖中具有大體上平行四邊形形狀的記憶體堆疊層436(例如，第1圖中的記憶體堆疊層104)的部分。第4G圖中的圖案化的下介電/犧牲層對420的一個側邊緣處的臺階結構426變成記憶體堆疊層436的階梯結構438(例如，第1圖中的階梯結構124A)，並且第4G圖中的圖案化的下介電/犧牲層對420的另一側邊緣處的臺階結構408變成記憶體堆疊層436的另一階梯結構440(例如，第1圖中的階梯結構124B)。應當理解，能夠容易地認識到形成記憶體堆疊層436中的其它部件(例如，NAND記憶體串)和本地互連(例如，字元線通孔接點)的細節，因而在本文中不再描述。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。 因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，以使得本說明書的術語或措辭將由本領域技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及 其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體裝置
102:基底
104:記憶體堆疊層
106:NAND記憶體串
108:導體/介電層對
110:導體層
112:介電層
114:氧化矽膜
116:內部區域
118:外部區域
120:半導體溝道
122:記憶體膜
124A、124B:階梯結構
130:字元線通孔接點
130A:第一組字元線通孔接點
130B:第二組字元線通孔接點
132:NAND記憶體串通孔接點
X、Y:方向

Claims (20)

  1. 一種三維(3D)記憶體裝置，包括：基底；記憶體堆疊層，其設置在該基底上方並且包括交替堆疊的多個導體/介電層對；記憶體串的陣列，每個該記憶體串垂直延伸穿過該記憶體堆疊層的內部區域，其中，該記憶體堆疊層的外部區域包括設置在該基底上的第一階梯結構和設置在該基底上的第二階梯結構；該第一階梯結構中的該多個導體/介電層對的第一邊緣沿背離該基底的垂直方向朝該記憶體串的陣列橫向錯開；以及該第二階梯結構中的該多個導體/介電層對的第二邊緣沿背離該基底的垂直方向背離該記憶體串的陣列橫向錯開。
  2. 如申請專利範圍第1項所述的3D記憶體裝置，其中，該導體/介電層對中的每個的長度是相同的。
  3. 如申請專利範圍第1項所述的3D記憶體裝置，還包括：設置在該記憶體堆疊層上方的第一互連層；以及多個第一通孔接點，該第一通孔接點均與該第一階梯結構中的該導體/介電層對之一中的導體層接觸，該第一通孔接點均電連接至該第一互連層。
  4. 如申請專利範圍第1項所述的3D記憶體裝置，還包括：設置在該記憶體堆疊層下方的第二互連層；以及 多個第二通孔接點，該第二通孔接點均與該第二階梯結構中的該導體/介電層對之一中的導體層接觸，該第二通孔接點均電連接至該第二互連層。
  5. 如申請專利範圍第4項所述的3D記憶體裝置，其中，該第二互連層和該記憶體堆疊層設置在該基底的相對側；以及該3D記憶體裝置還包括多個第三通孔接點，該第三通孔接點均延伸穿過該基底並且電連接至該第二通孔接點之一和該第二互連層。
  6. 如申請專利範圍第1項所述的3D記憶體裝置，其中，該第一階梯結構中的每個相鄰的該導體/介電層對的該第一邊緣朝該記憶體串的陣列橫向錯開，並且該第二階梯結構中的每個相鄰的該導體/介電層對的該第二邊緣背離該記憶體串的陣列橫向錯開。
  7. 如申請專利範圍第6項所述的3D記憶體裝置，其中，該第一階梯結構中的每個相鄰的該導體/介電層對的該第一邊緣的偏移量與該第二階梯結構中的每個相鄰的該導體/介電層對的該第二邊緣的偏移量相同。
  8. 如申請專利範圍第1項所述的3D記憶體裝置，其中，該記憶體堆疊層在側視圖中具有大體上平行四邊形的形狀。
  9. 一種三維(3D)記憶體裝置，包括：基底；記憶體堆疊層，其設置在該基底上方並且包括交替堆疊並橫向錯開的多個導 體/介電層對，其中，該多個導體/介電層對中的每個的長度是相同的；以及記憶體串的陣列，每個該記憶體串垂直延伸穿過該記憶體堆疊層。
  10. 如申請專利範圍第9項所述的3D記憶體裝置，還包括：設置在該記憶體堆疊層上方的第一互連層；以及多個第一通孔接點，該第一通孔接點分別與該導體/介電層對中的一些該導體/介電層對中的導體層接觸，該第一通孔接點電連接至該第一互連層。
  11. 如申請專利範圍第9項所述的3D記憶體裝置，還包括：設置在該記憶體堆疊層下方的第二互連層；以及多個第二通孔接點，該第二通孔接點分別與該導體/介電層對中的一些該導體/介電層對中的導體層接觸，該第二通孔接點電連接至該第二互連層。
  12. 如申請專利範圍第11項所述的3D記憶體裝置，其中：該第二互連層和該記憶體堆疊層設置在該基底的相對側；並且該3D記憶體裝置還包括多個第三通孔接點，該多個第三通孔接點延伸穿過該基底並且電連接至該第二互連層和該第二通孔接點。
  13. 如申請專利範圍第9項所述的3D記憶體裝置，其中，每個相鄰的該導體/介電層對橫向錯開。
  14. 如申請專利範圍第13項所述的3D記憶體裝置，其中，每個的該相鄰導體/介電層對的偏移量是相同的。
  15. 如申請專利範圍第9項所述的3D記憶體裝置，其中，該記憶體堆疊層在側視圖中具有大體上平行四邊形的形狀。
  16. 一種三維(3D)記憶體裝置，包括：基底；設置在該基底上方並且包括交替堆疊的多個導體/介電層對的記憶體堆疊層；記憶體串的陣列，每個該記憶體串垂直延伸穿過該記憶體堆疊層的內部區域，其中，該記憶體堆疊層的外部區域包括設置在該基底上的階梯結構，並且該階梯結構中的該多個導體/介電層對的邊緣沿背離該基底的垂直方向背離該記憶體串的陣列橫向錯開；設置在該記憶體堆疊層下方的互連層；以及多個第一通孔接點，該第一通孔接點均與該第一階梯結構中的該導體/介電層對之一中的導體層接觸，該第一通孔接點均電連接至該互連層。
  17. 如申請專利範圍第16項所述的3D記憶體裝置，其中：該互連層和該記憶體堆疊層設置在該基底的相對側；以及該3D記憶體裝置還包括多個第二通孔接點，該第二通孔接點均延伸穿過該基底並且電連接至該第一通孔接點之一和該互連層。
  18. 如申請專利範圍第16項所述的3D記憶體裝置，其中，該階梯結構中的每個相鄰的該導體/介電層對的邊緣背離該記憶體串的陣列橫向錯開。
  19. 如申請專利範圍第18項所述的3D記憶體裝置，其中，該階梯結構中 的每個相鄰的該導體/介電層對的邊緣的偏移量是相同的。
  20. 如申請專利範圍第16項所述的3D記憶體裝置，其中，該導體/介電層對中的每個的長度是相同的。
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