TWI667739B - 形成用於三維記憶體裝置雙側佈線的階梯結構的方法 - Google Patents
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- TWI667739B TWI667739B TW107128391A TW107128391A TWI667739B TW I667739 B TWI667739 B TW I667739B TW 107128391 A TW107128391 A TW 107128391A TW 107128391 A TW107128391 A TW 107128391A TW I667739 B TWI667739 B TW I667739B
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 101
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 89
- 239000004020 conductor Substances 0.000 claims abstract description 62
- 238000005530 etching Methods 0.000 claims abstract description 60
- 238000011049 filling Methods 0.000 claims abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 32
- 238000009966 trimming Methods 0.000 claims description 28
- 238000000059 patterning Methods 0.000 claims description 17
- 239000003989 dielectric material Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 12
- 230000007423 decrease Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000005611 electricity Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 418
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 26
- 239000010703 silicon Substances 0.000 description 26
- 230000008569 process Effects 0.000 description 22
- 239000010408 film Substances 0.000 description 18
- 239000004065 semiconductor Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000011065 in-situ storage Methods 0.000 description 7
- 239000010949 copper Substances 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 238000000427 thin-film deposition Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- -1 amorphous silicon Chemical compound 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本公開提供形成用於三維記憶體裝置雙側佈線的階梯結構的方法。第一介電質層形成在基底上，第一光阻層形成在第一介電質層上。經由修整-蝕刻第一介電質層構成的週期來圖案化穿過第一介電質層到達基底的凹陷。形成填充凹陷的多個介電質/犧牲層對。在介電質/犧牲層對的頂表面上形成第二光阻層。經由修整-蝕刻介電質/犧牲層對構成的週期來使所述介電質/犧牲層對圖案化。形成覆蓋圖案化的介電質/犧牲層對的第二介電質層。經利用多個導體層替換圖案化的介電質/犧牲層對中的犧牲層而在基底上形成包括多個導體/介電質層對的記憶體堆疊層。
Description
本公開的實施例涉及三維(3D)記憶體裝置及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製作方法使平面記憶體單元縮放到較小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面加工和製作技術變得有挑戰性，而且成本高昂。因此，平面記憶體單元的儲存密度接近上限。
3D記憶體架構能夠解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列以及用於控制到和來自記憶體陣列的信號的週邊元件。
文中公開了用於3D記憶體裝置雙側佈線的階梯結構的製造方法的實施例。
在一個示例中，公開了一種用於形成3D記憶體裝置的方法。第一介電質層形成在基底上，並且第一光阻層形成在所述第一介電質層上。透過複數個由修整第一光阻層和蝕刻第一介電質層構成的週期來圖案化出穿過所述第一介電質層到達基底的凹陷。形成填充所述凹陷的複數個介電質/犧牲層對。第二
光阻層形成在所述複數個介電質/犧牲層對的頂表面上。透過複數個由修整第二光阻層和蝕刻複數個介電質/犧牲層對構成的週期來使所述複數個介電質/犧牲層對圖案化。形成覆蓋圖案化的複數個介電質/犧牲層對的第二介電質層。透過利用複數個導體層替換圖案化的介電質/犧牲層對中的犧牲層而在基底上形成包括複數個導體/介電質層對的記憶體堆疊層。
在另一示例中，公開了一種用於形成3D記憶體裝置的階梯結構的方法。介電質層形成在基底上，並且光阻層形成在所述介電質層上。透過複數個由修整光阻層和蝕刻介電質層構成的週期來圖案化出穿過所述介電質層到達基底的凹陷，以使得圖案化的凹陷的頂部孔徑大於圖案化的凹陷的底部孔徑，並且在圖案化的凹陷的一個邊緣處形成複數個臺階結構。形成填充所述圖案化的凹陷的複數個介電質/犧牲層對，以使得在所述複數個介電質/犧牲層對的一個邊緣處形成階梯結構。
在又一示例中，公開了一種用於形成3D記憶體裝置的階梯結構的方法。介電質層形成在基底上，並且光阻層形成在所述介電質層上。透過複數個由修整第一光阻層和蝕刻介電質層構成的週期來圖案化出穿過所述介電質層到達基底的凹陷。形成填充所述凹陷的複數個介電質/犧牲層對，以使得所述複數個介電質/犧牲層對的頂表面與所述介電質層的頂表面平齊，並且在所述複數個介電質/犧牲層對的第一邊緣處形成第一階梯結構。第二光阻層形成在所述介電質/犧牲層對的頂表面上。透過複數個由修整第二光阻層和蝕刻複數個介電質/犧牲層對構成的週期來使所述複數個介電質/犧牲層對圖案化，以使得在所述複數個介電質/犧牲層對的與所述第一邊緣相對的第二邊緣處形成第二階梯結構。
100‧‧‧3D記憶體裝置
102‧‧‧基底
104、436‧‧‧記憶體堆疊層
106‧‧‧NAND記憶體串
108、434‧‧‧導體/介電質層對
110、432‧‧‧導體層
112‧‧‧介電質層
114‧‧‧氧化矽膜
116‧‧‧內部區域
118‧‧‧外部區域
120‧‧‧半導體通道
122‧‧‧記憶體膜
438、440‧‧‧階梯結構
124A‧‧‧第一階梯結構
124B‧‧‧第二階梯結構
130‧‧‧字元線通孔接觸
130A‧‧‧第一組字元線通孔接觸
130B‧‧‧第二組字元線通孔接觸
132‧‧‧NAND記憶體串通孔接觸
302‧‧‧正面互連層
304、310‧‧‧互連線
306、312、314‧‧‧通孔接觸
308‧‧‧背面互連層
402‧‧‧矽基底
404、418、428‧‧‧介電質層
406、424‧‧‧光阻層
408、426‧‧‧臺階結構
410‧‧‧凹陷
412‧‧‧氧化矽膜
414‧‧‧介電質/犧牲層對
416‧‧‧犧牲層
420‧‧‧下介電質/犧牲層對
430‧‧‧開口
500‧‧‧方法
502、504、506、508、510、512、514‧‧‧步驟
被併入本文並形成說明書的一部分的附圖例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。
第1圖繪示出了根據一些實施例的具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的截面圖。
第2圖繪示出了根據一些實施例的3D記憶體裝置中的示例性記憶體堆疊層的平面圖。
第3A圖繪示出了根據一些實施例的具有用於雙側佈線到互連層的階梯結構的示例性3D記憶體裝置的截面圖。
第3B圖繪示出了根據一些實施例的具有用於雙側佈線到互連層的階梯結構的另一示例性3D記憶體裝置的截面圖。
第4A圖至第4H圖繪示出了根據一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的製造過程。
第5圖是根據一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的方法的流程圖。
將參考附圖描述本公開的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等表示所述的實施例可以包括特定特徵、結構或特性，
但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的語詞未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或複數個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語可以被理解為傳達單數使用或傳達複數使用。此外，同樣至少部分取決於上下文，術語「基於」可以被理解為未必旨在傳達排他的一組因素，並且相反可以允許存在未必明確表述的額外因素。
應當容易理解，本公開中的「在...上」、「在...上方」和「在...之上」的含義應當以最寬方式被解讀，以使得「在...上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在...上方」或「在...之上」不僅表示「在」某物「上方」或「之上」的含義，而且還可以包括其「在」某物「上方」或「之上」且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或步驟中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料層的材料。
可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、垂直及/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，及/或可以在其上、其上方及/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成接觸、互連線及/或通孔)和一個或複數個介電質層。
如本文中使用的，術語「名義/名義地」是指在生產或過程的設計階段期間設置的針對部件或過程步驟的特性或參數的期望或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」表示可以基於與對象半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「大約」可以指示給定量的值，其例如在值的10%至30%(例如，值的±10%、±20%或±30%)內變化。
如本文使用的，術語「3D記憶體裝置」是指一種半導體裝置，其在橫向取向的基底上具有垂直取向的記憶體單元電晶體串(在本文中被稱為「記憶體串」，例如NAND記憶體串)，以使得所述記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語「垂直/垂直地」是指名義地垂直於基底的橫向表面。
在一些3D記憶體裝置中，用於儲存資料的記憶體單元是透過堆疊記憶體結構(例如，記憶體堆疊層)而垂直堆疊的。3D記憶體裝置通常包括形成於堆疊記憶體結構的一個或複數個側面上的階梯結構，以達到例如字元線扇出的目的。隨著對更高存儲容量的需求的持續增大，堆疊記憶體結構的垂直層級的數量也隨之增加。常規的階梯結構允許字元線僅朝向基底的一側扇出。也就是說，所有的字元線接觸都必須沿同一垂直方向著陸在常規臺階上，這約束了互連佈線，並且導致了更高的互連密度和更小的處理窗口。
本公開的各種實施例提供了具有用於雙側佈線的階梯結構的3D記憶體裝置。文中公開的階梯結構允許朝向器件基底的兩側進行互連佈線(例如，字元線扇出)，由此提高了佈線靈活度，降低了互連密度並且擴大了處理窗口。在一些實施例中，3D記憶體裝置的雙側佈線還可以消除對3D記憶體裝置中的用於後段製程(BEOL)互連的具有高深寬比的某些互連結構(例如，貫穿陣列接觸(TAC))的需求，這樣能夠進一步提高裝置產率。
第1圖繪示出了根據本公開的一些實施例的具有用於雙側佈線的階梯結構的示例性3D記憶體裝置100的截面圖。3D記憶體裝置100可以包括基底102，基底102可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)或者任何其它適當材料。在一些實施例中，基底102是減薄基底(例如，半導體層)，所述基底是透過研磨、濕式/乾式蝕刻、化學機械研磨(CMP)或其任何組合從正常厚度減薄的。
3D記憶體裝置100可以包括處於基底102上方的記憶體堆疊層104。記憶體堆疊層104可以是堆疊記憶體結構，穿過所述堆疊記憶體結構形成記憶體串(例如，NAND記憶體串106)。在一些實施例中，記憶體堆疊層104包括垂直堆疊在基底102上方的複數個導體/介電質層對108。每個導體/介電質層對108可以包括導體層110和介電質層112。也就是說，記憶體堆疊層104可以包括垂直堆疊
的交錯的導體層110和介電質層112。如第1圖所示，每個NAND記憶體串106垂直延伸穿過記憶體堆疊層104中的導體/介電質層對108。在一些實施例中，3D記憶體裝置100是NAND快閃記憶體裝置，其中，在3D記憶體裝置100的NAND記憶體串106和導體層110(起著字元線的作用)的交叉處提供記憶體單元。記憶體堆疊層104中的導體/介電質層對108的數量(例如，32、64、96或128)可以設定3D記憶體裝置100中的記憶體單元的數量。
導體層110可以均具有相同的厚度或者具有不同的厚度。類似地，介電質層112可以均具有相同的厚度或者具有不同的厚度。導體層110可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電質層112可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，導體層110包括金屬，例如W，並且介電質層112包括氧化矽。應當理解，根據一些實施例，諸如原位蒸汽產生(ISSG)氧化矽的氧化矽膜114形成於基底102(例如，矽基底)和記憶體堆疊層104之間。
應當指出，x軸和y軸被添加至第1圖，以進一步示出3D記憶體裝置100中的部件的空間關係。基底102包括沿x方向(橫向或者寬度方向)橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如文中所使用，半導體裝置(例如，3D記憶體裝置100)的一個部件(例如，層或器件)是處於另一部件(例如，層或器件)「上」、「上方」、還是「下方」是當基底在y方向上被定位在半導體裝置的最低平面內時沿y方向(垂直方向或厚度方向)相對於半導體裝置的基底(例如，基底102)而確定的。在本公開中將通篇應用相同的概念來描述空間關係。
在一些實施例中，3D記憶體裝置100是單片3D記憶體裝置的部分，其中，所述單片3D記憶體裝置的部件(例如，記憶體單元和週邊元件)形成在單個基底(例如，基底102)上。可以在記憶體堆疊層104上方形成用於促進記
憶體裝置100的運作的週邊元件(未示出)，例如任何適當的數位、類比及/或混合信號週邊電路。在一些實施例中，3D記憶體裝置100是非單片3D記憶體裝置的部分，其中，所述部件單獨地形成在不同的基底上，並且然後以面對面的方式、面對背的方式或者背對背的方式接合起來。週邊元件(未示出)可以形成在不同於基底102的單獨基底上。作為接合的非單片3D記憶體裝置的部分，基底102可以是減薄基底(例如，半導體層，其不是接合的非單片3D記憶體裝置的基底)，並且可以在減薄基底102的背面形成非單片3D記憶體裝置的後段製程(BEOL)互連。
然而，不管3D記憶體裝置100處於週邊元件(未示出)上方還是下方，3D記憶體裝置100都可以是單片或者非單片3D記憶體裝置的部分。為了便於參考，第1圖描繪了3D記憶體裝置100的這樣一種狀態，其中，基底102被定位成沿y方向處於記憶體堆疊層104下方，而不管基底102是否是能夠在上面形成3D記憶體裝置100的BEOL互連的減薄基底。
如第1圖所示，記憶體堆疊層104可以包括內部區域116(又稱為「核心陣列區域」)和外部區域118(又稱為「階梯區域」)。在一些實施例中，內部區域116是記憶體堆疊層104的中心區域，其中穿過導體/介電質層對108形成了NAND記憶體串106的陣列，並且外部區域118是記憶體堆疊層104的圍繞內部區域116(包括側面和邊緣)的沒有NAND記憶體串106的其餘區域。如第2圖的平面圖所示，記憶體堆疊層104可以具有矩形(或方形)形狀，其中，內部區域116處於中心，並且外部區域118(包括四個側面和邊緣)圍繞內部區域116。
如第1圖所示，每個NAND記憶體串106可以垂直延伸穿過記憶體堆疊層104的內部區域116。每個NAND記憶體串106可以包括利用半導體材料(例如，形成半導體通道120)和介電材料(例如，形成記憶體膜122)填充的通道孔。在一些實施例中，半導體通道120包括矽，例如非晶矽、多晶矽或單晶矽。
在一些實施例中，記憶體膜122是包括穿隧層、儲存層(又稱為「電荷捕獲/儲存層」)和阻障層的複合層。每個NAND記憶體串106可以具有圓柱形形狀(例如，柱形形狀)。根據一些實施例，半導體通道120、穿隧層、儲存層和阻障層按此順序沿著從柱的中心向外表面的方向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。
在一些實施例中，NAND記憶體串106包括用於NAND記憶體串106的複數個控制閘極(每者是字元線/導體層110的部分)。每個導體/介電質層對108中的導體層110能夠起著NAND記憶體串106的記憶體單元的控制閘極的作用。導體層110可以包括用於複數個NAND記憶體串106的複數個控制閘極，並且可以作為字元線橫向延伸，終止於記憶體堆疊層104的邊緣。應當理解，儘管第1圖未繪示出，但是可以將3D記憶體裝置100的額外部件形成為NAND記憶體串106及/或記憶體堆疊層104的部分，所述額外部件包括但不限於陣列共用源極、汲極、源極選擇閘極、汲極選擇閘極、以及閘極縫隙/源極接觸。
如第1圖所示，至少在沿橫向的兩側上，記憶體堆疊層104的外部區域118可以包括複數個階梯結構124A和124B。在一些實施例中，記憶體堆疊層104包括第一階梯結構124A和第二階梯結構124B，兩者都在基底102上。第一階梯結構124A和第二階梯結構124B可以沿橫向方向處於記憶體堆疊層104的相對的兩側上。
在階梯結構124A中，沿背離基底102的垂直方向(正y方向)，導體/介電質層對108的邊緣可以朝記憶體堆疊層104的NAND記憶體串106的陣列橫向錯開。換言之，階梯結構124A中的記憶體堆疊層104的邊緣可以隨著移動離開基底102(從底至頂)而朝向內部區域116傾斜。階梯結構124A的斜坡可以背離基底102。
另一方面，在階梯結構124B中，沿背離基底102的垂直方向(正y方向)，導體/介電質層對108的邊緣可以背離記憶體堆疊層104的NAND記憶體串106的陣列橫向錯開。換言之，階梯結構124B中的記憶體堆疊層104的邊緣可以隨著移動離開基底102(從底至頂)而背離內部區域116傾斜。階梯結構124B的斜坡可以面向基底102。
因此，如第1圖所示，在側視圖中記憶體堆疊層104可以具有大體上平行四邊形的形狀(忽略側面的「鋸齒」)。記憶體堆疊層104中的導體/介電質層對108可以橫向錯開，並且記憶體堆疊層104中的每個導體/介電質層對108的長度可以是名義上相同的。在一些實施例中，第一和第二階梯結構124A和124B中的導體/介電質層對108的數量是相同的。
階梯結構124A或124B的每個「層級」可以包括一個或複數個導體/介電質層對108，每個導體/介電質層對108包括一對導體層110和介電質層112。如第1圖所示，根據一些實施例，階梯結構124的每個層級包括一個導體/介電質層對108。每個相鄰的導體/介電質層對108的邊緣可以橫向錯開。例如，第一階梯結構124A中的每個相鄰導體/介電質層對108的邊緣從底到頂朝向NAND記憶體串106的陣列橫向錯開，並且第二階梯結構124B中的每個相鄰導體/介電質層對108的邊緣從底到頂背離NAND記憶體串106橫向錯開。應當理解，在一些實施例中，階梯結構124A或124B的每個層級可以包括複數個導體/介電質層對108，每個導體/介電質層對108具有名義上相同的長度。
如第1圖所示，階梯結構124A或124B的每個層級(例如，第1圖中的每個導體/介電質層對108)中的底層可以是用於垂直方向的互連的導體層110。應當理解，在一些實施例中，階梯結構的每個層級中的頂層是導體層110。在一些實施例中，階梯結構124A或124B的每兩個相鄰層級沿垂直方向偏移名義上相同的距離，並且沿橫向方向偏移名義上相同的距離。因而，每個偏移能夠形成
用於在垂直方向上與3D記憶體裝置100的字元線互連的「著陸區」。如第1圖所示，根據一些實施例，每個階梯結構124A或124B中的每個相鄰導體/介電質層對108的邊緣的偏移是名義上相同的。
參考第2圖的平面圖，根據一些實施例，記憶體堆疊層104在外部區域118的四側上具有階梯結構。第1圖示出了沿A-A'方向在兩個相對側上具有兩個階梯結構124A和124B的記憶體堆疊層104的截面圖。在一些實施例中，記憶體堆疊層104的外部區域118還包括在另外兩個相對側上的沿B-B'方向的兩個階梯結構，它們與第1圖中的階梯結構124A和124B具有類似的設計和構造。例如，記憶體堆疊層104沿B-B'方向的截面在側視圖中也具有大體上平行四邊形的形狀。將不再重複沿B-B'方向的兩個階梯結構的細節。階梯結構可以是用於著陸互連(例如，通孔接觸)的功能階梯結構，及/或可以是用於在製造期間的蝕刻/CMP處理中平衡載荷的虛設通道孔或虛設階梯結構。在一些實施例中，沿A-A'方向的階梯結構(例如，第1圖中的階梯結構124A和124B)是功能階梯結構，而沿B-B'方向的階梯結構是虛設階梯結構。
請再參考第1圖，3D記憶體裝置100可以包括與文中公開的各種記憶體堆疊層部件(例如，階梯結構124中的NAND記憶體串106和字元線110)接觸的複數個原位互連。所述互連在文中被稱為「原位互連」，因為它們與記憶體堆疊層104中的直接用於扇出的部件接觸。如文中使用的，術語「互連」可以廣義地包括任何適當類型的互連，包括垂直互連通道(例如，通孔)接觸和橫向互連線。如第1圖所示，原位互連可以包括字元線通孔接觸130和NAND記憶體串通孔接觸132。每個原位互連可以包括採用導電材料填充的開口(例如，通孔或溝槽)，所述導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。
第1圖所示的平行四邊形記憶體堆疊層104能夠允許雙側互連佈線用於3D記憶體裝置100，所述雙側互連佈線例如是使用具有面向相反方向的斜坡的
兩個階梯結構124A和124B的雙側字元線扇出。因而，能夠在基底102的相對側實現互連佈線。在一些實施例中，字元線通孔接觸130包括用於背離基底102(正y方向)的字元線扇出的第一組字元線通孔接觸130A並且包括用於朝向基底102(負y方向)的字元線扇出的第二組字元線通孔接觸130B。對於第一組字元線通孔接觸130A，其中的每一者與第一階梯結構124A中的導體/介電質層對108中之一導體層110(字元線)接觸。類似地，對於第二組字元線通孔接觸130B，其中的每一者與第二階梯結構124B中的導體/介電質層對108中之一導體層110(字元線)接觸。
由於每條字元線110能夠透過任一側上的階梯結構之一而扇出，因而對於每個階梯結構124A或124B，並非所有的著陸區都必須用於接觸字元線通孔接觸130。在一些實施例中，每個階梯結構124A或124B用於使字元線110的一半扇出。例如，字元線110可以透過兩個階梯結構124A和124B交替扇出。
第1圖所示的平行四邊形形狀的記憶體堆疊層104能夠允許雙側互連佈線用於3D記憶體裝置100，這繼而能夠允許基底102的任一側或兩側的互連層(例如，BEOL互連)透過原位互連(例如，字元線通孔接觸130)電連接至記憶體堆疊層104中的部件(例如，字元線110)。例如，第3A圖至第3B圖繪示出了根據各種實施例的具有用於雙側佈線到互連層的階梯結構124的3D記憶體裝置100的截面圖。
如第3A圖所示，3D記憶體裝置100可以包括處於記憶體堆疊層104上方並且處於形成記憶體堆疊層104的基底102的正面的正面互連層302。正面互連層302可以包括互連線304和通孔接觸306以及其中能夠形成互連線304和通孔接觸306的一個或複數個層間介電質(ILD)層(又稱為「金屬間介電質(IMD)層」)。互連(例如，互連線304和通孔接觸306)以及ILD層在文中可以被統稱為「互連層」(例如，正面互連層302)。互連線304和通孔接觸306可以包括導電材
料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。正面互連層302中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電質或其任何組合。
在一些實施例中，每個字元線通孔接觸130A的一端(例如，下端)與階梯結構124A中的字元線接觸，並且每個字元線通孔接觸130A的另一端(例如，上端)與正面互連層302中的互連接觸。也就是說，正面互連層302可以電連接至記憶體堆疊層104的階梯結構124A中的字元線。如文中所使用的，部件(例如，字元線通孔接觸130)的「上端」是在y方向上離基底102較遠的一端，並且部件的「下端」是在y方向上離基底102較近的一端。
如第3A圖所示，3D記憶體裝置100還可以包括位於記憶體堆疊層104下方並且處於基底102的背面的背面互連層308。也就是說，背面互連層308和記憶體堆疊層104可以形成在基底102的相對側。背面互連層308可以包括互連線310和通孔接觸312以及其中能夠形成互連線310和通孔接觸312的一個或複數個ILD層。互連(例如，互連線310和通孔接觸312)以及ILD層在文中可以被統稱為「互連層」(例如，背面互連層308)。互連線310和通孔接觸312可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。背面互連層308中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
在一些實施例中，每個字元線通孔接觸130B的一端(例如，上端)與階梯結構124B中的字元線接觸，並且每個字元線通孔接觸130B的另一端(例如，下端)與延伸穿過基底102的通孔接觸314(貫穿矽通孔(TSV))接觸。通孔接觸314可以與背面互連層308中的互連接觸。結果，背面互連層308可以透過字元線通孔接觸130B和穿過基底102的通孔接觸314電連接至記憶體堆疊層104的階梯結構124B中的字元線。應當理解，在一些實施例中，基底102是便於形成
通孔接觸314和背面互連層308的減薄基底。
應當理解，如第3B圖所示，在側視圖中可以將記憶體堆疊層104橫向翻轉。因此，第一階梯結構124A中的導體/介電質層對108的邊緣沿背離基底102的垂直方向可以背離記憶體串106的陣列橫向錯開，並且第二階梯結構124B中的導體/介電質層對108的邊緣沿背離基底102的垂直方向可以朝記憶體串106的陣列橫向錯開。換言之，第一階梯結構124A中的記憶體堆疊層104的邊緣可以隨著移動離開基底102(從底至頂)而背離內部區域116傾斜，並且第二階梯結構124B中的記憶體堆疊層104的邊緣可以隨著移動離開基底102(從底至頂)而朝向內部區域116傾斜。第一階梯結構124A的斜坡可以面向基底102，並且第二階梯結構124B的斜坡可以背離基底102。因而，第一階梯結構124A可以用於使記憶體堆疊層104的字元線中的一半扇出到背面互連層308，並且第二階梯結構124B可以用於使記憶體堆疊層104的字元線中的一半扇出到正面互連層302。
第4A圖至第4H圖繪示出了根據本公開的一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的製造過程。第5圖是根據一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的方法500的流程圖。第4A圖至第4H圖以及第5圖所示的3D記憶體裝置的示例包括第1圖所示的3D記憶體裝置100。將第4A圖至第4H圖以及第5圖一起描述。應當理解，方法500中所示的步驟並非全部的，並且也可以在所示步驟中的任何步驟之前、之後或者之間執行其它步驟。此外，所述步驟中的一些可以是同時執行的，或者可以是按照與第5圖所示不同的次序執行的。
參考第5圖，方法500開始於步驟502，其中，在基底上形成第一介電質層，並且在第一介電質層上形成第一光阻層。基底可以是矽基底。在一些實施例中，在形成第一介電質層之前，透過離子佈植及/或熱擴散對基底進行摻雜，以形成摻雜區域(例如，井)，並對摻雜區域進行氧化，以形成氧化矽膜(例如，
ISSG氧化矽)。在一些實施例中，還透過濕式/乾式蝕刻和薄膜沉積在基底中形成隔離區(例如，淺溝槽隔離(STI))。形成第一介電質層可以包括在基底上沉積氧化矽膜。
如第4A圖中所示，介電質層404形成在矽基底402上。介電質層404可以包括氧化矽，例如四乙氧基矽烷(TEOS)氧化矽，或者可以包括任何其它介電材料，包括但不限於氮化矽、氮氧化矽或其任何組合。介電質層404可以是透過一種或多種薄膜沉積製程形成的，所述薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗、或其任何組合。光阻層406透過旋塗而形成在介電質層404上。光阻層406可以是任何適當類型的正光阻或負光阻。在一些實施例中，ISSG氧化矽膜形成在介電質層404和矽基底402之間，並且底部抗反射塗層(BARC)膜形成在介電質層404和光阻層406之間。
方法500進行至步驟504，如第5圖所示，其中，透過複數個由對第一光阻層的修整和對第一介電質層的蝕刻構成的週期來穿過第一介電質層圖案化出通往基底的凹陷。在一些實施例中，圖案化出凹陷包括對第一光阻層進行圖案化，以暴露第一介電質層的部分，並使用圖案化的第一光阻層作為蝕刻遮罩對第一介電質層的暴露部分進行蝕刻。根據一些實施例，在每個修整-蝕刻週期中，第一光阻層被修整以擴大第一介電質層的暴露部分，並使用經修整的第一光阻層作為另一蝕刻遮罩對第一介電質層的擴大的暴露部分進行蝕刻，從而在凹陷的邊緣處形成臺階結構。可以重複修整-蝕刻週期，直至蝕刻抵達基底並且在凹陷的邊緣處得到了複數個臺階結構為止。在一些實施例中，在每個修整-蝕刻週期中，經修整的第一光阻層的量是名義上相同的，並且因而每個臺階結構的寬度也是名義上相同的。
如第4B圖中所示，光阻層406被圖案化以暴露部分介電質層404。可
以透過微影和顯影對光阻層406進行圖案化。經圖案化的光阻層406被用作蝕刻遮罩，以透過濕式蝕刻及/或乾式蝕刻對介電質層404的暴露部分進行蝕刻。可以使用任何適當的蝕刻劑(例如，濕式蝕刻及/或乾式蝕刻的蝕刻劑)去除暴露部分中的介電質層404的一定厚度(以及BARC膜(如果有的話)的整個厚度)。可以透過蝕刻速率及/或蝕刻時間控制蝕刻的厚度。之後，對經圖案化的光阻層406進行修整(例如，往往從所有方向向內遞增蝕刻)，以擴大介電質層404的暴露部分(如橫向箭頭所指示的)。可以透過修整速率及/或修整時間控制所修整的光阻層406的量，並且所述量可以與所得到的臺階結構408的尺寸直接相關(例如，是其決定因素)可以使用任何適當的蝕刻製程執行對光阻層406的修整，所述蝕刻製程例如是等向性乾式蝕刻或者濕式蝕刻。可以使用經修整的光阻層406作為蝕刻遮罩再次蝕刻介電質層404的擴大的暴露部分，以形成一個臺階結構408。可以使用任何適當的蝕刻劑(例如，濕式蝕刻及/或乾式蝕刻的蝕刻劑)朝向矽基底402去除介電質層404的一定厚度(如垂直箭頭所指示的)，所述厚度可以透過蝕刻速率及/或蝕刻時間來控制。光阻層406的修整過程隨後是介電質層404的蝕刻過程在文中被稱為介電質層404的修整-蝕刻週期。
如第4C圖所示，重複介電質層404的修整-蝕刻週期，直到蝕刻抵達矽基底402為止。因此，形成了穿過介電質層404到達矽基底402的凹陷410，並且在凹陷410的邊緣處有複數個臺階結構408。由於重複的介電質層404的修整-蝕刻週期，凹陷410可以具有傾斜的側邊以及比底部孔徑大的頂部孔徑。也就是說，隨著凹陷410向矽基底402推進，凹陷410的孔徑逐漸減小。臺階結構408的數量可以由介電質層404的修整-蝕刻週期的數量來確定。每個臺階結構408的尺寸可以由每一輪中的受到修整的光阻層406的量(確定橫向方向的寬度)以及每一輪中的受到蝕刻的介電質層404的厚度(例如，確定垂直方向的深度/高度)來確定。在一些實施例中，每一輪中受到修整的第一光阻層406的量是名義上相同
的，以使得每個臺階結構408的寬度是名義上相同的。在一些實施例中，每一輪中受到蝕刻的介電質層404的厚度是名義上相同的，以使得每個臺階結構408的深度/高度是名義上相同的。
如第4C圖所示，在凹陷410被圖案化之後，例如透過聚合物灰化、光阻剝離及/或濕式清潔來去除剩餘的光阻層406，以清潔介電質層404的外表面(例如，凹陷410的頂表面和側邊緣)。可以將氧化矽膜412形成為覆蓋在凹陷410的底部處暴露的矽基底402。在一些實施例中，氧化矽膜412是透過對矽基底402的ISSG氧化、高密度電漿(HDP)氧化沉積及/或氟矽玻璃(FSG)氧化沉積而形成的。在一些實施例中，氧化矽膜412不僅覆蓋凹陷410的底部，還覆蓋介電質層404的外表面(例如，凹陷410的頂表面和側邊緣)。
方法500進行至步驟506，如第5圖所示，其中，形成填充所述凹陷的複數個介電質/犧牲層對。在一些實施例中，形成介電質/犧牲層對包括交替地沉積介電質層和犧牲層。每個介電質/犧牲層對的厚度與凹陷的邊緣處的每個臺階結構的厚度名義上地相同。形成介電質/犧牲層對還可以包括使所沉積的介電質層和犧牲層平坦化，直到介電質/犧牲層對的頂表面與第一介電質層的頂表面平齊為止。
如第4D圖所示，複數個介電質/犧牲層對414形成在介電質層404的頂表面上(文中又稱為「上介電質/犧牲層對」，未示出)並且填充凹陷410(文中又稱為「下介電質/犧牲層對」420)。在一些實施例中，可以透過一種或多種薄膜沉積製程來交替地沉積犧牲層416和介電質層418，所述薄膜沉積製程包括但不限於PVD、CVD、ALD或其任何組合。在一些實施例中，犧牲層416包氮化矽，並且介電質層418包括氧化矽。可以控制沉積速率及/或沉積時間，以使得每個介電質/犧牲層對414的厚度(包括犧牲層416和介電質層418的總厚度)與凹陷410的邊緣處的每個臺階結構408的深度/高度名義上的相同。因此，下介電質/犧牲
層對420在下介電質/犧牲層對420的邊緣處可以包括複數個臺階結構408。應當理解，沉積犧牲層416和介電質層418的順序不受限制。沉積可以開始於犧牲層416或介電質層418，並且可以結束於犧牲層416或介電質層418。
如第4D圖所示，透過多種製程使上介電質/犧牲層對平坦化，直到剩餘介電質/犧牲層對(例如，下介電質/犧牲層對420)的頂表面與介電質層404的頂表面平齊為止。也就是說，上介電質/犧牲層對可以被完全去除，並且平坦化可以停止於下介電質/犧牲層對420的頂表面。例如，可以使用CMP及/或濕式/乾式蝕刻去除上介電質/犧牲層對。
方法500進行至步驟508，如第5圖所示，其中，第二光阻層形成在介電質/犧牲層對的頂表面上。如第4D圖中所示，光阻層424透過旋塗而形成在下介電質/犧牲層對420(和介電質層404)的頂表面上，並透過微影和顯影被圖案化。光阻層424可以是任何適當類型的正光阻或負光阻。在一些實施例中，可以使用與下介電質/犧牲層對420(和凹陷410)相同的刻線，但是利用相反的光阻圖案。在一些實施例中，BARC膜沉積在光阻層424和下介電質/犧牲層對420之間，並按照與光阻層424類似的方式被圖案化。
方法500進行至步驟510，如第5圖所示，其中，透過複數個由對第二光阻層的修整和對複數個介電質/犧牲層對的蝕刻構成的週期來使介電質/犧牲層對圖案化。在一些實施例中，使介電質/犧牲層對圖案化包括使第二光阻層圖案化，以暴露第一介電質/犧牲層對(例如，頂部介電質/犧牲層對)的部分，並使用經圖案化的第二光阻層作為蝕刻遮罩對第一介電質/犧牲層對的暴露部分進行蝕刻，以暴露第二介電質/犧牲層對(例如，處於頂部介電質/犧牲層對下面的介電質/犧牲層對)。根據一些實施例，在每個修整-蝕刻週期中，第二光阻層被修整，以暴露第一介電質/犧牲層對的另一部分，並使用經修整的第二光阻層作為另一蝕刻遮罩對第一和第二介電質/犧牲層對的暴露部分進行蝕刻，從而在介
電質/犧牲層對的邊緣處形成臺階結構。可以重複修整-蝕刻週期，直至蝕刻抵達基底並且在介電質/犧牲層對的邊緣處得到複數個臺階結構為止。在一些實施例中，在每個修整-蝕刻週期中，經修整的第二光阻層的量是名義上相同的，並且因而每個臺階結構的寬度也是名義上相同的。
如第4D圖中所示，對光阻層424進行圖案化，以暴露下介電質/犧牲層對420中的頂部介電質/犧牲層對的部分。圖案化的光阻層424被用作蝕刻遮罩，以透過濕式蝕刻及/或乾式蝕刻對下介電質/犧牲層對420中的頂部介電質/犧牲層對的暴露部分進行蝕刻。可以使用任何適當的蝕刻劑(例如，濕式蝕刻及/或乾式蝕刻的蝕刻劑)去除暴露部分中的介電質/犧牲層對414中的頂部介電質/犧牲層對的整個厚度(包括其中的犧牲層416和介電質層418)。可以透過在介電質/犧牲層對414中使用的不同材料(例如，氮化矽和氧化矽)處的蝕刻停止來控制蝕刻的厚度。對下介電質/犧牲層對420中的頂部介電質/犧牲層對的暴露部分的蝕刻導致下介電質/犧牲層對420中的頂部介電質/犧牲層對下面的介電質/犧牲層對的部分被暴露。
如第4E圖所示，然後對圖案化的光阻層424進行修整(例如，往往從所有方向向內遞增蝕刻)，以暴露下介電質/犧牲層對420中的頂部介電質/犧牲層對的另一部分(如橫向箭頭所指示的)。可以透過修整速率及/或修整時間來控制所修整的光阻層424的量，並且所述量可以與所得到的臺階結構426的尺寸直接相關(例如，是其決定因素)。可以使用任何適當的蝕刻製程執行對光阻層424的修整，所述蝕刻製程例如是等向性乾式蝕刻或者濕式蝕刻。使用經修整的光阻層424作為蝕刻遮罩對下介電質/犧牲層對420中的頂部介電質/犧牲層對的擴大的暴露部分和處於下介電質/犧牲層對420中的頂部介電質/犧牲層對下面的介電質/犧牲層對的暴露部分這兩者進行蝕刻，以形成一個臺階結構426。可以使用任何適當的蝕刻劑(例如，濕式蝕刻及/或乾式蝕刻的蝕刻劑)朝向矽基底402
(如垂直箭頭所指示的)去除介電質/犧牲層對414中的處於暴露部分中的整個厚度(包括其中的犧牲層416和介電質層418)。光阻424的修整過程隨後是介電質/犧牲層對414的蝕刻過程在文中被稱為介電質/犧牲層對414的修整-蝕刻週期。
如第4E圖所示，可以重複介電質/犧牲層對414的修整-蝕刻週期，直到蝕刻抵達基底402(或者氧化矽膜412(如果有的話))為止。因此，下介電質/犧牲層對420被圖案化為具有處於下介電質/犧牲層對420的邊緣處的複數個臺階結構426。由於重複的介電質/犧牲層對414的修整-蝕刻週期，下介電質/犧牲層對420可以具有傾斜的側邊緣，在該側邊緣處形成臺階結構426。因此，能夠使下介電質/犧牲層對420橫向錯開，並且下介電質/犧牲層對420中的每者的長度可以是名義上相同的。臺階結構426的數量可以由介電質/犧牲層對的修整-蝕刻週期的數量確定。每個臺階結構426的尺寸可以由每個週期中受到修整的光阻層424的量(例如，確定橫向方向的寬度)和介電質/犧牲層對414的厚度(例如，確定垂直方向的深度/高度)來確定。在一些實施例中，每個週期中受到修整的光阻層424的量是名義上相同的，以使得每個臺階結構426的寬度是名義上相同的。在一些實施例中，每個介電質/犧牲層對414的厚度是名義上相同的，以使得每個臺階結構426的深度/高度是名義上相同的。在一些實施例中，下介電質/犧牲層對420的傾斜側邊緣處的每個臺階結構426的尺寸(例如，寬度和深度/高度)可以與下介電質/犧牲層對420的另一傾斜側邊緣處的每個臺階結構408的尺寸(例如，寬度和深度/高度)是名義上相同的。
方法500進行至步驟512，如第5圖中所示，其中形成覆蓋圖案化的複數個介電質/犧牲層對的第二介電質層。形成第二介電質層可以包括沉積氧化矽膜並使所述氧化矽膜平坦化。
如第4F圖中所示，介電質層428形成在介電質層404的頂表面上並且覆蓋圖案化的下介電質/犧牲層對420。介電質層428可以包括氧化矽，例如TEOS
氧化矽，或者可以包括任何其它介電材料，包括但不限於氮化矽、氮氧化矽、或其任何組合。介電質層428可以是透過一種或多種薄膜沉積製程形成的，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、旋塗或其任何組合。在一些實施例中，HDP及/或FSG氧化矽膜沉積在介電質層428和介電質層404之間(以及介電質層428和圖案化的下介電質/犧牲層對420之間)。如第4G圖中所示，透過多種製程使介電質層428平坦化。例如，可以沉積硬遮罩和光阻層，並透過微影和濕式/乾式蝕刻使硬遮罩和光阻層圖案化，以填充介電質層428中的縫隙，隨後透過CMP及/或濕式/乾式蝕刻來去除多餘的介電質層428。在平坦化之後可以保留介電質層428的一定厚度，以覆蓋圖案化的下介電質/犧牲層對420的頂表面。
方法500進行至步驟514，如第5圖所示，其中，透過利用複數個導體層替換圖案化的介電質/犧牲層對中的犧牲層而在基底上形成包括複數個導體/介電質層對的記憶體堆疊層。該過程又稱為「閘極替換過程」。在一些實施例中，閘極替換過程包括穿過介電質/犧牲層對蝕刻出複數個開口，透過所述開口蝕刻介電質/犧牲層對中的犧牲層，並且透過所述開口沉積導體/介電質層對中的導體層。
如第4H圖所示，穿過圖案化的下介電質/犧牲層對420蝕刻出開口430(例如，閘極縫隙)。開口430可以是透過對介電質(例如，氧化矽和氮化矽)進行濕式蝕刻及/或乾式蝕刻而形成的。開口430被用作閘極替換過程的通路，所述閘極替換過程利用導體層432替換圖案化的下介電質/犧牲層對420中的犧牲層416，以形成複數個導體/介電質層對434。可以透過相對於介電質層418(例如，氧化矽)選擇性地對犧牲層416(例如，氮化矽)進行濕式蝕刻並利用導體層432(例如，W)填充所述結構，來執行利用導體層432替換犧牲層416。可以透過PVD、CVD、ALD、任何其它適當製程或其任何組合來沉積導體層432。導體層432可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、
矽化物或其任何組合。
結果，在閘極替換過程之後，第4G圖中的圖案化的下介電質/犧牲層對420變成在側視圖中具有大體上平行四邊形形狀的記憶體堆疊層436(例如，第1圖中的記憶體堆疊層104)的部分。第4G圖中的圖案化的下介電質/犧牲層對420的一個側邊緣處的臺階結構426變成記憶體堆疊層436的階梯結構438(例如，第1圖中的第一階梯結構124A)，並且第4G圖中的圖案化的下介電質/犧牲層對420的另一側邊緣處的臺階結構408變成記憶體堆疊層436的另一階梯結構440(例如，第1圖中的第二階梯結構124B)。應當理解，能夠容易地認識到形成記憶體堆疊層436中的其它部件(例如，NAND記憶體串)和原位互連(例如，字元線通孔接觸)的細節，因而在本文中不再描述。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改及/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，以使得本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能方塊描述了本公開的實施例，功能方塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能方塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。
Claims (17)
- 一種用於形成三維(3D)記憶體裝置的方法，包括：在基底上形成第一介電質層並且在所述第一介電質層上形成第一光阻層；透過複數個由修整所述第一光阻層和蝕刻所述第一介電質層構成的週期來圖案化出穿過所述第一介電質層到達所述基底的凹陷；在所述凹陷中形成複數個介電質/犧牲層對；在所述複數個介電質/犧牲層對的頂表面上形成第二光阻層；透過複數個由修整所述第二光阻層和蝕刻所述複數個介電質/犧牲層對構成的週期來使所述複數個介電質/犧牲層對圖案化；形成覆蓋圖案化的複數個介電質/犧牲層對的第二介電質層；以及透過利用複數個導體層替換所述圖案化的介電質/犧牲層對中的犧牲層而在所述基底上形成包括複數個導體/介電質層對的記憶體堆疊層，其中，使所述複數個介電質/犧牲層對圖案化包括：使所述第二光阻層圖案化，以暴露所述介電質/犧牲層對中的第一介電質/犧牲層對的部分；使用圖案化的第二光阻層作為蝕刻遮罩來蝕刻所述第一介電質/犧牲層對的暴露部分，以暴露所述介電質/犧牲層對中的第二介電質/犧牲層對的部分；對所述第二光阻層進行修整，以暴露所述第一介電質/犧牲層對的另一部分；使用經修整的第二光阻層作為另一蝕刻遮罩來蝕刻所述第一介電質/犧牲層對和所述第二介電質/犧牲層對的暴露部分，從而在所述介電質/犧牲層對的邊緣處形成臺階結構；以及重複由修整和蝕刻構成的週期，直到蝕刻抵達所述基底，並且在所述介電質/犧牲層對的邊緣處得到複數個臺階結構為止。
- 根據請求項1所述的方法，其中，形成所述第一介電質層包括沉積氧化矽膜。
- 根據請求項1所述的方法，其中，圖案化出所述凹陷包括：使所述第一光阻層圖案化，以暴露所述第一介電質層的部分；使用圖案化的第一光阻層作為蝕刻遮罩對所述第一介電質層的暴露部分進行蝕刻；對所述第一光阻層進行修整，以擴大所述第一介電質層的所述暴露部分；使用經修整的第一光阻層作為另一蝕刻遮罩對所述第一介電質層的擴大的暴露部分進行蝕刻，以在所述凹陷的邊緣處形成臺階結構；以及重複由修整和蝕刻構成的週期，直到蝕刻抵達所述基底，並且在所述凹陷的邊緣處得到複數個臺階結構為止。
- 根據請求項3所述的方法，其中，在每個由修整和蝕刻構成的週期中，所述經修整的第一光阻層的量是相同的。
- 根據請求項3所述的方法，其中，形成所述複數個介電質/犧牲層對包括：交替沉積介電質層和犧牲層，其中，所述介電質/犧牲層對中的每一者的厚度與所述凹陷的邊緣處的所述臺階結構中的每一者的厚度相同；以及使所沉積的介電質層和犧牲層平坦化，直到所述介電質/犧牲層對的頂表面與所述第一介電質層的頂表面平齊為止。
- 根據請求項1所述的方法，其中，在每個由修整和蝕刻構成的週期中，經修整的第二光阻層的量是相同的。
- 根據請求項1所述的方法，其中，形成所述第二介電質層包括：沉積氧化矽膜；以及使所述氧化矽膜平坦化。
- 根據請求項1所述的方法，其中，形成所述記憶體堆疊層包括：穿過所述圖案化的複數個介電質/犧牲層對蝕刻出複數個開口；透過所述複數個開口蝕刻所述圖案化的複數個介電質/犧牲層對中的犧牲層；以及透過所述複數個開口沉積所述複數個導體/介電質層對中的導體層。
- 一種用於形成三維(3D)記憶體裝置的階梯結構的方法，包括：在基底上形成介電質層，並且在所述介電質層上形成光阻層；透過複數個由修整所述光阻層和蝕刻所述介電質層構成的週期來圖案化出穿過所述介電質層通往所述基底的凹陷，以使得圖案化的凹陷的頂部孔徑大於所述圖案化的凹陷的底部孔徑，並且在所述圖案化的凹陷的一個邊緣處形成複數個臺階結構；以及形成填充所述圖案化的凹陷的複數個介電質/犧牲層對，以使得在所述複數個介電質/犧牲層對的一個邊緣處形成階梯結構，其中，所述複數個臺階結構中的每一者的深度是相同的，其中，形成所述複數個介電質/犧牲層對包括交替沉積介電質層和犧牲層，其中，所述介電質/犧牲層對中的每一者的厚度與第一複數個臺階結構和第二複數個臺階結構中的每一者的深度相同。
- 根據請求項9所述的方法，其中，所述圖案化的凹陷的孔徑從頂到底逐漸減小。
- 根據請求項9所述的方法，其中，圖案化出所述凹陷包括：使所述光阻層圖案化，以暴露所述介電質層的部分；使用圖案化的光阻層作為蝕刻遮罩來對所述介電質層的暴露部分進行蝕刻；對所述光阻層進行修整，以擴大所述介電質層的所述暴露部分；使用經修整的光阻層作為另一蝕刻遮罩來對所述介電質層的擴大的暴露部分進行蝕刻；以及重複由修整和蝕刻構成的週期，直到蝕刻抵達所述基底為止。
- 根據請求項9所述的方法，其中，形成所述複數個介電質/犧牲層對包括使所沉積的介電質層和犧牲層平坦化直到所述介電質/犧牲層對的頂表面與所述介電質層的頂表面平齊為止。
- 一種用於形成三維(3D)記憶體裝置的階梯結構的方法，包括：在基底上形成介電質層，並且在所述介電質層上形成光阻層；透過複數個由修整所述第一光阻層和蝕刻所述介電質層構成的週期來圖案化出穿過所述介電質層通往所述基底的凹陷；形成填充所述凹陷的複數個介電質/犧牲層對，以使得所述複數個介電質/犧牲層對的頂表面與所述介電質層的頂表面平齊，並且在所述複數個介電質/犧牲層對的第一邊緣處形成第一階梯結構；在所述介電質/犧牲層對的頂表面上形成第二光阻層；以及透過複數個由修整所述第二光阻層和蝕刻所述複數個介電質/犧牲層對構成的週期來使所述複數個介電質/犧牲層對圖案化，以使得在所述複數個介電質/犧牲層對的與所述第一邊緣相對的第二邊緣處形成第二階梯結構。
- 根據請求項13所述的方法，其中，圖案化出所述凹陷包括：使所述第一光阻層圖案化，以暴露所述介電質層的部分；使用圖案化的第一光阻層作為蝕刻遮罩來對所述介電質層的暴露部分進行蝕刻；對所述第一光阻層進行修整，以擴大所述介電質層的所述暴露部分；使用經修整的第一光阻層作為另一蝕刻遮罩對所述介電質層的擴大的暴露部分進行蝕刻，從而分別在所述凹陷的一個邊緣處形成臺階結構；以及重複由修整和蝕刻構成的週期，直到蝕刻抵達所述基底並且在所述凹陷的所述一個邊緣處得到複數個臺階結構為止。
- 根據請求項14所述的方法，其中，在每個由修整和蝕刻構成的週期中，經修整的第一光阻層的量是相同的。
- 根據請求項14所述的方法，其中，所述複數個臺階結構中的每一者的深度是相同的。
- 根據請求項13所述的方法，其中，使所述複數個介電質/犧牲層對圖案化包括：使所述第二光阻層圖案化，以暴露所述介電質/犧牲層對中的第一介電質/犧牲層對的部分；使用圖案化的第二光阻層作為蝕刻遮罩來蝕刻所述第一介電質/犧牲層對的暴露部分，以暴露所述介電質/犧牲層對中的第二介電質/犧牲層對的部分；對所述第二光阻層進行修整，以暴露所述第一介電質/犧牲層對的另一部分；使用經修整的第二光阻層作為另一蝕刻遮罩來蝕刻所述第一介電質/犧牲層對和所述第二介電質/犧牲層對的暴露部分；以及重複由修整和蝕刻構成的週期，直到蝕刻抵達所述基底為止。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ??PCT/CN2018/093397 | 2018-06-28 | ||
| PCT/CN2018/093397 WO2020000315A1 (en) | 2018-06-28 | 2018-06-28 | Method of forming staircase structures for three-dimensional memory device double-sided routing |
| WOPCT/CN2018/093397 | 2018-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI667739B true TWI667739B (zh) | 2019-08-01 |
| TW202002178A TW202002178A (zh) | 2020-01-01 |
Family
ID=64789415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107128391A TWI667739B (zh) | 2018-06-28 | 2018-08-15 | 形成用於三維記憶體裝置雙側佈線的階梯結構的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10483280B1 (zh) |
| CN (1) | CN109075173B (zh) |
| TW (1) | TWI667739B (zh) |
| WO (1) | WO2020000315A1 (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109075172B (zh) * | 2018-06-28 | 2019-09-03 | 长江存储科技有限责任公司 | 用于三维存储器件双侧布线的阶梯结构 |
| CN109314114B (zh) * | 2018-06-28 | 2019-11-22 | 长江存储科技有限责任公司 | 用于三维存储器件双侧布线的阶梯结构 |
| CN109742082B (zh) * | 2019-01-02 | 2021-05-18 | 长江存储科技有限责任公司 | 存储器及其形成方法 |
| CN111223871B (zh) * | 2020-01-14 | 2023-07-04 | 长江存储科技有限责任公司 | 一种存储器件的制备方法以及存储器件 |
| CN111758159B (zh) * | 2020-05-25 | 2021-04-27 | 长江存储科技有限责任公司 | 存储器件及其形成方法 |
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- 2018-06-28 WO PCT/CN2018/093397 patent/WO2020000315A1/en active Application Filing
- 2018-06-28 CN CN201880000948.3A patent/CN109075173B/zh active Active
- 2018-08-15 TW TW107128391A patent/TWI667739B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| US10483280B1 (en) | 2019-11-19 |
| CN109075173A (zh) | 2018-12-21 |
| CN109075173B (zh) | 2019-09-03 |
| WO2020000315A1 (en) | 2020-01-02 |
| TW202002178A (zh) | 2020-01-01 |
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