CN109075173A - 形成用于三维存储器件双侧布线的阶梯结构的方法 - Google Patents

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Abstract

公开了用于形成用于三维(3D)存储器件双侧布线的阶梯结构的方法的实施例。在示例中，第一电介质层形成在衬底上，并且第一光刻胶层形成在第一电介质层上。通过由修整‑刻蚀所述第一电介质层构成的周期来图案化出穿过所述第一电介质层到达所述衬底的凹陷。形成填充所述凹陷的多个电介质/牺牲层对。在所述电介质/牺牲层对的顶表面上形成第二光刻胶层。通过由修整‑刻蚀所述电介质/牺牲层对构成的周期来使所述电介质/牺牲层对图案化。形成覆盖图案化的电介质/牺牲层对的第二电介质层。通过利用多个导体层替换所述图案化的电介质/牺牲层对中的牺牲层而在所述衬底上形成包括多个导体/电介质层对的存储器堆叠层。

Description

形成用于三维存储器件双侧布线的阶梯结构的方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得有挑战性，而且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制到和来自存储器阵列的信号的外围器件。
发明内容
文中公开了用于3D存储器件双侧布线的阶梯结构的制造方法的实施例。
在一个示例中，公开了一种用于形成3D存储器件的方法。第一电介质层形成在衬底上，并且第一光刻胶层形成在所述第一电介质层上。通过多个由修整第一光刻胶层和刻蚀第一电介质层构成的周期来图案化出穿过所述第一电介质层到达衬底的凹陷。形成填充所述凹陷的多个电介质/牺牲层对。第二光刻胶层形成在所述多个电介质/牺牲层对的顶表面上。通过多个由修整第二光刻胶层和刻蚀多个电介质/牺牲层对构成的周期来使所述多个电介质/牺牲层对图案化。形成覆盖图案化的多个电介质/牺牲层对的第二电介质层。通过利用多个导体层替换图案化的电介质/牺牲层对中的牺牲层而在衬底上形成包括多个导体/电介质层对的存储器堆叠层。
在另一示例中，公开了一种用于形成3D存储器件的阶梯结构的方法。电介质层形成在衬底上，并且光刻胶层形成在所述电介质层上。通过多个由修整光刻胶层和刻蚀电介质层构成的周期来图案化出穿过所述电介质层到达衬底的凹陷，以使得图案化的凹陷的顶部孔径大于图案化的凹陷的底部孔径，并且在图案化的凹陷的一个边缘处形成多个台阶结构。形成填充所述图案化的凹陷的多个电介质/牺牲层对，以使得在所述多个电介质/牺牲层对的一个边缘处形成阶梯结构。
在又一示例中，公开了一种用于形成3D存储器件的阶梯结构的方法。电介质层形成在衬底上，并且光刻胶层形成在所述电介质层上。通过多个由修整第一光刻胶层和刻蚀电介质层构成的周期来图案化出穿过所述电介质层到达衬底的凹陷。形成填充所述凹陷的多个电介质/牺牲层对，以使得所述多个电介质/牺牲层对的顶表面与所述电介质层的顶表面平齐，并且在所述多个电介质/牺牲层对的第一边缘处形成第一阶梯结构。第二光刻胶层形成在所述电介质/牺牲层对的顶表面上。通过多个由修整第二光刻胶层和刻蚀多个电介质/牺牲层对构成的周期来使所述多个电介质/牺牲层对图案化，以使得在所述多个电介质/牺牲层对的与所述第一边缘相对的第二边缘处形成第二阶梯结构。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据一些实施例的具有用于双侧布线的阶梯结构的示例性3D存储器件的截面图。
图2示出了根据一些实施例的3D存储器件中的示例性存储器堆叠层的平面图。
图3A示出了根据一些实施例的具有用于双侧布线到互连层的阶梯结构的示例性3D存储器件的截面图。
图3B示出了根据一些实施例的具有用于双侧布线到互连层的阶梯结构的另一示例性3D存储器件的截面图。
图4A-图4H示出了根据一些实施例的用于形成具有用于双侧布线的阶梯结构的示例性3D存储器件的制造过程。
图5是根据一些实施例的用于形成具有用于双侧布线的阶梯结构的示例性3D存储器件的方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。此外，同样至少部分取决于上下文，术语“基于”可以被理解为未必旨在传达排他的一组因素，并且相反可以允许存在未必明确表述的额外因素。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文中使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
在一些3D存储器件中，用于存储数据的存储单元是通过堆叠存储结构(例如，存储器堆叠层)而竖直堆叠的。3D存储器件通常包括形成于堆叠存储结构的一个或多个侧面上的阶梯结构，以达到例如字线扇出的目的。随着对更高存储容量的需求的持续增大，堆叠存储结构的竖直层级的数量也随之增加。常规的阶梯结构允许字线仅朝向衬底的一侧扇出。也就是说，所有的字线触点都必须沿同一竖直方向着陆在常规台阶上，这约束了互连布线，并且导致了更高的互连密度和更小的处理窗口。
本公开的各种实施例提供了具有用于双侧布线的阶梯结构的3D存储器件。文中公开的阶梯结构允许朝向器件衬底的两侧进行互连布线(例如，字线扇出)，由此提高了布线灵活度，降低了互连密度并且扩大了处理窗口。在一些实施例中，3D存储器件的双侧布线还可以消除对3D存储器件中的用于后段工序(BEOL)互连的具有高深宽比的某些互连结构(例如，贯穿阵列触点(TAC))的需求，这样能够进一步提高器件产率。
图1示出了根据本公开的一些实施例的具有用于双侧布线的阶梯结构的示例性3D存储器件100的截面图。3D存储器件100可以包括衬底102，衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其它适当材料。在一些实施例中，衬底102是减薄衬底(例如，半导体层)，所述衬底是通过研磨、湿法/干法刻蚀、化学机械抛光(CMP)或其任何组合从正常厚度减薄的。
3D存储器件100可以包括处于衬底102上方的存储器堆叠层104。存储器堆叠层104可以是堆叠存储结构，穿过所述堆叠存储结构形成存储器串(例如，NAND存储器串106)。在一些实施例中，存储器堆叠层104包括竖直堆叠在衬底102上方的多个导体/电介质层对108。每个导体/电介质层对108可以包括导体层110和电介质层112。也就是说，存储器堆叠层104可以包括竖直堆叠的交错的导体层110和电介质层112。如图1所示，每个NAND存储器串106竖直延伸穿过存储器堆叠层104中的导体/电介质层对108。在一些实施例中，3D存储器件100是NAND闪速存储器件，其中，在3D存储器件100的NAND存储器串106和导体层110(起着字线的作用)的交叉处提供存储单元。存储器堆叠层104中的导体/电介质层对108的数量(例如，32、64、96或128)可以设定3D存储器件100中的存储单元的数量。
导体层110可以均具有相同的厚度或者具有不同的厚度。类似地，电介质层112可以均具有相同的厚度或者具有不同的厚度。导体层110可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层112可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层110包括金属，例如W，并且电介质层112包括氧化硅。应当理解，根据一些实施例，诸如原位蒸汽生成(ISSG)氧化硅的氧化硅膜114形成于衬底102(例如，硅衬底)和存储器堆叠层104之间。
应当指出，x轴和y轴被添加至图1，以进一步示出3D存储器件100中的部件的空间关系。衬底102包括沿x方向(横向或者宽度方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用，半导体器件(例如，3D存储器件100)的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“上方”、还是“下方”是当衬底在y方向上被定位在半导体器件的最低平面内时沿y方向(竖直方向或厚度方向)相对于半导体器件的衬底(例如，衬底102)而确定的。在本公开中将通篇应用相同的概念来描述空间关系。
在一些实施例中，3D存储器件100是单片3D存储器件的部分，其中，所述单片3D存储器件的部件(例如，存储单元和外围器件)形成在单个衬底(例如，衬底102)上。可以在存储器堆叠层104上方形成用于促进存储器件100的运行的外围器件(未示出)，例如任何适当的数字、模拟和/或混合信号外围电路。在一些实施例中，3D存储器件100是非单片3D存储器件的部分，其中，所述部件单独地形成在不同的衬底上，并且然后以面对面的方式、面对背的方式或者背对背的方式接合起来。外围器件(未示出)可以形成在不同于衬底102的单独衬底上。作为接合的非单片3D存储器件的部分，衬底102可以是减薄衬底(例如，半导体层，其不是接合的非单片3D存储器件的衬底)，并且可以在减薄衬底102的背面形成非单片3D存储器件的后段工序(BEOL)互连。
然而，不管3D存储器件100处于外围器件(未示出)上方还是下方，3D存储器件100都可以是单片或者非单片3D存储器件的部分。为了便于参考，图1描绘了3D存储器件100的这样一种状态，其中，衬底102被定位成沿y方向处于存储器堆叠层104下方，而不管衬底102是否是能够在上面形成3D存储器件100的BEOL互连的减薄衬底。
如图1所示，存储器堆叠层104可以包括内部区域116(又称为“核心阵列区域”)和外部区域118(又称为“阶梯区域”)。在一些实施例中，内部区域116是存储器堆叠层104的中心区域，其中穿过导体/电介质层对108形成了NAND存储器串106的阵列，并且外部区域118是存储器堆叠层104的围绕内部区域116(包括侧面和边缘)的没有NAND存储器串106的其余区域。如图2的平面图所示，存储器堆叠层104可以具有矩形(或方形)形状，其中，内部区域116处于中心，并且外部区域118(包括四个侧面和边缘)围绕内部区域116。
如图1所示，每个NAND存储器串106可以竖直延伸穿过存储器堆叠层104的内部区域116。每个NAND存储器串106可以包括利用半导体材料(例如，形成半导体沟道120)和电介质材料(例如，形成存储器膜122)填充的沟道孔。在一些实施例中，半导体沟道120包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜122是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合层。每个NAND存储器串106可以具有圆柱形形状(例如，柱形形状)。根据一些实施例，半导体沟道120、隧穿层、存储层和阻挡层按此顺序沿着从柱的中心向外表面的方向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
在一些实施例中，NAND存储器串106包括用于NAND存储器串106的多个控制栅(每者是字线/导体层110的部分)。每个导体/电介质层对108中的导体层110能够起着NAND存储器串106的存储单元的控制栅的作用。导体层110可以包括用于多个NAND存储器串106的多个控制栅，并且可以作为字线横向延伸，终止于存储器堆叠层104的边缘。应当理解，尽管图1未示出，但是可以将3D存储器件100的额外部件形成为NAND存储器串106和/或存储器堆叠层104的部分，所述额外部件包括但不限于阵列公共源极、漏极、源极选择栅、漏极选择栅、以及栅缝隙/源极触点。
如图1所示，至少在沿横向的两侧上，存储器堆叠层104的外部区域118可以包括多个阶梯结构124A和124B。在一些实施例中，存储器堆叠层104包括第一阶梯结构124A和第二阶梯结构124B，两者都在衬底102上。第一阶梯结构124A和第二阶梯结构124B可以沿横向方向处于存储器堆叠层104的相对的两侧上。
在阶梯结构124A中，沿背离衬底102的竖直方向(正y方向)，导体/电介质层对108的边缘可以朝存储器堆叠层104的NAND存储器串106的阵列横向错开。换言之，阶梯结构124A中的存储器堆叠层104的边缘可以随着移动离开衬底102(从底至顶)而朝向内部区域116倾斜。阶梯结构124A的斜坡可以背离衬底102。
另一方面，在阶梯结构124B中，沿背离衬底102的竖直方向(正y方向)，导体/电介质层对108的边缘可以背离存储器堆叠层104的NAND存储器串106的阵列横向错开。换言之，阶梯结构124B中的存储器堆叠层104的边缘可以随着移动离开衬底102(从底至顶)而背离内部区域116倾斜。阶梯结构124B的斜坡可以面向衬底102。
因此，如图1所示，在侧视图中存储器堆叠层104可以具有大体上平行四边形的形状(忽略侧面的“锯齿”)。存储器堆叠层104中的导体/电介质层对108可以横向错开，并且存储器堆叠层104中的每个导体/电介质层对108的长度可以是标称相同的。在一些实施例中，第一和第二阶梯结构124A和124B中的导体/电介质层对108的数量是相同的。
阶梯结构124A或124B的每个“层级”可以包括一个或多个导体/电介质层对108，每个导体/电介质层对108包括一对导体层110和电介质层112。如图1所示，根据一些实施例，阶梯结构124的每个层级包括一个导体/电介质层对108。每个相邻的导体/电介质层对108的边缘可以横向错开。例如，第一阶梯结构124A中的每个相邻导体/电介质层对108的边缘从底到顶朝向NAND存储器串106的阵列横向错开，并且第二阶梯结构124B中的每个相邻导体/电介质层对108的边缘从底到顶背离NAND存储器串106横向错开。应当理解，在一些实施例中，阶梯结构124A或124B的每个层级可以包括多个导体/电介质层对108，每个导体/电介质层对108具有标称相同的长度。
如图1所示，阶梯结构124A或124B的每个层级(例如，图1中的每个导体/电介质层对108)中的底层可以是用于竖直方向的互连的导体层110。应当理解，在一些实施例中，阶梯结构的每个层级中的顶层是导体层110。在一些实施例中，阶梯结构124A或124B的每两个相邻层级沿竖直方向偏移标称相同的距离，并且沿横向方向偏移标称相同的距离。因而，每个偏移能够形成用于在竖直方向上与3D存储器件100的字线互连的“着陆区”。如图1所示，根据一些实施例，每个阶梯结构124A或124B中的每个相邻导体/电介质层对108的边缘的偏移是标称相同的。
参考图2的平面图，根据一些实施例，存储器堆叠层104在外部区域118的四侧上具有阶梯结构。图1示出了沿A-A'方向在两个相对侧上具有两个阶梯结构124A和124B的存储器堆叠层104的截面图。在一些实施例中，存储器堆叠层104的外部区域118还包括在另外两个相对侧上的沿B-B'方向的两个阶梯结构，它们与图1中的阶梯结构124A和124B具有类似的设计和构造。例如，存储器堆叠层104沿B-B'方向的截面在侧视图中也具有大体上平行四边形的形状。将不再重复沿B-B'方向的两个阶梯结构的细节。阶梯结构可以是用于着陆互连(例如，通孔触点)的功能阶梯结构，和/或可以是用于在制造期间的刻蚀/CMP处理中平衡载荷的虚设沟道孔或虚设阶梯结构。在一些实施例中，沿A-A'方向的阶梯结构(例如，图1中的阶梯结构124A和124B)是功能阶梯结构，而沿B-B'方向的阶梯结构是虚设阶梯结构。
返回参考图1，3D存储器件100可以包括与文中公开的各种存储器堆叠层部件(例如，阶梯结构124中的NAND存储器串106和字线110)接触的多个本地互连。所述互连在文中被称为“本地互连”，因为它们与存储器堆叠层104中的直接用于扇出的部件接触。如文中使用的，术语“互连”可以广义地包括任何适当类型的互连，包括竖直互连通道(例如，通孔)触点和横向互连线。如图1所示，本地互连可以包括字线通孔触点130和NAND存储器串通孔触点132。每个本地互连可以包括采用导电材料填充的开口(例如，通孔孔或沟槽)，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。
图1所示的平行四边形存储器堆叠层104能够允许双侧互连布线用于3D存储器件100，所述双侧互连布线例如是使用具有面向相反方向的斜坡的两个阶梯结构124A和124B的双侧字线扇出。因而，能够在衬底102的相对侧实现互连布线。在一些实施例中，字线通孔触点130包括用于背离衬底102(正y方向)的字线扇出的第一组字线通孔触点130A并且包括用于朝向衬底102(负y方向)的字线扇出的第二组字线通孔触点130B。对于第一组字线通孔触点130A，其中的每者与第一阶梯结构124A中的导体/电介质层对108之一中的导体层110(字线)接触。类似地，对于第二组字线通孔触点130B，其中的每者与第二阶梯结构124B中的导体/电介质层对108之一中的导体层110(字线)接触。
由于每条字线110能够通过任一侧上的阶梯结构之一而扇出，因而对于每个阶梯结构124A或124B，并非所有的着陆区都必须用于接触字线通孔触点130。在一些实施例中，每个阶梯结构124A或124B用于使字线110的一半扇出。例如，字线110可以通过两个阶梯结构124A和124B交替扇出。
图1所示的平行四边形形状的存储器堆叠层104能够允许双侧互连布线用于3D存储器件100，这继而能够允许衬底102的任一侧或两侧的互连层(例如，BEOL互连)通过本地互连(例如，字线通孔触点130)电连接至存储器堆叠层104中的部件(例如，字线110)。例如，图3A-图3B示出了根据各种实施例的具有用于双侧布线到互连层的阶梯结构124的3D存储器件100的截面图。
如图3A所示，3D存储器件100可以包括处于存储器堆叠层104上方并且处于形成存储器堆叠层104的衬底102的正面的正面互连层302。正面互连层302可以包括互连线304和通孔触点306以及其中能够形成互连线304和通孔触点306的一个或多个层间电介质(ILD)层(又称为“金属间电介质(IMD)层”)。互连(例如，互连线304和通孔触点306)以及ILD层在文中可以被统称为“互连层”(例如，正面互连层302)。互连线304和通孔触点306可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。正面互连层302中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
在一些实施例中，每个字线通孔触点130A的一端(例如，下端)与阶梯结构124A中的字线接触，并且每个字线通孔触点130A的另一端(例如，上端)与正面互连层302中的互连接触。也就是说，正面互连层302可以电连接至存储器堆叠层104的阶梯结构124A中的字线。如文中所使用的，部件(例如，字线通孔触点130)的“上端”是在y方向上离衬底102较远的一端，并且部件的“下端”是在y方向上离衬底102较近的一端。
如图3A所示，3D存储器件100还可以包括位于存储器堆叠层104下方并且处于衬底102的背面的背面互连层308。也就是说，背面互连层308和存储器堆叠层104可以形成在衬底102的相对侧。背面互连层308可以包括互连线310和通孔触点312以及其中能够形成互连线310和通孔触点312的一个或多个ILD层。互连(例如，互连线310和通孔触点312)以及ILD层在文中可以被统称为“互连层”(例如，背面互连层308)。互连线310和通孔触点312可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。背面互连层308中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，每个字线通孔触点130B的一端(例如，上端)与阶梯结构124B中的字线接触，并且每个字线通孔触点130B的另一端(例如，下端)与延伸穿过衬底102的通孔触点314(贯穿硅通孔(TSV))接触。通孔触点314可以与背面互连层308中的互连接触。结果，背面互连层308可以通过字线通孔触点130B和穿过衬底102的通孔触点314电连接至存储器堆叠层104的阶梯结构124B中的字线。应当理解，在一些实施例中，衬底102是便于形成通孔触点314和背面互连层308的减薄衬底。
应当理解，如图3B所示，在侧视图中可以将存储器堆叠层104横向翻转。因此，第一阶梯结构124A中的导体/电介质层对108的边缘沿背离衬底102的竖直方向可以背离存储器串106的阵列横向错开，并且第二阶梯结构124B中的导体/电介质层对108的边缘沿背离衬底102的竖直方向可以朝存储器串106的阵列横向错开。换言之，第一阶梯结构124A中的存储器堆叠层104的边缘可以随着移动离开衬底102(从底至顶)而背离内部区域116倾斜，并且第二阶梯结构124B中的存储器堆叠层104的边缘可以随着移动离开衬底102(从底至顶)而朝向内部区域116倾斜。第一阶梯结构124A的斜坡可以面向衬底102，并且第二阶梯结构124B的斜坡可以背离衬底102。因而，第一阶梯结构124A可以用于使存储器堆叠层104的字线中的一半扇出到背面互连层308，并且第二阶梯结构124B可以用于使存储器堆叠层104的字线中的一半扇出到正面互连层302。
图4A-图4H示出了根据本公开的一些实施例的用于形成具有用于双侧布线的阶梯结构的示例性3D存储器件的制造过程。图5是根据一些实施例的用于形成具有用于双侧布线的阶梯结构的示例性3D存储器件的方法500的流程图。图4A-图4H以及图5所示的3D存储器件的示例包括图1所示的3D存储器件100。将图4A-图4H以及图5一起描述。应当理解，方法500中所示的操作不是穷举的，并且也可以在所示操作中的任何操作之前、之后或者之间执行其它操作。此外，所述操作中的一些可以是同时执行的，或者可以是按照与图5所示不同的次序执行的。
参考图5，方法500开始于操作502，其中，在衬底上形成第一电介质层，并且在第一电介质层上形成第一光刻胶层。衬底可以是硅衬底。在一些实施例中，在形成第一电介质层之前，通过离子注入和/或热扩散对衬底进行掺杂，以形成掺杂区域(例如，阱)，并对掺杂区域进行氧化，以形成氧化硅膜(例如，ISSG氧化硅)。在一些实施例中，还通过湿法/干法刻蚀和薄膜沉积在衬底中形成隔离区(例如，浅沟槽隔离(STI))。形成第一电介质层可以包括在衬底上沉积氧化硅膜。
如图4A中所示，电介质层404形成在硅衬底402上。电介质层404可以包括氧化硅，例如四乙基正硅酸盐(TEOS)氧化硅，或者可以包括任何其它电介质材料，包括但不限于氮化硅、氮氧化硅或其任何组合。电介质层404可以是通过一种或多种薄膜沉积工艺形成的，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂、或其任何组合。光刻胶层406通过旋涂而形成在电介质层404上。光刻胶层406可以是任何适当类型的正光刻胶或负光刻胶。在一些实施例中，ISSG氧化硅膜形成在电介质层404和硅衬底402之间，并且底部抗反射涂层(BARC)膜形成在电介质层404和光刻胶层406之间。
方法500进行至操作504，如图5所示，其中，通过多个由对第一光刻胶层的修整和对第一电介质层的刻蚀构成的周期来穿过第一电介质层图案化出通往衬底的凹陷。在一些实施例中，图案化出凹陷包括对第一光刻胶层进行图案化，以暴露第一电介质层的部分，并使用图案化的第一光刻胶层作为刻蚀掩模对第一电介质层的暴露部分进行刻蚀。根据一些实施例，在每个修整-刻蚀周期中，第一光刻胶层被修整以扩大第一电介质层的暴露部分，并使用经修整的第一光刻胶层作为另一刻蚀掩模对第一电介质层的扩大的暴露部分进行刻蚀，从而在凹陷的边缘处形成台阶结构。可以重复修整-刻蚀周期，直至刻蚀抵达衬底并且在凹陷的边缘处得到了多个台阶结构为止。在一些实施例中，在每个修整-刻蚀周期中，经修整的第一光刻胶层的量是标称相同的，并且因而每个台阶结构的宽度也是标称相同的。
如图4B中所示，光刻胶层406被图案化以暴露电介质层404的部分。可以通过光刻和显影对光刻胶层406进行图案化。经图案化的光刻胶层406被用作刻蚀掩模，以通过湿法刻蚀和/或干法刻蚀对电介质层404的暴露部分进行刻蚀。可以使用任何适当的刻蚀剂(例如，湿法刻蚀和/或干法刻蚀的刻蚀剂)去除暴露部分中的电介质层404的一定厚度(以及BARC膜(如果有的话)的整个厚度)。可以通过刻蚀速率和/或刻蚀时间控制刻蚀的厚度。之后，对经图案化的光刻胶层406进行修整(例如，往往从所有方向向内递增刻蚀)，以扩大电介质层404的暴露部分(如横向箭头所指示的)。可以通过修整速率和/或修整时间控制所修整的光刻胶层406的量，并且所述量可以与所得到的台阶结构408的尺寸直接相关(例如，是其决定因素)可以使用任何适当的刻蚀工艺执行对光刻胶层406的修整，所述刻蚀工艺例如是等向性干法刻蚀或者湿法刻蚀。可以使用经修整的光刻胶层406作为刻蚀掩模再次刻蚀电介质层404的扩大的暴露部分，以形成一个台阶结构408。可以使用任何适当的刻蚀剂(例如，湿法刻蚀和/或干法刻蚀的刻蚀剂)朝向硅衬底402去除电介质层404的一定厚度(如竖直箭头所指示的)，所述厚度可以通过刻蚀速率和/或刻蚀时间来控制。光刻胶406的修整过程随后是电介质层404的刻蚀过程在文中被称为电介质层404的修整-刻蚀周期。
如图4C所示，重复电介质层404的修整-刻蚀周期，直到刻蚀抵达硅衬底402为止。因此，形成了穿过电介质层404到达硅衬底402的凹陷410，并且在凹陷410的边缘处有多个台阶结构408。由于重复的电介质层404的修整-刻蚀周期，凹陷410可以具有倾斜的侧边以及比底部孔径大的顶部孔径。也就是说，随着凹陷410向硅衬底402推进，凹陷410的孔径逐渐减小。台阶结构408的数量可以由电介质层404的修整-刻蚀周期的数量来确定。每个台阶结构408的尺寸可以由每一轮中的受到修整的光刻胶层406的量(确定横向方向的宽度)以及每一轮中的受到刻蚀的电介质层404的厚度(例如，确定竖直方向的深度/高度)来确定。在一些实施例中，每一轮中受到修整的第一光刻胶层406的量是标称相同的，以使得每个台阶结构408的宽度是标称相同的。在一些实施例中，每一轮中受到刻蚀的电介质层404的厚度是标称相同的，以使得每个台阶结构408的深度/高度是标称相同的。
如图4C所示，在凹陷410被图案化之后，例如通过聚合物灰化、光刻胶剥离和/或湿法清洁来去除剩余的光刻胶层406，以清洁电介质层404的外表面(例如，凹陷410的顶表面和侧边缘)。可以将氧化硅膜412形成为覆盖在凹陷410的底部处暴露的硅衬底402。在一些实施例中，氧化硅膜412是通过对硅衬底402的ISSG氧化、高密度等离子体(HDP)氧化沉积和/或氟化硅玻璃(FSG)氧化沉积而形成的。在一些实施例中，氧化硅膜412不仅覆盖凹陷410的底部，还覆盖电介质层404的外表面(例如，凹陷410的顶表面和侧边缘)。
方法500进行至操作506，如图5所示，其中，形成填充所述凹陷的多个电介质/牺牲层对。在一些实施例中，形成电介质/牺牲层对包括交替地沉积电介质层和牺牲层。每个电介质/牺牲层对的厚度与凹陷的边缘处的每个台阶结构的厚度标称地相同。形成电介质/牺牲层对还可以包括使所沉积的电介质层和牺牲层平坦化，直到电介质/牺牲层对的顶表面与第一电介质层的顶表面平齐为止。
如图4D所示，多个电介质/牺牲层对414形成在电介质层404的顶表面上(文中又称为“上电介质/牺牲层对”，未示出)并且填充凹陷410(文中又称为“下电介质/牺牲层对”420)。在一些实施例中，可以通过一种或多种薄膜沉积工艺来交替地沉积牺牲层416和电介质层418，所述薄膜沉积工艺包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，牺牲层416包氮化硅，并且电介质层418包括氧化硅。可以控制沉积速率和/或沉积时间，以使得每个电介质/牺牲层对414的厚度(包括牺牲层416和电介质层418的总厚度)与凹陷410的边缘处的每个台阶结构408的深度/高度标称地相同。因此，下电介质/牺牲层对420在下电介质/牺牲层对420的边缘处可以包括多个台阶结构408。应当理解，沉积牺牲层416和电介质层418的顺序不受限制。沉积可以开始于牺牲层416或电介质层418，并且可以结束于牺牲层416或电介质层418。
如图4D所示，通过多种工艺使上电介质/牺牲层对平坦化，直到剩余电介质/牺牲层对(例如，下电介质/牺牲层对420)的顶表面与电介质层404的顶表面平齐为止。也就是说，上电介质/牺牲层对可以被完全去除，并且平坦化可以停止于下电介质/牺牲层对420的顶表面。例如，可以使用CMP和/或湿法/干法刻蚀去除上电介质/牺牲层对。
方法500进行至操作508，如图5所示，其中，第二光刻胶层形成在电介质/牺牲层对的顶表面上。如图4D中所示，光刻胶层424通过旋涂而形成在下电介质/牺牲层对420(和电介质层404)的顶表面上，并通过光刻和显影被图案化。光刻胶层424可以是任何适当类型的正光刻胶或负光刻胶。在一些实施例中，可以使用与下电介质/牺牲层对420(和凹陷410)相同的刻线，但是利用相反的光刻胶图案。在一些实施例中，BARC膜沉积在光刻胶层424和下电介质/牺牲层对420之间，并按照与光刻胶层424类似的方式被图案化。
方法500进行至操作510，如图5所示，其中，通过多个由对第二光刻胶层的修整和对多个电介质/牺牲层对的刻蚀构成的周期来使电介质/牺牲层对图案化。在一些实施例中，使电介质/牺牲层对图案化包括使第二光刻胶层图案化，以暴露第一电介质/牺牲层对(例如，顶部电介质/牺牲层对)的部分，并使用经图案化的第二光刻胶层作为刻蚀掩模对第一电介质/牺牲层对的暴露部分进行刻蚀，以暴露第二电介质/牺牲层对(例如，处于顶部电介质/牺牲层对下面的电介质/牺牲层对)。根据一些实施例，在每个修整-刻蚀周期中，第二光刻胶层被修整，以暴露第一电介质/牺牲层对的另一部分，并使用经修整的第二光刻胶层作为另一刻蚀掩模对第一和第二电介质/牺牲层对的暴露部分进行刻蚀，从而在电介质/牺牲层对的边缘处形成台阶结构。可以重复修整-刻蚀周期，直至刻蚀抵达衬底并且在电介质/牺牲层对的边缘处得到多个台阶结构为止。在一些实施例中，在每个修整-刻蚀周期中，经修整的第二光刻胶层的量是标称相同的，并且因而每个台阶结构的宽度也是标称相同的。
如图4D中所示，对光刻胶层424进行图案化，以暴露下电介质/牺牲层对420中的顶部电介质/牺牲层对的部分。图案化的光刻胶层424被用作刻蚀掩模，以通过湿法刻蚀和/或干法刻蚀对下电介质/牺牲层对420中的顶部电介质/牺牲层对的暴露部分进行刻蚀。可以使用任何适当的刻蚀剂(例如，湿法刻蚀和/或干法刻蚀的刻蚀剂)去除暴露部分中的电介质/牺牲层对414中的顶部电介质/牺牲层对的整个厚度(包括其中的牺牲层416和电介质层418)。可以通过在电介质/牺牲层对414中使用的不同材料(例如，氮化硅和氧化硅)处的刻蚀停止来控制刻蚀的厚度。对下电介质/牺牲层对420中的顶部电介质/牺牲层对的暴露部分的刻蚀导致下电介质/牺牲层对420中的顶部电介质/牺牲层对下面的电介质/牺牲层对的部分被暴露。
如图4E所示，然后对图案化的光刻胶层424进行修整(例如，往往从所有方向向内递增刻蚀)，以暴露下电介质/牺牲层对420中的顶部电介质/牺牲层对的另一部分(如横向箭头所指示的)。可以通过修整速率和/或修整时间来控制所修整的光刻胶层424的量，并且所述量可以与所得到的台阶结构426的尺寸直接相关(例如，是其决定因素)。可以使用任何适当的刻蚀工艺执行对光刻胶层424的修整，所述刻蚀工艺例如是等向性干法刻蚀或者湿法刻蚀。使用经修整的光刻胶层424作为刻蚀掩模对下电介质/牺牲层对420中的顶部电介质/牺牲层对的扩大的暴露部分和处于下电介质/牺牲层对420中的顶部电介质/牺牲层对下面的电介质/牺牲层对的暴露部分这两者进行刻蚀，以形成一个台阶结构426。可以使用任何适当的刻蚀剂(例如，湿法刻蚀和/或干法刻蚀的刻蚀剂)朝向硅衬底402(如竖直箭头所指示的)去除电介质/牺牲层对414中的处于暴露部分中的整个厚度(包括其中的牺牲层416和电介质层418)。光刻胶424的修整过程随后是电介质/牺牲层对414的刻蚀过程在文中被称为电介质/牺牲层对414的修整-刻蚀周期。
如图4E所示，可以重复电介质/牺牲层对414的修整-刻蚀周期，直到刻蚀抵达衬底102(或者氧化硅膜412(如果有的话))为止。因此，下电介质/牺牲层对420被图案化为具有处于下电介质/牺牲层对420的边缘处的多个台阶结构426。由于重复的电介质/牺牲层对414的修整-刻蚀周期，下电介质/牺牲层对420可以具有倾斜的侧边缘，在该侧边缘处形成台阶结构426。因此，能够使下电介质/牺牲层对420横向错开，并且下电介质/牺牲层对420中的每者的长度可以是标称相同的。台阶结构426的数量可以由电介质/牺牲层对的修整-刻蚀周期的数量确定。每个台阶结构426的尺寸可以由每个周期中受到修整的光刻胶层424的量(例如，确定横向方向的宽度)和电介质/牺牲层对414的厚度(例如，确定竖直方向的深度/高度)来确定。在一些实施例中，每个周期中受到修整的光刻胶层424的量是标称相同的，以使得每个台阶结构426的宽度是标称相同的。在一些实施例中，每个电介质/牺牲层对414的厚度是标称相同的，以使得每个台阶结构426的深度/高度是标称相同的。在一些实施例中，下电介质/牺牲层对420的倾斜侧边缘处的每个台阶结构426的尺寸(例如，宽度和深度/高度)可以与下电介质/牺牲层对420的另一倾斜侧边缘处的每个台阶结构408的尺寸(例如，宽度和深度/高度)是标称相同的。
方法500进行至操作512，如图5中所示，其中形成覆盖图案化的多个电介质/牺牲层对的第二电介质层。形成第二电介质层可以包括沉积氧化硅膜并使所述氧化硅膜平坦化。
如图4F中所示，电介质层428形成在电介质层404的顶表面上并且覆盖图案化的下电介质/牺牲层对420。电介质层428可以包括氧化硅，例如TEOS氧化硅，或者可以包括任何其它电介质材料，包括但不限于氮化硅、氮氧化硅、或其任何组合。电介质层428可以是通过一种或多种薄膜沉积工艺形成的，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、旋涂或其任何组合。在一些实施例中，HDP和/或FSG氧化硅膜沉积在电介质层428和电介质层404之间(以及电介质层428和图案化的下电介质/牺牲层对420之间)。如图4G中所示，通过多种工艺使电介质层428平坦化。例如，可以沉积硬掩模和光刻胶层，并通过光刻和湿法/干法刻蚀使硬掩模和光刻胶层图案化，以填充电介质层428中的缝隙，随后通过CMP和/或湿法/干法刻蚀来去除多余的电介质层428。在平坦化之后可以保留电介质层428的一定厚度，以覆盖图案化的下电介质/牺牲层对420的顶表面。
方法500进行至操作514，如图5所示，其中，通过利用多个导体层替换图案化的电介质/牺牲层对中的牺牲层而在衬底上形成包括多个导体/电介质层对的存储器堆叠层。该过程又称为“栅极替换过程”。在一些实施例中，栅极替换过程包括穿过电介质/牺牲层对刻蚀出多个开口，通过所述开口刻蚀电介质/牺牲层对中的牺牲层，并且通过所述开口沉积导体/电介质层对中的导体层。
如图4H所示，穿过图案化的下电介质/牺牲层对420刻蚀出开口430(例如，栅缝隙)。开口430可以是通过对电介质(例如，氧化硅和氮化硅)进行湿法刻蚀和/或干法刻蚀而形成的。开口430被用作栅极替换过程的通路，所述栅极替换过程利用导体层432替换图案化的下电介质/牺牲层对420中的牺牲层416，以形成多个导体/电介质层对434。可以通过相对于电介质层418(例如，氧化硅)选择性地对牺牲层416(例如，氮化硅)进行湿法刻蚀并利用导体层432(例如，W)填充所述结构，来执行利用导体层432替换牺牲层416。可以通过PVD、CVD、ALD、任何其它适当工艺或其任何组合来沉积导体层432。导体层432可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
结果，在栅极替换过程之后，图4G中的图案化的下电介质/牺牲层对420变成在侧视图中具有大体上平行四边形形状的存储器堆叠层436(例如，图1中的存储器堆叠层104)的部分。图4G中的图案化的下电介质/牺牲层对420的一个侧边缘处的台阶结构426变成存储器堆叠层436的阶梯结构438(例如，图1中的第一阶梯结构124A)，并且图4G中的图案化的下电介质/牺牲层对420的另一侧边缘处的台阶结构408变成存储器堆叠层436的另一阶梯结构440(例如，图1中的第二阶梯结构124B)。应当理解，能够容易地认识到形成存储器堆叠层436中的其它部件(例如，NAND存储器串)和本地互连(例如，字线通孔触点)的细节，因而在本文中不再描述。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，以使得本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (24)

1.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成第一电介质层并且在所述第一电介质层上形成第一光刻胶层；
通过多个由修整所述第一光刻胶层和刻蚀所述第一电介质层构成的周期来图案化出穿过所述第一电介质层到达所述衬底的凹陷；
在所述凹陷中形成多个电介质/牺牲层对；
在所述多个电介质/牺牲层对的顶表面上形成第二光刻胶层；
通过多个由修整所述第二光刻胶层和刻蚀所述多个电介质/牺牲层对构成的周期来使所述多个电介质/牺牲层对图案化；
形成覆盖图案化的多个电介质/牺牲层对的第二电介质层；以及
通过利用多个导体层替换所述图案化的电介质/牺牲层对中的牺牲层而在所述衬底上形成包括多个导体/电介质层对的存储器堆叠层。
2.根据权利要求1所述的方法，其中，形成所述第一电介质层包括沉积氧化硅膜。
3.根据权利要求1或2所述的方法，其中，图案化出所述凹陷包括：
使所述第一光刻胶层图案化，以暴露所述第一电介质层的部分；
使用图案化的第一光刻胶层作为刻蚀掩模对所述第一电介质层的暴露部分进行刻蚀；
对所述第一光刻胶层进行修整，以扩大所述第一电介质层的所述暴露部分；
使用经修整的第一光刻胶层作为另一刻蚀掩模对所述第一电介质层的扩大的暴露部分进行刻蚀，以在所述凹陷的边缘处形成台阶结构；以及
重复由修整和刻蚀构成的周期，直到刻蚀抵达所述衬底，并且在所述凹陷的边缘处得到多个台阶结构为止。
4.根据权利要求3所述的方法，其中，在每个由修整和刻蚀构成的周期中，所述经修整的第一光刻胶层的量是相同的。
5.根据权利要求3或4所述的方法，其中，形成所述多个电介质/牺牲层对包括：
交替沉积电介质层和牺牲层，其中，所述电介质/牺牲层对中的每者的厚度与所述凹陷的边缘处的所述台阶结构中的每者的厚度相同；以及
使所沉积的电介质层和牺牲层平坦化，直到所述电介质/牺牲层对的顶表面与所述第一电介质层的顶表面平齐为止。
6.根据权利要求1-5中的任何一项所述的方法，其中，使所述多个电介质/牺牲层对图案化包括：
使所述第二光刻胶层图案化，以暴露所述电介质/牺牲层对中的第一电介质/牺牲层对的部分；
使用图案化的第二光刻胶层作为刻蚀掩模来刻蚀所述第一电介质/牺牲层对的暴露部分，以暴露所述电介质/牺牲层对中的第二电介质/牺牲层对的部分；
对所述第二光刻胶层进行修整，以暴露所述第一电介质/牺牲层对的另一部分；
使用经修整的第二光刻胶层作为另一刻蚀掩模来刻蚀所述第一电介质/牺牲层对和所述第二电介质/牺牲层对的暴露部分，从而在所述电介质/牺牲层对的边缘处形成台阶结构；以及
重复由修整和刻蚀构成的周期，直到刻蚀抵达所述衬底，并且在所述所述电介质/牺牲层对的边缘处得到多个台阶结构为止。
7.根据权利要求6所述的方法，其中，在每个由修整和刻蚀构成的周期中，经修整的第二光刻胶层的量是相同的。
8.根据权利要求1-7中的任何一项所述的方法，其中，形成所述第二电介质层包括：
沉积氧化硅膜；以及
使所述氧化硅膜平坦化。
9.根据权利要求1-8中的任何一项所述的方法，其中，形成所述存储器堆叠层包括：
穿过所述图案化的多个电介质/牺牲层对刻蚀出多个开口；
通过所述多个开口刻蚀所述图案化的多个电介质/牺牲层对中的牺牲层；以及
通过所述多个开口沉积所述多个导体/电介质层对中的导体层。
10.一种用于形成三维(3D)存储器件的阶梯结构的方法，包括：
在衬底上形成电介质层，并且在所述电介质层上形成光刻胶层；
通过多个由修整所述光刻胶层和刻蚀所述电介质层构成的周期来图案化出穿过所述电介质层通往所述衬底的凹陷，以使得图案化的凹陷的顶部孔径大于所述图案化的凹陷的底部孔径，并且在所述图案化的凹陷的一个边缘处形成多个台阶结构；以及
形成填充所述图案化的凹陷的多个电介质/牺牲层对，以使得在所述多个电介质/牺牲层对的一个边缘处形成阶梯结构。
11.根据权利要求10所述的方法，其中，所述图案化的凹陷的孔径从顶到底逐渐减小。
12.根据权利要求10或11所述的方法，其中，形成所述电介质层包括沉积氧化硅膜。
13.根据权利要求10-12中的任何一项所述的方法，其中，图案化出所述凹陷包括：
使所述光刻胶层图案化，以暴露所述电介质层的部分；
使用图案化的光刻胶层作为刻蚀掩模来对所述电介质层的暴露部分进行刻蚀；
对所述光刻胶层进行修整，以扩大所述电介质层的所述暴露部分；
使用经修整的光刻胶层作为另一刻蚀掩模来对所述电介质层的扩大的暴露部分进行刻蚀；以及
重复由修整和刻蚀构成的周期，直到刻蚀抵达所述衬底为止。
14.根据权利要求13所述的方法，其中，在每个由修整和刻蚀构成的周期中，经修整的光刻胶层的量是相同的。
15.根据权利要求10-14中的任何一项所述的方法，其中，所述多个台阶结构中的每者的深度是相同的。
16.根据权利要求15所述的方法，其中，形成所述多个电介质/牺牲层对包括交替沉积电介质层和牺牲层，其中，所述电介质/牺牲层对中的每者的厚度与第一多个台阶结构和第二多个台阶结构中的每者的深度相同。
17.根据权利要求16所述的方法，其中，形成所述多个电介质/牺牲层对包括使所沉积的电介质层和牺牲层平坦化直到所述电介质/牺牲层对的顶表面与所述电介质层的顶表面平齐为止。
18.一种用于形成三维(3D)存储器件的阶梯结构的方法，包括：
在衬底上形成电介质层，并且在所述电介质层上形成光刻胶层；
通过多个由修整所述第一光刻胶层和刻蚀所述电介质层构成的周期来图案化出穿过所述电介质层通往所述衬底的凹陷；
形成填充所述凹陷的多个电介质/牺牲层对，以使得所述多个电介质/牺牲层对的顶表面与所述电介质层的顶表面平齐，并且在所述多个电介质/牺牲层对的第一边缘处形成第一阶梯结构；
在所述电介质/牺牲层对的顶表面上形成第二光刻胶层；以及
通过多个由修整所述第二光刻胶层和刻蚀所述多个电介质/牺牲层对构成的周期来使所述多个电介质/牺牲层对图案化，以使得在所述多个电介质/牺牲层对的与所述第一边缘相对的第二边缘处形成第二阶梯结构。
19.根据权利要求18所述的方法，其中，形成所述电介质层包括沉积氧化硅膜。
20.根据权利要求18或19所述的方法，其中，图案化出所述凹陷包括：
使所述第一光刻胶层图案化，以暴露所述电介质层的部分；
使用图案化的第一光刻胶层作为刻蚀掩模来对所述电介质层的暴露部分进行刻蚀；
对所述第一光刻胶层进行修整，以扩大所述电介质层的所述暴露部分；
使用经修整的第一光刻胶层作为另一刻蚀掩模对所述电介质层的扩大的暴露部分进行刻蚀，从而分别在所述凹陷的一个边缘处形成台阶结构；以及
重复由修整和刻蚀构成的周期，直到刻蚀抵达所述衬底并且在所述凹陷的所述一个边缘处得到多个台阶结构为止。
21.根据权利要求20所述的方法，其中，在每个由修整和刻蚀构成的周期中，经修整的第一光刻胶层的量是相同的。
22.根据权利要求20或21所述的方法，其中，所述多个台阶结构中的每者的深度是相同的。
23.根据权利要求18-22中的任何一项所述的方法，其中，使所述多个电介质/牺牲层对图案化包括：
使所述第二光刻胶层图案化，以暴露所述电介质/牺牲层对中的第一电介质/牺牲层对的部分；
使用图案化的第二光刻胶层作为刻蚀掩模来刻蚀所述第一电介质/牺牲层对的暴露部分，以暴露所述电介质/牺牲层对中的第二电介质/牺牲层对的部分；
对所述第二光刻胶层进行修整，以暴露所述第一电介质/牺牲层对的另一部分；
使用经修整的第二光刻胶层作为另一刻蚀掩模来刻蚀所述第一电介质/牺牲层对和所述第二电介质/牺牲层对的暴露部分；以及
重复由修整和刻蚀构成的周期，直到刻蚀抵达所述衬底为止。
24.根据权利要求23所述的方法，其中，在每个由修整和刻蚀构成的周期中，经修整的第二光刻胶层的量是相同的。
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