JP7242791B2 - ３次元メモリデバイスのスルーアレイコンタクト構造 - Google Patents

３次元メモリデバイスのスルーアレイコンタクト構造 Download PDF

Info

Publication number
JP7242791B2
JP7242791B2 JP2021146800A JP2021146800A JP7242791B2 JP 7242791 B2 JP7242791 B2 JP 7242791B2 JP 2021146800 A JP2021146800 A JP 2021146800A JP 2021146800 A JP2021146800 A JP 2021146800A JP 7242791 B2 JP7242791 B2 JP 7242791B2
Authority
JP
Japan
Prior art keywords
region
alternating
structures
dielectric stack
barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021146800A
Other languages
English (en)
Other versions
JP2021193742A (ja
Inventor
ジェンユ・ルー
ウェングアン・シー
グアンピン・ウー
シアンジン・ワン
バオヨウ・チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201710135329.2A external-priority patent/CN106920794B/zh
Priority claimed from CN201710135654.9A external-priority patent/CN107068687B/zh
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2021193742A publication Critical patent/JP2021193742A/ja
Priority to JP2023035716A priority Critical patent/JP2023076473A/ja
Application granted granted Critical
Publication of JP7242791B2 publication Critical patent/JP7242791B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

（関連出願の相互参照）
本出願は、その全体が参照によって本明細書に組み込まれる、２０１７年３月８日に出願された中国特許出願第２０１７１０１３５６５４．９号および２０１７年３月８日に出願された中国特許出願第２０１７１０１３５３２９．２号への優先権を主張する。
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかし、メモリセルの特徴サイズが下限に近づいたために、プレーナプロセスおよび製造技術は、難しく費用がかかるようになっている。結果として、プレーナ型メモリセルについてのメモリ密度は、上限に近づいている。
３Ｄメモリアーキテクチャは、プレーナ型メモリセルにおける密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスのスルーアレイコンタクト（ＴＡＣ）構造の実施形態およびその製造方法が本明細書で開示される。
少なくとも１つの周辺回路を有する基板と基板上に配設される交代層スタックとを含む３次元（３Ｄ）ＮＡＮＤメモリデバイスが開示される。交代層スタックは、複数の誘電体層対を含む交代誘電体スタックを含む第１の領域と、複数の導体／誘電体層対を有する交代導体／誘電体スタックを含む第２の領域と、ワード線方向の交代導体／誘電体層スタックの縁部上の階段構造を含む第３の領域とを含む。メモリデバイスは、第１の領域を第２の領域または第３の領域から横方向に分離するための交代層スタックを通って垂直に延びるバリア構造をさらに有する。各々が交代導体／誘電体スタックを通って垂直に延びる複数のチャネル構造および複数のスリット構造、ならびに各々が交代誘電体スタックを通って垂直に延びる第１の領域中の複数のスルーアレイコンタクトが含まれる。複数のスルーアレイコンタクトのうちの少なくとも１つは、少なくとも１つの周辺回路に電気的に接続される。
バリア構造は、酸化ケイ素および窒化ケイ素であってよい。複数の誘電体層対の各々は、酸化ケイ素層および窒化ケイ素層を含むことができ、複数の導体／誘電体層対の各々は、金属層および酸化ケイ素層を含む。複数の誘電体層対の数は少なくとも３２である。複数の導体／誘電体層対の数は少なくとも３２である。
複数のスリット構造が、交代導体／誘電体スタックを複数のメモリフィンガへと分割するため、ワード線方向に沿って横方向に延びる。
いくつかの実施形態では、バリア構造は、ワード線方向に沿って横方向に延びる。第１の領域は、バリア構造によって第２の領域から分離されて、２つの隣接するスリット構造の間に挟まれる。
いくつかの実施形態では、バリア構造は、ワード線方向と異なるビット線方向に沿って横方向に延び、第１の領域を第２の領域から横方向に分離する。ビット線方向は、ワード線方向に垂直であってよい。
ビット線方向におけるバリア構造によって囲まれた第１の領域の幅は、２つの隣接するスリット構造間の距離より広くてよい。バリア構造によって囲まれた第１の領域は、ワード線方向に、２つの上部選択性ゲート階段領域の間に挟まれる。各上部選択性ゲート階段領域中の交代導体／誘電体スタックの少なくとも上部２つの層は、階段構造を有する。少なくとも１つの導電層が、上部選択性ゲート階段領域中の階段構造上にあって、第２の領域中の交代導体／誘電体スタックの上方の、ワード線方向にバリア構造によって囲まれる第１の領域の両側にある上部選択ゲートを相互接続するように構成される。いくつかの実施形態では、少なくとも２つの第１の領域は、対応するバリア構造によって囲繞され、各第１の領域は、ビット線方向に沿って平行に延びる。
いくつかの実施形態では、複数の第１の領域を第２の領域から囲むための複数のバリア構造であって、複数の第１の領域がビット線方向に整列される。複数の第１の領域の各々は、ビット線方向に、２つの隣接するスリット構造の間に挟まれる。いくつかの実施形態では、複数の第１の領域が、ビット線方向に少なくとも２列に整列される。ビット線方向に２つの隣接するバリア構造によって挟まれる少なくとも１つのスリット構造が間隙を含み、隣接するメモリフィンガのワード線を相互接続するように構成される。
いくつかの実施形態では、第１の領域は、第３の領域からバリア構造によって分離される。バリア構造の開口は、ワード線方向における交代層スタックの縁部にある。いくつかの実施形態では、ビット線方向における第１の領域の幅は、２つの隣接するスリット構造間の距離より広い。いくつかの他の実施形態では、ビット線方向における第１の領域の幅は、第３の領域中の２つの隣接するスリット構造間の最大距離より狭い。
メモリデバイスは、バリア構造に隣接する複数のダミーチャネル構造をさらに含み、各ダミーチャネル構造は、交代導体／誘電体スタックを通して垂直に延びる。
開示されるものとして、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成するための方法をやはり含む。方法は、少なくとも１つの周辺回路を含む基板を形成するステップと、複数の誘電体層対を含む交代誘電体スタックを基板上に形成するステップであって、複数の誘電体層対の各々が第１の誘電体層および第１の誘電体層と異なる第２の誘電体層を含む、ステップと、交代誘電体スタックの縁部に階段構造を形成するステップと、各々が交代誘電体スタックを通して垂直に延びる複数のチャネル構造および少なくとも１つのバリア構造を形成するステップとを含む。少なくとも１つのバリア構造が、交代誘電体スタックを、少なくともバリア構造によって横方向に囲まれる少なくとも１つの第１の領域と第２の領域とに分離する。方法は、複数のスリットを形成して、スリットを通して、交代誘電体スタックの第２の部分における第１の誘電体層を導体層で置き換えて、複数の導体／誘電体層対を含む交代導体／誘電体スタックを形成するステップと、導電材料をスリットの中に堆積して、複数のスリット構造を形成するステップと、複数のスルーアレイコンタクトを第１の領域中に形成するステップであって、各スルーアレイコンタクトが交代誘電体スタックを通って垂直に延びて、複数のスルーアレイコンタクトのうちの少なくとも１つを少なくとも１つの周辺回路に電気的に接続するステップとをさらに含む。
基板を形成するステップは、ベース基板上に少なくとも１つの周辺回路を形成するステップと、複数のスルーアレイコンタクトのうちの少なくとも１つを少なくとも１つの周辺回路に電気的に接続するために少なくとも１つの相互接続構造を形成するステップと、少なくとも１つの周辺回路の上方にエピタキシャル基板を形成するステップとを含む。
いくつかの実施形態では、方法は、スリットを形成するステップの前に、各スリット構造を対応するドープ領域と接触させるように、複数のドープ領域をエピタキシャル基板の中に形成するステップをさらに含む。
いくつかの実施形態では、方法は、少なくとも１つの周辺回路と電子的に接続するため相互接続構造を露出させるために、少なくとも１つの第１の領域に対応するエピタキシャル基板中の少なくとも１つの開口を形成するステップと、少なくとも１つの開口を誘電体材料で充填するステップとをさらに含む。
いくつかの実施形態では、方法は、酸化ケイ素および窒化ケイ素を使用して少なくとも１つのバリア構造を形成するステップと、酸化ケイ素層および窒化ケイ素層を使用して少なくとも３２対の誘電体層対を形成するステップと、金属層および酸化ケイ素層を使用して少なくとも３２対の導体／誘電体層対を形成するステップとをさらに含む。
いくつかの実施形態では、方法は、交代導体／誘電体スタックを複数のメモリフィンガへと分割するため、ワード線方向に沿って横方向に延びる複数のスリット構造を形成するステップをさらに含む。
いくつかの実施形態では、方法は、第１の領域が２つの平行なバリア構造によって第２の領域から分離されて、２つの隣接するスリット構造の間に挟まれるように、ワード線方向に沿って横方向に延びる２つの平行なバリア構造を形成するステップをさらに含む。
いくつかの実施形態では、方法は、第１の領域を第２の領域から横方向に分離するため、ワード線方向とは異なるビット線方向に沿って横方向に延びるバリア構造を形成するステップをさらに含む。いくつかの実施形態では、方法は、ワード線方向に垂直なビット線方向に沿って横方向に延びるバリア構造を形成するステップをさらに含む。
いくつかの実施形態では、方法は、ビット線方向におけるバリア構造によって囲まれる第１の領域の幅が、２つの隣接するスリット構造の間の距離よりも広いようにバリア構造を形成するステップをさらに含む。
いくつかの実施形態では、方法は、バリア構造に隣接する交代誘電体スタック中に第２の階段構造を形成するステップと、第２の領域中の交代導体／誘電体スタックの上方の、ワード線方向のバリア構造によって囲まれる第１の領域の両側にある上部選択ゲートを相互接続するために、バリア構造に隣接する階段構造上に少なくとも１つの導電層を形成するステップとをさらに含む。
いくつかの実施形態では、方法は、ビット線方向に沿って平行に延びる少なくとも２つの第１の領域を囲むため、少なくとも２つのバリア構造を形成するステップをさらに含む。
いくつかの実施形態では、方法は、第２の領域から複数の第１の領域を囲むために複数のバリア構造を形成するステップをさらに含み、複数の第１の領域の各々がビット線方向に２つの隣接するスリット構造の間に挟まれるように、複数の第１の領域がビット線方向に整列される。
いくつかの実施形態では、方法は、複数のバリア構造によって囲まれる複数の第１の領域がビット線方向に少なくとも２列に整列されるように、複数のバリア構造を形成するステップをさらに含む。
いくつかの実施形態では、方法は、隣接するメモリフィンガのワード線を相互接続するため、ビット線方向に２つの隣接するバリア構造によって挟まれる、少なくとも１つのスリット構造において間隙を形成するステップをさらに含む。
いくつかの実施形態では、方法は、階段構造中の第１の領域を交代スタックの縁部で分離するためのバリア構造を形成するステップをさらに含み、バリア構造の開口は、ワード線方向の交代層スタックの縁部にある。
いくつかの実施形態では、方法は、ビット線方向の第１の領域の幅が２つの隣接するスリット構造の間の距離よりも広いようにバリア構造を形成するステップをさらに含む。いくつかの実施形態では、方法は、ビット線方向の第１の領域の幅が第３の領域中の２つの隣接するスリット構造の間の最大距離よりも狭いようにバリア構造を形成するステップをさらに含む。
いくつかの実施形態では、方法は、バリア構造に隣接する複数のダミーチャネル構造であって、各ダミーチャネル構造が交代導体／誘電体スタックを通して垂直に延びる、複数のダミーチャネル構造を形成するステップをさらに含む。
本開示の他の態様は、本開示の記載、請求項、および図面に照らせば、当業者であれば理解することができる。
本明細書に組み込まれ、本明細書の一部を形成する添付図面は、本開示の実施形態を図示し、記載とともに、本開示の原理を説明して、当業者が本開示を作って使用することを可能にする役割をさらに果たす。
本開示のいくつかの実施形態に従った、平面図における例示的な３Ｄメモリデバイスを図示する概略図である。 本開示のいくつかの実施形態に従った、例示的なビット線スルーアレイコンタクト領域を含む３Ｄメモリデバイスの領域を図示する概略拡大平面図である。 本開示のいくつかの実施形態に従った、１つの例示的なワード線スルーアレイコンタクト領域を含む３Ｄメモリデバイスの領域を図示する概略拡大平面図である。 本開示のいくつかの実施形態に従った、別の例示的なワード線スルーアレイコンタクト領域を含む３Ｄメモリデバイスの領域を図示する概略拡大平面図である。 本開示のいくつかの実施形態に従った、別の例示的なワード線スルーアレイコンタクト領域を含む３Ｄメモリデバイスの領域を図示する概略拡大平面図である。 本開示のいくつかの実施形態に従った、別の例示的なワード線スルーアレイコンタクト領域を含む３Ｄメモリデバイスの領域を図示する概略拡大平面図である。 本開示のいくつかの実施形態に従った、１つの例示的な階段構造スルーアレイコンタクト領域を含む３Ｄメモリデバイスの領域を図示する概略拡大平面図である。 本開示のいくつかの実施形態に従った、別の例示的な階段構造スルーアレイコンタクト領域を含む３Ｄメモリデバイスの領域を図示する概略拡大平面図である。 本開示のいくつかの実施形態に従った、例示的な３Ｄメモリデバイスを図示する概略断面図である。 本開示のいくつかの実施形態に従った、３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示の実施形態は、添付図面を参照して記載されることになる。
特定の構成および配置が議論されるが、これは、説明の目的のためだけに行われることを理解されたい。本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを、当業者なら認めるであろう。本開示が種々の他の用途で採用することもできることが、当業者には明らかであろう。
「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの本明細書における参照は、記載される実施形態が特定の特徴、構造、または特性を含む場合があるが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含まない場合があることを示すことに留意されたい。その上、そのような語句は、必ずしも同じ実施形態のことをいうわけではない。さらに、特定の特徴、構造、または特性が一実施形態に関して記載されるとき、明示的に記載されるか否かに関係なく、他の実施形態に関するそのような特徴、構造、または特性を達成することは、当業者の知識内となる。
一般的に、用語は、少なくとも部分的に、文脈中の使用法から理解することができる。たとえば、本明細書で使用する「１つまたは複数」という用語は、少なくとも部分的に文脈に応じて、単数の意味で任意の特徴、構造、または特性を記載するために使用することができ、または複数の意味で特徴、構造、または特性の組合せを記載するために使用することができる。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、やはり、少なくとも部分的に文脈に応じて、単数の使用法を伝えること、または複数の使用法を伝えることと理解することができる。
本開示における、「～の上（ｏｎ）」、「～の上方（ａｂｏｖｅ）」、および「～の上（ｏｖｅｒ）」の意味は、最も広義で解釈されるべきであると容易に理解するべきであり、そのため、「～の上（ｏｎ）」は、何かの「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、その間に介在する特徴または層がある何かの「上（ｏｎ）」の意味をやはり含み、その「～の上方（ａｂｏｖｅ）」、および「～の上（ｏｖｅｒ）」は、何かの「上方（ａｂｏｖｅ）」、または「上（ｏｖｅｒ）」の意味を意味するだけでなく、それらの間に介在する特徴または層なしの、何かの「上方（ａｂｏｖｅ）」、または「上（ｏｖｅｒ）」（すなわち、何かの直接上）の意味をやはり含むことができることを容易に理解するべきである。
さらに、「～の下（ｂｅｎｅａｔｈ）」、「～の下方（ｂｅｌｏｗ）」、「～より低い（ｌｏｗｅｒ）」、「～の上方（ａｂｏｖｅ）」、「～の上側（ｕｐｐｅｒ）」などの空間に関する用語は、本明細書では、図に図示されるときの、１つの要素または特徴の、別の要素または特徴に対する関係を記載するための記述をしやすいように使用する場合がある。空間に関する用語は、図に描かれる方位に加えて、使用または動作におけるデバイスの異なる方位を包含することが意図される。装置は、別様に向けられる（９０度または他の方位に回転させられる）場合があり、本明細書で使用される空間に関する用語は、それにしたがって、同様に解釈される場合がある。
本明細書で使用する、「基板」という用語は、その上に後続の材料層が加えられる材料のことをいう。基板自体をパターン形成することができる。基板の上部に加えられる材料をパターン形成することができ、またはパターン形成しないままにすることができる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどといった、幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどといった、電気的に非導電性の材料から作ることができる。
本明細書で使用する、「層」という用語は、厚みを持った領域を含む材料部分のことをいう。層は、下にあるまたは上にある構造の全体の上に延在することができ、下にあるまたは上にある構造の範囲より小さい範囲を有する場合がある。さらに、連続的な構造の厚さより薄い厚さを有する、均質または不均質な連続的な構造の領域であってよい。たとえば、層は、連続的な構造の上面と底面の間の、または上面および底面の、水平面の任意の対の間に配置することができる。層は、水平、垂直、および／または先細面に沿って延在することができる。基板は、層であってよく、その中に１つまたは複数の層を含んでよく、ならびに／またはその上、その上方、および／もしくはその下方に１つまたは複数の層を有してよい。層は複数の層を含むことができる。たとえば、相互接続層が、１つまたは複数の導体およびコンタクト層（その中で、コンタクト、相互接続線、および／またはバイアが形成される）ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用する、「公称／名目の（ｎｏｍｉｎａｌ／ｎｏｍｉｎａｌｌｙ）」という用語は、製品またはプロセスの設計フェーズの期間に設定される構成要素またはプロセス動作についての特性値またはパラメータの所望の、または目標の値、ならびに所望の値の上および／または下の値の範囲のことをいう。値の範囲は、製造プロセス中のわずかなばらつきまたは許容範囲に起因する場合がある。本明細書で使用する、「約」という用語は、主題の半導体デバイスに関連する特定の技術ノードに基づいて変わる場合がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）内で変わる所与の量の値を示す場合がある。
本明細書で使用する「３Ｄメモリデバイス」という用語は、メモリ列が基板に対して垂直な方向に延びるように、横方向に配向された基板上の、垂直に配向されたメモリセルトランジスタの列（すなわち、ＮＡＮＤ列などの「メモリ列」としての本明細書における領域）を有する半導体デバイスのことをいう。本明細書で使用する、「垂直／垂直に」という用語は、基板の横方向の面に対して名目上直角であることを意味する。
本開示に従った様々な実施形態は、（本明細書では「アレイデバイス」とも呼ばれる）メモリアレイのためのスルーアレイコンタクト（ＴＡＣ）構造を有する３Ｄメモリデバイスを提供する。ＴＡＣ構造は、限られた数のステップで（たとえば、単一のステップまたは２つのステップで）製造され、それによってプロセスの複雑さおよび製造コストを減らすため、メモリと様々な周辺回路および／または周辺デバイス（たとえば、ページバッファ、ラッチ、デコーダなど）との間の接触を可能にする。開示されるＴＡＣは、導体層と誘電体層が交代するスタックと比較して、そこにスルーホールを形成するためにより簡単にエッチングできる、交代誘電体層のスタックを通って形成される。
ＴＡＣは、（たとえば、電源バスおよび金属配線のために）スタックされたアレイデバイスと周辺デバイスの間に、垂直の相互接続を実現し、それによって、金属の段を減らしてダイサイズを小さくすることができる。いくつかの実施形態では、ＴＡＣは上部導体層および／または底部導体層における様々な線と相互接続することができ、このことは、アレイデバイスと異なる基板上に形成される周辺デバイスとを、順に形成するまたは向かい合わせてハイブリッドボンディングによって結合する３Ｄメモリアーキテクチャにとって好適である。いくつかの実施形態では、本明細書で開示されるスルーアレイコンタクト構造中のＴＡＣは、導体層と誘電体層が交代するスタックと比較して、そこにスルーホールを形成するためにより簡単にエッチングできる、交代誘電体層のスタックを通って形成され、それによってプロセスの複雑さおよび製造コストを減らす。
図１は、本開示のいくつかの実施形態に従った、平面図における例示的な３Ｄメモリデバイス１００の概略図を図示する。３Ｄメモリデバイス１００は、複数のチャネル構造領域（たとえば、下で様々な図に関して詳細に記載される、メモリプレーン、メモリブロック、メモリフィンガなど）を含むことができる一方、１つまたは複数のＴＡＣ構造を、２つの隣接するチャネル構造領域間に形成することができる。
図１に示されるように、３Ｄメモリデバイス１００は、その各々が複数のメモリブロック１１５を含むことができる、４以上のメモリプレーン１１０を含むことができる。図１に図示される、３Ｄメモリデバイス１００中のメモリプレーン１１０の配置および各メモリプレーン１１０中のメモリブロック１１５の配置は、単に例として使用され、本開示の範囲を制限しないことに留意されたい。
ＴＡＣ構造は、３Ｄメモリデバイスのビット線方向（図では「ＢＬ」とラベル付けされる）に２つの隣接するメモリブロック１１５によって挟まれ、３Ｄメモリデバイスのワード線方向（図では「ＷＬ」とラベル付けされる）に沿って延びる１つまたは複数のビット線（ＢＬ）ＴＡＣ領域１６０と、ワード線方向（ＷＬ）に２つの隣接するメモリブロック１１５によって挟まれ、ビット線方向（ＢＬ）に沿って延びる１つまたは複数のワード線（ＢＬ）ＴＡＣ領域１６０と、各メモリプレーン１１０の縁部に配置される１つまたは複数の階段構造（ＳＳ）ＴＡＣ領域１８０とを含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス１００は、３Ｄメモリデバイス１００の縁部に線状に配置される複数のコンタクトパッド１２０を含むことができる。３Ｄメモリデバイス１００を、任意の好適なデバイスおよび／または駆動電力を提供すること、制御信号を受信すること、応答信号を送信することなどを行うインターフェースに電気的に相互接続するため、相互接続コンタクトを使用することができる。
図２は、３Ｄメモリデバイスの例示的なビット線（ＢＬ）ＴＡＣ領域１６０を含む、図１に示された領域１３０の拡大平面図を描く。図３Ａ～図３Ｄは、３Ｄメモリデバイスの様々な例示的なワード線（ＷＬ）ＴＡＣ領域１７０を含む、図１に示された領域１４０の拡大平面図を描く。図４Ａおよび図４Ｂは、３Ｄメモリデバイスの様々な例示的な階段構造（ＳＳ）ＴＡＣ領域１８０を含む、図１に示された領域１５０の拡大平面図を描く。
図２を参照すると、本開示のいくつかの実施形態に従った、３Ｄメモリデバイスの例示的なビット線（ＢＬ）ＴＡＣ領域を含む、図１に示された領域１３０の拡大平面図が図示される。３Ｄメモリデバイスの領域２００（すなわち、図１に示されるような領域１３０）は、２つのチャネル構造領域２１０（たとえば、ＢＬ方向に隣接するメモリブロック１１５）およびビット線（ＢＬ）ＴＡＣ領域２３３（たとえば、図１に示されるようなＢＬ ＴＡＣ領域１６０）を含むことができる。
チャネル構造領域２１０は、各々が複数のスタックされたメモリセルを含むＮＡＮＤ列の部分である、チャネル構造２１２のアレイを含むことができる。チャネル構造２１２は、（下で詳細に記載される図５に関して断面図で図示される）３Ｄメモリデバイスの基板の面に垂直な方向、および／または「垂直方向」とも呼ばれる、平面図に垂直な方向に沿って配置される複数の導体層と誘電体層の対を通して延びる。
複数の導体／誘電体層対は、本明細書では、「交代導体／誘電体スタック」とも呼ばれる。交代導体／誘電体スタックにおける導体／誘電体層対の数（たとえば、３２、６４、または９６）が、３Ｄメモリデバイス１００の中のメモリセルの数を設定することができる。交代導体／誘電体スタック中の導体層と誘電体層は、垂直方向に交代する。言い換えると、交代導体／誘電体スタックの上部または底部のものを除き、各導体層は両側の２つの誘電体層により接することができ、各誘電体層は両側の２つの導体層により接することができる。
導体層は、限定しないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープしたシリコン、ケイ素化合物、またはそれらの任意の組合せを含む導電材料を含むことができる。誘電体層は、限定しないが、酸化ケイ素、窒化ケイ素、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料を含むことができる。いくつかの実施形態では、導体層は、Ｗなどの金属層を含み、誘電体層は、酸化ケイ素を含む。
いくつかの実施形態では、ＢＬ ＴＡＣ領域２３３は、ＢＬ方向に２つの隣接するチャネル構造領域２１０によって挟まれてよく、ＷＬ方向に延びることができる。ＴＡＣ領域２３３は、３ＤメモリデバイスのＢＬ ＴＡＣ領域２３３の縁部と一緒にバリア構造２２４によって画定することができる。バリア構造２２４およびＢＬ ＴＡＣ領域２３３の縁部によって横方向が囲まれる、複数のＴＡＣ２２６をＢＬ ＴＡＣ領域２３３の中に形成することができる。いくつかの実施形態では、ＢＬ ＴＡＣ領域２３３の中の複数のＴＡＣ２２６は、スイッチ経路指定のため、およびビット線容量を減らすために、交代誘電体スタックを貫通することができる。
交代誘電体スタックは、（下で詳細に記載される図５に関して断面図で図示される）３Ｄメモリデバイスの基板の面に垂直である垂直方向に沿って配置される複数の誘電体層対を含むことができる。各誘電体層対が、第１の誘電体層および第１の誘電体層と異なる第２の誘電体層を含む。いくつかの実施形態では、第１の誘電体層および第２の誘電体層の各々が、窒化ケイ素および酸化ケイ素を含む。交代誘電体スタック中の第１の誘電体層は、上で記載した交代導体／誘電体スタック中の誘電体層と同じであってよい。いくつかの実施形態では、交代誘電体スタック中の誘電体層対の数は、交代導体／誘電体スタック中の導体／誘電体層の数と同じである。
図２に示されるように、各チャネル構造領域２１０は、各々がＷＬ方向に延びる１つまたは複数のスリット構造２１４を含むことができる。少なくともいくつかのスリット構造２１４は、チャネル構造領域２１０中のチャネル構造２１２のアレイにとって、共通のソースコンタクトとして機能することができる。スリット構造２１４は、３Ｄメモリデバイスを複数のメモリフィンガ２４２および／またはダミーメモリフィンガ２４６へと分割することもできる。上部選択ゲートカット２５５を各メモリフィンガ２４２の中間に配設して、メモリフィンガの上部選択ゲート（ＴＳＧ）を２つの部分へと分割することができる。上部選択ゲートカット２５５は、限定しないが、酸化ケイ素、窒化ケイ素、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料を含むことができる。
いくつかの実施形態では、ダミーチャネル構造２２２は、チャネル構造領域２１０の部分の中、たとえば、ＢＬ ＴＡＣ領域２３３に隣接するダミーメモリフィンガ２４６の中にＢＬ方向に形成される。ダミーチャネル構造２２２は、メモリアレイ構造のための機械的な支持を提供することができる。ダミーメモリフィンガ２４６はメモリ機能を有さず、したがって、ダミーメモリフィンガ２４６の中に、ビット線および関連する相互接続線は形成されない。
図３Ａを参照すると、本開示のいくつかの実施形態に従った、３Ｄメモリデバイスの例示的なワード線（ＷＬ）ＴＡＣ領域を含む、図１に示された領域１４０の拡大平面図が図示される。３Ｄメモリデバイスの領域３００Ａ（すなわち、図１に示される領域１４０）は、チャネル構造領域３２０、ワード線（ＷＬ）ＴＡＣ領域３７２（たとえば、図１に示されるＷＬ ＴＡＣ領域１７０）、および上部選択性ゲート（ＴＳＧ）階段領域３３０を含むことができる。
図３Ａに示されるように、チャネル構造領域３２０は、各々が複数のスタックしたメモリセルを含む、チャネル構造３１２のアレイを含むことができる。ＴＳＧ階段領域３３０は、平面図において、チャネル構造領域３２０の側部で、ＷＬ ＴＡＣ領域３７２に隣接して配設することができる。すなわち、ＷＬ ＴＡＣ領域３７２は、２つのＴＳＧ階段領域３３０によってＷＬ方向に挟まれる。ＷＬ ＴＡＣ領域３７２は、バリア構造３２４によって画定することができる。バリア構造３２４によって横方向が囲まれる、スイッチ経路指定のため、およびワード線容量を減らすために使用される複数のＴＡＣ３２６をＷＬ ＴＡＣ領域３７２の中に形成することができる。
いくつかの実施形態では、ダミーチャネル構造３２２がＷＬ ＴＡＣ領域３７２の外側に形成されて、メモリアレイ構造のための機械的な支持を提供する。ダミーチャネル構造３２２が、ＷＬ ＴＡＣ領域３７２以外の任意の領域、たとえば、ＴＳＧ階段領域３３０の中に、ＴＳＧ階段領域３３０に隣接するチャネル構造領域３２０の縁部に沿って形成できることが理解される。チャネル構造３１２およびダミーチャネル構造３２２は交代導体／誘電体スタックを貫通する一方、ＴＡＣ３２６は交代誘電体スタックを貫通することに留意されたい。
いくつかの実施形態では、各々がＷＬ方向に延びる複数のスリット構造３１４は、３Ｄメモリデバイスを複数のメモリフィンガ３４２、３４４へと分割することができる。少なくともいくつかのスリット構造３１４は、チャネル構造領域３２０中のチャネル構造３１２のアレイにとって、共通のソースコンタクトとして機能することができる。スリット構造３１４の側壁は、限定しないが、酸化ケイ素、窒化ケイ素、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料を含むことができる。スリット構造３１４の充填材料は、限定しないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープしたシリコン、ケイ素化合物、またはそれらの任意の組合せを含む導電材料を含むことができる。
上部選択ゲートカット３５５を各メモリフィンガ３４２、３４４の中間に配設して、メモリフィンガの上部選択ゲート（ＴＳＧ）を２つの部分へと分割することができる。上部選択ゲートカット３５５は、限定しないが、酸化ケイ素、窒化ケイ素、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料を含むことができる。
ＢＬ方向におけるＷＬ ＴＡＣ領域３７２の幅は、各メモリフィンガ３４２または３４４の幅より広くてよいことに留意されたい。すなわち、ＢＬ方向において、バリア構造３２４は、少なくとも２つの隣接するスリット構造３１４を横切ることができる。そのため、メモリフィンガ３４４の中のチャネル構造領域３２０の中の導電層を、バリア構造３２４によって完全にブロックすることができる。したがって、ＷＬ ＴＡＣ領域３７２の両側のメモリフィンガ３４４の中の、２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択性ゲートは、交代導体／誘電体スタック中の上部導体層によって相互接続されない。
ＷＬ ＴＡＣ領域３７２の両側のメモリフィンガ３４４の中の、２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択性ゲートを相互接続するために、ＴＳＧ階段領域３３０は、ＷＬ ＴＡＣ領域３７２によって分離されるメモリフィンガ３４４の中の、２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択性ゲートと電気的な相互接続を行うための、階段構造状に（たとえば、上部の２から４段内に）形成される１つまたは複数の導電線（図３Ａに図示せず）を含むことができる。
たとえば、ＷＬ ＴＡＣ領域３７２によって切り離されるスリット構造３１４は、ＴＳＧ階段領域３３０へと延びることができる。交代導体／誘電体スタック中の上部の２つの導体層が、片側階段構造を有することができる。コンタクトを有する１つまたは複数の相互接続層を片側階段構造上に形成して、チャネル構造領域３２０の中のチャネル構造３１２の上部選択性ゲートと、ＷＬ ＴＡＣ領域３７２によって分離されるメモリフィンガ３４４の中のものとの間に、電気的な相互接続を実現することができる。
したがって、ＷＬ ＴＡＣ領域３７２の両側の上部選択性ゲートを相互接続するＴＳＧ階段領域３３０を導入することによって、ＷＬ ＴＡＣ領域３７２がＢＬ方向に沿って延び、所望の数のＴＡＣ３２６を囲むのに十分なサイズを設けることができる。さらに、図１に示される各メモリプレーン１１０は、ＷＬ方向に配された複数のＷＬ ＴＡＣ領域３７２を含むことができる。すなわち、複数のメモリブロック１１５を、各メモリプレーン１１０の中でＷＬ方向に配することができる。
図３Ｂを参照すると、本開示のいくつかの代替実施形態に従った、３Ｄメモリデバイスの別の例示的なワード線（ＷＬ）ＴＡＣ領域を含む、図１に示された領域１４０の拡大平面図が図示される。３Ｄメモリデバイスの領域３００Ｂ（すなわち、図１に示される領域１４０）は、チャネル構造領域３２０、ワード線（ＷＬ）ＴＡＣ領域３７２を囲むダミーチャネル領域３５０（たとえば、図１に示されるＷＬ ＴＡＣ領域１７０）を含むことができる。
図３Ｂに示されるように、チャネル構造領域３２０は、各々が複数のスタックしたメモリセルを含む、チャネル構造３１２のアレイを含むことができる。ダミーチャネル領域３５０は、２つのチャネル構造領域３２０によってＷＬ方向に挟まれる。ＷＬ ＴＡＣ領域３７２は、ダミーチャネル領域３５０によって囲まれる。ＷＬ ＴＡＣ領域３７２は、バリア構造３２４によって画定することができる。複数のＴＡＣ３２６を、バリア構造３２４によって横方向に囲まれるＷＬ ＴＡＣ領域３７２の中に形成することができる。
いくつかの実施形態では、ダミーチャネル構造３２２がＷＬ ＴＡＣ領域３７２の外側に形成されて、メモリアレイ構造のための機械的な支持を提供する。ダミーチャネル構造３２２が、ＷＬ ＴＡＣ領域３７２以外の任意の領域、たとえば、ダミーチャネル領域３５０の中に、ダミーチャネル領域３５０に隣接するチャネル構造領域３２０の縁部に沿って形成できることが理解される。チャネル構造３１２およびダミーチャネル構造３２２は交代導体／誘電体スタックを貫通する一方、ＴＡＣ３２６は交代誘電体スタックを貫通することに留意されたい。
いくつかの実施形態では、各々がＷＬ方向に延びる複数のスリット構造３１４は、３Ｄメモリデバイスを複数のメモリフィンガ３４２、３４４へと分割することができる。上部選択ゲートカット３５５を各メモリフィンガ３４２、３４４の中間に配設して、メモリフィンガの上部選択ゲート（ＴＳＧ）を２つの部分へと分割することができる。
ＢＬ方向におけるＷＬ ＴＡＣ領域３７２の幅は、各メモリフィンガ３４２または３４４の幅より広くてよいことに留意されたい。すなわち、ＢＬ方向において、バリア構造３２４は、少なくとも２つの隣接するスリット構造３１４を横切ることができる。そのため、メモリフィンガ３４４の中のチャネル構造領域３２０の中の導電層を、バリア構造３２４によって完全にブロックすることができる。したがって、ＷＬ ＴＡＣ領域３７２の両側のメモリフィンガ３４４の中の、２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択性ゲートは、交代導体／誘電体スタック中の上部導体層によって相互接続されない。
そのため、ＷＬ ＴＡＣ領域３７２のそのような設計に関連するいくつかの実施形態では、１つのメモリプレーン１１０が、ただ２つのメモリブロック１１５をＷＬ方向に含むことができる。ＷＬ ＴＡＣ領域３７２は、２つのメモリブロック（すなわち、図３Ｂに示されるチャネル構造領域３２０）によって挟まれ、一方、ＷＬ方向のチャネル構造領域３２０の外側は、階段構造を有することができる（図３Ｂに図示せず）。こうして、ＷＬ ＴＡＣ領域３７２の両側のメモリフィンガ３４４の中の、２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択性ゲートは、３Ｄ ＮＡＮＤデバイスのメモリプレーン１１０の縁部上の階段構造を使用することによって相互接続することができる。そのような設計は、ジグザグのワード線デコーダ（Ｘ－ＤＥＣ）の経路指定に好適な場合がある。
図３Ｃを参照すると、本開示のいくつかの代替実施形態に従った、３Ｄメモリデバイスの他の例示的なワード線（ＷＬ）ＴＡＣ領域を含む、図１に示された領域１４０の拡大平面図が図示される。３Ｄメモリデバイスの領域３００Ｃ（すなわち、図１に示される領域１４０）は、チャネル構造領域３２０、複数のワード線（ＷＬ）ＴＡＣ領域３７６を囲むダミーチャネル領域３５０を含むことができる。
図３Ｃに示されるように、いくつかの実施形態では、各々がＷＬ方向に延びる複数のスリット構造３１４は、３Ｄメモリデバイスを複数のメモリフィンガ３４２へと分割することができる。上部選択ゲートカット３５５を各メモリフィンガ３４２の中間に配設して、メモリフィンガの上部選択ゲート（ＴＳＧ）を２つの部分へと分割することができる。
チャネル構造領域３２０は、各々が複数のスタックしたメモリセルを含む、チャネル構造３１２のアレイを含むことができる。ダミーチャネル領域３５０は、２つのチャネル構造領域３２０によってＷＬ方向に挟まれる。ＢＬ方向に沿った列に配置される複数のＷＬ ＴＡＣ領域３７６は、ダミーチャネル領域３５０によって囲まれる。各ＷＬ ＴＡＣ領域３７６は、バリア構造３２４によって画定することができる。複数のＴＡＣ３２６を、バリア構造３２４によって横方向に囲まれる各ＷＬ ＴＡＣ領域３７６の中に形成することができる。
いくつかの実施形態では、ＢＬ方向における各ＷＬ ＴＡＣ領域３７６の幅は、各メモリフィンガ３４２の幅より狭くてよい。すなわち、各ＷＬ ＴＡＣ領域３７６のバリア構造３２４は、２つの隣接するスリット構造３１４の間に配置することができる。各ＷＬ ＴＡＣ領域３７６のバリア構造３２４が、ダミーチャネル領域３５０中の導電層を完全にはブロックしないために、ＷＬ ＴＡＣ領域３７６の両側の各メモリフィンガ３４２の中の、２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択性ゲートは、ダミーチャネル領域３５０の中の交代導体／誘電体スタック中の上部導体層によって相互接続することができる。
いくつかの実施形態では、ダミーチャネル構造３２２がＷＬ ＴＡＣ領域３７６の外側に形成されて、メモリアレイ構造のための機械的な支持を提供する。ダミーチャネル構造３２２が、ＷＬ ＴＡＣ領域３７６以外の任意の領域、たとえば、ダミーチャネル領域３５０の中に、ダミーチャネル領域３５０に隣接するチャネル構造領域３２０の縁部に沿って形成できることが理解される。チャネル構造３１２およびダミーチャネル構造３２２は交代導体／誘電体スタックを貫通する一方、ＴＡＣ３２６は交代誘電体スタックを貫通することに留意されたい。
したがって、各メモリフィンガ３４２内に１つのＷＬ ＴＡＣ領域３７６を配設することによって、交代導体／誘電体スタックの中の上部導体層は、ＷＬ ＴＡＣ領域３７６によってブロックされない場合がある。こうして、ＷＬ ＴＡＣ領域３７６の両側の各メモリフィンガ３４２の中の、２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択性ゲートをさらに相互接続するために、追加の構造は必要でない。したがって、複数のＷＬ ＴＡＣ領域３７６は、ＷＬ方向に沿って、各メモリフィンガ３４２の中に配置することができる。すなわち、メモリ１１０は、ＷＬ方向に複数のメモリブロック１１５を含むことができる。
図３Ｄを参照すると、本開示のいくつかの代替実施形態に従った、３Ｄメモリデバイスの他の例示的なワード線（ＷＬ）ＴＡＣ領域を含む、図１に示された領域１４０の拡大平面図が図示される。３Ｄメモリデバイスの領域３００Ｄ（すなわち、図１に示される領域１４０）は、チャネル構造領域３２０、複数のワード線（ＷＬ）ＴＡＣ領域３７６を囲むダミーチャネル領域３５０を含むことができる。
図３Ｄに示されるように、いくつかの実施形態では、各々がＷＬ方向に延びる複数のスリット構造３１４、３１６は、３Ｄメモリデバイスを複数のメモリフィンガ３４２へと分割することができる。いくつかの実施形態では、スリット構造３１４は、２つ以上のチャネル構造領域３２０および１つまたは複数のダミーチャネル領域３５０をずっと通ってＷＬ方向に延びることができる。図３Ｄに示されるように、少なくとも１つのスリット構造３１６が、ダミーチャネル領域３５０の中に間隙３１８を含むことができる。上部選択ゲートカット３５５を各メモリフィンガ３４２の中間に配設して、メモリフィンガの上部選択ゲート（ＴＳＧ）を２つの部分へと分割することができる。
チャネル構造領域３２０は、各々が複数のスタックしたメモリセルを含む、チャネル構造３１２のアレイを含むことができる。ダミーチャネル領域３５０は、２つのチャネル構造領域３２０によってＷＬ方向に挟まれる。ＢＬ方向に沿った列に配置される複数のＷＬ ＴＡＣ領域３７６は、ダミーチャネル領域３５０によって囲まれる。各ＷＬ ＴＡＣ領域３７６は、バリア構造３２４によって画定することができる。複数のＴＡＣ３２６を、バリア構造３２４によって横方向に囲まれる各ＷＬ ＴＡＣ領域３７６の中に形成することができる。
いくつかの実施形態では、ＢＬ方向における各ＷＬ ＴＡＣ領域３７６の幅は、各メモリフィンガ３４２の幅より狭くてよい。すなわち、各ＷＬ ＴＡＣ領域３７６のバリア構造３２４は、２つの隣接するスリット構造３１４の間に配置することができる。各ＷＬ ＴＡＣ領域３７６のバリア構造３２４が、ダミーチャネル領域３５０中の導電層を完全にはブロックしないために、ＷＬ ＴＡＣ領域３７６の両側の各メモリフィンガ３４２の中の、２つのチャネル構造領域３２０の間のチャネル構造３１２の上部選択性ゲートは、ダミーチャネル領域３５０の中の交代導体／誘電体スタック中の上部導体層によって相互接続することができる。
いくつかの実施形態では、ダミーチャネル構造３２２がＷＬ ＴＡＣ領域３７６の外側に形成されて、メモリアレイ構造のための機械的な支持を提供する。ダミーチャネル構造３２２が、ＷＬ ＴＡＣ領域３７６以外の任意の領域、たとえば、ダミーチャネル領域３５０の中に、ダミーチャネル領域３５０に隣接するチャネル構造領域３２０の縁部に沿って形成できることが理解される。チャネル構造３１２およびダミーチャネル構造３２２は交代導体／誘電体スタックを貫通する一方、ＴＡＣ３２６は交代誘電体スタックを貫通することに留意されたい。
いくつかの実施形態では、１つまたは複数のスリット構造３１６は、ダミーチャネル領域３５０の中に間隙３１８を含むことができる。隣接するメモリフィンガ３４２の中のワード線は、間隙３１８を通過する導電線を使用することによって相互接続することができる。たとえば、図３Ｄに示されるように、メモリブロック１１５の縁部にあるスリット構造３１４は、２つ以上のチャネル構造領域３２０および１つまたは複数のダミーチャネル領域３５０をずっと通ってＷＬ方向に延びることができ、一方、各メモリブロック１１５の内側のスリット構造３１６は、それぞれ、対応するダミーチャネル領域３５０の中に１つまたは複数の間隙３１８を含むことができる。そのため、同じメモリブロック１１５中のすべての上部選択ゲートおよび／またはワード線は、追加の構造なしに相互接続することができる。
したがって、メモリフィンガ３４２内にＷＬ ＴＡＣ領域３７６を配設することおよびスリット構造３１６の中に間隙３１８を設けることによって、交代導体／誘電体スタックの中の上部導体層は、ＷＬ ＴＡＣ領域３７６によってブロックされない場合があり、隣接するメモリフィンガ３４２の中のワード線を相互接続することができる。したがって、複数のＷＬ ＴＡＣ領域３７６は、ＷＬ方向に沿って、各メモリフィンガ３４２の中に配置することができる。すなわち、メモリ１１０は、ＷＬ方向に複数のメモリブロック１１５を含むことができる。そのような構造は、高い集積レベルと、容易に製造できる簡単なレイアウトを有することができる。
図４Ａを参照すると、本開示のいくつかの実施形態に従った、３Ｄメモリデバイスの例示的な階段構造（ＳＳ）ＴＡＣ領域を含む、図１に示された領域１５０の拡大平面図が図示される。３Ｄメモリデバイスの領域４００Ａ（すなわち、図１に示される領域１５０）は、チャネル構造領域４２０、階段領域４１０、および階段構造（ＳＳ）ＴＡＣ領域４８２を含むことができる。
チャネル構造領域４２０は、各々が複数のスタックしたメモリセルを含む、チャネル構造４１２のアレイを含むことができる。階段領域４１０は、階段構造および階段構造上に形成されるワード線コンタクト４３２のアレイを含むことができる。いくつかの実施形態では、ＳＳ ＴＡＣ領域４８２は階段領域４１０の中にある。ＳＳ ＴＡＣ領域４８２は、バリア構造４２４だけによって、または３Ｄメモリデバイスの階段領域４１０の縁部とともに画定することができる。複数のＴＡＣ４２６を、少なくともバリア構造４２４によって横方向に囲まれるＳＳ ＴＡＣ領域４８２の中に形成することができる。
図４Ａに示されるように、いくつかの実施形態では、各々がＷＬ方向に延びる複数のスリット構造４１４、４１６は、３Ｄメモリデバイスを複数のメモリフィンガ４４２、４４４へと分割することができる。いくつかの実施形態では、スリット構造４１４は、階段領域４１０の少なくとも一部の中へ、ＷＬ方向に延びることができる。少なくともいくつかのスリット構造４１６は、階段領域４１０の中に１つまたは複数の間隙４１８を含むことができる。上部選択ゲートカット４５５を各メモリフィンガ４４２、４４４の中間に配設して、メモリフィンガの上部選択ゲート（ＴＳＧ）を２つの部分へと分割することができる。
いくつかの実施形態では、１つまたは複数のスリット構造４１６は、階段領域４１０の中に間隙４１８を含むことができる。隣接するメモリフィンガ４４２の中のワード線コンタクト４３２は、間隙４１８を通過する導電線を使用することによって相互接続することができる。たとえば、図４Ａに示されるように、メモリブロック１１５の縁部にあるスリット構造４１４は、チャネル構造領域４２０および階段領域４１０をずっと通ってＷＬ方向に延びることができ、一方、各メモリブロック１１５の内側のスリット構造４１６は、階段領域４１０の中に１つまたは複数の間隙４１８を含むことができる。そのため、同じメモリブロック１１５中のすべてのワード線コンタクト４３２は、追加の構造なしに相互接続することができる。
ＢＬ方向におけるＳＳ ＴＡＣ領域４８２の幅は、各メモリフィンガ４４２、４４４の幅より広くてよいことに留意されたい。すなわち、ＢＬ方向において、バリア構造４２４は、少なくとも２つの隣接するスリット構造４１４を横切ることができる。ＳＳ ＴＡＣ領域４８２は、バリア構造４２４によって完全にブロックされるメモリフィンガ４４４に対応する階段領域４１０の一部の区域を占有するために、ＳＳ ＴＡＣ領域４８２の中の階段構造は、メモリフィンガ４４４のためにワード線コンタクト４３２を形成するのではなく、むしろＴＡＣ４２６を形成するために使用される。したがって、メモリプレーン１１０の他の側のメモリフィンガ４４４に対応する階段構造（図４Ｂに図示せず）は、ＳＳ ＴＡＣ領域４８２ではなく、むしろワード線コンタクト４３２を形成するために使用することができる。
したがって、ＳＳ ＴＡＣ領域４８２のそのような設計に関連するいくつかの実施形態では、メモリプレーン１１０の両側のＳＳ ＴＡＣ領域４８２は、ＷＬ方向に重複しない。すなわち、１つのメモリフィンガは、最大で、１つのＳＳ ＴＡＣ領域４８２に対応する。そのような設計は、ジグザグのワード線デコーダ（Ｘ－ＤＥＣ）の経路指定に好適な場合がある。さらに、ＳＳ ＴＡＣ領域４８２の設計に関連するいくつかの実施形態では、図３Ｂに関して上に記載されるＷＬ ＴＡＣ領域３７２と同様に、同じ理由に起因して、ＳＳ ＴＡＣ領域４８２とＷＬ ＴＡＣ領域３７２は、ＷＬ方向に重複しない。すなわち、１つのメモリフィンガは、最大で、１つのＳＳ ＴＡＣ領域４８２または１つのＷＬ ＴＡＣ領域３７２のいずれかに対応する。
図４Ｂを参照すると、本開示のいくつかの代替実施形態に従った、３Ｄメモリデバイスの他の例示的な階段構造（ＳＳ）ＴＡＣ領域を含む、図１に示された領域１５０の拡大平面図が図示される。３Ｄメモリデバイスの領域４００Ｂ（すなわち、図１に示される領域１５０）は、チャネル構造領域４２０、階段領域４１０、および複数の階段構造（ＳＳ）ＴＡＣ領域４８４を含むことができる。
チャネル構造領域４２０は、各々が複数のスタックしたメモリセルを含む、チャネル構造４１２のアレイを含むことができる。階段領域４１０は、階段構造および階段構造上に形成されるワード線コンタクト４３２のアレイを含むことができる。いくつかの実施形態では、ＳＳ ＴＡＣ領域４８４は階段領域４１０の中にある。各ＳＳ ＴＡＣ領域４８４は、バリア構造４２４だけによって、または３Ｄメモリデバイスの階段領域４１０の縁部とともに画定することができる。複数のＴＡＣ４２６を、少なくともバリア構造４２４によって横方向に囲まれるＳＳ ＴＡＣ領域４８２の中に形成することができる。
図４Ｂに示されるように、いくつかの実施形態では、チャネル構造領域４２０の中で各々がＷＬ方向に延びる複数のスリット構造４１４は、３Ｄメモリデバイスを複数のメモリフィンガ４４２へと分割することができる。上部選択ゲートカット４５５を各メモリフィンガ４４２の中間に配設して、メモリフィンガの上部選択ゲート（ＴＳＧ）を２つの部分へと分割することができる。いくつかの実施形態では、スリット構造４１４は、階段領域４１０の少なくとも一部の中へ、ＷＬ方向に延びることができる。いくつかの実施形態では、階段領域４１０は、ＷＬ方向にスリット構造４１４と整列されない複数のスリット構造４１６をさらに含むことができる。すなわち、階段領域４１０中の隣接するスリット構造間の距離は不均一であってよい。いくつかの隣接するスリット構造対は、他の隣接するスリット構造対間の第２の距離よりも長い第１の距離を有することができる。
いくつかの実施形態では、各ＳＳ ＴＡＣ領域４８４は、第１の距離を有する隣接するスリット構造対間に配置することができる。すなわち、ＢＬ方向におけるＳＳ ＴＡＣ領域４８４の幅は、第１の距離より狭くてよい。そのため、ＳＳ ＴＡＣ領域４８４によって占有される空間以外に、第１の距離を有するそのような隣接するスリット構造対間の階段領域４１０が、ワード線コンタクト４３２を形成するための余分な空間を有することができる。
図５を参照すると、本開示のいくつかの実施形態に従った、例示的な３Ｄメモリデバイス５００の概略断面図が図示される。３Ｄメモリデバイス５００は、非モノリシック３Ｄメモリデバイスの部分であってよく、その構成要素（たとえば、周辺デバイスおよびアレイデバイス）は、異なる基板上に別個に形成することができる。たとえば、３Ｄメモリデバイス５００は、図１に関して上で記載した、領域１３０、領域１４０、または領域１５０であってよい。
図５に示されるように、３Ｄメモリデバイス５００は、基板５７０および基板５７０の上のアレイデバイスを含むことができる。３Ｄメモリデバイス５００の中の構成要素の空間的な関係をさらに説明するために、Ｘ軸およびＹ軸が図５に加えられていることに留意されたい。基板５７０は、Ｘ方向（横方向、たとえば、ＷＬ方向またはＢＬ方向）に横方向に延びる、２つの横面（たとえば、上面５７２および底面５７４）を含む。
本明細書で使用する、１つの構成要素（たとえば、層またはデバイス）が、半導体デバイス（たとえば、３Ｄメモリデバイス５００）の別の構成要素（たとえば、層またはデバイス）の上（ｏｎ）、上方（ａｂｏｖｅ）、または下方（ｂｅｌｏｗ）にあるかは、基板がＹ方向における半導体デバイスの最も低い面に位置するときに、Ｙ方向（垂直方向）における半導体デバイスの基板（たとえば、基板５７０）に対して決定される。図５に示される３Ｄメモリデバイス５００の断面図は、ＢＬ方向およびＹ方向の面に沿っている。空間の関係を記載するための同じ概念が、本開示を通して適用される。
基板５７０は、アレイデバイスを支持するために使用することができ、回路基板５３０およびエピタキシャル基板５４０を含むことができる。回路基板５３０は、ベース基板５１０およびベース基板５１０の上方に形成される１つまたは複数の周辺回路（図５に図示せず）を含むことができる。ベース基板５１０は、シリコン（たとえば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはそれらの任意の好適な組合せを含むことができる任意の好適な半導体材料を含むことができる。いくつかの実施形態では、ベース基板５１０は、研磨、湿式／乾式エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組合せによって薄くされた、薄型基板（たとえば、半導体層）である。
回路基板５３０に作成される１つまたは複数の周辺回路は、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス５００の動作を容易にするために使用される、任意の好適なデジタル、アナログ、および／またはミックス信号周辺回路を含むことができる（図５に図示せず）。いくつかの実施形態では、回路基板５３０は、基板５７０の上方のアレイデバイスに１つまたは複数の周辺回路を電気的に接続するための、１つまたは複数の相互接続構造５３２をさらに含むことができる。１つまたは複数の相互接続構造５３２は、限定しないが、コンタクト、単層／多層バイア、導電層、プラグなどを含む、任意の好適な導電構造を含むことができる。
エピタキシャル基板５４０は、限定しないが、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組合せを含む堆積プロセスを使用することによって回路基板５３０上に形成することができる。エピタキシャル基板５４０は、たとえば、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板などといった、単層基板または多層基板であってよい。さらに、アレイデバイスの１つまたは複数のスルーアレイコンタクト（ＴＡＣ）構造に対応する、１つまたは複数の開口５４２をエピタキシャル基板５４０の領域に形成することができる。複数のＴＡＣ５２６は、回路基板５３０の中の１つまたは複数の相互接続構造５３２と電子的に接続するため、１つまたは複数の開口５４２を通過することができる。
いくつかの実施形態では、３Ｄメモリデバイス５００は、メモリセルが、基板５７０の上方でＹ方向に延びる、チャネル構造のアレイの形で設けられるＮＡＮＤ型フラッシュメモリデバイスである（図５に図示せず）。アレイデバイスは、複数の導体層５８０Ａと誘電体層５８０Ｂの対を含む、交代導体／誘電体スタック５８０を通って延びる複数のチャネル構造を含むことができる。交代導体／誘電体スタック５８０における導体／誘電体層対の数（たとえば、３２、６４、または９６）が、３Ｄメモリデバイス５００の中のメモリセルの数を設定することができる。
交代導体／誘電体スタック５８０中の導体層５８０Ａと誘電体層５８０Ｂは、Ｙ方向に交代する。言い換えると、交代導体／誘電体スタック５８０の上部または底部のものを除き、各導体層５８０Ａは両側で２つの誘電体層５８０Ｂが接することができ、各誘電体層５８０Ｂは両側で２つの導体層５８０Ａが接することができる。導体層５８０Ａは、各々が同じ厚さを有すること、または異なる厚さを有することができる。同様に誘電体層５８０Ｂは、同じ厚さを有すること、または異なる厚さを有することができる。導体層５８０Ａは、限定しないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープしたシリコン、ケイ素化合物、またはそれらの任意の組合せを含む導体材料を含むことができる。誘電体層５８０Ｂは、限定しないが、酸化ケイ素、窒化ケイ素、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料を含むことができる。いくつかの実施形態では、導体層５８０Ａは、Ｗなどの金属層を含み、誘電体層５８０Ｂは、酸化ケイ素を含む。
いくつかの実施形態では、アレイデバイスは、スリット構造５１４をさらに含む。各スリット構造５１４は、交代導体／誘電体スタック５８０を通してＹ方向に延びることができる。スリット構造５１４は、交代導体／誘電体スタック５８０を複数のブロックに分離するため、横方向に（すなわち、基板に平行に）延びることもできる。スリット構造５１４は、限定しないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ素化合物、またはそれらの任意の組合せを含む導体材料で充填されたスリットを含むことができる。スリット構造５１４は、交代導体／誘電体スタック５８０の中で囲む導体層５８０Ａから充填された導体材料を電気的に絶縁するため、充填された導体材料と交代導体／誘電体スタック５８０の間に任意の好適な誘電体材料を有する誘電体層をさらに含むことができる。結果として、スリット構造５１４は、３Ｄメモリデバイス５００を複数のメモリフィンガへと分離することができる（たとえば、平面図で図２、図３Ａ～図３Ｄ、図４Ａ～図４Ｂに示されるように）。
いくつかの実施形態では、スリット構造５１４は、同じアレイの共通ソースを共有する同じメモリフィンガ中のチャネル構造にとってのソースコンタクトとして機能する。スリット構造５１４は、したがって、複数のチャネル構造の「共通のソースコンタクト」と呼ぶことができる。いくつかの実施形態では、エピタキシャル基板５４０は、（所望のドープレベルのｐ型またはｎ型ドーパントを含む）ドープ領域５４４を含み、スリット構造５１４の下縁部が、エピタキシャル基板５４０のドープ領域５４４と接触する。
いくつかの実施形態では、交代誘電体スタック５６０は、エピタキシャル基板５４０上でバリア構造５１６によって横方向に囲まれる領域中に配置することができる。交代誘電体スタック５６０は、複数の誘電体層対を含むことができる。たとえば、交代誘電体スタック５６０は、第１の誘電体層５６０Ａと、第１の誘電体層５６０Ａとは異なる第２の誘電体層５６０Ｂとの交代スタックによって形成される。いくつかの実施形態では、第１の誘電体層５６０Ａが窒化ケイ素を含み、第２の誘電体層５６０Ｂが酸化ケイ素を含む。交代誘電体スタック５６０中の第２の誘電体層５６０Ｂは、交代導体／誘電体スタック５８０中の誘電体層５８０Ｂと同じであってよい。いくつかの実施形態では、交代誘電体スタック５６０中の誘電体層対の数は、交代導体／誘電体スタック５８０中の導体／誘電体層対の数と同じである。
いくつかの実施形態では、Ｙ方向に延びるバリア構造５１６は、交代導体／誘電体スタック５８０および交代誘電体スタック５６０を横方向に分離する。すなわち、バリア構造５１６は、交代導体／誘電体スタック５８０と交代誘電体スタック５６０の間の境界となってよい。交代誘電体スタック５６０は、少なくともバリア構造５１６によって横方向に囲むことができる。いくつかの実施形態では、バリア構造５１６は、交代誘電体スタック５６０を完全に囲むため、平面図において閉じた形状（たとえば、矩形、正方形、円など）である。たとえば、図３Ａ～図３Ｄに示されるように、バリア構造３２４は、ＷＬ ＴＡＣ領域３７２、３７６中で交代誘電体スタックを完全に囲むため、平面図において矩形形状である。いくつかの実施形態では、バリア構造５１６は、平面図では閉じた形状ではないが、アレイデバイスの１つまたは複数の縁部とともに、交代誘電体スタック５６０を囲むことができる。たとえば、図４Ａおよび図４Ｂに示されるように、３Ｄメモリデバイスの縁部とともにバリア構造４２４が、ＳＳ ＴＡＣ領域４８２、４８４中で交代誘電体スタックを囲む。
図５に示されるように、３Ｄメモリデバイス５００は、各々が交代誘電体スタック５６０を通ってＹ方向に延びる複数のＴＡＣ５２６をさらに含む。ＴＡＣ５２６は、複数の誘電体層対を含む、少なくともバリア構造５１６が横方向を囲まれる区域の内側だけに形成することができる。すなわち、ＴＡＣ５２６は、誘電体層（たとえば、第１の誘電体層５６０Ｓおよび第２の誘電体層５６０Ｂ）を通って垂直に延びることができるが、いずれかの導体層（たとえば、導体層５８０Ａ）は通らない。各ＴＡＣ５２６は、交代誘電体スタック５６０の厚さ全体（たとえば、Ｙ方向にすべての誘電体層対）を通って延びることができる。いくつかの実施形態では、ＴＡＣ５２６は、開口５４２を通ってエピタキシャル基板５４０をさらに貫通し、相互接続構造５３２と電気的に接触する。
ＴＡＣ５２６は、短くした相互接続経路で、電源バスの部分など、３Ｄメモリデバイス５００との間で電気信号を搬送することができる。いくつかの実施形態では、ＴＡＣ５２６は、１つまたは複数の相互接続構造５３２を通して、アレイデバイスと周辺デバイス（図５に図示せず）の間の電気的接続を実現することができる。ＴＡＣ５２６は、交代誘電体スタック５６０に対する機械的な支持を提供することもできる。各ＴＡＣ５２６は、交代誘電体スタック５６０を通る垂直開口を含むことができ、垂直開口は、限定しないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープしたシリコン、ケイ素化合物、またはそれらの任意の組合せを含む導体材料で充填される。いくつかの実施形態では、ＴＡＣ５２６が（誘電体層によって囲む）交代誘電体スタック５６０の中に形成されるため、ＴＡＣ５２６と交代誘電体スタック５６０の間の追加の誘電体層は絶縁目的では必要ない。
図６を参照すると、本開示のいくつかの実施形態に従った、３Ｄメモリデバイスを形成するための例示的な方法６００の概略フローチャートが図示される。方法６００に示される動作は網羅的でなく、説明される動作のいずれかの前、後、または間に、同様に他の動作を実施できることを理解されたい。
図６を参照すると、方法６００は、動作６０２で開始し、動作６０２において、基板が形成される。いくつかの実施形態では、基板を形成するステップは、ベース基板を形成するステップと、基板上に少なくとも１つの周辺回路を形成するステップと、少なくとも１つの周辺回路と電子的に接触する少なくとも１つの相互接続構造を形成するステップと、少なくとも１つの周辺回路上にエピタキシャル基板を形成するステップとを含むことができる。
ベース基板は、シリコン（たとえば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはそれらの任意の好適な組合せを含むことができる任意の好適な半導体材料を使用することによって形成することができる。いくつかの実施形態では、ベース基板を形成するステップは、研磨、湿式／乾式エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組合せを含む薄化プロセスを含む。
１つまたは複数の周辺回路は、限定しないが、ページバッファ、デコーダ、およびラッチを含む、任意の好適なデジタル、アナログ、および／またはミックス信号周辺回路を含むことができる。いくつかの実施形態では、１つまたは複数の相互接続構造は、限定しないが、コンタクト、単層／多層バイア、導電層、プラグなどを含む、任意の好適な導電構造を含むことができる。
エピタキシャル基板は、限定しないが、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組合せを含む堆積プロセスを使用することによって１つまたは複数の周辺回路の上方に形成することができる。エピタキシャル基板は、たとえば、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板などといった、単層基板または多層基板であってよい。
いくつかの実施形態では、エピタキシャル基板を形成するステップは、１つまたは複数の相互接続構造の少なくとも部分が１つまたは複数の開口によって露出されるように、１つまたは複数の開口を形成するステップをさらに含む。１つまたは複数の開口は、後続のプロセスで形成される、１つまたは複数のスルーアレイコンタクトＴＡＣ構造（たとえば、図２に示されるようなワード線（ＷＬ）ＴＡＣ構造、図３Ａ～図３Ｄに示されるようなビット線（ＢＬ）ＴＡＣ構造、図４Ａ～図４Ｂに示されるような階段構造（ＳＳ）ＴＡＣ構造、）に対応することができる。１つまたは複数の開口は、誘電体材料で充填することができる。
方法６００は動作６０４に進み、動作６０４において、交代誘電体スタックが基板上に形成される。いくつかの実施形態では、交代誘電体スタックを形成するために、複数の第１の誘電体層と第２の誘電体層の対を、基板上に形成することができる。いくつかの実施形態では、各誘電体層対は、窒化ケイ素の層および酸化ケイ素の層を含む。交代誘電体スタックは、限定しないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む、１つまたは複数の薄膜堆積プロセスによって形成することができる。
方法６００は動作６０６に進み、動作６０６において、交代誘電体スタックの１つまたは複数の縁部に階段構造が形成される。いくつかの実施形態では、複数の段を有する階段構造を形成するために、交代誘電体スタックの少なくとも片側に（横方向に）、トリムエッチプロセスを実施することができる。各段は、交代する第１の誘電体層と第２の誘電体層を有する１つまたは複数の誘電体層対を含むことができる。
方法６００は、動作６０８に進み、複数のチャネル構造および１つまたは複数のバリア構造が形成される。各チャネル構造および各バリア構造は、交代誘電体スタックを通って垂直に延びることができる。
いくつかの実施形態では、チャネル構造を形成するための製造プロセスは、たとえば、湿式エッチングおよび／またはドライエッチングによって交代誘電体スタックを通って垂直に延びるチャネル孔を形成するステップを含む。いくつかの実施形態では、チャネル構造を形成するための製造プロセスは、半導体チャネル、および交代誘電体スタックの中の、半導体チャネルと誘電体層対の間のメモリ膜を形成するステップをさらに含む。半導体チャネルは、ポリシリコンなどの半導体材料を含むことができる。メモリ膜は、トンネリング層、貯蔵層、およびブロック層の組合せなどといった、複合誘電体層であってよい。
トンネリング層は、限定しないが、酸化ケイ素、窒化ケイ素、シリコン酸窒化物、またはそれらの任意の組合せを含む誘電体材料を含むことができる。半導体チャネルからの電子または正孔が、トンネリング層を通って貯蔵層にトンネリングすることができる。貯蔵層は、メモリ動作のために電荷を貯蔵するための材料を含むことができる。貯蔵層の材料は、限定しないが、窒化ケイ素、シリコン酸窒化物、酸化ケイ素と窒化ケイ素の組合せ、またはそれらの任意の組合せを含む。ブロック層は、限定しないが、酸化ケイ素または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）の組合せを含む誘電体材料を含むことができる。ブロック層は、酸化アルミニウム（Ａｌ２Ｏ３）層などの、高ｋ誘電体層をさらに含むことができる。半導体チャネルおよびメモリ膜は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの組合せなどの、１つまたは複数の薄膜堆積プロセスによって形成することができる。
いくつかの実施形態では、バリア構造を形成するための製造プロセスは、チャネル構造を形成するための製造プロセスと同様に同時に実施され、そのことによって、製造の複雑さおよび費用を減少させる。いくつかの実施形態では、チャネル構造を充填する材料と異なる材料でバリア構造を充填できるように、チャネル構造とバリア構造は、異なる製造ステップで形成される。
いくつかの実施形態では、バリア構造を形成する製造プロセスは、たとえば、湿式エッチングおよび／または乾式エッチングによって交代誘電体スタックを通って垂直に延びるトレンチを形成するステップを含む。トレンチが交代誘電体スタックを通って形成された後に、限定しないが、酸化ケイ素、窒化ケイ素、シリコン酸窒化物、酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）、酸化アルミニウム（Ａｌ２Ｏ３）などまたはそれらの任意の組合せを含む誘電体材料でトレンチを充填するため、１つまたは複数の薄膜堆積プロセスを実施することができる。
１つまたは複数のバリア構造を形成することによって、交代誘電体スタックは、２つのタイプの領域、すなわち、（いくつかの実施形態では、交代誘電体スタックの縁部とともに）少なくともバリア構造によって各々が横方向に囲まれる１つまたは複数の内側領域と、チャネル構造および／またはワード線コンタクトを形成することができる外側領域とに分離することができる。各内側領域がエピタキシャル基板の中の開口に対応することに留意されたい。
いくつかの実施形態では、図２に関して上で記載したように、少なくとも１つの内側領域を使用して、ＢＬ ＴＡＣ構造を形成することができる。そのため、そのような内側領域を囲むバリア構造は、ＷＬ方向に沿って延びる２つの平行なバリア壁を含むことができる。
いくつかの実施形態では、図３Ａまたは図３Ｂに関して上で記載したように、少なくとも１つの内側領域を使用して、ＢＬ ＴＡＣ構造を形成することができる。そのため、そのような内側領域を囲むバリア構造は、矩形形状を有することができる。ＢＬ方向におけるバリア構造の幅は、後続のプロセスで形成される２つの隣接するスリット構造間の距離よりも広くてよい。
いくつかの実施形態では、図３Ｃまたは図３Ｄに関して上で記載したように、少なくとも１つの内側領域を使用して、ＢＬ ＴＡＣ構造を形成することができる。そのため、そのような内側領域を囲むバリア構造は、矩形形状を有することができる。ＢＬ方向におけるバリア構造の幅は、後続のプロセスで形成される２つの隣接するスリット構造間の距離よりも狭くてよい。
いくつかの実施形態では、図４Ａに関して上で記載したように、少なくとも１つの内側領域を使用して、ＳＳ ＴＡＣ構造を形成することができる。そのため、そのような内側領域を分離するためのバリア構造は、１つの開いた縁部が階段構造の縁部に面する矩形形状を有することができる。ＢＬ方向におけるバリア構造の幅は、後続のプロセスで形成される２つの隣接するスリット構造間の距離よりも広くてよい。
いくつかの実施形態では、図４Ｂに関して上で記載したように、少なくとも１つの内側領域を使用して、ＳＳ ＴＡＣ構造を形成することができる。そのため、そのような内側領域を分離するためのバリア構造は、１つの開いた縁部が階段構造の縁部に面する矩形形状を有することができる。ＢＬ方向におけるバリア構造の幅は、後続のプロセスで階段領域の中に形成される２つの隣接するスリット構造間の最大距離よりも狭くてよい。
いくつかの実施形態では、ダミーチャネル構造は、チャネル構造と同時に形成することができる。ダミーチャネル構造は、交代層スタックを通って垂直に延びることができ、チャネル構造中のものと同じ材料で充填することができる。チャネル構造と異なり、３Ｄメモリデバイスの他の構成要素との電気的な接続を実現するためのコンタクトは、ダミーチャネル構造上に形成されない。したがって、ダミーチャネル構造は、３Ｄメモリデバイス中のメモリセルを形成するために使用することはできない。
方法６００は動作６１０に進み、動作６１０において、複数のスリットが形成され、複数のスリットを通して、交代誘電体スタックの一部における第１の誘電体層が導体層で置き換えられる。たとえば、ＷＬ方向に延びる複数の平行なスリットを、外側区域の中の交代誘電体スタックを通して、誘電体（たとえば、酸化ケイ素および窒化ケイ素）の湿式エッチングおよび／または乾式エッチングによって最初に形成することができる。いくつかの実施形態では、次いで、スリットを通して、たとえば、イオン注入および／または熱拡散によって、各スリットの下方のエピタキシャル基板の中に、ドープ領域が形成される。いくつかの実施形態によれば、ドープ領域は、たとえばスリットの形成前といった、より早い製造ステージで形成できることが理解される。
いくつかの実施形態では、交代誘電体スタックの外側区域の中で、第１の誘電体層（たとえば、窒化ケイ素）を導体層（たとえば、Ｗ）で置き換える、ゲート置き換えプロセス（「ワード線置き換え」プロセスとしても知られている）のために、形成したスリットが使用される。ゲート置き換えは、バリア構造の形成に起因して、交代誘電体スタックの外側区域の中でだけ生じ、内側区域では生じないことに留意されたい。バリア構造は、交代誘電体スタックの内側区域の中の第１の誘電体層（たとえば、窒化ケイ素）のエッチングを防ぐことができる。というのは、バリア構造は、ゲート置き換えプロセスのエッチングステップでエッチングできない材料で充填されるためである。
結果として、ゲート置き換えプロセス後に、外側領域の中の交代誘電体スタックは、交代導体／誘電体スタックとなる。導体層との第１の誘電体層の置き換えは、第２の誘電体層（たとえば、酸化ケイ素）に対して選択的に第１の誘電体層（たとえば、窒化ケイ素）を湿式エッチングし、構造を導体層（たとえば、Ｗ）で充填することによって実施することができる。導体層は、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の好適なプロセス、またはそれらの任意の組合せによって充填することができる。導体層は、限定しないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ケイ素化合物、またはそれらの任意の組合せを含む導体材料を含むことができる。
方法６００は動作６１２に進み、動作６１２において、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の好適なプロセス、またはそれらの任意の組合せによって、スリットの中に導体材料を充填すること（たとえば、堆積すること）によって、スリット構造が形成される。スリット構造は、限定しないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ケイ素化合物、またはそれらの任意の組合せを含む導体材料を含むことができる。いくつかの実施形態では、絶縁目的のために、スリット構造の導体材料と、交代導体／誘電体スタック中のスリット構造を囲む導体層との間に、誘電体層（たとえば、酸化ケイ素層）が最初に形成される。スリット構造の下縁部は、ドープ領域と接触することができる。
方法６００は動作６１４に進み、動作６１４において、交代誘電体スタックを通して複数のＴＡＣが形成される。ＴＡＣは、最初に垂直開口を（たとえば、湿式エッチングおよび／または乾式エッチングにより）エッチングすること、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組合せを使用して開口を導体材料で充填することによって、１つまたは複数の内側領域に形成することができる。局部コンタクトを充填するために使用される導体材料は、限定しないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ケイ素化合物、またはそれらの任意の組合せを含むことができる。いくつかの実施形態では、バリア層、接着層、および／またはシード層として機能するように開口を充填するため、他の導体材料がやはり使用される。
ＴＡＣは、交代誘電体スタックの厚さ全体およびエピタキシャル基板中の開口に形成された誘電体層を通してエッチングすることによって形成することができる。交代誘電体スタックが酸化ケイ素および窒化ケイ素などの誘電体の交代層を含むため、ＴＡＣの開口は、誘電体材料の深掘りエッチングによって（たとえば、深掘り反応性イオンエッチング（ＤＲＩＥ）プロセスまたは任意の好適な異方性エッチングプロセスによって）形成することができる。いくつかの実施形態では、ＴＡＣは、エピタキシャル基板の開口を通してエピタキシャル基板を貫通する。ＴＡＣの下縁部は、基板中の相互接続構造と接触することができる。そのため、ＴＡＣは、基板中に形成される周辺デバイスと電気的に接続することができる。
いくつかの実施形態では、ＴＡＣはゲート置き換え後に形成されるが、ゲート置き換えプロセスによって影響を受けない（交代導体／誘電体スタックに変わらない）交代誘電体スタックの区域を確保することによって、ＴＡＣが依然として誘電体層を通して（いずれかの導体層を通過することなく）形成され、このことによって、製造プロセスを簡略化し、費用を減少させる。
本開示に従った様々な実施形態が、メモリアレイのためのスルーアレイコンタクト構造を有する３Ｄメモリデバイスを提供する。本明細書に開示されるスルーアレイコンタクト構造は、（たとえば、電源バスおよび金属配線のために）スタックされたアレイデバイスと周辺デバイスの間に垂直の相互接続を実現するためのＴＡＣを含み、それによって、金属の段を減らしてダイサイズを小さくすることができる。いくつかの実施形態では、本明細書で開示されるスルーアレイコンタクト構造中のＴＡＣは、導体層と誘電体層が交代するスタックと比較して、そこにスルーホールを形成するためにより簡単にエッチングできる、交代誘電体層のスタックを通って形成され、それによってプロセスの複雑さおよび製造コストを減らす。
したがって、本開示の一態様は、少なくとも１つの周辺回路を含む基板と基板上に配設される交代層スタックとを含む３次元（３Ｄ）ＮＡＮＤメモリデバイスを開示する。交代層スタックは、複数の誘電体層対を含む交代誘電体スタックを含む第１の領域と、複数の導体／誘電体層対を含む交代導体／誘電体スタックを含む第２の領域と、ワード線方向の交代導体／誘電体層スタックの縁部上の階段構造を含む第３の領域とを含む。メモリデバイスは、第１の領域を第２の領域または第３の領域から横方向に分離するための交代層スタックを通って垂直に延びるバリア構造と、各々が交代導体／誘電体スタックを通って垂直に延びる複数のチャネル構造および複数のスリット構造と、各々が交代誘電体スタックを通って垂直に延びる第１の領域中の複数のスルーアレイコンタクトとをさらに含む。複数のスルーアレイコンタクトのうちの少なくとも１つは、少なくとも１つの周辺回路に電気的に接続される。
本開示の別の態様は、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成するための方法を提供する。方法は、少なくとも１つの周辺回路を含む基板を形成するステップと、複数の誘電体層対を含む交代誘電体スタックを基板上に形成するステップであって、複数の誘電体層対の各々が第１の誘電体層および第１の誘電体層と異なる第２の誘電体層を含む、ステップと、交代誘電体スタックの縁部に階段構造を形成するステップと、各々が交代誘電体スタックを通して垂直に延びる複数のチャネル構造および少なくとも１つのバリア構造を形成するステップとを含む。少なくとも１つのバリア構造が、交代誘電体スタックを、少なくともバリア構造によって横方向に囲まれる少なくとも１つの第１の領域と第２の領域とに分離する。方法は、複数のスリットを形成して、スリットを通して、交代誘電体スタックの第２の部分における第１の誘電体層を導体層で置き換えて、複数の導体／誘電体層対を含む交代導体／誘電体スタックを形成するステップと、導電材料をスリットの中に堆積して、複数のスリット構造を形成するステップと、複数のスルーアレイコンタクトを第１の領域中に形成するステップであって、各スルーアレイコンタクトが交代誘電体スタックを通って垂直に延びて、複数のスルーアレイコンタクトのうちの少なくとも１つを少なくとも１つの周辺回路に電気的に接続するステップとをさらに含む。
特定の実施形態の上の記載は、本開示の一般的な性質を十分に明らかにしているので、本開示の一般概念から逸脱することなく、過度の実験を行うことなく、当業者の知識を適用することによって、他者が、様々な用途のために、そのような特定の実施形態を容易に変更および／または適応させることができる。したがって、本明細書に提示される教示および案内に基づいて、そのような適応および変更は、開示される実施形態の等価物の意味および範囲内となることが意図される。本明細書における語法または用語は、記載を目的としており、限定を目的としておらず、そのため、本明細書の用語または語法は、本教示および案内に照らして当業者によって解釈されるべきであることを理解されたい。
本開示の実施形態は、指定された機能の実装およびそれらの関係を説明する機能ビルディングブロックを用いて上で記載されている。これらの機能ビルディングブロックの境界は、記載の便宜のため、本明細書では任意に規定されている。指定された機能およびそれらの関係が適切に実施される限り、代わりの境界を規定することができる。
発明の概要および要約のセクションは、本発明者によって企図される、本開示の１つまたは複数だがすべてではない例示的な実施形態を記載することができ、したがって、何らかの方法で、本開示および添付した請求項を制限することは意図されていない。
本開示の広がりおよび範囲は、上述の例示的な実施形態のいずれかによって制限を受けるべきではなく、以下の請求項およびそれらの等価物にのみしたがって規定されるべきである。
１００ ３Ｄメモリデバイス
１１０ メモリプレーン
１１５ メモリブロック
１２０ コンタクトパッド
１３０ 領域
１４０ 領域
１５０ 領域
１６０ ビット線（ＢＬ）ＴＡＣ領域、ワード線（ＢＬ）ＴＡＣ領域
１７０ ワード線（ＷＬ）ＴＡＣ領域
１８０ 階段構造（ＳＳ）ＴＡＣ領域
２００ 領域
２１０ チャネル構造領域
２１２ チャネル構造
２１４ スリット構造
２２２ ダミーチャネル構造
２２４ バリア構造
２２６ ＴＡＣ
２３３ ビット線（ＢＬ）ＴＡＣ領域
２４２ メモリフィンガ
２４６ ダミーメモリフィンガ
２５５ 上部選択ゲートカット
３００Ａ 領域
３００Ｂ 領域
３００Ｃ 領域
３００Ｄ 領域
３１２ チャネル構造
３１４ スリット構造
３１６ スリット構造
３１８ 間隙
３２０ チャネル構造領域
３２２ ダミーチャネル構造
３１４ バリア構造
３２６ ＴＡＣ
３３０ 上部選択性ゲート（ＴＳＧ）階段領域
３４２ メモリフィンガ
３４４ メモリフィンガ
３５０ ダミーチャネル領域
３５５ 上部選択ゲートカット
３７２ ワード線（ＷＬ）ＴＡＣ領域
３７６ ワード線（ＷＬ）ＴＡＣ領域
４００Ａ 領域
４００Ｂ 領域
４１０ 階段領域
４１４ スリット構造
４１６ スリット構造
４１８ 間隙
４２０ チャネル構造領域
４２４ バリア構造
４２６ ＴＡＣ
４３２ ワード線コンタクト
４４２ メモリフィンガ
４４４ メモリフィンガ
４５５ 上部選択ゲートカット
４８２ 階段構造（ＳＳ）ＴＡＣ領域
４８４ 階段構造（ＳＳ）ＴＡＣ領域
５００ ３Ｄメモリデバイス
５１０ ベース基板
５１４ スリット構造
５１６ バリア構造
５２６ ＴＡＣ
５３０ 回路基板
５３２ 相互接続構造
５４０ エピタキシャル基板
５４２ 開口
５４４ ドープ領域
５６０ 交代誘電体スタック
５６０Ａ 第１の誘電体層
５６０Ｂ 第２の誘電体層
５６０Ｓ 第１の誘電体層
５７０ 基板
５７２ 上面
５７４ 底面
５８０ 交代導体／誘電体スタック
５８０Ａ 導体層
５８０Ｂ 誘電体層
６００ 方法

Claims (17)

  1. 相互接続構造を備えた第１の基板と、
    前記第１の基板に配設された第２の基板と、
    垂直方向に配置される複数の誘電体層対を備える交代誘電体スタックと、
    前記垂直方向に配置される複数の導体／誘電体層対を備える交代導体／誘電体スタックと、
    ワード線方向に沿って横方向に延びる２つの平行なバリア構造を備えるバリア構造と、
    前記垂直方向において前記交代誘電体スタックを通って延び、周辺回路に電気的に接続される少なくとも１つのスルーアレイコンタクトと、
    を備え、
    前記交代誘電体スタックの複数の誘電体層対の積層面に平行な仮想平面における前記バリア構造の正射影が、閉じた形状ではなく、
    前記交代誘電体スタックが、前記２つの平行なバリア構造によって挟まれ、前記交代導体／誘電体スタックから分離され、
    前記少なくとも１つのスルーアレイコンタクトが、前記第２の基板を通って延び、前記相互接続構造に接続する、３次元（３Ｄ）ＮＡＮＤメモリデバイス。
  2. 前記バリア構造が、ビット線方向に沿って延び、前記２つの平行なバリア構造に接続されて、前記バリア構造を三面バリア構造にする第３のバリア構造をさらに備える、請求項１に記載のメモリデバイス。
  3. 前記交代誘電体スタック及び前記バリア構造が階段領域にある、請求項２に記載のメモリデバイス。
  4. チャネル構造領域をさらに備え、前記第３のバリア構造が、前記ワード線方向に沿って前記２つの平行なバリア構造と前記チャネル構造領域との間にある、請求項２又は３に記載のメモリデバイス。
  5. チャネル構造領域をさらに備え、前記第３のバリア構造が、前記三面バリア構造の開口部と比べて前記チャネル構造領域に近い、請求項２又は３に記載のメモリデバイス。
  6. 前記交代誘電体スタック及び前記バリア構造が、前記メモリデバイスの縁部領域にあり、前記第３のバリア構造が、前記三面バリア構造の開口部と比べて前記縁部領域から離れている、請求項２又は３に記載のメモリデバイス。
  7. ビット線方向に沿って前記２つの平行なバリア構造を接続するバリア構造がない、請求項１に記載のメモリデバイス。
  8. 前記垂直方向に交代導体／誘電体スタックを通って延びる複数のチャネル構造を備え、
    各々が前記交代導体／誘電体スタックを通って垂直に延びる複数のダミーチャネル構造を含み、前記２つの平行なバリア構造が、前記ビット線方向に沿って前記複数のダミーチャネル構造によって挟まれ、前記複数のダミーチャネル構造が、前記ビット線方向に沿って前記複数のチャネル構造に挟まれる、請求項７に記載のメモリデバイス。
  9. 前記バリア構造の高さが、前記交代誘電体スタックの厚さ及び前記交代導体／誘電体スタックの厚さよりも大きい、請求項１から８の何れか一項に記載のメモリデバイス。
  10. 前記バリア構造が、酸化ケイ素を含み、
    各誘電体層対が、酸化ケイ素層及び窒化ケイ素層を含み、
    各導体／誘電体層対が、金属層及び酸化ケイ素層を含む、請求項１から９の何れか一項に記載のメモリデバイス。
  11. 各々が前記交代導体／誘電体スタックを通って垂直方向に延び、チャネル構造領域及び階段領域を通って前記ワード線方向に沿って横方向に延びる２つのスリット構造をさらに備え、前記バリア構造が、前記２つのスリット構造に挟まれる、請求項１から１０の何れか一項に記載のメモリデバイス。
  12. 前記スリット構造の少なくとも１つが、前記階段領域において切断されている、請求項１１に記載のメモリデバイス。
  13. 第１の複数のスリット構造及び第２の複数のスリット構造であって、各スリット構造が、前記交代導体／誘電体スタックを通って垂直方向に延び、前記ワード線方向に沿って横方向に延びる、第１の複数のスリット構造及び第２の複数のスリット構造をさらに備え、
    前記第１の複数のスリット構造が、前記ワード線方向において前記第２の複数のスリット構造と整列していない、請求項１から１１の何れか一項に記載のメモリデバイス。
  14. 複数の誘電体層対を備える交代誘電体スタックを形成するステップであって、各誘電体層対が第１の誘電体層及び前記第１の誘電体層と異なる第２の誘電体層を備える、ステップと、
    前記交代誘電体スタックを通って垂直に延び、ワード線方向において横方向に延びる２つの平行なバリア構造を含むバリア構造を形成して、前記交代誘電体スタックを、前記平行なバリア構造によって挟まれた少なくとも第１の部分と前記平行なバリア構造の外側の第２の部分とに分離するステップと、
    前記交代誘電体スタックの第２の部分の第１の誘電体層を導体層で置き換えて、複数の導体／誘電体層対を含む交代導体／誘電体スタックを形成するステップと、
    周辺回路に電気的に接続するために、前記交代誘電体スタックの第１の部分を通って垂直に延びる少なくとも１つのスルーアレイコンタクトを形成するステップと、
    を含み、
    前記交代誘電体スタックの複数の誘電体層対の積層面に平行な仮想平面における前記バリア構造の正射影が、閉じた形状ではない、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法であり、
    第１の基板に相互接続構造を形成するステップと、
    前記相互接続構造に第２の基板を配設するステップと、
    をさらに含み、
    前記少なくとも１つのスルーアレイコンタクトが、前記第２の基板を通って延び、前記相互接続構造に接続する、３次元（３Ｄ）ＮＡＮＤメモリデバイスを形成する方法。
  15. 前記バリア構造が、ビット線方向に沿って延び、前記２つの平行なバリア構造に接続されて、前記バリア構造を三面バリア構造にする第３のバリア構造をさらに備える、請求項１４に記載の方法。
  16. 前記交代誘電体スタック及び前記バリア構造が階段領域にある、請求項１４又は１５に記載の方法。
  17. 前記交代誘電体スタックの第２の部分の第１の誘電体層を前記導体層で置き換える前に、各々が前記交代誘電体スタックの第２の部分を通って垂直に延びる複数のチャネル構造を形成するステップをさらに含む、請求項１４から１６の何れか一項に記載の方法。
JP2021146800A 2017-03-08 2021-09-09 ３次元メモリデバイスのスルーアレイコンタクト構造 Active JP7242791B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023035716A JP2023076473A (ja) 2017-03-08 2023-03-08 ３次元メモリデバイスのスルーアレイコンタクト構造

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN201710135654.9 2017-03-08
CN201710135329.2 2017-03-08
CN201710135329.2A CN106920794B (zh) 2017-03-08 2017-03-08 一种3d nand存储器件及其制造方法
CN201710135654.9A CN107068687B (zh) 2017-03-08 2017-03-08 一种3d nand存储器件及其制造方法
JP2019570606A JP6978645B2 (ja) 2017-03-08 2018-03-01 ３次元メモリデバイスのスルーアレイコンタクト構造

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019570606A Division JP6978645B2 (ja) 2017-03-08 2018-03-01 ３次元メモリデバイスのスルーアレイコンタクト構造

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023035716A Division JP2023076473A (ja) 2017-03-08 2023-03-08 ３次元メモリデバイスのスルーアレイコンタクト構造

Publications (2)

Publication Number Publication Date
JP2021193742A JP2021193742A (ja) 2021-12-23
JP7242791B2 true JP7242791B2 (ja) 2023-03-20

Family

ID=63448095

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2019570606A Active JP6978645B2 (ja) 2017-03-08 2018-03-01 ３次元メモリデバイスのスルーアレイコンタクト構造
JP2021146800A Active JP7242791B2 (ja) 2017-03-08 2021-09-09 ３次元メモリデバイスのスルーアレイコンタクト構造
JP2023035716A Pending JP2023076473A (ja) 2017-03-08 2023-03-08 ３次元メモリデバイスのスルーアレイコンタクト構造

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019570606A Active JP6978645B2 (ja) 2017-03-08 2018-03-01 ３次元メモリデバイスのスルーアレイコンタクト構造

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023035716A Pending JP2023076473A (ja) 2017-03-08 2023-03-08 ３次元メモリデバイスのスルーアレイコンタクト構造

Country Status (7)

Country Link
US (5) US10553604B2 (ja)
EP (1) EP3580783B1 (ja)
JP (3) JP6978645B2 (ja)
KR (3) KR20230117633A (ja)
CN (1) CN110114881B (ja)
TW (1) TWI665785B (ja)
WO (1) WO2018161836A1 (ja)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6978645B2 (ja) 2017-03-08 2021-12-08 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. ３次元メモリデバイスのスルーアレイコンタクト構造
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
US10726921B2 (en) * 2017-09-19 2020-07-28 Sandisk Technologies Llc Increased terrace configuration for non-volatile memory
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
US10868032B2 (en) 2018-10-15 2020-12-15 Micron Technology, Inc. Dielectric extensions in stacked memory arrays
JP7304413B2 (ja) * 2018-10-18 2023-07-06 長江存儲科技有限責任公司 ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法
KR20200046576A (ko) * 2018-10-25 2020-05-07 삼성전자주식회사 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치
CN111276486B (zh) 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
JP2022509274A (ja) 2019-02-18 2022-01-20 長江存儲科技有限責任公司 ３ｄ ｎａｎｄのページまたはブロックサイズおよび性能を向上させるためのチャネルホールおよびビット線アーキテクチャならびに方法
KR102650424B1 (ko) * 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109997226A (zh) * 2019-02-26 2019-07-09 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110121778B (zh) * 2019-03-04 2020-08-25 长江存储科技有限责任公司 三维存储器件
CN110062958B (zh) 2019-03-04 2020-05-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2020198944A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
TWI692018B (zh) * 2019-04-22 2020-04-21 旺宏電子股份有限公司 半導體結構及其形成方法
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR20210013671A (ko) * 2019-07-15 2021-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210013790A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 메모리 장치
US10985179B2 (en) * 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR20210022797A (ko) * 2019-08-20 2021-03-04 삼성전자주식회사 반도체 장치
KR20210027938A (ko) * 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
WO2021056513A1 (en) 2019-09-29 2021-04-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN110785846B (zh) 2019-09-29 2021-03-23 长江存储科技有限责任公司 三维存储器件及其形成方法
CN112635488A (zh) 2019-09-29 2021-04-09 长江存储科技有限责任公司 三维存储器件及其形成方法
KR20210043241A (ko) 2019-10-11 2021-04-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
CN111066146A (zh) * 2019-11-22 2020-04-24 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
KR20210083545A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
CN111293121B (zh) * 2020-01-02 2021-08-13 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US11342244B2 (en) * 2020-01-21 2022-05-24 Sandisk Technologies Llc Bonded assembly of semiconductor dies containing pad level across-die metal wiring and method of forming the same
JP2022528707A (ja) 2020-01-21 2022-06-15 長江存儲科技有限責任公司 ３次元メモリデバイスの相互接続構造
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
CN111373532B (zh) * 2020-01-28 2021-02-23 长江存储科技有限责任公司 垂直存储器件
CN111316442B (zh) * 2020-01-28 2021-05-14 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
JP7459136B2 (ja) * 2020-01-28 2024-04-01 長江存儲科技有限責任公司 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法
KR20210099348A (ko) * 2020-02-04 2021-08-12 에스케이하이닉스 주식회사 반도체 장치
US11380705B2 (en) * 2020-02-07 2022-07-05 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
CN111403406B (zh) * 2020-03-13 2023-05-05 长江存储科技有限责任公司 三维存储器及其制备方法
JP2021150296A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
EP3931869B1 (en) * 2020-04-24 2023-12-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same
US11342245B2 (en) 2020-05-22 2022-05-24 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11355506B2 (en) * 2020-05-22 2022-06-07 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11367736B2 (en) 2020-05-22 2022-06-21 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
WO2021248426A1 (en) * 2020-06-12 2021-12-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain select gate cut and methods for forming the same
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
DE102021111318A1 (de) * 2020-06-25 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. 3d-speicherarray-kontaktstrukturen
US11587919B2 (en) 2020-07-17 2023-02-21 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US11482536B2 (en) 2020-07-23 2022-10-25 Micron Technology, Inc. Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods
WO2022032469A1 (en) 2020-08-11 2022-02-17 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof
KR20220033594A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN112534576A (zh) * 2020-11-04 2021-03-19 长江存储科技有限责任公司 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
WO2022133990A1 (en) 2020-12-25 2022-06-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having source-select-gate cut structures and methods for forming the same
US11792988B2 (en) * 2021-08-09 2023-10-17 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same
US11889694B2 (en) 2021-08-09 2024-01-30 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same
EP4205175A4 (en) * 2021-11-18 2024-01-17 Yangtze Memory Tech Co Ltd THREE-DIMENSIONAL MEMORY DEVICE AND TRAINING METHOD THEREFOR

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130126957A1 (en) 2011-11-21 2013-05-23 Masaaki Higashitani 3D Non-Volatile Memory With Metal Silicide Interconnect
US20150372101A1 (en) 2014-06-24 2015-12-24 Jae Goo Lee Semiconductor device
US20160064281A1 (en) 2014-08-26 2016-03-03 Sandisk Technologies Inc. Multiheight contact via structures for a multilevel interconnect structure
US20160163732A1 (en) 2014-12-09 2016-06-09 Joon-Sung LIM Semiconductor devices
US20160322381A1 (en) 2015-04-30 2016-11-03 Sandisk Technologies Inc. Multilevel memory stack structure employing support pillar structures
US20160336340A1 (en) 2015-05-12 2016-11-17 Ju Hak Song Semiconductor device
US20160351581A1 (en) 2015-05-26 2016-12-01 SK Hynix Inc. Semiconductor device and manufacturing method of the same
WO2017112014A1 (en) 2015-12-22 2017-06-29 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100806339B1 (ko) 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
JP6140400B2 (ja) * 2011-07-08 2017-05-31 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
KR101845511B1 (ko) 2011-10-11 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 제조 방법
KR20130044713A (ko) 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8951859B2 (en) * 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
KR101989514B1 (ko) 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101985936B1 (ko) 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
CN103680611B (zh) * 2012-09-18 2017-05-31 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
CN104051467B (zh) * 2013-03-13 2017-04-12 旺宏电子股份有限公司 具有增强的接触区的三维集成电路装置
KR20150116510A (ko) 2014-04-07 2015-10-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9230974B1 (en) * 2014-08-26 2016-01-05 Sandisk Technologies Inc. Methods of selective removal of blocking dielectric in NAND memory strings
JP2016058552A (ja) 2014-09-09 2016-04-21 株式会社東芝 半導体装置の製造方法
US20160079252A1 (en) 2014-09-11 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
CN104269407B (zh) 2014-09-16 2017-04-19 华中科技大学 一种非易失性高密度三维半导体存储器件及其制备方法
US9419135B2 (en) 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US9397046B1 (en) * 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
KR20160138765A (ko) 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 슬리밍 구조물을 포함하는 반도체 메모리 장치
KR20160138883A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
JP6978645B2 (ja) * 2017-03-08 2021-12-08 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. ３次元メモリデバイスのスルーアレイコンタクト構造
CN107068687B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130126957A1 (en) 2011-11-21 2013-05-23 Masaaki Higashitani 3D Non-Volatile Memory With Metal Silicide Interconnect
US20150372101A1 (en) 2014-06-24 2015-12-24 Jae Goo Lee Semiconductor device
US20160064281A1 (en) 2014-08-26 2016-03-03 Sandisk Technologies Inc. Multiheight contact via structures for a multilevel interconnect structure
US20160163732A1 (en) 2014-12-09 2016-06-09 Joon-Sung LIM Semiconductor devices
US20160322381A1 (en) 2015-04-30 2016-11-03 Sandisk Technologies Inc. Multilevel memory stack structure employing support pillar structures
US20160336340A1 (en) 2015-05-12 2016-11-17 Ju Hak Song Semiconductor device
US20160351581A1 (en) 2015-05-26 2016-12-01 SK Hynix Inc. Semiconductor device and manufacturing method of the same
WO2017112014A1 (en) 2015-12-22 2017-06-29 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device

Also Published As

Publication number Publication date
JP2021193742A (ja) 2021-12-23
KR20220000956A (ko) 2022-01-04
EP3580783A4 (en) 2020-11-18
JP6978645B2 (ja) 2021-12-08
US10910397B2 (en) 2021-02-02
EP3580783B1 (en) 2024-05-01
KR102346409B1 (ko) 2021-12-31
US20210126005A1 (en) 2021-04-29
US11545505B2 (en) 2023-01-03
US20200152653A1 (en) 2020-05-14
TWI665785B (zh) 2019-07-11
US20230005950A1 (en) 2023-01-05
EP3580783A1 (en) 2019-12-18
CN110114881B (zh) 2020-03-27
TW201901932A (zh) 2019-01-01
US10553604B2 (en) 2020-02-04
JP2023076473A (ja) 2023-06-01
CN110114881A (zh) 2019-08-09
JP2020513164A (ja) 2020-04-30
KR20190122824A (ko) 2019-10-30
US20230389323A1 (en) 2023-11-30
US11785776B2 (en) 2023-10-10
WO2018161836A1 (en) 2018-09-13
KR20230117633A (ko) 2023-08-08
US20190043879A1 (en) 2019-02-07
KR102561732B1 (ko) 2023-07-31

Similar Documents

Publication Publication Date Title
JP7242791B2 (ja) ３次元メモリデバイスのスルーアレイコンタクト構造
JP7335309B2 (ja) ３次元メモリデバイスのハイブリッドボンディングコンタクト構造

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210913

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230308

R150 Certificate of patent or registration of utility model

Ref document number: 7242791

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150