KR20210099348A - 반도체 장치 - Google Patents

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KR20210099348A
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정성욱
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Abstract

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 반도체 메모리 장치에 관한 기술이다. 본 실시예에 따른 반도체 장치는, 서로 이웃하는 메모리 블록들의 경계에 위치하여 메모리 블록들을 분리시키며, 제 1방향으로 일정 간격 이격되도록 배치되는 복수의 제 1슬릿들, 서로 인접하는 상기 제 1슬릿들 사이에 위치하고, 센터 영역 및 센터 영역 양측의 에지 영역을 포함하여 에지 영역이 머지되는 워드라인 및 센터 영역에 배치되어 센터 영역 내의 상기 워드라인을 분리시키는 제 2슬릿을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 반도체 메모리 장치에 관한 기술이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다. 3차원 반도체 장치를 제조함에 있어서, 다수의 물질막들이 적층된 적층체를 이용할 수 있다.
본 실시예는 워드라인의 에지 부분을 머지(merge) 하여 워드라인 저항을 감소시킬 수 있도록 하는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는, 서로 이웃하는 메모리 블록들의 경계에 위치하여 상기 메모리 블록들을 분리시키며, 제 1방향으로 일정 간격 이격되도록 배치되는 복수의 제 1슬릿들; 서로 인접하는 제 1슬릿들 사이에 위치하고, 센터 영역 및 센터 영역 양측의 에지 영역을 포함하여 에지 영역이 머지되는 워드라인; 및 센터 영역에 배치되어 센터 영역 내의 워드라인을 분리시키는 제 2슬릿을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 서로 이웃하는 메모리 블록들의 경계에 위치하여 메모리 블록들을 분리시키며, 제 1방향으로 일정 간격 이격되도록 배치되는 복수의 제 1슬릿들; 서로 인접하는 제 1슬릿들 사이에 위치하며, 하나로 통합된 사각 형태를 갖는 워드라인; 워드라인의 상부에 형성된 드레인 선택 라인; 및 드레인 선택 라인을 블록 단위로 분리시키는 복수의 분리 패턴들을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 기판 상에 형성된 소스 선택라인; 소스 선택라인의 상부에 수직으로 적층되는 복수의 워드라인들; 복수의 워드라인의 상부에 적층되는 드레인 선택라인; 복수의 워드라인의 센터 영역에 형성되며, 소스 선택라인, 복수의 워드라인들 및 드레인 선택라인을 수직으로 관통하여, 소스 선택라인, 복수의 워드라인들 및 드레인 선택라인을 분리시키는 슬릿; 및 복수의 워드라인의 에지 영역에 일정 간격 이격되어 형성되며, 드레인 선택라인을 관통하여 드레인 선택라인을 분리시키는 복수의 분리 패턴들을 포함한다.
본 실시예에서는 워드라인의 저항을 줄여 성능을 개선할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들.
도 2는 도 1a 및 도 1b의 주변회로 구조를 개략적으로 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃도.
도 4는 도 3의 실시예에 따른 반도체 장치의 메모리 블록에서 워드라인 구조를 나타내는 평면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃도.
도 6은 도 5의 실시예에 따른 반도체 장치의 메모리 블록에서 워드라인 구조를 나타내는 평면도.
도 7a 및 도 7b는 도 3의 실시예에 따른 반도체 장치의 단면도.
도 8a 내지 도 8d는 도 7a의 구조를 형성하는 공정 프로세스를 나타낸 도면.
도 9a 내지 도 9d는 도 7b의 구조를 형성하는 공정 프로세스를 나타낸 도면.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃도.
도 11은 도 10의 실시예에 따른 반도체 장치에서 워드라인 구조를 나타내는 평면도.
도 12는 도 10의 실시예에 따른 반도체 장치의 단면도.
도 13a 내지 도 13c는 도 12의 구조를 형성하는 공정 프로세스를 나타낸 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시 예들에 대해 상세하게 설명한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제1" 또는 "제2" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 선택 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 선택 트랜지스터들을 포함할 수 있다. 선택 라인들 각각은 그에 대응하는 선택 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터 및 PMOS 트랜지스터들, 레지스터(resistor), 및 커패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 커패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다. 실시예에 따라서, 셀 어레이(CAR)는 주변회로 구조(PC)와 기판(SUB) 사이에 배치될 수도 있다.
도 2는 도 1a 및 도 1b에 따른 주변회로 구조(PC)를 개략적으로 나타내는 단면도이다. 도 2에 도시된 주변회로 구조(PC)는 도 1a에 도시된 주변회로 구조에 포함되거나, 도 1b에 도시된 주변회로 구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조(PC)의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택플러그들(PCP)을 통해 주변회로 구조(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치(100)의 구조를 설명하기 위한 레이아웃도이다. 그리고, 도 4는 도 3의 실시예에 따른 반도체 장치(100)의 메모리 블록(BLK)에서 워드라인(WL) 구조를 나타내는 평면도이다. 도 4의 실시예는 도 3에 대비하여 상부의 드레인 선택 라인(DSL1~DSL4)을 제거하고 워드라인(WL)의 평면 구조를 설명하기 위한 도면이다. 인식의 편의를 위해, 도 3 및 4에서 층간 절연막들은 도시하지 않았다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치(100)는 기판(미도시)의 상부에 형성된 복수의 제 1슬릿(SLIT1), 제 2슬릿(SLIT2), 복수의 분리 패턴(DSM1, DSM2, DSM3), 복수의 드레인 선택 라인(DSL1~DSL4), 워드라인(WL_U, WL_D) 및 수직 채널(CH)을 포함한다. 도 3 및 도 4에 도시된 반도체 장치(100)는 다수의 메모리 블록 중 하나의 메모리 블록(BLK)만 도시된 것을 일 예로 설명하기로 한다.
3차원 구조의 메모리 소자에서는 적층된 워드라인(WL)들을 메모리 블록(BLK) 단위로 분리하기 위하여 워드라인(WL)들을 관통하는 슬릿(slit)을 형성한다.
복수의 제 1슬릿(SLIT1)은 메모리 블록(BLK)의 양측부에 형성될 수 있다. 제 1슬릿(SLIT1)은 이웃하는 메모리 블록(BLK)들 간의 경계에 위치하여 이웃하는 메모리 블록(BLK)을 상호 분리시킬 수 있다. 제 1슬릿(SLIT1)은 도전막(미도시)들을 관통하며 도전막들을 메모리 블록(BLK) 단위로 분리시킬 수 있다. 여기서, 도전막들은 워드라인(WL_U, WL_D)이 될 수 있다.
제 1슬릿(SLIT1)은 Y 방향을 기준으로 하여 워드라인(WL_U, WL_D)의 양측에 배치될 수 있다. 즉, 제 1슬릿(SLIT1)은 Y 방향을 기준으로 하여 드레인 선택 라인(DSL1)의 일측에 배치될 수 있다. 제 1슬릿(SLIT1)은 Y 방향을 기준으로 하여 드레인 선택 라인(DSL4)의 타측에 배치될 수 있다. 또한, 제 1슬릿(SLIT1)은 X 방향으로 연장되는 라인 형태를 가질 수 있다.
여기서, 제 1슬릿(SLIT1)과 워드라인(WL_U, WL_D) 사이에는 절연막이 형성될 수 있다. 예를 들어, 절연막은 질화막 또는 산화막을 포함할 수 있다. 제 1슬릿(SLIT1)은 워드라인들(WL_U, WL_D)을 지지해주는 지지대의 역할을 수행할 수 있다. 이러한 제 1슬릿(SLIT1)은 금속을 포함할 수 있다. 예를 들어, 제 1슬릿(SLIT1)은 텅스텐을 포함할 수 있다.
그리고, 제 2슬릿(SLIT2)은 워드라인들(WL_U, WL_D)의 센터 영역(C)에 위치할 수 있다. 예를 들어, 제 2슬릿(SLIT2)은 적층된 워드라인들(WL_U, WL_D)의 중앙부를 관통하도록 워드라인들(WL_U, WL_D)의 센터 영역(C)에 위치할 수 있다. 제 2슬릿(SLIT2)은 X 방향으로 연장되는 라인 형태로 형성될 수 있다. 제 2슬릿(SLIT2)은 제 1슬릿(SLIT1) 보다 X 방향으로 짧은 길이를 갖는다.
메모리 블록(BLK)은 복수의 드레인 선택 라인들(DSL1~DSL4)을 포함할 수 있다. 복수의 드레인 선택 라인들(DSL1~DSL4)은 워드라인(WL_U, WL_D)의 상부에 형성될 수 있다. 복수의 드레인 선택 라인들(DSL1~DSL4)은 Y 방향으로 일정 간격 이격되도록 배치될 수 있다.
복수의 드레인 선택 라인들(DSL1~DSL4)은 제 2슬릿(SLIT2)을 기준으로 하여 Y 방향으로 서로 대칭되게 형성될 수 있다. 예를 들어, 드레인 선택 라인(DSL1)과 드레인 선택 라인(DSL2)은 각각 드레인 선택 라인(DSL3), 드레인 선택라인(DSL4)과 대칭될 수 있다. 드레인 선택 라인(DSL2)과 드레인 선택 라인(DSL3)은 분리 패턴(DSM3)에 의해 서로 분리될 수 있다.
분리 패턴(DSM1)은 드레인 선택 라인(DSL1)과 드레인 선택 라인(DSL2) 사이에 형성될 수 있다. 분리 패턴(DSM2)은 드레인 선택 라인(DSL3)과 드레인 선택 라인(DSL4) 사이에 형성될 수 있다. 이러한 분리 패턴(DSM1, DSM2)은 X 방향의 길이로 연장되는 라인 형태를 가질 수 있다.
분리 패턴(DSM3)은 드레인 선택 라인(DSL2)과 드레인 선택 라인(DSL3)을 분리시킨다. 분리 패턴(DSM3)은 X 방향의 길이로 연장되는 라인 형태를 가질 수 있다. 여기서, 분리 패턴(DSM3)은 제 2슬릿(SLIT2) 보다 짧은 길이를 가질 수 있다. 분리 패턴(DSM3)은 에지 영역(EL, ER)을 가로지르도록 형성될 수 있다. 분리 패턴(DSM3)은 X 방향으로 제 2슬릿(SLIT2)의 양단에 위치할 수 있다. 분리 패턴(DSM1, DSM2, DSM3)은 드레인 선택 라인(DSL1~DSL4)을 블록 단위로 분리시킨다.
메모리 블록(BLK)은 셀 스트링을 구현하기 위해 워드라인들(WL_U, WL_D)을 관통하는 수직 채널들(CH)을 포함할 수 있다. 메모리 블록(BLK)의 셀 스트링은 수직 채널들(CH)에 의해 각 셀이 전기적으로 연결될 수 있다.
워드라인(WL_U, WL_D)은 복수의 제 1슬릿(SLIT1) 사이에 위치한다. 워드라인(WL_U, WL_D)은 센터 영역(C)에 제 2슬릿(SLIT2)을 포함하는 사각 띠 형태를 가질 수 있다. 센터 영역(C)에는 제 2슬릿(SLIT2)이 형성될 수 있다. 센터 영역(C)을 기준으로 하여 Y 방향의 일측 워드라인(WL_U), Y 방향의 타측 워드라인(WL_D)의 두께는 좌측 에지 영역(EL) 및 우측 에지 영역(ER)의 두께보다 두꺼울 수 있다.
하나의 메모리 블록(BLK)은 제 2슬릿(SLIT2)에 의해 하프 블록 단위로 구분될 수 있다. 즉, 센터 영역(C)을 기준으로 할 때 Y 방향으로 상측 워드라인(WL_U)이 하나의 하프 블록과 대응되고, 하측 워드라인(WL_D)이 다른 하나의 하프 블록과 대응될 수 있다.
상부 워드라인(WL_U)과 대응하는 상부 하프 블록은 분리 패턴(DSM1)에 의해 분리되는 드레인 선택 라인(DSL1, DSL2)을 포함할 수 있다. 그리고, 하부 워드라인(WL_D)과 대응하는 하부 하프 블록은 분리 패턴(DSM2)에 의해 분리되는 드레인 선택 라인(DSL3, DSL4)을 포함할 수 있다. 예를 들어, 하나의 메모리 블록(BLK)은 드레인 선택 라인(DSL1~DSL4)과 대응되는 총 4개의 쿼터 블록으로 분리될 수 있으며, 각 쿼터 블록은 개별적으로 동작할 수 있다.
본 발명의 실시예에서 워드라인(WL_U, WL_D)의 좌측 에지 영역(EL) 및 우측 에지 영역(ER)은 워드라인(WL)이 끊기지 않고 서로 연결된 타이드 에지(Tied Edge) 형태로 형성될 수 있다. 즉, 워드라인(WL)의 센터 영역(C)은 제 2슬릿(SLIT2)에 의해 분리되지만, 에지 영역(EL, ER)은 서로 머지될 수 있다. 이처럼, 본 발명의 실시예에서는 워드라인(WL_U, WL_D)의 양쪽 에지 영역(EL, ER)이 머지 됨으로써 한 쪽 에지 영역만 머지되는 경우에 비해 워드라인(WL)의 저항을 줄일 수 있다.
예를 들어, 3차원 반도체 메모리 장치 중 메모리 칩과 로직회로 칩이 적층된 구조의 경우, 제 2슬릿(SLIT2)에 의해 워드라인(WL)의 에지 영역(EL, ER)이 분리될 수 있다. 이러한 경우, 반도체 메모리 장치의 프로그램 동작시 비 선택된 셀 스트링에서 채널 커패시턴스가 감소되어 RC 로딩(RC 딜레이)이 증가할 수 있다. 이에 따라, 본 발명의 실시예는 워드라인(WL)의 에지 영역(EL, ER)을 머지하여 타이드 에지 형태로 구현함으로써 워드라인(WL) 저항을 줄일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치(100)의 구조를 설명하기 위한 레이아웃도이다. 그리고, 도 6은 도 5의 실시예에 따른 반도체 장치(100)의 메모리 블록(BLK)에서 워드라인(WL) 구조를 나타내는 평면도이다. 도 5 및 도 6의 실시예에서, 도 3, 4와 동일한 구성요소에 대해서는 동일한 도면부호로 설명하며, 중복되는 구성에 대해서는 그 상세한 설명을 생략하기로 한다.
도 5 및 도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 제 2슬릿(SLIT2)은 워드라인(WL)의 센터 영역(C), 즉, 워드라인(WL_U, WL_D)을 분리시키기 위한 관통 영역(T) 상에 배치될 수 있다.
복수의 드레인 선택 라인들(DSL1~DSL4)은 제 2슬릿(SLIT)을 기준으로 하여 Y 방향으로 서로 대칭되게 형성될 수 있다. 예를 들어, 그리고, 드레인 선택 라인(DSL2)과 드레인 선택 라인(DSL3)은 관통 영역(T)을 기준으로 하여 서로 마주보는 "ㄷ" 자 형태를 가질 수 있다. 드레인 선택 라인(DSL2)과 드레인 선택 라인(DSL3)은 분리 패턴(DSM3)에 의해 서로 분리될 수 있다.
분리 패턴(DSM3)은 드레인 선택 라인(DSL2)과 드레인 선택 라인(DSL3)을 분리시킨다. 여기서, 분리 패턴(DSM3)은 관통 영역(T)의 양측에 연결될 수 있다. 분리 패턴(DSM3)은 X 방향으로 제 2슬릿(SLIT2)의 양단에 연결될 수 있다.
워드라인(WL_U, WL_D)은 센터 영역(C)에 관통 영역(T)을 포함하는 사각 띠 형태를 가질 수 있다. 관통 영역(T)에는 제 2슬릿(SLIT2)이 형성될 수 있다. 관통 영역(T)을 기준으로 하여 일측 워드라인(WL_U), 타측 워드라인(WL_D)의 두께는 좌측 에지 영역(EL) 및 우측 에지 영역(ER)의 두께보다 두꺼울 수 있다. 관통 영역(T)에서 제 2슬릿(SLIT2)과 워드라인(WL_U, WL_D) 사이에는 절연막이 형성될 수 있다. 예를 들어, 절연막은 질화막 또는 산화막을 포함할 수 있다.
도 7a 및 도 7b는 도 3의 실시예에 따른 반도체 장치의 단면도이다.
도 7a는 도 3을 A-A'를 따라 자른 단면도이고, 도 7b는 도 3을 B-B'를 따라 자른 단면도이다. 도 7a 및 도 7b의 실시예는 도 3에 대비하여 필요한 주요 구성만 설명하기로 한다. 인식의 편의를 위해, 도 7a 및 도 7b에서 층간 절연막들은 도시하지 않았다.
도 7a를 참조하면, 본 발명의 반도체 장치는 기판(101) 상에 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL)이 수직으로 적층된다. 즉, 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 수직 채널(CH)의 연장 방향을 따라 서로 이격되어 적층될 수 있다.
그리고, 수직 채널(CH)은 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL)을 관통하여 형성된다. 수직 채널(CH)의 일단은 비트라인 콘택 플러그(미도시)를 경유하여 그에 대응하는 비트라인(미도시)에 연결될 수 있다.
복수의 워드 라인(WL)은 수직 채널(CH)을 감싸면서 다층으로 적층될 수 있다. 복수의 워드 라인(WL)의 상부에는 드레인 선택 라인(DSL)이 구비될 수 있다. 복수의 워드 라인(WL)의 하부에는 소스 선택 라인(SSL)이 구비될 수 있다.
여기서, 드레인 선택 라인(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(미도시)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(미도시)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(미도시)의 게이트들에 연결될 수 있다.
도 7a에서와 같이, 메모리 블록(BLK)의 센터 영역(C)에서, 드레인 선택 라인(DSL)은 단위(예를 들면, 쿼터) 블록들에 대응하는 개수로 분리될 수 있다. 즉, 드레인 선택 라인(DSL)은 분리 패턴(DSM1), 제 2슬릿(SLIT2) 및 분리 패턴(DSM2)에 의해 4개로 분리될 수 있다.
그리고, 워드 라인들(WL)의 센터 영역(C)은 하나의 메모리 블록(BLK)에서 제 2슬릿(SLIT2)을 기준으로 하여 양측으로 분리될 수 있다. 마찬가지로, 소스 선택 라인(SSL)은 제 2슬릿(SLIT2)을 기준으로 하여 양측으로 분리될 수 있다.
반면에, 도 7b에서와 같이, 메모리 블록(BLK) 양측의 에지 영역(EL, ER)에서, 드레인 선택 라인(DSL)은 단위(예를 들면, 쿼터) 블록들에 대응하는 개수로 분리될 수 있다. 즉, 드레인 선택 라인(DSL)은 분리 패턴(DSM1), 분리 패턴(DSM3), 분리 패턴(DSM2)에 의해 4개로 분리될 수 있다.
그리고, 워드 라인들(WL)의 에지 영역은 양측의 에지 영역(EL, ER)이 연결되어 있으므로 하나의 메모리 블록(BLK)에서 워드라인(WL)이 분리되지 않는다. 마찬가지로, 소스 선택 라인(SSL)도 분리되지 않는다. 본 발명의 실시예는 소스 선택 라인(SSL)이 분리되지 않으므로 소스 선택 라인(SSL)을 분리하기 위한 마스크 공정을 줄일 수 있다.
이상에서와 같이, 본 발명의 실시예는 에지 영역(EL, ER)까지 제 2슬릿(SLIT2)이 연장되게 형성되지 않고, 에지 영역(EL, ER)에서 워드라인들(WL_U, WL_D)이 서로 연결된다. 다만, 에지 영역(EL, ER)에 제 2슬릿(SLIT2)과 연결되는 분리 패턴(DSM3)이 형성되어 있으므로, 드레인 선택 라인(DSL)은 분리될 수 있다.
도 8a 내지 도 8d는 도 7a의 구조를 형성하는 공정 프로세스를 나타낸 도면이다. 그리고, 도 9a 내지 도 9d는 도 7b의 구조를 형성하는 공정 프로세스를 나타낸 도면이다. 인식의 편의를 위해, 도 8a 내지 도 9d에서 층간 절연막들은 도시하지 않았다.
도 8a 및 도 9a에서와 같이, 기판(101) 상에 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL)을 순차적으로 적층한다.
그리고, 도 8b 및 도 9b에서와 같이, 드레인 선택 라인(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)을 식각하여 기판(101)이 노출될 수 있는 깊이로 채널 홀들(미도시)을 형성한다. 그리고, 채널 홀들(미도시)에 채널구조들을 채워 드레인 선택 라인(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)을 관통하는 수직 채널(CH)을 형성한다.
이후에, 도 8c에서와 같이, 드레인 선택 라인(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)의 센터 영역(C)을 식각하여 트랜치(미도시)를 형성한다. 그리고, 트랜치(미도시)를 절연막으로 매립하여 제 2슬릿(SLIT2)을 형성한다. 이에 따라, 드레인 선택 라인(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)의 센터 영역(C)을 분리한다.
반면에, 도 9c에서와 같이, 워드라인(WL)의 에지 영역(EL, ER)에는 제 2슬릿(SLIT2)이 형성되지 않는다. 도 8c에서와 같은 트랜치(미도시)의 식각 공정시, 드레인 선택 라인들(DSL), 복수의 워드 라인(WL) 및 소스 선택 라인(SSL)의 센터 영역(C)이 식각된다. 하지만, 에지 영역(EL, ER)에서는, 도 9c에서와 같이, 드레인 선택 라인들(DSL), 복수의 워드 라인(WL) 및 소스 선택 라인(SSL)이 식각되지 않는다.
이어서, 도 8d에서와 같이, 센터 영역(C)에서, 분리 패턴(DSM1) 및 분리 패턴(DSM2)을 형성하여 드레인 선택 라인들(DSL)을 각각 분리한다. 여기서, 드레인 선택 라인들(DSL)의 분리시 드레인 선택 라인(DSL) 분리 마스크(DSL Separation Mask, DSM) 공정을 이용할 수 있다.
즉, 적층체 상에 마스크막(미도시)을 형성하고 포토리소그래피 공정을 통해 마스크막을 패터닝한다. 이어서, 마스크막을 식각 베리어로 이용한 식각 공정으로 적층체를 식각하여 분리 패턴(DSM1, DSM2)을 형성함으로써 드레인 선택 라인들(DSL)을 분리할 수 있다.
그리고, 도 9d에서와 같이, 에지 영역(EL, ER)에서, 분리 패턴(DSM1), 분리 패턴(DSM3) 및 분리 패턴(DSM2)을 형성하여 드레인 선택 라인들(DSL)을 각각 분리한다. 다만, 에지 영역(EL, ER)에서는 복수의 워드 라인(WL)과 소스 선택 라인(SSL)이 식각되지 않는다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치(100)의 구조를 설명하기 위한 레이아웃도이다. 도 11은 도 10의 실시예에 따른 반도체 장치(100)의 메모리 블록(BLK)에서 워드라인(WL) 구조를 나타내는 평면도이다. 도 11의 실시예는 도 10에 대비하여 상부의 드레인 선택 라인(DSL1~DSL4)을 제거하고 워드라인(WL)의 평면 구조를 설명하기 위한 도면이다. 도 10 및 도 11의 실시예에서, 도 3 및 도 4의 실시예와 동일한 구조를 갖는 구성요소에 대해서는 그 상세한 설명을 생략하고, 도 3 및 도 4와 상이한 구성요소 위주로 설명하기로 한다. 인식의 편의를 위해, 도 10 내지 도 11에서 층간 절연막들은 도시하지 않았다.
도 10 및 도 11에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(100)는 기판(미도시)의 상부에 형성된 복수의 제 1슬릿(SLIT1), 복수의 분리 패턴(DSM1, DSM2, DSM3), 복수의 드레인 선택 라인(DSL1~DSL4), 워드라인(WL) 및 수직 채널(CH)을 포함한다.
도 10 및 도 11의 실시예는, 워드라인(WL)이 하나로 머지되어 플레이트 구조를 가질 수 있다. 여기서, 워드라인(WL)은 사각 형태를 이룰 수 있다.
도 10 및 도 11의 실시예에 따른 워드라인(WL)은 도 3 및 도 4의 실시예에 대비하여 제 2슬릿(SLIT2)을 포함하지 않는다. 그리고, 분리 패턴(DSM3)은 도 3 및 도 4의 실시예에 대비하여 X 방향으로 더 길게 형성될 수 있다. 분리 패턴(DSM3)은 분리 패턴(DSM1, DSM2)에 대비하여 X 방향으로 더 길게 형성될 수 있다. 분리 패턴(DSM3)은 워드라인(WL)을 가로지르도록 X 방향으로 연장되어 형성될 수 있다.
메모리 블록(BLK)은 복수의 드레인 선택 라인들(DSL1~DSL4)을 포함할 수 있다. 복수의 드레인 선택 라인들(DSL1~DSL4)은 워드라인(WL)의 상부에 형성될 수 있다. 복수의 드레인 선택 라인들(DSL1~DSL4)은 Y 방향으로 일정 간격 이격되도록 배치될 수 있다. 복수의 드레인 선택 라인들(DSL1~DSL4)은 X 방향으로 연장되는 라인 형태로 형성될 수 있다.
도 12는 도 10의 실시예에 따른 반도체 장치의 단면도이다. 인식의 편의를 위해, 도 12에서 층간 절연막들은 도시하지 않았다.
도 12의 실시예는, 워드라인(WL)이 분리되지 않고 통합된 형태를 가진다. 그러므로, 도 10을 C-C'를 따라 자른 단면도와, 도 10의 D-D'를 따라 자른 단면도가 서로 동일하다.
도 12를 참조하면, 본 발명의 반도체 장치는 기판(101) 상에 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL)이 수직으로 적층된다. 즉, 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 수직 채널(CH)의 연장 방향을 따라 서로 이격되어 적층될 수 있다.
그리고, 수직 채널(CH)은 소스 선택 라인(SSL), 복수의 워드 라인들(WL) 및 드레인 선택 라인(DSL)을 관통하여 형성된다. 수직 채널(CH)의 일단은 비트라인 콘택 플러그(미도시)를 경유하여 그에 대응하는 비트라인(미도시)에 연결될 수 있다.
복수의 워드 라인(WL)은 수직 채널(CH)을 감싸면서 다층으로 적층될 수 있다. 복수의 워드 라인(WL)의 상부에는 드레인 선택 라인(DSL)이 구비될 수 있다. 복수의 워드 라인(WL)의 하부에는 소스 선택 라인(SSL)이 구비될 수 있다.
도 12에서와 같이, 메모리 블록(BLK)의 전체 영역(즉, 센터 영역 및 에지 영역)에서, 드레인 선택 라인(DSL)은 단위(예를 들면, 쿼터) 블록들에 대응하는 개수로 분리될 수 있다. 즉, 드레인 선택 라인(DSL)은 분리 패턴(DSM1), 분리 패턴(DSM3), 분리 패턴(DSM2)에 의해 4개로 분리될 수 있다.
그리고, 워드 라인들(WL)은 분리된 영역 없이 통합된 타입으로 형성되므로 하나의 메모리 블록(BLK)에서 워드라인(WL)이 분리되지 않는다. 마찬가지로, 소스 선택 라인(SSL)도 분리되지 않는다.
도 13a 내지 도 13c는 도 12에 대응하는 반도체 장치의 공정 프로세스를 나타낸 도면이다. 인식의 편의를 위해, 도 13a 내지 도 13c에서 층간 절연막들은 도시하지 않았다.
도 13a에서와 같이, 기판(101) 상에 소스 선택 라인(SSL), 복수의 워드 라인(WL) 및 드레인 선택 라인들(DSL)을 순차적으로 적층한다. 그리고, 도 13b에서와 같이, 드레인 선택 라인들(DSL), 복수의 워드 라인(WL) 및 소스 선택 라인(SSL)을 식각하여 기판(101)이 노출될 수 있는 깊이로 채널 홀들(미도시)을 형성한다. 그리고, 채널 홀들(미도시)에 채널구조들을 채워 드레인 선택 라인(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)을 관통하는 수직 채널(CH)을 형성한다.
이어서, 도 13c에서와 같이, 분리 패턴(DSM1), 분리 패턴(DSM3) 및 분리 패턴(DSM2)을 식각하여 드레인 선택 라인들(DSL)을 각각 분리한다. 여기서, 드레인 선택 라인들(DSL)의 분리시 드레인 선택 라인(DSL) 분리 마스크(DSL Separation Mask, DSM) 공정을 이용할 수 있다.
본 발명의 실시예는 워드 라인(WL)과 소스 선택 라인(SSL)이 분리되지 않으므로, 워드라인(WL)과 소스 선택 라인(SSL)을 분리하기 위한 마스크 공정을 줄일 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 서로 이웃하는 메모리 블록들의 경계에 위치하여 상기 메모리 블록들을 분리시키며, 제 1방향으로 일정 간격 이격되도록 배치되는 복수의 제 1슬릿들;
    서로 인접하는 상기 제 1슬릿들 사이에 위치하고, 센터 영역 및 상기 센터 영역 양측의 에지 영역을 포함하여 상기 에지 영역이 머지되는 워드라인; 및
    상기 센터 영역에 배치되어 상기 센터 영역 내의 상기 워드라인을 분리시키는 제 2슬릿을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 복수의 제 1슬릿들은 상기 제 1방향을 기준으로 하여 상기 워드라인의 양측에 배치되며, 제 2방향으로 연장되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제 2슬릿은 상기 복수의 제 1슬릿들보다 제 2방향으로 짧은 길이를 갖는 반도체 장치.
  4. 제 1항에 있어서,
    상기 복수의 제 1슬릿들 사이에 배치되며, 상기 제 1방향을 기준으로 하여 일정 간격 이격되어 배치되는 복수의 드레인 선택 라인들을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 복수의 드레인 선택 라인들은 제 2방향으로 연장되는 반도체 장치.
  6. 제 4항에 있어서,
    상기 복수의 드레인 선택 라인들 중 제 1드레인 선택 라인과 제 2드레인 선택 라인을 분리시키는 제 1분리 패턴을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서, 상기 제 1분리 패턴은
    제 2방향으로 연장되는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제 1분리 패턴은 상기 센터 영역을 기준으로 하여 상기 제 1방향의 일측에 형성된 상부 워드라인 상에 배치되는 반도체 장치.
  9. 제 4항에 있어서,
    상기 복수의 드레인 선택 라인들 중 제 3드레인 선택 라인과 제 4드레인 선택 라인을 분리시키는 제 2분리 패턴을 더 포함하는 반도체 장치.
  10. 제 9항에 있어서, 상기 제 2분리 패턴은
    제 2방향으로 연장되는 반도체 장치.
  11. 제 9항에 있어서,
    상기 제 2분리 패턴은 상기 센터 영역을 기준으로 하여 상기 제 1방향의 타측에 형성된 하부 워드라인 상에 배치되는 반도체 장치.
  12. 제 4항에 있어서,
    상기 복수의 드레인 선택 라인들 중 제 2드레인 선택 라인과 제 3드레인 선택 라인을 분리시키는 제 3분리 패턴을 더 포함하고,
    상기 제 3분리 패턴은 상기 에지 영역을 가로지르도록 형성된 반도체 장치.
  13. 제 12항에 있어서, 상기 제 3분리 패턴은
    제 2방향으로 연장되는 반도체 장치.
  14. 제 1항에 있어서, 상기 워드라인은
    사방의 끝단이 연결되고 상기 센터 영역에 상기 제 2슬릿을 포함하는 사각 띠 형태를 갖는 반도체 장치.
  15. 제 1항에 있어서, 상기 워드라인은
    상기 센터 영역을 기준으로 하여, 상측 및 하측의 두께가 좌우측의 상기 에지 영역의 두께보다 두껍게 형성되는 반도체 장치.
  16. 서로 이웃하는 메모리 블록들의 경계에 위치하여 상기 메모리 블록들을 분리시키며, 제 1방향으로 일정 간격 이격되도록 배치되는 복수의 제 1슬릿들;
    서로 인접하는 상기 제 1슬릿들 사이에 위치하며, 하나로 통합된 사각 형태를 갖는 워드라인;
    상기 워드라인의 상부에 형성된 드레인 선택 라인; 및
    상기 드레인 선택 라인을 블록 단위로 분리시키는 복수의 분리 패턴들을 포함하는 반도체 장치.
  17. 제 16항에 있어서, 상기 복수의 분리 패턴들은
    상기 워드라인의 센터 영역을 가로지르도록 연장되어 형성되는 제 1분리 패턴;
    상기 제 1분리 패턴을 기준으로 상기 제 1방향의 일측에 배치되어 상기 드레인 선택 라인을 분리시키는 제 2분리 패턴; 및
    상기 제 1분리 패턴을 기준으로 상기 제 1방향의 타측에 배치되어 상기 드레인 선택 라인을 분리시키는 제 3분리 패턴을 더 포함하는 반도체 장치.
  18. 제 17항에 있어서, 상기 제 1분리 패턴은
    제 2방향으로 연장되며, 상기 제 2분리 패턴과 상기 제 3분리 패턴 보다 길게 형성되는 반도체 장치.
  19. 기판 상에 형성된 소스 선택라인;
    상기 소스 선택라인의 상부에 수직으로 적층되는 복수의 워드라인들;
    상기 복수의 워드라인의 상부에 적층되는 드레인 선택라인;
    상기 복수의 워드라인의 센터 영역에 형성되며, 상기 소스 선택라인, 상기 복수의 워드라인들 및 상기 드레인 선택라인을 수직으로 관통하여, 상기 소스 선택라인, 상기 복수의 워드라인들 및 상기 드레인 선택라인을 분리시키는 슬릿; 및
    상기 복수의 워드라인의 에지 영역에 일정 간격 이격되어 형성되며, 상기 드레인 선택라인을 관통하여 상기 드레인 선택라인을 분리시키는 복수의 분리 패턴들을 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 소스 선택라인, 상기 복수의 워드라인들 및 상기 드레인 선택라인을 수직으로 관통하여 형성되는 수직 채널을 더 포함하는 반도체 장치.
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KR101113766B1 (ko) 2010-12-31 2012-02-29 주식회사 하이닉스반도체 비휘발성메모리장치 및 그 제조 방법
KR20130006272A (ko) * 2011-07-08 2013-01-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20130070153A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
KR20150080769A (ko) * 2014-01-02 2015-07-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9947682B2 (en) * 2014-11-18 2018-04-17 Sandisk Technologies Llc Three dimensional non-volatile memory with separate source lines
KR102487526B1 (ko) 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP6978645B2 (ja) * 2017-03-08 2021-12-08 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. ３次元メモリデバイスのスルーアレイコンタクト構造
JP2019114697A (ja) * 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置
KR102592882B1 (ko) * 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102635659B1 (ko) * 2018-07-12 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치

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