TW202030870A - 記憶體元件及其製作方法 - Google Patents

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Abstract

一種記憶體元件，可以配置來作為立體 NAND快閃記憶體，包括複數個導電條帶堆疊結構。這些導電條帶堆疊結構包括配置來作為字元線的複數個中間階層導電條帶，以及配置來作為串列選擇線的上方階層導電條帶；複數個第一圖案化導體設置在多個導電條帶堆疊結構上方；複數個鏈接單元，將複數個中間階層導電條帶中的多個對應導電條帶連接到複數個第一圖案化導體中的多個第一圖案化導體。複數個鏈接單元中的多個鏈接單元包括複數個開關，可以響應上方階層導電條帶中的多個導電條中的訊號。

Description

記憶體元件及其製作方法
本發明是有關一種高密度記憶體元件，特別是一種內含多個記憶胞階層的記憶體元件，用以排列形成三度空間的立體記憶體元件。
隨著積體電路中元件的關鍵尺寸縮小到一般記憶體胞技術的極限，設計人員一直在尋求堆疊多階層記憶胞的技術，以實現更大的儲存容量，並實現更低的單位位元成本。例如，2006年12月11-13 日Lai等人於IEEE Int'l Electron Devices Meeting所發表的論文「A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory」，以及2006年12月11-13 日Jung等人於IEEE Int'l Electron Devices Meeting所發表的論文「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」，都是將薄膜電晶體技術應用於電荷捕捉記憶體的技術。在此通過引用併入的方式，將此文獻全文收載於本說明書之中。
先前技術還揭露了在電荷捕捉記憶體技術中提供垂直NAND記憶胞的另一種結構，例如2009年Katsumata等人於2009 Symposium on VLSI Technology Digest of Technical Papers所發表的論文「Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices」。通過引用併入的方式，將此文獻全文收載於本說明書之中。Katsumata等人所描述的結構， 包括垂直NAND閘極，使用矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)電荷捕捉技術在每個閘極/垂直通道界面(interface)形成儲存位(storage site)。 其中，記憶體結構是以一個半導體材料柱(column)為基礎，建構來作為NAND閘極的垂直通道，且具有與基材相鄰的下方選擇閘極(lower select gate)，以及位在頂部的上方選擇閘極(upper select gate)。
在一些立體 NAND快閃記憶體技術中，垂直通道結構可以配置成以行排列的區塊(block)。 對於每個區塊來說，複數個水平字元線係藉由在區塊中堆疊與垂直通道結構交叉的多個平面字元線層而形成，並在每個平面字元線層中形成所謂的閘極環繞式 (gate-all-around)記憶胞。每個區塊還包括串列選擇線層和接地選擇線層，其與垂直通道交叉，藉以形成下方選擇閘極和上方選擇閘極。位元線跨過多個區塊連接到垂直通道結構。立體 NAND快閃記憶體中的階梯接觸結構，具有階梯形狀的外觀，可以將字元線連接到金屬層中的金屬線，接著將其連接到字元線解碼器。
由於堆疊的字元線的平面結構，使得它們具有較大的寄生電容。而增加的電容可能導致較高的電阻-電容(Resistance-Capacitance，RC)延遲、較低的工作速度、更高的讀/寫干擾和更高的功耗。 另外，相鄰區塊中的字元線之間存在耦接電容(coupling capacitance)。由於這種耦接，在相鄰區塊的寫入和讀取操作期間，時常會發生區塊寫入干擾。
因此，有需要提供一種用於立體記憶體元件的結構，使其在堆疊的字元線區塊之間具有較小的連接電容。
本說明書描述一種記憶體，其可以配置為立體 NAND快閃記憶體。此記憶體包括複數個導電條帶堆疊結構。在每一個導電條帶堆疊結構中，上方階層導電條帶或頂部階層導電條帶被配置來作為串列選擇線，且中間階層導電條帶被配置來作為字元線。在一些實施例中，下方導電條帶或底部階層導電條帶可以配置來做為接地選擇線。每一個導電條帶堆疊結構還包括複數個垂直通道結構，這些垂直通道結構與導電條帶堆疊結構正交地排列。每一個垂直通道結構包括複數個記憶單元，位於字元線和垂直通道結構之間的交叉點的界面區上。垂直通道結構與位於上方階層導電條帶上方的導電層中的位元線導體連接。每個導電條帶堆疊結構中的串列選擇線與導電條帶堆疊結構中的一組垂直通道結構交叉，藉以形成串選擇閘極。位於特定串列選擇線中的訊號，會選擇與此特定串列選擇線位於同一導電條帶堆疊結構中的一組垂直通道結構。當相鄰導電條帶堆疊結構中的串列選擇線未被選取，不會選取相鄰導電條帶堆疊結構中的多組相鄰垂直通道結構。
記憶體還包括複數個鏈接單元。每一個鏈接單元包括一個開關。鏈接單元將導電條帶堆疊結構中的字元線連接到第一圖案化導體。其中，第一圖案化導體位於導電條帶堆疊結構上方，或者位於配置來作為串列選擇線的上方階層導電條帶的上方。第一圖案化導體連接到字元線解碼器。在每一個導電條帶堆疊結構中，導電條帶堆疊結構中的鏈接單元中的開關，會響應導電條帶堆疊結構的串列選擇線中的訊號。在一些實施例中，鏈接單元中的開關是一種垂直通道電晶體，以串列選擇線作為閘極端子。將訊號施加到串列選擇線，可以使電流通過鏈接單元，而在圖案化的導體和導電條帶堆疊結構中用來作為字元線的多個導電條帶之間流動。在特定導電條帶堆疊結構中的記憶體單元的讀取和寫入操作期間，將導電條帶堆疊結構的串列選擇線的訊號致能(assert)，以選擇一組垂直通道結構。字元線解碼器將讀取或寫入電壓施加至複數個導電條帶堆疊結構中的多個鏈接單元。被選取的導電條帶堆疊結構之串列選擇線中的致能訊號，能夠藉由字元線解碼器，通過鏈接單元將要被施加到用來作為字元線之導電條帶上的讀取或寫入電壓致能(enable)。由於沒有訊號被施加到相鄰導電條帶堆疊結構中的串列選擇線，所以字元線解碼器不能將寫入電壓施加到相鄰導電條帶堆疊結構之中，故而降低了整體的字元線電容。
在一些實施例中，導電條帶堆疊結構中的串列選擇線與導電條帶堆疊結構中的鏈接單元的開關相互交叉，用以作為閘極環繞式端子(gate-all-around terminal)。 在具有階梯結構區的實施例中，字元線為鏈接單元提供落著區。鏈接單元包括位於開關下方的第一導體和位於開關上方的第二導體。第一導體將位於階梯結構區中的字元線落著區連接到鏈接單元的開關，且第二導體將開關連接到第一圖案化導體。
在一些實施例中，每一個導電條帶堆疊結構中的接地選擇線藉由鏈接單元連接到第二圖案化導體，此鏈接單元包括一個開關，用以響應導電條帶堆疊結構之串列選擇線的訊號。
本說明書還提供一種記憶體元件的製造方法，此記憶體元件包括具有開關的鏈接單元，此開關可響應如本說明書所述串列選擇線的訊號。在一個實施例中，此記憶體元件的製造方法包括：形成一個具有一個第一導體、一個第二導體和一個開關的鏈接單元。此記憶體元件的製造方法還包括：形成與鏈接單元的開關交叉的一條串列選擇線。
為了讓本發明之其他方面及優點更明顯易懂，特舉出下述的附圖、詳細的說明書與申請專利範圍來進行說明。
本發明的實施方式，係參考第1A圖至第22圖的實施例來提供詳細描述。下述內容僅係參考特定的結構和方法的實施例。應當理解的是，這並未將本發明的技術限定於這些公開的特定實施例和方法。其他特徵、元件、方法和實施例仍可以用來實踐本發明的技術特徵。較佳實施例的提出，僅係用以說明本發明的技術內容，並非用以限定其申請專利範圍。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。本領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。
請參考第1A圖，第1A圖係根據本說明書的第一實施例，繪示一種立體記憶體元件100的結構剖面圖，其包括陣列區150和階梯結構區160。陣列區150包括一個導電條帶堆疊結構，包括配置來作為接地選擇線110(GSL)的一個底部階層導電條帶、配置來作為字元線121-124(WL)的多個中間階層導電條帶以及配置來作為串列選擇線130(SSL) 的一個上方階層導電條帶。用來作為字元線、串列選擇線和接地選擇線的導電條帶可包括各種材料。這些材料可以包括摻雜半導體、金屬和導電化合物。例如包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)和鉑(Pt)的材料。在一些實施例中，上方階層導電條帶和底部階層導電條帶中的導電條帶(即，接地選擇線(GSL)和串列選擇線(SSL))可以比中間階層導電條帶中的導電條帶(字元線(WL))更厚。在一些實施例中，上方階層導電條帶和底部階層導電條帶中的導電條帶，可以包括與中間階層導電條帶中的導電條帶所採用之材料不同的材料。
多個垂直通道結構(例如，垂直通道結構151、152、153和154)與導電條帶堆疊結構正交排列。第1B圖係繪示沿著字元線124所在的平面所作出的垂直通道結構151水平結構剖面圖。此結構包括具有半導體材料核心(center core)140的柱狀體(pillar)，垂直延伸通過字元線層(導電條帶)堆疊結構。核心140可以具有穿過藉由沉積技術所產生之中心的接縫(seam)141。介電電荷捕捉結構包括，例如材料為氧化矽的第一層142、氮化矽層143和材料為氧化矽的第二層144(稱為ONO結構)，或其他圍繞核心140的多層介電電荷捕捉結構。字元線124與垂直通道結構151交叉，以形成閘極環繞記憶胞。其他可用於本說明書所述技術的多層介電電荷捕捉結構，可以是：矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)、矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)、能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)、氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(antalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon、TANOS)和金屬-高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon MA BE-SONOS)。
字元線121、122、123和124在階梯結構區160中的「台階(step)」區上提供落著銲墊區121d、122d、123d和124d。多個鏈接單元分別落著在字元線121、122、123和124的落著銲墊區121d、122d、123d和124d中。鏈接單元可以將配置來作為字元線121、122、123和124的導電條帶連接至第一圖案化導體171、172、173和174。第一圖案化導體171、172、173和174則連接至字元線解碼器(未於第1A圖中繪示)。
鏈接單元包括第一導體121a、122a、123a和124a、開關121b、122b、123b和124b和第二導體121c、122c、123c和124c。鏈接單元的第一導體121a、122a、123a和124a將陣列區150中的各個中間階層的導電條帶中的字元線(例如，字元線121-124)連接到開關121b、122b、123b和124b。鏈接單元的第二導體121c、122c、123c和124c將開關121b、122b、123b和124b連接到第一圖案化導體171、172、173和174。開關121b、122b、123b和124b與上方階層導電條帶(即，串列選擇線130)位於同一平面。
在第一圖案化導體171、172、173和174和字元線121、122、123和124之間，通過鏈接單元的電流，可以藉由開關121b、122b、123b和124b來加以控制。 此處所述的「開關」，可以是用來中斷導電路徑之電流的電子構件。例如，導電路徑可以是包括字元線121、第一導體121a、第二導體121c和第一圖案化導體171的導電路徑。開關可以響應所施加的訊號，進而移除或恢復(restore)導電路徑。當藉由串列選擇線130將ON狀態的訊號施加到開關時，開關121b、122b、123b和124b可以被「導通(turn on)」。例如，當串列選擇線130中的訊號被致能時，可以允許電流在第一圖案化導體171和字線121之間流動，通過第一導體121a、開關121b和第二導體121c。假如，在串列選擇線130中ON狀態的訊號未被致能，則不允許電流在第一圖案化導體171和字元線121之間流動。
開關121b、122b、123b和124b可以是垂直通道電晶體。第1C圖係繪示開關124b的水平結構剖面圖。其中，開關124b與串列選擇線130位於同一平面。開關包括材料為半導體，例如矽、鍺、矽鍺、砷化鎵(GaAs)和碳化矽，的通道155。半導體材料可以具有N+摻雜。介電層156圍繞通道155，其包括用來作為開關124b的閘極氧化物的介電材料。串列選擇線130與開關124b交叉，並且形成開關124b的閘極環繞式端子。
在一些實施例中，接地選擇線110可以藉由具有開關的鏈接單元連接到第二圖案化導體。鏈接單元中將接地選擇線110連接到第二圖案化導體的開關，可以響應串列選擇線130中的訊號。
在另一種具有垂直通道結構的立體 NAND快閃記憶體技術中，記憶體中的垂直薄通道記憶胞可沿垂直主動柱狀體(vertical active pillars)排列。其中，垂直主動柱狀體支援位於單一柱狀體相對兩側上的記憶胞。且在一些配置中，其包括U形半導體薄膜。其中，NAND串列向下延伸到單一柱狀體的一側，並向上延伸至此柱狀體的另一側。如2016年12月20日公告的編號第9,524,980號美國專利案所述，主動柱狀體設置在可作為字元線的多個導電條帶堆疊結構之間，其間配置有多個記憶單元。通過引用併入的方式，將此文獻全文收載於本說明書之中。這些結構的結果是，每一個主動柱狀體的平截頭體(frustum)形成兩個記憶胞，其中平截頭體上的每一個記憶胞，包括位於主動柱狀體之一側上的U形半導體薄膜結構中的通道。在另一實施例中，垂直通道結構可以支援位於每一個垂直通道結構相對兩側上的偶數和奇數NAND串列。在這些實施例中，接地選擇線可以位於上方階層導電條帶中，並且通過包含有開關的鏈接單元連接到第二圖案化導體。位於鏈接單元中，用來連結接地選擇線和第二圖案化導體的開關，可以響應串列選擇線中的訊號。
第2圖係繪示第1A圖之立體記憶體元件100的結構上視圖，其包括陣列區150和階梯結構區160。陣列區150包括多個導電條帶堆疊結構，包括導電條帶堆疊結構235、236和237。這些導電條帶堆疊結構包括上方階層導電條帶。上方階層導電條帶，包括每個導電條帶堆疊結構的串列選擇線：用於導電條帶堆疊結構235的串列選擇線SSL1 230，用於導電條帶堆疊結構236的串列選擇線SSL2 231和用於導電條帶堆疊結構237的串列選擇線SSL3 232。多個垂直通道結構(例如，垂直通道結構161、162、163和164)與多個導電條帶堆疊結構正交地排列。記憶單元(例如，記憶單元181、182、183和184)設置在多個導電條帶堆疊結構的側表面與多個垂直通道結構之間的交叉界面區中。位元線BL1 151、BL2 152、BL3 153和BL4 154連接到複數個垂直通道結構中對應列的多個垂直通道結構(例如，垂直通道結構161、162、163、164)。
每一個導電條帶堆疊結構，還包括設置在階梯結構區160中的多個鏈接單元(例如，用於導電條帶堆疊結構235的鏈接單元201c、202、203c和204c、用於導電條帶堆疊結構236的鏈接單元211c、212c、213c和214c和用於導電條帶堆疊結構237的鏈接單元221c、222c、223c和224c)。鏈接單元中的開關與上方階層導電條帶位於同一平面。串列選擇線(例如，串列選擇線SSL1 230)用來作為同一導電條帶堆疊結構(例如，導電條帶堆疊結構235)中的鏈接單元(例如，鏈接單元201c-204c)中的開關的閘極圍繞式端子。鏈接單元連接到第一圖案化導體(例如，第一圖案化導體171-174)以及位於陣列區中的複數個中間階層導電條帶中的對應中間階層字元線。第一圖案化導體(例如，第一圖案化導體171-174)連接到字元線解碼器262。
第3圖係繪示第2圖所示立體記憶體元件兩個相鄰導電條帶堆疊結構中的兩個垂直通道結構的簡化電路圖。如圖所示，每一個垂直通道結構支援一個由多個串聯記憶胞所組成的對應記憶胞串列310或311。記憶胞串列310中的記憶胞標記為318(0)、318(1)、318(2)和318(3)(以下以318代表之)，而記憶胞串列311中的記憶胞標記為319(0)、319(1)、319(2)和319(3)(以下以319代表之)。記憶胞318和319中的每一者包括源極、汲極和控制閘極。由於許多電晶體中的源極和汲極的電性可互換性，因此這兩個端子可以統稱為「電流路徑端子(current path terminals)」。
記憶胞串列310還包括一個串列選擇閘極322和一個下方選擇閘極320。串列選擇閘極322和下方選擇閘極320中的每一者，包括一個控制閘極電極和兩個電流路徑端子。且這兩個電流路徑端子還與記憶胞串列310中的記憶胞318的電流路徑端子形成串聯。類似地，記憶胞串列311還包括一個串列選擇閘324和一個下方選擇閘極326，與記憶胞串列311的記憶胞319中的電流路徑端子串聯。兩個串列共用單一個位元線導體151，且連接到兩個記憶胞串列選擇閘極的汲極端子。兩個記憶胞串列選擇閘極的控制閘極，則連接到個別的串列選擇線(記憶胞串列310中的串列選擇線230和記憶胞串列311中的串列選擇線231)，從而允許位元線151分別在記憶胞串列310和311之間進行可選擇性的通訊(selectable communication)。記憶胞串列310中的下方選擇閘極320由接地選擇線GSL 330控制；記憶胞串列311中的下方選擇閘極326由接地選擇線GSL 332控制。在其他實施例中，記憶胞串列310中的下方選擇閘極320和記憶胞串列311中的下方選擇閘極326可以由相同的接地選線控制。
記憶體還包括「i」個彼此分離的字元線導體WL1(0)、WL1(1)、WL1(2)和WL1(3) (以下以WL1代表之)。每個字元線導體都在導電條帶彼此分離的階層中，並且每一個導電條帶對應於記憶胞串列310中的一個記憶胞318。且記憶體還包括「i」個彼此分離的字元線導體WL2(0)、WL2(1)、WL2(2)和WL2(3) (以下以WL2代表之)。每個字元線導體都在導電條帶彼此分離的階層中，並且每一個導電條帶對應於記憶胞串列311中的一個記憶胞319。記憶胞串列311中對應的記憶胞319位於與記憶胞串列310所對應的階層。每個字元線導體WL1連接到記憶胞串列310中對應記憶胞318的控制閘極。每個字元線導體WL2連接到記憶胞串列311中對應記憶胞319的控制閘極。因此可以看出，每個記憶胞串列會與字元線導體交叉，且記憶胞串列的記憶胞位於字元線導體和記憶胞串列二者之間的交叉點上。
字元線WL1(0)、WL1(1)、WL1(2)和WL1(3)通過記憶胞串列310中的鏈接單元351(0)、351(1)、351(2)和351(3) (以下以鏈接單元351代表之)連接到字元線解碼器262。字元線WL2(0)、WL2(1)、WL2(2)和WL2(3)通過記憶胞串列311中的鏈接單元352(0)、352(1)、352(2)和352(3) (以下以鏈接單元352代表之)連接到字元線解碼器262。鏈接單元件351包括開關340(0)、340(1)、340(2)和340(3)(以下以開關340代表之)。鏈接單元件352包括開關341(0)、341(1)、341(2)和341(3)(以下以開關341代表之)。開關340係由串列選擇線SSL1 230來加以控制，開關341則由串列選擇線SSL2 231來加以控制。
在一個實施例中，為了對記憶胞進行寫入，在要被寫入的位元線上施加例如0V的低電壓，並且在要被保持在抹除狀態的位元線上施加，例如3V至5V的，較高「抑制(inhibit)」電壓。活化被選取的記憶胞串列310中的串列選擇閘極。字元線解碼器262將大約18V至24V的高寫入電壓Vpgm施加到連接於被選取字元線(例如，字元線WL1(3))的鏈接單元351和352。字元線解碼器262將通過電壓VpassP施加到被連接於所有未被選取的字元線的鏈接單元351和352。通過電壓VpassP，在本元件中可以例如是5V至10V，未被選取的記憶胞串列311中的串列選擇閘極並未被活化，使未被選取的記憶胞串列311中的電晶體319的通道浮置(float)。
串列選擇線SSL1 230中的信號，使鏈接單元351中的開關340導通。因此，高寫入電壓Vpgm被傳輸到字元線WL1(3)，並且通過電壓VpassP被傳輸到與記憶胞串列310連接的字元線WL1(0)、WL1(1)和WL(2)。同時，串列選擇線SSL2 231中沒有致能訊號，鏈接單元351中的開關341保持關閉。因此，高寫入電壓Vpgm和通過電壓VpassP不會傳輸到與記憶胞串列311連接的字元線上。因此，可以降低被連接到被選取的記憶胞串列串310的字元線和被連接到未被選取的記憶胞串列311的字元線之間的交叉耦合(cross-coupling)，降低未被選取的記憶胞串列311受到寫入干擾(programming glitch)的可能性。
第4圖係根據本說明書的第二實施例，繪示一種立體記憶體元件的結構上視圖。其中，每一個導電條帶堆疊結構中具有兩行垂直通道結構。每一個導電條帶堆疊結構包括一條串列選擇線(例如，位於導電條帶堆疊結構435中的串列選擇線SSL1 401、位於導電條帶堆疊結構436中的串列選擇線SSL2 402、位於導電條帶堆疊結構437中的串列選擇線SSL3 403)，其具有足夠寬度使其與兩行垂直通道柱狀體交叉。導電條帶堆疊結構435中的串列選擇線SSL1 401與由垂直通道柱狀體415、416和417組成的第一行垂直通道柱狀體，以及由垂直通道柱狀體411、412、413和414組成的第二行垂直通道柱狀體交叉。每一個位元線導體451-457與複數列垂直通道柱狀體各自對應的列重疊，使每個垂直通道柱狀體位於位元線導體之一者的下方。兩排垂直通道結構可以較少數量的串列選擇線，來容納較高密度的垂直結構，從而能夠實現如2016年6月21日公告的美國編號9,373,632號專利中所述的更多資料儲存。
每個導電條帶堆疊結構還包括多個鏈接單元(例如，位於導電條帶堆疊結構435中的鏈接單元421-424、位於導電條帶堆疊結構436中的鏈接單元431、432、433和434以及位於導電條帶堆疊結構437中的鏈接單元441、442、443和444。鏈接單元中的開關與上方階層導電條帶位於相同平面。串列選擇線(例如，串列選擇線SSL1 401)用來作為同一導電條帶堆疊結構(例如，導電條帶堆疊結構435)中的鏈接單元(例如，鏈接單元421-424)的開關的閘極圍繞式端子。鏈接單元連接到第一圖案化導體(例如，第一圖案化導體461、462、463、464)並且連接到位於陣列區中複數個中間階層導電條帶中的對應中間階層字元線。第一圖案化導體(例如，第一圖案化導體461、462、463、464)連接到字元線解碼器470。
第5圖係根據本說明書的第三實施例，繪示一種立體記憶體元件的結構上視圖。其中，每一個導電條帶堆疊結構中具有四行垂直通道結構和兩行鏈接單元。每個導電條帶堆疊結構包括一條串列選擇線(例如，位於導電條帶堆疊結構535中的串列選擇線SSL1 501、位於導電條帶堆疊結構536中的串列選擇線SSL2 502或位於導電條帶堆疊結構537中的串列選擇線SSL3 503)，具有足夠寬度其與四行垂直通道柱狀體以及二行鏈接單元交叉。一對位元線導體與複數列垂直通道柱狀體中各自對應的列重疊；且位於同一列垂直通道結構中的每一個垂直通道柱狀體，會位於堆疊在此列垂直通道結構頂部的一對(兩個)位元線導體中其中一者的下方。
鏈接單元中的開關與上方階層導電條帶位於同一平面。 串列選擇線(例如，串列選擇線SSL1 501)係用來作為同一導電條帶堆疊結構(例如，導電條帶堆疊結構535)中的兩行鏈接單元(例如，鏈接單元511-518)中的開關的閘極環繞式端子。鏈接單元連接到第一圖案化導體，並且連接到陣列區中的複數個中間階層導電條帶中的對應中間階層的字元線。第一圖案化導體連接到字元線解碼器550。
第6圖至第20圖係繪示製造如第1A圖所示包括具有開關之鏈接單元的立體記憶體元件的一系列製程結構剖面圖。
第6圖係繪示在上方絕緣層602上形成多個犧牲材料層之後的製程階段。為了形成第6圖所示的堆疊結構600，複數個由犧牲材料(例如氮化矽)所構成，且藉由絕緣材料層604、606、608、610和612彼此隔開的犧牲材料層614、616、618、620和622被設置在絕緣材料層602上方。絕緣材料層604、606、608、610和612可以包括以本領域已知的各種方式沉積的二氧化矽。絕緣材料層也可包括其他絕緣材料和絕緣材料的組合。在本實施例中，所有絕緣層由相同材料組成。在其他實施例中，可以在不同材料層中使用不同的材料，以適合特定的設計目標。在形成多個材料層之後，在此結構上執行多個圖案化蝕刻以形成階梯結構區。
第7圖係繪示在形成階梯結構區702之後的製程階段。陣列區712未被蝕刻。採用多重圖案化蝕刻在複數個犧牲材料層614、616、618、620和622上產生多個著落區704、706、708和710。多重圖案化蝕刻可以藉由使用台階形罩幕，刻蝕具有多個階層的結構來加以實現。在多階層蝕刻中使用非等向性蝕刻，可以在台階形罩幕的開口中形成相對筆直的或垂直的側壁。繼續本實施例，犧牲材料層位於每一層絕緣層的上方，而反之亦然。此製程可能包括使用一系列蝕刻化學物質，設計來對犧牲材料層進行非等向性蝕刻，並停止於絕緣層上；然後使用蝕刻化學物質，設計來對絕緣層進行非等向性蝕刻，並停止於犧牲材料層上。而這些步驟，取決於所希望蝕刻的層數。此一製程可以包括其他技術，例如，使用可以移除兩種材料層的定時蝕刻化學物質(timed etch chemistry)，在到達所指定階層之前停止，然後改採其他具有選擇性的化學物質，並且可以停留在特定階層上。
第8圖係繪示將絕緣材料810沉積在階梯結構區702上之後的製程階段。第9圖係繪示在第8圖所示結構的頂部形成犧牲材料層912和絕緣材料層914之後的製程階段。
第10圖係繪示在陣列區712和階梯結構區702中蝕刻複數個材料層，藉以定義出複數個犧牲條帶堆疊結構和開口1032、1034、1036、1038、1040、1042和1044之後的製程階段。這些開口可以是溝槽或開孔。為了說明本實施例的製作流程，蝕刻製程僅定義出一個或多個開口。然而，此處所述的技術也可以溝槽的方式實施。
犧牲條帶堆疊結構包括一個底部階層犧牲條帶1002、複數個中間階層犧牲條帶1004、1006、1008和1010以及一個上方階層犧牲條帶1012。犧牲條帶堆疊結構包括複數個絕緣材料條帶1011、1014、1016、1018、1020和1022，可以將犧牲條帶彼此分開。
第11圖係繪示在開口1032、1034、1036、1038、1040、1042和1044中形成垂直通道結構之後的製程階段。當複數個犧牲條帶被選擇性地移除時，階梯結構區中的垂直通道結構1122、1124、1126和1128可以在下一個製程步驟中，用來支撐絕緣條帶。材質層1104可以是一種選擇性磊晶成長(selective epitaxial growth, SEG)未摻雜的矽層，或以P型輕摻雜的矽層。在犧牲條帶的側面上形成記憶層1108和1110，用絕緣材料1106，例如共形矽氧化物 (conformal silicon oxide)，來填充開口，並在絕緣材料上方形成，如2018年4月10日提出申請，編號第15 / 950,021美國專利申請案所述的第二半導體銲墊(例如，半導體銲墊1102)。在垂直通道結構上形成一個絕緣材料層1120。第一和第二半導體銲墊可以包括半導體材料，例如矽、多晶矽、鍺、矽鍺、砷化鎵和碳化矽。記憶層1108和1110與複數個犧牲條的側表面接觸。記憶層可以包括多層的資料儲存結構，其包括第一矽氧化物層、氮化矽層和第二矽氧化物層，相關實例如前述內容。
第12圖係繪示在使用製程選擇性地移除犧牲條帶堆疊結構中的犧牲條帶，藉以在絕緣條帶之間形成空隙(voids)之後的結構。 因此，如第12圖所示的堆疊結構中，當移除對應的犧牲條帶1002、1004、1006、1008、1010和1012之後，即開啟(形成)空隙1202、1204、1206、1208、1210和1212。
可以使用選擇性蝕刻製程移除犧牲條帶。 例如，可以採用以磷酸(H3 PO4 )來選擇性蝕刻氮化矽的蝕刻化學物質。與絕緣材料條帶1011、1014、1016、1018、1020和1022相比，磷酸更可能蝕刻犧牲條帶1002、1004、1006、1008、1010和1012。選擇性蝕刻的結果，絕緣條帶(例如，絕緣材料條帶1011、1014、1016、1018、1020和1022)會餘留並懸空在垂直通道結構之間，空隙可允許選擇性蝕刻化學物質進入空隙中絕緣條帶之間。
第13圖係繪示在填充空隙1202、1204、1206、1208、1210和1212之後的結構，其中導電材料係用以形成配置來作為接地選擇線的底部階層導電條帶1302、配置來作為字元線的複數個中間階層導電條帶1304、1306、1308和1310，以及配置來作為串列選擇線的上方階層導電條帶1312。導電材料可以使用高度共形的化學氣相沉積(highly conforming chemical vapor deposition)或原子層沉積(atomic layer deposition)來進行沉積。
第14圖係繪示在階梯結構區中蝕刻多個導電條帶堆疊結構以定義出複數個第一開口1402、1404、1406、1408和1410之後的製程階段。第一開口上方階層導電條帶的下方延伸，並且停在中間階層導電條帶的字元線的落著銲墊上，以及停止在底部階層導電條帶的接地選擇線的落著銲墊上。開口包括高深寬比(aspect ratio)通孔，鏈接單元的多個部分以自對準的過程形成於其中。
第15圖係繪示使用第二導電材料1502、1504、1506、1508和1510填充多個第一開口之後的製程階段。第二導電材料可以是金屬，例如鎢、鋁(Al)、銅(Cu)等材料。第二導電材料可以與第一導電材料不同或相同。
第16圖係繪示在蝕刻第二導電材料以形成在通孔內自對準的第一導體1602、1604、1606、1608和1610以及第二開口1612、1614、1616、1618和1620之後的製程階段。第二開口在上方階層導電條帶 (或配置來作為串列選擇線SSL的條帶)的下方延伸，但是停止在位於中間階層導電條帶上的字元線落著銲墊和位於底部階層導電條帶上的接地選擇線落著銲墊之上。
第17圖係繪示在上方階層的導電條帶1312的側壁上形成閘極介電層1702和1704之後的製程階段。在一些實施例中，閘極介電層1702和1704可以包括介電材料， 例如矽氧化物。在其他實施例中，閘極介電層1702和1704可以包括具有比矽氧化物的介電常數更高的介電材料。閘極介電層1702和1704可以藉由在第二開口11612、1614、1616、1618和1620內沉積介電材料來形成。然後蝕刻介電材料，以形成在通孔中自對準的閘極介電層1702和1704和第三開口1712、1714、1716、1718和1720。閘極介電層1702可以作為鏈接單元中開關的閘極氧化物。
第18圖係繪示在使用半導體材料填充第三開口以形成垂直通道1802之後的製程階段。垂直通道1802和閘極介電層1702和1704形成用來作為開關1810和1812、1814、1816和1818的垂直通道電晶體，垂直地設置而與位於第二開口中的第一導體接觸。半導體材料可包括適於作為通道的材料，諸如矽、鍺、矽鍺、砷化鎵和碳化矽的材料。半導體材料可以是未摻雜的或輕微的P型摻雜材料。 半導體材料的頂部可以因被離子植入而呈現N +型的摻雜。垂直通道電晶體可以用來作為立體記憶體元件中的開關，以響應位於上方階層導電條帶之串列選擇線中的訊號。
第19圖係繪示在使用第二導電材料填充多個第三開口以形成第二導體1908、1910、1912、1914和1916之後的製程階段。開關1810和1812、1814、1816和1818的頂部部分，可以是N +摻雜形式，並與第二導體1908、1910、1912、1914和1916形成歐姆接觸。在其他實施例中，第二導體1908、1910、1912、1914和1916可以使用與第一導體1602、1604、1606、1608和1610不同的材料。
第20圖係繪示在鏈接單元的第二導體上形成複數個第一圖案化導體2008、2010、2012、2014和2016之後的製程階段。然後，形成接觸插塞2002、2004和2006陣列同時形成第一圖案化導體層以及第二圖案化導體層。其中接觸插塞2002、2004和2006可以是包括鎢插塞的金屬接觸插塞。第一圖案化導體層包括連接到NAND記憶胞串列的串列選擇線SSL側的導線；第二圖案化導體層包括連接到NAND串列的串列選擇線SSL側的位元線(作為位元線操作)。
可以如美國編號第9,524,980號專利中第11圖至第18圖所示，進一步處理第20圖中的結構，以形成立體記憶體元件。此文獻將通過引用併入的方式，全文收載於本說明書之中。導電條帶堆疊結構之間的開口，使用，例如二氧化矽，的絕緣材料填充在通道結構的內側表面上。在一個實施例中，至少在鄰接中間階層導電條帶的區中保留一個空氣間隙(air gap)。在填充步驟之後，可以於導電條帶堆疊結構之間蝕刻柱狀體，以形成蜂窩狀佈置的多個垂直通道結構，使得每行垂直通道結構在行方向上與相鄰行產生偏移。這種蜂窩狀佈置有助於形成具有更緊密間距的上方位元線。然後蝕刻此結構以形成由垂直通道結構連接的第一導電條帶堆疊結構和第二導電條帶堆疊結構的陣列。垂直通道結構的上方通道銲墊，提供了層間連接器較厚的落著區，用以連接到共同源極線和位元線。
第21圖係繪示製造立體記憶體元件的方法流程圖。此立體記憶體元件包括具有可響應位於串列選擇線中之訊號的開關的鏈接單元。此方法包括下述步驟：形成堆疊結構(例如，第6圖中所示的堆疊結構600)，此堆疊結構600包括藉由複數個第一絕緣材料層將彼此隔開的複數個第一犧牲材料層(步驟2101)。並且在堆疊結構600中形成階梯結構區(例如，第7圖中所示的階梯結構區702) (步驟2102)。階梯結構區包括位於第一犧牲材料層中的落著區(例如，第7圖中所示的著落區704、706、708和710)。此方法還包括在堆疊結構600中的階梯結構區上沉積絕緣材料(例如，第8圖中所示的絕緣材料810)(步驟2103)。在堆疊結構600上沉積第二犧牲材料層(例如，第9圖中所示的犧牲材料層912)和第二層絕緣材料 (例如，第9圖中所示的絕緣材料層914)(步驟2104)。然後，在堆疊結構600中形成複數個垂直通道結構(例如，第11圖所繪示)。選擇性地移除第一犧牲材料層和第二犧牲材料層，藉以在第一絕緣材料層和第二絕緣材料層之間形成空隙(例如，第12圖所繪示的空隙1202、1204、1206、1208、1210和1212)(步驟2105)。在藉由移除第一犧牲材料層而產生的空隙之中填充第一導電材料，可以形成複數個中間階層導電條帶(例如，第13圖所繪示的中間階層導電條帶1304、1306、1308和1310)，用以配置來作為字元線和接地選擇線。在藉由移除第二犧牲材料層產生的空隙中填充第一導電材料，可以形成配置來作為串列擇線的上方階層導電條帶(例如，第13圖所繪示的上方階層導電條帶1312)(步驟2106)。
藉由在階梯結構區中形成第一開口通過複數個導電條帶堆疊結構來形成複數個鏈接單元(例如，第14圖所繪示的第一開口1402、1404、1406、1408和1410)(步驟2107)。在第一開口中沉積第二導電材料(例如，第15圖所繪示的第二導電材料1502、1504、1506、1508和1510)(步驟2108)。並蝕刻第二導電材料以形成鏈接單元的第一導體(例如，第16圖所繪示的第一導體1602、1604、1606、1608和1610)和第二開口(例如，第16圖所繪示的第二開口1612、1614、1616、1618和1620)(步驟2108)。第二開口在上方階層導電條帶的導下方延伸。藉由在第二開口中沉積介電材料，並蝕刻介電材料以形成第三開口和鄰接於上方階層導電條帶之側壁的介電材料層(例如，第17圖所繪示的閘極介電層1702和1704)來形成用於鏈接單元的開關(例如，第17圖所繪示的開關1810、1812、1814、1816和1818)。並在第三開口中沉積半導體材料(步驟2109)。然後，將第二導電材料沉積在第三開口中，以形成第二導體(例如，第19圖所繪示的第二導體1908、1910、1912、1914和1916)(步驟2110)。在第二導體上形成複數個第一圖案化導體(例如，第20圖所繪示的第一圖案化導體2008、2010、2012、2014和2016)。
第22圖係繪示包括立體NAND記憶體的積體電路2201的簡化晶片方塊圖，此立體NAND記憶體包括具有可響應位於串列選擇線中之訊號的開關的鏈接單元。積體電路2201包括記憶體陣列2260，記憶體陣列2260包括如本文所述的一個或多個記憶區塊，並且包括位於積體電路基板上具有開關的鏈接單元。
串列選擇線/接地選擇線解碼器2240連接到配置在記憶體陣列2260中的多個串列選擇線/接地選擇線2245。字元線解碼器2250連接到多條第一/第二字元線2255。位元線列解碼器2270連接到沿記憶體陣列2260的列方向排列的多條位元線2265，用以從記憶體陣列2260中讀取資料和將資料寫入記憶體陣列2260中。位址，經由匯流排(bus)2230，從控制邏輯2210被提供到列解碼器2270、串列選擇線/接地選擇線解碼器2240和字元線解碼器2250。感測放大器和寫入緩衝電路2280，在本實施例中，經由第一資料線2275連接到列解碼器2270。感測放大器和緩衝電路2280中的寫入緩衝器可以儲存寫入資料，用以指示被選取位元線的寫入或抑制狀態。列解碼器2270可以包括，用於響應寫入緩衝器中的資料值而選擇性地向記憶體中的位元線施加寫入和抑制電壓的電路。
來自感測放大器/寫入緩衝電路的感測資料，經由第二資料線2285提供給資料緩衝器2290，接著又經由資料路徑2293連接到輸入/輸出電路2291。輸入資料，在本實施例中，被施加到緩衝器2290，用於支援記憶體陣列中獨立雙閘極記憶胞的每個獨立側邊的多階層寫入操作。
輸入/輸出電路2291將資料驅動到積體電路2201外部的目的地。輸入/輸出資料和控制訊號經由匯流排2205在輸入/輸出電路2291、控制邏輯2210和積體電路2201或積體電路2201內部或外部之其他資料源的輸入/輸出埠之間移動。這些資料源可以是，例如，通用處理器或專用應用電路，或被記憶體陣列2260支援以提供系統單晶片(system-on-a-chip)功能的模組組合。
在第22圖所繪示的實施例中，控制邏輯2210使用偏壓安排狀態機來控制由電壓源2220產生或提供的電源電壓的施加，例如讀取、抹除、驗證和寫入偏壓。控制邏輯2210連接到多階層資料緩衝器2290和記憶體陣列2260。控制邏輯2210包括用於控制多階層寫入操作的邏輯。在支援此處所描述的垂直NAND結構的實施例中，邏輯被配置來執行以下方法：(i) 使用，例如字元線層解碼器，來選取陣列中的一個記憶胞階層；(ii)使用，例如位於垂直通道結構的複數行上的串列選擇開關、鏈接單元開關和接地選擇開關，來選取陣列中被選取的一行中的垂直通道結構; （iii）將電荷儲存在陣列中一個或多個被選取列中的垂直通道結構上被選取側邊的被選取階層中的電荷捕捉位置，以使用位元線電路來表示資料。其中，位元線電路可以是，例如位於連接到所選取垂直通道結構行的位元線上的頁面緩衝器。
在一些實施例中，邏輯被配置來作為儲存多個電荷水平以表示被選取側邊上的被選取層中的電荷捕捉位置中的多於一位元的資料。以這種方式，陣列中垂直通道結構中被選取的平截頭體中的被選取記憶胞可儲存多於兩個位元的資料。其包括在記憶胞的每一側邊上多於一個位元的資料。且，每記憶胞單一位元(single-bit-per-cell)的實施例也可以包括此處所描述的結構中。
控制邏輯2210可以使用本領域中已知的專用邏輯電路來加以實現。在另一些實施例中，控制邏輯包括通用處理器，其可以在執行電腦程式以控制記憶體元件操作的同一個積體電路上實現。在其他實施例中，可採用專用邏輯電路和通用處理器的組合來實現控制邏輯。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:立體記憶體元件 110、GSL、330、332:接地選擇線 121、122、123、124、WL、WL1(0)、WL1(1)、WL1(2)、WL1(3)、WL2(0)、WL2(1)、WL2(2)、WL2(3):字元線 121a、122a、123a、124a:第一導體 121b、122b、123b、124b、340、340(0)、340(1)、340(2)、340(3)、341、341(0)、341(1)、341(2)、341(3):開關 121c、122c、123c、124c:第二導體 121d、122d、123d、124d:落著銲墊 130、230、231、232、401、402、403、501、502、503、SSL、SSL1、SSL2、SSL3:串列選擇線 140:核心 142:第一層 143:氮化矽層 144:第二層 150、712:陣列區 151、152、153、154、161、162、163、164:垂直通道結構 BL1、BL2、BL3、BL4:位元線 160、702:階梯結構區 171、172、173、174、461、462、463、464、2008、2010、2012、2014、2016:第一圖案化導體 181、182、183和184:記憶單元 201c、202c、203c、204c、211c、212c、213c、214c、351、351(0)、351(1)、351(2)、351(3)、352、352(0)、352(1)、352(2)、352(3) 441、442、443、444:鏈接單元 235、236、237、431、432、433、434、434、435、436、437、535、536、537:導電條帶堆疊結構 262、470、550:字元線解碼器 318、318(0)、318(1)、318(2)、318(3)、319、319(0)、319(1)、319(2)、319(3):記憶胞 310、311:記憶胞串列 320、326:下方選擇閘極 322、324:串列選擇閘極 411、412、413、414、415、416、417:垂直通道柱狀體 451-457:位元線導體 600:堆疊結構 604、606、608、610、612、914:絕緣材料層 614、616、618、620、622、912:犧牲材料層 704、706、708、710:著落區 810:絕緣材料 1002、1004、1006、1008、1010、1012:犧牲條帶 1011、1014、1016、1018、1020、1022:絕緣材料條帶 1032、1034、1036、1038、1040、1042、1044:開口 1104:材質層 1106:絕緣材料 1108、1110:記憶層 1202、1204、1206、1208、1210、1212:空隙 1304、1306、1308、1310:中間階層導電條帶 1312:上方階層導電條帶 1402、1404、1406、1408、1410:第一開口 1502、1504、1506、1508、1510:第二導電材料 1602、1604、1606、1608、1610:第一導體 1612、1614、1616、1618、1620:第二開口 1908、1910、1912、1914、1916:第二導體 1702、1704:閘極介電層 1810、1812、1814、1816、1818:開關 2201:積體電路 2205、2230:匯流排 2210:控制邏輯 2220:偏安排/電壓源 2240:串列選擇線/接地選擇線解碼器 2250:字元線解碼器 2260:記憶體陣列 2265:位元線 2270:列解碼器 2275:第一資料線 2280:感測放大器/寫入緩衝電路 2285:第二資料線 2290:緩衝器 2291:輸入/輸出電路 2101:形成堆疊結構，包括藉由複數個第一絕緣材料層將彼此隔開的複數個第一犧牲材料層 2102:在堆疊結構中形成階梯結構區 2103:在階梯結構域上沉積絕緣材料 2104:在堆疊結構上沉積第二犧牲材料層和第二層絕緣材料 2105:選擇性地移除第一犧牲材料層和第二犧牲材料層藉以形成空隙 2106:在空隙中填充第一導電材料 2107:形成第一開口 2108:在第一開口中沉積第二導電材料，並蝕刻第二導電材料以形成第一導體和第二開口 2109:形成介電材料層和第三開口，並在第三開口中沉積半導體材料 2110:將第二導電材料沉積在第三開口中以形成第二導體 VpassP:通過電壓 Vpgm:寫入電壓
本發明的內容將參照其具體實施例並且參考附圖來加以描述，其中：
第1A圖、第1B圖和第1C圖係根據本說明書的第一實施例，繪示一種包括具有開關之鏈接單元的立體記憶體元件結構剖面圖。
第2圖係繪示第1A圖之立體記憶體元件的結構上視圖。
第3圖係繪示第2圖所示立體記憶體元件的兩個垂直通道結構的簡化電路圖。
第4圖係根據本說明書的第二實施例，繪示一種包括具有開關之鏈接單元的立體記憶體元件的結構上視圖。
第5圖係根據本說明書的第三實施例，繪示一種包括具有開關之鏈接單元的立體記憶體元件的結構上視圖。
第6圖至第20圖係繪示製造類似第1A圖所示包括具有開關之鏈接單元的立體記憶體元件的一系列製程結構剖面圖。
第21圖係繪示製造包括具有開關之鏈接單元的立體記憶體元件的方法流程圖。
第22圖係繪示包括具有開關之鏈接單元的立體記憶體元件的積體電路記憶體的方塊圖。
100:立體記憶體元件
110、GSL:接地選擇線
121、122、123、124、WL:字元線
121a、122a、123a、124a:第一導體
121b、122b、123b、124b:開關
121c、122c、123c、124c:第二導體
121d、122d、123d、124d:落著銲墊
130、SSL:串列選擇線
150:陣列區
151、152、153、154:垂直通道結構
160:階梯結構區
171、172、173、174:第一圖案化導體

Claims (10)

  1. 一種記憶體元件，包括： 複數個導電條帶堆疊結構，每一該複數個導電條帶堆疊結構包括複數個中間階層導電條帶，配置來作為複數條字元線，一上方階層導電條帶，配置來作為至少一串列選擇線; 複數個第一圖案化導體，位於該複數個導電條帶堆疊結構上方; 和 複數個鏈接單元，該複數個鏈接單元中的多個鏈接單元包括複數個開關，以響應位於該上方階層導電條帶中的複數個訊號，並將位於該複數個中間階層導電條帶中多個導電條帶，連接到該複數個第一圖案化導體中的多個第一圖案化導體。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該複數個鏈接單元中的該複數個開關係複數個垂直通道電晶體。
  3. 如申請專利範圍第2項所述之記憶體元件，其中該複數個垂直通道電晶體具有複數個N型摻雜通道。
  4. 如申請專利範圍第1項所述之記憶體元件，其中該上方階層導電條帶中的該多個導電條帶與該複數個鏈接單元中的該複數個開關彼此交叉。
  5. 如申請專利範圍第1項所述之記憶體元件，其中該複數個中間階層導電條帶中的該多個對應導電條帶，在該記憶體元件的一階梯結構區中提供複數個落著區。
  6. 如申請專利範圍第5項所述之記憶體元件，其中該複數個鏈接單元中的該多個鏈接單元，還包括位於該複數個開關下方的複數個第一導體和位於該多個開關上方的複數個第二導體；該複數個第一導體將該階梯結構區中的該複數個落著區連接到該多個開關，該複數個第二導體將該多個開關連接到該複數個第一圖案化導體。
  7. 如申請專利範圍第1項所述之記憶體元件，其中每一該複數個導電條帶堆疊結構更包括一底部階層導電條帶，配置來作為至少一接地選擇線；且該複數個鏈接單元中的該多個鏈接單元將該底部階層導電條帶中的多個導電條帶連接到位於該複數個導電條帶堆疊結構上方的複數個第二圖案化導體。
  8. 如申請專利範圍第1項所述之記憶體元件，更包括： 複數個垂直通道結構，與該複數個導電條帶堆疊結構正交排列，該複數個垂直通道結構中的每一者，包括複數個記憶單元，位於該複數個導電條帶堆疊結構的複數個側表面與該複數個垂直通道結構的複數個交叉點上的複數個界面區上; 以及 複數個位元線導體，位於該上方階層導電條帶上方的一階層中，該複數個垂直通道結構中的每一者，位於該複數個位元線導體之一者的下方； 其中，該上方階層導電條帶中的每一個導電條帶與該複數個垂直通道結構中的多個彼此不同的垂直通道結構子集交叉。
  9. 如申請專利範圍第1項所述之記憶體元件，其中該複數個第一圖案化導體連接到一字元線解碼器。
  10. 一種記憶體元件的製作方法，包括： 形成複數個導電條帶堆疊結構，使每一該複數個導電條帶堆疊結構包括複數個中間階層導電條帶，配置來作為複數條字元線，一上方階層導電條帶，配置來作為至少一串列選擇線; 形成複數個第一圖案化導體，位於該複數個導電條帶堆疊結構上方; 和 形成複數個鏈接單元，使該複數個鏈接單元中的多個鏈接單元，將位於該複數個中間階層導電條帶中的多個導電條帶，連接到該複數個第一圖案化導體中的多個第一圖案化導體，且包括複數個開關，以響應位於該上方階層導電條帶中多個導電條帶中的複數個訊號。
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