TWI584416B - 記憶體元件及其應用 - Google Patents

Description

記憶體元件及其應用

本發明是有關於一種高密度記憶體元件，特別是有關於一種具有多記憶胞平面層(multiple planes of memory cells)且排列來提供立體陣列的記憶體元件。

隨著積體電路的關鍵尺寸微縮至記憶胞技術的一般極限，設計者開始尋求以堆疊的多層記憶胞平面層技術，來達到增進儲存效能及降低位元成本(costs per bit)的目的。例如，Lai et al., “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006以及 Jung et al., “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006提出將薄膜電晶體技術應用於電荷捕捉記憶體技術中。

Katsumata et al., “Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,” 2009 Symposium on VLSI Technology Digest of Technical Papers, 2009.則提出另一種結構，提供一種應用電荷捕捉記憶體技術的垂直NAND記憶胞。Katsumata et al.所描述的結構包括一個垂直U形NAND記憶體，並使用矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS) 的電荷捕捉技術，在每一個閘極/垂直通道介面(gate/vertical channel interface)上形成記憶儲位(memory sites)。此一記憶體結構是以一個用來作為NAND閘極之垂直通道的U形半導體材料線、一個位於U形半導體材料線之一端頂部上方階層的選擇閘極(upper select gate)以及一個位於U形半導體材料線之另一端頂部上方階層的接地選擇閘極或源極側選擇閘極作為基礎。複數條使用平面字元線層所構成的水平字元線(horizontal word lines)與該U形半導體材料之每端相交處藉以在各端每一階層中形成所謂的閘極圍繞式(gate-all-around)記憶胞。

U形NAND結構具有記憶胞堆疊結構(stacks of cells)，例如位於每一個U形半導體材料線之端上彼此設置得非常靠近的記憶胞。其他的立體結構同樣也具有設置得非常靠近的記憶胞堆疊結構。在密集的結構中，為了對記憶胞進行寫入或抹除操作所產生的電場(electric field)和熱場(thermal fields)干擾，可能來自於同一個堆疊結構或鄰近的堆疊結構。

Katsumata et al.指出此一結構可採用多位元寫入(multiple-bit-per-cell programming)技術來實施。多位元寫入技術需要對數以千計的控制電壓作完善的控制，這使得讀取和寫入干擾特性變得更加重要。因此，即便採用立體快閃技術度，但是其資料儲存密度仍然有所限制。

因此，有需要提供一種製作成本低、穩定、記憶單元小且高資料密度的立體積體電路記憶體結構，並提供一種可降低寫入抹除干擾的技術。

用來進行兩側步進寫入操作(two-sided, staged programming operation)的立體記憶體元件，例如U形NAND串列的立體NAND快閃記憶體(3D NAND flash with U-shaped NAND strings)，具有建基於記憶胞實體階層的順序，且被應用於緊密間隔的記憶胞堆疊結構中。這種記憶體元件具有由記憶胞C1(i)構成的第一堆疊結構以及由記憶胞C2(i) 構成的第二堆疊結構。在複數個階層中，i代表一個標號(index)，用來索引堆疊結構中某記憶胞的階層。其中，i由1到N。步進寫入操作包括根據寫入順序(programming order)，針對位於第一堆疊結構及第二堆疊結構中的記憶胞實施初步寫入階段(preliminary program stage) S1、中間寫入階段(intermediate program stage) S2和最終寫入階段(final program stage) S3。

寫入順序的編排是，當在第一堆疊結構及第二堆疊結構之每一階層(i)的記憶胞中實施最終寫入階段S3時。最終寫入階段S3實施於第一堆疊結構及第二堆疊結構中該目標階層(i)的記憶胞，且鄰近階層(i+1或i-1) 已經先實施過該中間寫入階段S2於該些鄰接記憶胞上。同時，中間寫入階段S2只會在位於第一堆疊結構及第二堆疊結構之鄰近階層(i+1或i-1)中已經先實施過初步寫入階段S1的記憶胞上實施。

此處所述的記憶體元件包括實施寫入操作的電路。

本技術的其他層面及優點，可見於下述的圖式、說明書及申請專利範圍，其詳細說明如下：

本說明書的實施例係配合第1圖至第13圖所繪示的圖式來進行說明。第1圖係繪示一種基礎二維快閃NAND串列的電路圖。此NAND串列包括位於字元線BL和源極線SL之間，彼此串聯的複數個記憶胞電晶體。由電晶體11所構成的第一開關，連接字元線BL和串列的一端，藉以回應串列選擇線SSL的訊號。由電晶體12所構成的第二開關，將串列的相反一端連接至源極線SL，藉以回應接地選擇線GSL的訊號。記憶胞14、15、16和17排列並彼此串聯在第一開關和第二開關之間。在一條給定的串列中，當然也可以有更多數目的記憶胞。

當在NAND串列中對每一個記憶胞進行多位元儲存(multiple bits per cell)時，係施加偏壓安排(bias arrangement)來控制目標記憶胞之電荷捕捉結構中被捕捉的電荷數量，藉以設定位於某一階層之目標記憶胞中用來對應特定資料(data)的臨界電壓。例如一個儲存三個位元資料的記憶胞，會被建構來設定8 個範圍，分別代表記憶胞中這三個位元的8種組合。為了進行記憶胞的多位元儲存，必須精準控制每一種記憶狀態(memory states)的臨界電壓分布。

為了進行NAND串列的記憶胞多位元儲存，發展出增量步進脈衝寫入(incremental step pulsed programming，ISPP) 技術。其包含施加寫入脈衝至被選定之記憶胞的字元線，以及對被選定之NDND串列的源極端和位元線端施加對應的偏壓，藉以誘發電荷穿隧。之後，進行臨界電壓驗證步驟，假如驗證不通過，再重複一次。寫入脈衝的量係逐步增加，或者藉由脈衝/驗證循環來變動，直到達成記憶胞的目標臨界電壓。增量步進脈衝寫入容許對所達成的目標臨界電壓進行精準控制。然而，為了使NAND串列得到較高的儲存密度，記憶胞中的電荷儲存結構會實質連接。因此，寫入操作施加的偏壓會而橫跨整個陣列。記憶胞的臨界電壓會被鄰近記憶胞的寫入操作所干擾，造成記憶胞的臨界電壓分布分散(spreading of the threshold voltage distributions)，導致讀取極限 (read margin)降低。相同的寫入過程，包含寫入脈衝/驗證循環，也可以施加在其他形態的記憶體中，包括可寫入電阻式記憶體(programmable resistance memory)。

降低寫入操作對鄰近記憶胞之干擾的其中一種做法，稱作三階段寫入(three-step programming，TSP)運算的方法，目前已經被發展出來，可用來降低快閃記憶體臨界電壓分布的分散。

第2圖係繪示一種三階段寫入操作。包括可形成如上方圖所示之二進位臨界電壓分布狀態(binary threshold voltage distribution state)的「二進位」階段("binary" stage)、可形成如中間圖所示之模糊多位準臨界電壓分布狀態(“foggy” multilevel threshold voltage distribution state)的模糊階段(“foggy” stage)以及可行成如下方圖所示之完善多位準臨界電壓分布狀態(“fine” multilevel threshold voltage distribution state)的完善階段(“fine” stage)。

此一寫入操作包括一個寫入序列(programming sequence)。首先進行二進位階段，先對記憶胞進行預抹除(pre-erased)，然後進行一個具有單一驗證臨界值(verify threshold)的寫入操作。在寫入操作的二進位階段之後，陣列中未被寫入的記憶胞保持抹除狀態，並且具有臨界電壓分佈狀態20。陣列中被施加寫入脈衝的記憶胞的臨界電壓，則增加至臨界電壓分佈狀態21，如寫入操作之二進位階段的結果。

接著寫入序列進行模糊階段，其中保持抹除狀態的記憶胞維持稍微變寬的臨界電壓分佈狀態20'。要被寫入至具有三種寫入位準的記憶胞，其臨界電壓從被抹除的臨界電壓分佈狀態20擴大至中間程度的臨界電壓分佈狀態其中之一者，例如臨界電壓分佈狀態22或臨界電壓分佈狀態23。二進位階段之後一開始即具有臨界電壓分佈狀態21的記憶胞，其臨界電壓則增加至高位準的臨界電壓分佈狀態，例如臨界電壓分佈狀態24。上述操作可以採用增量步進脈衝寫入序列，通過用來建立七個上述臨界電壓分佈狀態的七種臨界位準或其他演算法來達成。在此中間階段所進行的序列中，可以對每個脈衝/驗證週期施加幅度相對較大的增量，因此操作的速度相對較快，使用數目相對較少的脈衝/驗證週期。然而，較大幅度的增量會導致因為進行中間階段所產生的狀態，具有相對較寬的臨界電壓範圍。

最後，寫入序列進行完善階段。在完善階段中，記憶胞會被調整成完善狀態，使其具有較窄的臨界電壓分佈和較寬的幅度範圍(margin)。因此，可以收緊模糊階段中具有臨界電壓分佈狀態22之記憶胞的臨界位準，而變成完善階段的臨界電壓分佈狀態26。同樣地，可以收緊模糊階段中具有臨界電壓分佈狀態23之記憶胞的臨界位準，而變成完善階段的分佈狀態27。同樣地，可以收緊模糊階段中具有臨界電壓分佈狀態24之記憶胞的臨界位準，而變成完善階段的臨界電壓分佈狀態28。

總體而言，第2圖所繪示的臨界電壓分佈狀態顯示了一種用來對每一個記憶胞進行多位元資料寫入的典型實施例。

為了降低寫入程序中所產生的干擾，寫入階段中NDNA串列單元的順序，可以採用如第3圖所繪示的方式加以控制。第3圖係繪示對第1圖所示具有四條字元線之NAND串列實施三階段寫入方法時的寫入序列。此處所述的寫入序列包括，先對字元線WL1進行二進位階段操作，使記憶胞具有一個二進位狀態。接著，對字元線WL2進行二進位階段操作。然後，寫入序列，對字元線WL1進行模糊階段操作，並對字元線WL3進行二進位階段操作。之後，對字元線WL2進行模糊階段操作，對字元線WL1進行完善階段操作。

Li等人，在"128Gb 3b/Cell NAND Flash Memory in 19nm Technology with 18MB/s Write Rate and 400Mb/s Toggle Mode", IEEE International Solid-State Circuits Conference, 2012.中提及了三階段寫入(three-step programming，TSP)技術。

隨著新的記憶體結構被發展出來，在一些新的結構中，三階段寫入技術並無法解決寫入操作中在記憶胞彼此之間所產生的干擾(cell-to-cell disturbance)問題。例如，由於記憶胞的實體結構會產生更複雜的寫入電壓耦合(coupling of the program voltages)，因此即便使用三階段寫入技術，具有U形串列的NAND的立體結構仍然因為前述的干擾，而面臨臨界電壓分佈分散的問題。

第4圖係繪示一種U形NAND串列的電路圖。此種U形NAND串列是複數個快閃記憶胞，以串連的方式連接於串列選擇開關132(有時稱之為汲極側開關)和接地選擇開關131(有時稱之為源極側開關)。其中，串列選擇開關132連接至位元線接觸129；接地選擇開關131連接至共同源極線接觸128。U形NAND串列垂直地位於立體結構之中，並且具有兩個位於兩邊的通道線上的記憶胞堆疊結構，本文中分稱之為第一堆疊結構和第二堆疊結構。在本實施例之中，第一堆疊結構的上方階層包括一條接地選擇線GSL，在NAND串列中係用來作為第一(接地選擇)開關131的閘極。第二堆疊結構的上方階層包括一條串列選擇線SSL，在NAND串列中係用來作為第二(串列選擇)開關132的閘極。在堆疊結構的中間階層中，包括複數條字元線。位於第一堆疊結構中的字元線，包括字元線WLS1(1)至字元線WLS1(N)，其中，標號1至N代表該字元線位於第一堆疊結構中相對的實體階層位置。位於第二堆疊結構中的字元線，包括字元線WLS2(1)至字元線WLS2(N)。U形NAND串列的底部134與通道線(又稱為區域位元線)電性連接，例如二者由單一的連續膜層所構成。(雖然在一些實施例中可能會省略)在本實施例中還包括一個輔助閘極結構135，藉由一個閘介電層連接至位於上述堆疊結構底部的通道線上。輔助閘極結構135可以用來誘發反轉區(inversion region)，藉以增進通道之第一端和第二端之間的導電性。NAND串列中的字元線係用來作為串列中記憶胞的閘極，且通常使用0到少於串列中記憶胞數量的標號來表示之。在本實施例之中，U形NAND串列具有2N個記憶胞。其中，N代表階層的數目；標號G(0)至G(2N-1)分別代表字元線。位於第一側的字元線包括G(0)至G(N-1)。位於第二側的字元線包括G(N)至G(2N-1)。

第5圖係繪示用來實施第4圖之U形垂直通道NAND串列的柱狀主動體的結構剖面圖。有關U形垂直通道NAND串列的結構和製作方法，可以參照與本案具有共同發明人編號為US14/637,204，申請日為2015年3月3日，發明名稱為「U-Shaped Vertical Thin-Channel Memory」的美國專利申請案。而該前案之內容將通過引用併入的方式，全文收載於本說明書之中。第5圖中的柱狀主動體包括垂直通道結構50，垂直通道結構50包含垂直多晶矽半導體本體，包含被縫隙53沿著柱狀體長度方向隔離的奇數和偶數薄層通道膜；且垂直通道結構50電性連接至位於絕緣基材層52上的柱狀主動體底部。電荷儲存單元69置於柱狀主動體的每一側。垂直通道結構50包括一個用來對位於一側邊之串列選擇線電晶體提供通道本體的部分51a以及一個用來對位於另一側邊之接地選擇線電晶體提供通道本體的部分51b。縫隙53位於部分51a和51b以及垂直通道結構50底部之間，且位於垂直通道結構50之字元線的第一和第二堆疊結構之間。

在第5圖所繪示的結構中，記憶胞位於垂直通道結構50和字元線的交叉處。例如，第一堆疊結構中的記憶胞70和71係位於字元線條帶58和59所在的階層與垂直通道結構50的交叉處。記憶胞70和71分別獨立地被字元線條帶58和59的訊號所啟閉(gated)。

第5圖繪示導電條帶54和55，分別建構來作為串列選擇線SSL和接地選擇線GSL，二者皆位於導電條帶堆疊結構的上方階層。用來作為選擇線的導電條帶54和55，還可以包括位於其外表面上方的高導電性薄膜56和57。例如，可以是金屬矽化物薄膜。

第5圖同時還繪示輔助閘極線60和61，可以來作為包含字元線之堆疊結構中的導電條帶。輔助閘極線60和61還可以包括位於其外表面上方的高導電性薄膜62和63。例如，可以是金屬矽化物薄膜。

同樣的，導電條帶可以配置成位於垂直通道結構50之相反兩側的第一和第二字元線堆疊結構。第一字元線堆疊結構包括字元線WLS1(1)至WLS1(N)。第二字元線堆疊結構包括字元線WLS2(1)至WLS2(N)。因此，導電條帶59是位於第一字元線堆疊結構之第3階層的字元線WLS1(3)；導電條帶58是位於第二字元線堆疊結構之第3階層的字元線WLS2(3)。第一和第二字元線堆疊結構具有N個階層。在本實施例中，如圖所示，N等於8。當然，也可以採用不同數目，例如16、32或更大數目的字元線階層。

如第5圖所繪示，字元線可以包含位於其外表面上方的金屬矽化物薄膜或其他高導電性薄膜(例如高導電性薄膜62)。

在其他實施例之中，所有的或部分的串列選擇線、字元線、接地選擇線係使用金屬或其他非多晶矽的導電材料來加以實施。

第5圖所繪示的結構提供位於垂直通道結構50之相奇數和偶數側的獨立電荷儲存位(charge storage sites)。同時，此結構提供了沿著垂直通道結構50之相反兩側延伸的單一U形垂直通道NAND串列。

參考線結構，例如位於圖案化金屬層中的導線，可以直交地排列於導電條帶堆疊結構上方，並在源極線接觸SL上與柱狀主動體電性連接，藉以通過位於源極側的開關來施加偏壓。位元線結構，例如位於圖案化金屬層中的導線，可以直交地排列於奇數和偶數導電條帶堆疊結構上方，並在位元線接觸BL上與柱狀主動體電性連接，藉以通過位於汲極側的開關來施加偏壓，並且將被選取的NAND串列連接至感測擴大器(sense amplifiers)。此處所述的位元線結構和參考線結構可以位於相同的圖案化導電層中，或位於不同的圖案化導電層中。

第6圖係繪示U形NAND記憶體的另一種實施例。有關的結構描述於與發明人Cha編號為US 2015/0263016，申請日為2014年8月3日，發明名稱為「Semiconductor Device」的美國專利申請案；以及Katsumata 等人於2009年VLSI技術文摘的研討會科技論文，標題為「Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices」。而該前案之內容將通過引用併入的方式，全文收載於本說明書之中。第6圖係繪示使用底部藉由導體81-B連接在一起的兩個柱狀主動體81-1和81-2所構成之U形垂直通道NAND串列的剖面示意圖。其中，導體81-B穿設於絕緣基材層92中。每一個柱狀主動體81-1和81-2分別用來作為第一和第二字元線堆疊結構中的垂直通道結構。這些字元線係所謂的「環繞式閘極(all-around gates)」，因此，字元線88 (WLS1(3))和字元線89 (WLS2(3))的剖面看起來係位於柱狀主動體立體81-1和81-2之兩側，且柱狀主動體81-1和81-2與字元線88 (WLS1(3))和字元線89 (WLS2(3))垂直。電荷儲存單元82置於字元線和柱狀主動體之間。記憶胞(例如，記憶胞86和87)位於柱狀主動體和字元線的交叉處。位於第一堆疊結構中的字元線WLS1(1)至WLS1(N)可作為NAND串列的閘極G(0)至G(N-1)；位於第二堆疊結構中的字元線WLS2(1) 至WLS2(N) 可作為NAND串列的閘極G(N)至G(2N-1)。位於柱狀主動體立體81-1頂部，建構來作為接地選擇線GSL的導線95，可以配置來形成一個開關，藉以將NAND串列連接至源極線SL。位於柱狀主動體立體81-2頂部，建構來作為串列選擇線SSL的導線94，可以配置來形成一個開關，藉以將NAND串列連接至位元線BL。在一些實施例中，可以在導體81-B中實施一種輔助結構，以增進導電性質。

第7圖係繪示位於U形NAND串列中要被寫入之記憶胞的臨界電壓與寫入脈衝值關係曲線160與位於鄰近堆疊結構同一階層之記憶胞的臨界電壓與寫入脈衝值關係曲線161二者間的變化圖。本實施例的資料係建基於第5圖所繪示的U形(U形迴轉)NAND串列結構，其具有單一閘極和垂直通道(single gate, vertical channel，SGVC)結構。第7圖顯示，在本實施例中，當寫入脈衝值增加，寫入操作中可能包括一系列的脈衝，位於臨近堆疊結構之Y方向相同階層鄰近記憶胞的臨界電壓，可以增加多達0.3V。

第8圖和第9圖係繪示藉由第2圖和第3圖所述之三階段寫入操作所形成之三位元記憶胞的臨界電壓分布圖。此一資料代表寫入操作的臨界電壓分佈。其中，先對U形NAND串列的汲極側進行寫入。最後，再對U形NAND串列的源極側進行寫入。

圖中，曲線ERS代表抹除之後的臨界電壓分佈。曲線SP代表在抹除之後進行軟寫入(soft program)之後的臨界電壓分佈。曲線EV代表寫入操作之後未被寫入之記憶胞的臨界電壓分佈。曲線PV1至PV7代表被寫入而具有七種寫入驗證位準PV1至PV7的三位元記憶胞臨界電壓分佈。

在第8圖中，繪製了位於汲極側之記憶胞的臨界電壓分佈圖。曲線150和驗證位準PV1在參考線152附近相互參照的值，大約是負0.9V。曲線151和驗證位準PV7在參考線153附近相互參照的值，大約是正4.5V。

第9圖繪示位於源極側在最後序列才被寫入之記憶胞的臨界電壓分佈圖。曲線154和驗證位準PV1在參考線152附近相互參照的值，大約是-0.9V。曲線155和驗證位準PV7在參考線153附近相互參照的值，大約是+4.5V。由圖中可以看出，代表汲極側記憶胞的臨界電壓分佈曲線150和151相對於代表源極側記憶胞的臨界電壓分佈曲線154和155，數值產生了偏移，且範圍也擴大了。

臨界電壓分佈曲線的數值偏移和範圍擴大，可能來自於當對臨近的源極側記憶胞進行寫入操作時，對汲極側記憶胞臨界電壓所產生的干擾。這也代表三階段寫入操作對於高密度的立體記憶體而言效果較差。

由第5圖和第6圖可知，U形NAND串列中的記憶胞排列相當密集。因此對特定記憶胞，例如第6圖的記憶胞86，進行寫入操作，容易使儲存於柱狀主動體立體81-1相同堆疊結構中上方和下方位置的記憶胞產生電荷干擾；也可能使儲存於臨近柱狀主動體立體81-2之堆疊結構中的記憶胞(包括記憶胞87)產生電荷干擾。這些干擾會使記憶體元件中記憶胞之臨界電壓的分佈產生偏移和擴大。臨界電壓分佈曲線的偏移和擴大，使具有垂直堆疊結構的記憶胞，在進行每一個記憶胞多位元儲存時產生劣化。

以下針對具有非高密度之堆疊記憶胞陣列，例如，U形NAND串列陣列，提供一種先進的寫入操作，可以降低對臨近記憶胞之最終臨界電壓分佈曲線所產生的干擾。

此種寫入操作包括對立體記憶體的步進多位元寫入。其包括針對兩個記憶胞堆疊結構進行多個階段，並且根據目標記憶胞位於記憶胞堆疊結構中的階層來實施。

步進多位元寫入操作包括初步寫入階段S1。在本實施例之中，初步寫入階段S1可以是二進位階段將記憶胞的臨界電壓分佈區格為兩種臨界電壓分佈。在其他實施例中，初步寫入階段S1記憶胞的臨界電壓分佈數目可以包含大於二個。初步寫入階段S1包括建立初步臨界位準(preliminary threshold levels)，可於最後序列中用來將臨界位準區隔成單一記憶胞多位元的目標範圍。為了快速移動臨界電壓使其高過中間臨界位準，初步寫入階段S1可以包括數值相對較大或可以造成相對較大幅度之臨界電壓分佈變化的脈衝。

步進多位元寫入操作包括中間寫入階段S2。在本實施例之中，中間寫入階段S2可以是模糊階段。中間寫入階段S2可以是一種多位準序列(multilevel sequence)S2，將記憶胞的臨界電壓分佈區隔成數目比初步寫入階段S1還多的臨界電壓分佈，在本實施例中，可以達到最終寫入階段S3所要達到的臨界電壓分佈數目。由對比於初步寫入階段S1(序列)，臨界位準的移動量相對降低，中間寫入階段S2可以包含比初步寫入階段S1(序列)還要小的脈衝值。

步進多位元寫入操作包括最終寫入階段S3。在本實施例之中，最終寫入階段S3可以是完善階段。最終寫入階段S3建立具有良好讀取極限的最終臨界電壓分佈。由於只有少量的臨界電壓改變，因此最終寫入階段S3可以包含比中間寫入階段S2(序列)還要小的脈衝值。

如本文所述，步進寫入操作係與階層解碼(level decoding)協同進行。因此，此一序列並非依照由源極線傳輸至位元線(反之亦然)的傳統字元線順序來實施。相反的，步進寫入操作是根據目標記憶胞在某特定寫入階段的階層，以及根據該目標記憶胞所在之堆疊結構，以及兩個鄰接堆疊結構來實施，並且完成位於目標記憶胞上方和下方鄰接階層之記憶胞的寫入階段。

第10A圖至第10X圖係繪示一種兩側三階段寫入操作，藉以在兩個堆疊結構的每一記憶胞中儲存三位元資料。此一操作包括一個初步寫入階段S1、一個中間寫入階段S2和一個最終寫入階段S3，這些寫入階段，可以例如分別是前述的二進位階段、模糊階段和完善階段。

在一些實施例之中，寫入操作所進行的序列階段數目可以超過3個以上。亦即是，寫入操作可以包括一個初步寫入階段S1、一個最終寫入階段S3和複數個中間寫入階段S2。

在第10A圖至第10X圖的每一個圖式都繪示有一個包含複數個堆疊記憶胞的結構。在本實施例之中，堆疊記憶胞的結構排列成U形NAND串列。此一結構形成於基材100上。基材100可以是絕緣材料所構成。U形NAND串列包含通道線101沿著堆疊結構之字元線的側壁設置。通道線101包含第一垂直通道線和第二垂直通道線。第一垂直通道線沿著第一字元線堆疊結構之側壁設置，且連接至源極線SL。第二垂直通道線沿著第二字元線堆疊結構之側壁設置，且連接至位元線BL。第一垂直通道線和第二垂直通道線係藉由一個位於底部的電性連接器相互連結，以使電流在第一垂直通道線和第二垂直通道線之間流通。藉此，電性連接器、位於字元線堆疊結構之側壁的記憶胞、第一垂直通道線、第二垂直通道線可以彼此串聯，構成一條單一的NAND串列。

電荷儲存結構102設置於通道線101之上，至少位於鄰接字元線側壁的位置上。電荷儲存結構102可以包括具有穿隧介電層(tunnel dielectric)、多晶矽浮置閘極和阻擋介電層(blocking dielectric)的浮置閘極結構。在另一實施例中，電荷儲存結構102可以包括具有穿隧介電層、介電電荷捕捉層和電荷阻擋層的介電電荷捕捉結構(dielectric charge trapping structure)。

此處所述的堆疊結構包括位於頂部的串列選擇線SSL和接地選擇線GSL以及包含有字元線WLS1(i)的第一字元線堆疊結構和包含有字元線WLS2(i)的第二字元線堆疊結構。還包括位於字元線堆疊結構底部的輔助閘極AG。字元線的四個階層包含位於第一字元線堆疊結構中的字元線WLS1(i)和位於第二字元線堆疊結構中的字元線WLS2(i)。其中i是用來表示該字元線係位於第一字元線堆疊結構和第二字元線堆疊結構之某一個階層。且i從1至N(在本實施例中N等於4)。為了描述寫入順序，若分別由字元線堆疊結構之頂部或底部開始起算，第N階層是第一字元線堆疊結構和第二字元線堆疊結構的最頂層或最底層。在第5圖和第6圖中，第N階層是位於字元線堆疊結構底部的最底層字元線。而為了描述寫入序列，在本實施例中，第N階層是位於第10A圖至第10X圖所繪示之字元線堆疊結構頂部的最頂層字元線。

由於具有四個階層，字元線堆疊結構包括8條相互分離的字元線，分別用來作為U形NAND串列之8個記憶胞的閘極G(0)至G(7)。其中，標號0至7對應起始位址為0的典型位址供應方案，用以標記這些閘極。

寫入順序係參照第10A圖至第10X圖來加以配置，藉此最終寫入階段S3可以在第一字元線堆疊結構和第二字元線堆疊結構的任一個階層(階層i)的記憶胞中進行。而在此之前，位於第一字元線堆疊結構和第二字元線堆疊結構中與該階層鄰接之階層(階層i+1和階層i-1)之字元線上的記憶胞已經先實施過中間寫入階段S2了。且這些中間寫入階段S2只會實施於位於該鄰接階層(階層i+1和階層i-1)之字元線上已經先實施過初步寫入階段S1的記憶胞。

寫入順序可被表徵為包括： (a)選擇字元線WLS1(i)和WLS2(i)，其中i=1，實施初步寫入階段S1； (b) 選擇字元線WLS1(i+1)和WLS2(i+1)，實施初步寫入階段S1(i是表示在前次的寫入階段中被選擇之記憶胞的階層，在本實施例中i+1=2)； (c) 選擇字元線WLS1(i-1)和WLS2(i-1)，實施中間寫入階段S2； (d) 選擇字元線WLS1(i+2)和WLS2(i+2)，實施寫入初步階段S1； (e) 選擇字元線WLS1(i-1)和WLS2(i-1)，實施中間寫入階段S2； (f) 選擇字元線WLS1(i-1)和WLS2(i-1)，實施最終寫入階段S3； (g) 選擇字元線WLS1(i+3)和WLS2(i+3)，實施初步寫入階段S1； (h) 選擇字元線WLS1(i-1)和WLS2(i-1)，實施中間寫入階段S2； (i) 選擇字元線WLS1(i-1)和WLS2(i-1)，實施最終寫入階段S3； (j) 重複步驟(g)、(h)和(i)，直到步驟(g)中的i+3大於N；然後選擇字元線WLS1(N)和WLS2(N)，實施中間寫入階段S2； (k) 選擇字元線WLS1(N-1)和WLS2(N-1)，實施最終寫入階段S3；以及 (l) 選擇字元線WLS1(N)和WLS2(N)，實施最終寫入階段S3。(階層N可以是最頂層或最底層)。在本實施例中，第N階層是第10A圖至第10X圖所繪示之字元線堆疊結構的最頂層字元線，第1階層是字元線堆疊結構的最底層字元線。

上述步進階層多位元寫入操作(staged-level multibit program operation)可藉由第10A圖至第10X圖所繪示之實施例來加以理解。其中，實施初步寫入階段S1、中間寫入階段S2和最終寫入階段S3的順序，係對應於每一圖示的目標位置而進行標示。

第10A圖係繪示本實施序列的第一步驟，係對位於堆疊結構底部階層(第1階層)字元線WLS2(1)上的記憶胞實施初步寫入階段S1。

第10B圖係繪示對位於堆疊結構之相同階層(第1階層)之字元線WLS1(1)上的記憶胞實施初步寫入階段S1。如前所述，此一序列可以由堆疊結構底部階層開始(意即，將底部階層標式為第1階層)；也可以由堆疊結構頂部階層開始(意即，將頂部階層標式為第1階層)。

第10C圖係繪示在對第1階層的記憶胞實施初步寫入階段S1之後，選擇位於堆疊結構下一個階層的字元線，並對位於堆疊結構之字元線WLS2(2)上的記憶胞實施初步寫入階段S1。

第10D圖係繪示對位於堆疊結構之相同階層(第2階層)之字元線WLS1(2)上的記憶胞實施初步寫入階段S1。

第10E圖係繪示在對第2階層的記憶胞實施寫初步入階段S1之後，選擇位於第二堆疊結構中前一個階層(i-1)的字元線，並對位於堆疊結構第1階層之字元線WLS2(1)上的記憶胞實施中間寫入階段S2。

第10F圖係繪示在下一個步驟中，對位於堆疊結構之字元線WLS1(1)上的記憶胞實施中間寫入階段S2。因此，中間寫入階段被實施於第1階層的記憶胞上，在此之前，兩堆疊結構中位於第1階層之鄰近階層的字元線上的記憶胞已經先實施過初步寫入階段S1了(由於在此一序列中，因為第1階層沒有下方階層，所以第1階層之鄰近階層只有第2階層)。

第10G圖係繪示在對位於第1階層的記憶胞實施中間寫入階段S2之後，選擇位於比第1階層還要高2階(階層i+2)之字元線WLS2(3)上的記憶胞，並且對其實施初步寫入階段S1。

第10H圖係繪示在對位於字元線WLS2(3)上的記憶胞實施初步寫入階段S1之後，對位於第一堆疊結構中相同階層之字元線WLS1(3)上的記憶胞實施初步寫入階段S1。

第10I圖係繪示在對第3階層的記憶胞實施初步寫入階段S1之後，選擇位於第二堆疊結構的前一個階層(i-1)的字元線，並對位於堆疊結構第2階層之字元線WLS2(2)上的記憶胞實施中間寫入階段S2。在此之前，位於兩堆疊結構任何(與第2階層之)鄰近階層的字元線上的記憶胞已經先實施過初步寫入階段S1了。

第10J圖係繪示在在下一個步驟中，對位於堆疊結構之字元線WLS1(2)上的記憶胞實施中間寫入階段S2。因此，中間寫入階段S2被實施於第2階層的記憶胞上，在此之前，兩堆疊結構中位於第2階層之鄰近階層(第1階層和第3階層)的字元線上的記憶胞已經先實施過初步寫入階段S1了。

第10K圖係繪示在對位於第2階層的記憶胞實施中間寫入階段S2之後，選擇位於第二堆疊結構中前一個階層(i-1)的字元線，並對位於堆疊結構之第1階層字元線WLS2(1)上的記憶胞實施最終寫入階段S3。在此之前，兩堆疊結構中位於第1階層之任何鄰近階層的字元線上的記憶胞已經先實施過初步寫入階段S1和中間寫入階段S2了(由於在此一序列中，因為第1階層沒有下方階層，所以第1階層之鄰近階層只有第2階層)。

第10L圖係繪示在在下一個步驟中，對位於堆疊結構之字元線WLS1(1)上的記憶胞實施最終寫入階段S3。因此，最終寫入階段S3被實施於第1階層的記憶胞上，在此之前，兩堆疊結構中位於第1階層之鄰近階層(第2階層)的字元線上的記憶胞已經先實施過初步寫入階段S1和中間寫入階段S2了。

第10M圖係繪示在對位於第1階層的記憶胞實施最終寫入階段S3之後，選擇位於比第1階層還要高3階(階層i+3)之字元線WLS2(4)上的記憶胞，並且對其實施初步寫入階段S1。

第10N圖係繪示在對位於字元線WLS2(4)上的記憶胞實施初步寫入階段S1之後，對位於第一堆疊結構中相同階層之字元線WLS1(4)上的記憶胞實施初步寫入階段S1。

第10O圖係繪示在對第4階層的記憶胞實施初步寫入階段S1之後，選擇位於第二堆疊結構中前一個階層(i-1)的字元線，並對位於堆疊結構第3階層之字元線WLS2(3)上的記憶胞實施中間寫入階段S2。

第10P圖係繪示在在下一個步驟中，對位於堆疊結構之字元線WLS1(3)上的記憶胞實施中間寫入階段S2。因此，中間寫入階段S2被實施於第3階層的記憶胞上，在此之前，兩堆疊結構中位於第3階層之鄰近階層(第2階層和第4階層)的字元線上的記憶胞已經先實施過初步寫入階段S1了。

第10Q圖係繪示在對位於第3階層的記憶胞實施中間寫入階段S2之後，選擇位於第二堆疊結構中前一個階層(i-1)的字元線，並對位於堆疊結構之第2階層字元線WLS2(2)上的記憶胞實施最終寫入階段S3。

第10R圖係繪示在在下一個步驟中，對位於堆疊結構之字元線WLS1(2)上的記憶胞實施最終寫入階段S3。因此，最終寫入階段S3被實施於第2階層的記憶胞上，在此之前，兩堆疊結構中位於第2階層之鄰近階層(第1階層和第3階層)的字元線上的記憶胞已經先實施過初步寫入階段S1和中間寫入階段S2了。

一般而言，第10R圖和第10M圖所述的步驟會被重複，一直到i+3大於N。此時，初步寫入階段S1將會被實施於兩堆疊結構的最頂層。然後進行第10S圖和第10T圖所繪示的序列。

第10S圖係繪示一個三階段寫入操作被實施於一個四階層的堆疊結構中。在對位於第2階層上的記憶胞實施最終寫入階段S3以後，選擇位於字元線WLS2(4)上的記憶胞實施中間寫入階段S2。

第10T圖係繪示在對位於字元線WLS2(4)上的記憶胞實施中間寫入階段S2之後，對位於第一堆疊結構中相同階層之字元線WLS1(4)上的記憶胞實施中間寫入階段S2。

第10U圖係繪示在對位於第4階層的記憶胞實施中間寫入階段S2之後，選擇位於第二堆疊結構中前一個階層(i-1)的字元線，並對位於堆疊結構之第3階層字元線WLS2(3)上的記憶胞實施最終寫入階段S3。

第10V圖係繪示在在下一個步驟中，對位於堆疊結構之字元線WLS1(3)上的記憶胞實施最終寫入階段S3。因此，最終寫入階段S3被實施於第3階層的記憶胞上，在此之前，兩堆疊結構中位於第3階層之鄰近階層(第2階層和第4階層)的字元線上的記憶胞已經先實施過初步寫入階段S1和中間寫入階段S2了。

第10W圖係繪示在對位於第3階層的記憶胞實施最終寫入階段S3之後，選擇位於第二堆疊結構中第N個階層(N)的字元線，並對位於堆疊結構之第4階層字元線WLS2(4)上的記憶胞實施最終寫入階段S3。

第10X圖係繪示在在下一個步驟中，對位於堆疊結構之字元線WLS1(4)上的記憶胞實施最終寫入階段S3。因此，最終寫入階段S3被實施於第4階層的記憶胞上，在此之前，兩堆疊結構中位於第4階層之鄰近階層(第3階層)的字元線上的記憶胞已經先實施過初步寫入階段S1和中間寫入階段S2了。

第11圖係繪示藉由前述第10A圖至第10X圖的先進運算方法所得出的一種標準化的臨界電壓分佈圖。第12圖係繪示藉由傳統三階段運算方法所得出的一種標準化的臨界電壓分佈圖。比較二圖的的臨界電壓分佈可明顯看出，實施本案所提供的先進兩側字元線遞迴寫入操作(two-sided word line iterating program operation)會得到較緊密的臨界電壓範圍和良好的讀取極限。因此，此一技術可運用來提供具有多層記憶胞之高密度立體記憶結構一種較低成本的資料儲存方式。

此一寫入操作也可應用於其他具有彼此臨接之第一和第二記憶胞堆疊結構的立體記憶結構中。其中，位於兩堆疊結構中的記憶胞會因為彼此干擾，因而劣化其臨界電壓分佈。在這種情形下，可使用第10A圖至第10X圖所述的運算方法，使得操作順序係基於第一記憶胞堆疊結構中所選擇的記憶胞C1(i)和第二記憶胞堆疊結構中所選擇的記憶胞C2(i)。

第13圖係繪示一種包含有於U形NAND串列之立體記憶體串列的積體電路901記憶體方塊圖。積體電路901包括立體記憶體陣列960。立體記憶體陣列960包括一個或多個具有此處所述之U形NAND串列的記憶體區塊。其中，U形NAND串列具有複數個位於積體電路基材上的垂直通道記憶胞。

串列選擇線/接地選擇線SSL/GSL行解碼器940與複數條排列在立體記憶體陣列960中的串列選擇線/接地選擇線SSL/GSL 945連接。字元線階層解碼器950與複數條字元線955連接，以支援增量步進脈衝寫入操作。全域位元線列解碼器970與沿著立體記憶體陣列960的縱列排列之複數條全域位元線965連接，藉以從立體記憶體陣列960中讀取資料或將資料寫入立體記憶體陣列960中。源極線解碼器971連接至陣列，用來施加源極線偏壓以供讀取、抹除和寫入操作。位址則係由匯流排930由控制邏輯910提供至全域位元線列解碼器970、串列選擇線/接地選擇線SSL/GSL行解碼器940和字元線階層解碼器950。感測放大器/寫入緩衝電路980通過第一資料線975連接至全域位元線列解碼器970。寫入緩衝電路980可以儲存寫入碼以進行多階層寫入(multiple-level programming)，或者儲存用來作為寫入碼的數值藉以判斷是否寫入或抑制被選取的位元線。全域位元線列解碼器970可以包括一個電路，用來選擇性地施加寫入或抑制電壓至位於記憶體中的位元線，以回應位於寫入緩衝區中的一個資料數值。

由感測放大器/寫入緩衝電路980發出的感測資料通過第二資料線985傳輸至多階層資料緩衝器(multi-level data buffer)990，用以支援三位元記憶胞或其他多位元記憶胞。感測資料再經由資料路徑993耦合到輸入/輸出電路991。此外在本實施例中，輸入資料被施加到多階層資料緩衝器990，用來支援陣列中之記憶胞的多階層寫入操作。

輸入/輸出電路991將資料驅動至積體電路901外部的目的地。輸入/輸出資料以及控制訊號通過位於輸入/輸出電路991、控制邏輯910、積體電路901上的輸入/輸出連接埠或者積體電路901的內部或外部資料源之間的資料匯流排905來進行傳輸。積體電路901的內部或外部資料源包括，例如通用處理器或特殊用途應用電路，或者是由立體記憶體陣列960所支援，提供系統整合晶片(system-on-a-chip functionality)功能的模組組合。

在第13圖所繪示的實施例之中，控制邏輯910使用偏壓配置狀態機(bias arrangement state machine)控制藉由電源電壓所產生或通過電壓源(方塊920)所提供的應用程序，例如讀取、抹除、驗證和寫入偏壓。控制邏輯910耦合至多階層資料緩衝器990和立體記憶體陣列960。控制邏輯910包括控制步進多階層寫入操作的邏輯。在一些實施例之中，可支援此處所述的U形垂直NAND結構，此邏輯建構來執行下述方法： 例如，使用字元線層解碼器，在一陣列中選擇一層記憶胞； 例如藉由選擇字元線的奇數或偶數邊的方式，在被選取的記憶胞層中選擇垂直通道結構的一邊； 例如，藉由使用位於垂直通道結構之橫向行的串列選擇線SSL開關和接地選擇線GSL開關，在陣列被選取的橫向行中選擇複數個垂直通道結構； 使用位元線電路，例如耦接至垂直通道結構之被選取之橫向行的全域位元線上的頁緩衝器(page buffer)，在被選取的層，被選取之垂直通道的一邊，陣列一或多個被選取之縱列的電荷捕捉儲位中儲存電荷，藉以代表資料。

在支援此處所述之U形垂直NAND結構或其他堆疊記憶體的實施例之中，這個邏輯係建構來實施第10A圖至第10X圖之實施例所述的立體步進階層寫入方法。在一實施例中，第一和第二記憶胞堆疊結構中的記憶胞分別以C1(i)和C2(i)表示；i等於1至N。這個邏輯所實施的寫入順序包括： (a)選擇記憶胞C1(i)和 C2(i)，其中i=1，實施初步寫入階段S1； (b) 選擇記憶胞C1(i+1)和C2(i+1)，實施初步寫入階段S1(i是表示在前次的寫入階段中被選擇之記憶胞的階層，在本實施例中i+1=2)； (c) 選擇記憶胞C1(i-1)和C2(i-1)，實施中間寫入階段S2； (d) 選擇記憶胞C1(i+2)和C2(i+2)，實施寫入初步階段S1； (e) 選擇記憶胞C1(i-1)和C2(i-1)，實施中間寫入階段S2； (f) 選擇記憶胞C1(i-1)和C2(i-1)，實施最終寫入階段S3； (g) 選擇記憶胞C1(i+3)和C2(i+3)，實施初步寫入階段S1； (h) 選擇記憶胞C1(i-1)和C2(i-1)，實施中間寫入階段S2； (i) 選擇記憶胞C1(i-1)和C2(i-1)，實施最終寫入階段S3； (j) 重複步驟(g)、(h)和(i)，直到步驟(g)中的i+3大於N；然後選擇記憶胞C1(N)和C2(N)，實施中間寫入階段S2； (k) 選擇記憶胞C1(N-1)和C2(N-1)，實施最終寫入階段S3；以及 (l) 選擇記憶胞C1(N)和C2(N)，實施最終寫入階段S3。

控制邏輯910可以採用特殊用途邏輯電路來加以實現。在另一實施例中，控制邏輯包括實施於相同積體電路中，用來執行運算程式以控制元件操作的通用處理器。在又一實施例中，可以採用特殊用途邏輯電路和通用處理器的組合來實現此一控制邏輯。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

11、12‧‧‧電晶體
14、15、16、17、70、71、86、87‧‧‧記憶胞
20、20’、21、22、23、24、26、27、28‧‧‧臨界電壓分佈狀態
50‧‧‧垂直通道結構
51a、51b‧‧‧通道本體的部分
52‧‧‧絕緣基材層
53‧‧‧縫隙
56、57、62、63‧‧‧高導電性薄膜
58、59‧‧‧字元線條帶
60、61‧‧‧輔助閘極線
69‧‧‧電荷儲存單元
81-B‧‧‧導體
81-1、81-2‧‧‧柱狀主動體
82‧‧‧電荷儲存單元
94、95‧‧‧導線
100‧‧‧基材
101‧‧‧通道線
128‧‧‧共同源極線接觸
129‧‧‧位元線接觸
131‧‧‧接地選擇開關
132‧‧‧串列選擇開關
134‧‧‧NAND串列的底部
135、AG‧‧‧輔助閘極結構
152、153‧‧‧參考線
160、161、SP、EV、PV1至PV7、ERS‧‧‧曲線
901‧‧‧積體電路
905‧‧‧資料匯流排
930‧‧‧匯流排
910‧‧‧控制邏輯
920‧‧‧偏壓配置電壓源
940‧‧‧串列選擇線/接地選擇線行解碼器
945‧‧‧串列選擇線/接地選擇線
950‧‧‧字元線階層解碼器
955‧‧‧單數/偶數字元線
960‧‧‧立體記憶體陣列
965‧‧‧全域位元線
970‧‧‧全域位元線列解碼器
971‧‧‧源極線解碼器
975‧‧‧第一資料線
980‧‧‧感測放大器/寫入緩衝電路
985‧‧‧第二資料線
990‧‧‧多階層資料緩衝器
991‧‧‧輸入/輸出電路
993‧‧‧線資料路徑
BL‧‧‧字元線
SL‧‧‧源極線
GSL‧‧‧接地選擇線
SSL‧‧‧串列選擇線
S1‧‧‧初步寫入階段
S2‧‧‧中間寫入階段
S3‧‧‧最終寫入階段
88、89、WL1、WL2、WL3、WL4、WLS1(1)至WLS1(N)、WLS2(1)至WLS2(N)、G(0)至G(2N-1)‧‧‧字元線(閘極)

第1圖係根據習知技術所繪示的一種快閃記憶體NAND串列的簡化電路圖。 第2圖係根據習知技術繪示一組記憶胞在所謂三階段寫入方法之三種階段的臨界電壓分布圖。 第3圖係根據習知技術繪示對NAND串列實施三階段寫入方法時的寫入序列。 第4圖係繪示位於立體NAND結構之單一柱狀主動體中的U形NAND串列電路圖。 第5圖係繪示立體NAND結構中具有U形垂直通道NAND串列之柱狀主動體的結構剖面圖。 第6圖係繪示立體NAND結構中具有U形垂直通道NAND串列以及閘極圍繞式字元線結構的剖面示意圖。 第7圖係繪示位於目標U形NAND串列上之記憶胞以及位於鄰近U形NAND串列上之記憶胞之間的寫入脈衝值與臨界電壓之關係曲線的變化圖。 第8圖和第9圖係分別繪示一種臨界電壓與記憶胞數量關係圖，分別顯示在實施習知寫入操作之後，U形NAND串列之源極側和汲極側的臨界電壓分布。 第10A圖至第10X圖係根據本說明書的實施例所繪示之兩側步進寫入操作的結構剖面圖。 第11圖和第12圖係繪示一種臨界電壓與記憶胞數量關係圖，顯示在實施兩側階段步進寫入操作及習知寫入操作之後， U形NAND串列的對比臨界電壓分布圖。 第13圖係繪示一種包含有於U形NAND串列之立體記憶體串列的積體電路記憶體方塊圖。

BL‧‧‧字元線

SL‧‧‧源極線

GSL‧‧‧接地選擇線

SSL‧‧‧串列選擇線

S3‧‧‧最終寫入階段

AG‧‧‧輔助閘極結構

Claims (10)

1. 一種記憶體元件，包括： 一第一堆疊結構包括複數個記憶胞C1(i)，一第二堆疊結構包括複數個記憶胞C2(i)，其中i係代表一特定記憶胞位於該第一堆疊結構或該第二堆疊結構的一階層，i等於1至N；其中一第N階層係指該第一堆疊結構或該第二堆疊結構的一最底層及一最頂層其中之一者； 一控制器，建構來對該些記憶胞C1(i)和C2(i)進行每一記憶胞多位元資料(multiple bits of data per memory cell)的一寫入操作，該控制器包括： 一第一邏輯，用來對該第一堆疊結構和該第二堆疊結構的該些記憶胞C1(i)和C2(i)實施一初步寫入階段S1、一中間寫入階段S2以及一最終寫入階段S3；以及 一第二邏輯，用來根據一寫入順序(programming order)在該些記憶胞C1(i)和C2(i)中選擇複數個目標記憶胞，使該最終寫入階段S3可在該第一堆疊結構和該第二堆疊結構的每一目標階層(i)中的該些目標記憶胞上實施；且使該第一堆疊結構和第二堆疊結構中位於該目標階層(i)之鄰接階層(i+1和i-1)上的複數個鄰接記憶胞已經先實施過該中間寫入階段S2。
2. 如申請專利範圍第1項所述之記憶體元件，其中根據該寫入順序，該中間寫入階段S2實施於該第一堆疊結構和該第二堆疊結構中該目標階層(i)的記憶胞，且鄰接之階層(i+1和i-1)上已經先實施過該初步寫入階段S1於該些記憶胞上。
3. 如申請專利範圍第1項所述之記憶體元件，其中該寫入順序包括： (a)選擇複數個記憶胞C1(i)和 C2(i)，其中i=1，實施該初步寫入階段S1； (b) 選擇複數個記憶胞C1(i+1)和C2(i+1)，實施該初步寫入階段S1； (c) 選擇複數個記憶胞C1(i-1)和C2(i-1)，實施該中間寫入階段S2； (d) 選擇複數個記憶胞C1(i+2)和C2(i+2)，實施初步寫入階段S1； (e) 選擇該些記憶胞C1(i-1)和C2(i-1)，實施該中間寫入階段S2； (f) 選擇該些記憶胞C1(i-1)和C2(i-1)，實施該最終寫入階段S3； (g) 選擇複數個記憶胞C1(i+3)和C2(i+3)，實施該初步寫入階段S1； (h) 選擇該些記憶胞C1(i-1)和C2(i-1)，實施該中間寫入階段S2； (i) 選擇該些記憶胞C1(i-1)和C2(i-1)，實施該最終寫入階段S3； (j) 重複該些步驟(g)、(h)和(i)，直到該步驟(g)中i+3大於N；然後選擇複數個記憶胞C1(N)和C2(N)，實施該中間寫入階段S2； (k) 選擇複數個記憶胞C1(N-1)和C2(N-1)，實施該最終寫入階段S3；以及 (l) 選擇該些記憶胞C1(N)和C2(N)，實施該最終寫入階段S3。
4. 如申請專利範圍第1項所述之記憶體元件，其中該第一堆疊結構和該第二堆疊結構位於一通道線上，該通道線包括： 一第一垂直通道線，沿著該第一堆疊結構的複數個字元線的複數個側壁設置； 一第二垂直通道線，沿著該第二堆疊結構的複數個字元線的複數個側壁設置；以及 一電性連接器，位於該第一堆疊結構和該第二堆疊結構之間，用來使電流在該第一垂直通道線和該第二垂直通道線之間流通。
5. 一種積體電路，包括： 複數個NAND串列，每一該些NAND串列包括的一第一堆疊結構，具有位於一第一側的複數條字元線WLS1(i)，以及一第二堆疊結構具有位於一第二側的複數條字元線WLS2(i)，其中i係代表一特定字元線位於該第一堆疊結構或該第二堆疊結構的一階層，i等於1至N；其中一第N階層係指該第一堆疊結構或該第二堆疊結構的一最底層及一最頂層其中之一者； 一控制器，建構來對該些NAND串列進行每一記憶胞多位元資料的一寫入操作，該控制器包括： 一第一邏輯，用來對位於每一該些NAND串列之該第一堆疊結構和該第二堆疊結構中複數個被選擇的字元線上的複數個記憶胞實施一初步寫入階段S1、一中間寫入階段S2以及一最終寫入階段S3；以及 一第二邏輯，用來根據一寫入順序在該些NAND串列中選擇複數個目標記憶胞，使該最終寫入階段S3可在該第一堆疊結構和該第二堆疊結構每一目標階層(i)中的該些目標記憶胞上實施；且使該第一堆疊結構和第二堆疊結構中位於該目標階層(i)之鄰接階層(i+1和i-1)上的複數個鄰接記憶胞已經先實施過該中間寫入階段S2。
6. 如申請專利範圍第5項所述之積體電路，其中根據該寫入順序，該中間寫入階段S2實施於該第一堆疊結構和該第二堆疊結構中該目標階層(i)的記憶胞，且鄰接之階層(i+1和i-1)已經先實施過該初步寫入階段S1於該些鄰接記憶胞上。
7. 如申請專利範圍第5項所述之積體電路，其中該寫入順序包括： (a)選擇複數條字元線WLS1(i)和WLS2(i)，其中i=1，實施該初步寫入階段S1； (b) 選擇複數條字元線WLS1(i+1)和WLS2(i+1)，實施該初步寫入階段S1； (c) 選擇複數條字元線WLS1(i-1)和WLS2(i-1)，實施該中間寫入階段S2； (d) 選擇複數條字元線WLS1(i+2)和WLS2(i+2)，實施初步寫入階段S1； (e) 選擇該些字元線WLS 1(i-1)和WLS2(i-1)，實施該中間寫入階段S2； (f) 選擇該些字元線WLS1(i-1)和WLS2(i-1)，實施該最終寫入階段S3； (g) 選擇複數條字元線WLS1(i+3)和WLS2(i+3)，實施該初步寫入階段S1； (h) 選擇該些字元線WLS1(i-1)和WLS2(i-1)，實施該中間寫入階段S2； (i) 選擇該些字元線WLS1(i-1)和WLS2(i-1)，實施該最終寫入階段S3； (j) 重複該些步驟(g)、(h)和(i)，直到該步驟(g)中i+3大於N；然後選擇複數條字元線WLS1(N)和WLS2(N)，實施該中間寫入階段S2； (k) 選擇複數條字元線WLS1(N-1)和WLS2(N-1)，實施該最終寫入階段S3；以及 (l) 選擇該些字元線WLS1(N)和WLS2(N)，實施該最終寫入階段S3。
8. 一種記憶體元件的操作方法，其中該記憶體元件包括一第一堆疊結構包括複數個記憶胞C1(i)，一第二堆疊結構包括複數個記憶胞C2(i)，其中i係代表一特定記憶胞位於該第一堆疊結構或該第二堆疊結構的一階層，i等於1至N；其中一第N階層係指該第一堆疊結構或該第二堆疊結構的一最底層及一最頂層其中之一者，該記憶體元件的操作方法包括： 根據一寫入順序對該第一堆疊結構和該第二堆疊結構的該些記憶胞C1(i)和C2(i)實施一初步寫入階段S1、一中間寫入階段S2以及一最終寫入階段S3；藉由該寫入順序的編排，使該最終寫入階段S3可在該第一堆疊結構和該第二堆疊結構中每一目標階層(i)中被選取的複數個目標記憶胞上實施；且使該第一堆疊結構和第二堆疊結構中位於該目標階層(i)之鄰接階層(i+1和i-1)的複數個鄰接記憶胞已經先實施過該中間寫入階段S2。
9. 如申請專利範圍第8項所述之記憶體元件的操作方法，其中藉由該寫入順序的編排，使該中間寫入階段S2實施於該第一堆疊結構和該第二堆疊結構中該目標階層(i)的記憶胞，且鄰接之階層(i+1和i-1)已經先實施過該初步寫入階段S1於該些鄰接記憶胞上。
10. 如申請專利範圍第8項所述之記憶體元件的操作方法，其中該寫入順序包括： (a)選擇複數個記憶胞C1(i)和 C2(i)，其中i=1，實施該初步寫入階段S1； (b) 選擇複數個記憶胞C1(i+1)和C2(i+1)，實施該初步寫入階段S1； (c) 選擇複數個記憶胞C1(i-1)和C2(i-1)，實施該中間寫入階段S2； (d) 選擇複數個記憶胞C1(i+2)和C2(i+2)，實施初步寫入階段S1； (e) 選擇該些記憶胞C1(i-1)和C2(i-1)，實施該中間寫入階段S2； (f) 選擇該些記憶胞C1(i-1)和C2(i-1)，實施該最終寫入階段S3； (g) 選擇複數個記憶胞C1(i+3)和C2(i+3)，實施該初步寫入階段S1； (h) 選擇該些記憶胞C1(i-1)和C2(i-1)，實施該中間寫入階段S2； (i) 選擇該些記憶胞C1(i-1)和C2(i-1)，實施該最終寫入階段S3； (j) 重複該些步驟(g)、(h)和(i)，直到該步驟(g)中i+3大於N；然後選擇複數個記憶胞C1(N)和C2(N)，實施該中間寫入階段S2； (k) 選擇複數個記憶胞C1(N-1)和C2(N-1)，實施該最終寫入階段S3；以及 (l) 選擇該些記憶胞C1(N)和C2(N)，實施該最終寫入階段S3。