CN107919156B - 存储器元件及其应用 - Google Patents

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Abstract

一种存储器元件的两侧步进写入操作，此存储器元件包括具有多个存储单元C1(i)的第一叠层结构和多个存储单元C2(i)存储器的第二叠层结构。i代表存储单元的阶层。步进写入操作包括对第一叠层结构和第二叠层结构的存储单元施加初步写入阶段S1、中间写入阶段S2以及最终写入阶段S3。根据写入顺序，使最终写入阶段S3可在第一叠层结构和第二叠层结构目标阶层(i)中的目标存储单元上实施；且使位于目标阶层(i)的邻接阶层(i+1和i‑1)上的邻接存储单元已经先实施过中间写入阶段S2。其中，中间写入阶段S2实施于该第一叠层结构和该第二叠层结构中目标阶层(i)的存储单元，且邻接阶层(i+1和i‑1)已经先实施过初步写入阶段S1于这些邻接存储单元上。

Description

存储器元件及其应用
技术领域
本发明是有关于一种高密度存储器元件，特别是有关于一种具有多存储单元平面层(multiple planes of memory cells)且排列来提供立体阵列的存储器元件。
背景技术
随着集成电路的关键尺寸微缩至存储单元技术的一般极限，设计者开始寻求以叠层的多层存储单元平面层技术，来达到增进储存效能及降低位成本(costs per bit)的目的。例如，Lai et al.,“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int′l Electron Devices Meeting,11-13Dec.2006以及Junget al.,“Three Dimensionally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode,”IEEE Int′l Electron Devices Meeting,11-13Dec.2006提出将薄膜晶体管技术应用于电荷捕捉存储技术中。
Katsumata et al.,“Pipe-shaped BiCS Flash Memory with 16Stacked Layersand Multi-Level-Cell Operation for Ultra High Density Storage Devices,”2009Symposium on VLSI Technology Digest of Technical Papers,2009.则提出另一种结构，提供一种应用电荷捕捉存储技术的垂直NAND存储单元。Katsumata et al.所描述的结构包括一个垂直U形NAND存储器，并使用硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)的电荷捕捉技术，在每一个栅极/垂直通道接口(gate/vertical channel interface)上形成存储储位(memory sites)。此一存储器结构是以一个用来作为NAND栅极的垂直通道的U形半导体材料线、一个位于U形半导体材料线的一端顶部上方阶层的选择栅极(upper select gate)以及一个位于U形半导体材料线的另一端顶部上方阶层的接地选择栅极或源极侧选择栅极作为基础。多条使用平面字符线层所构成的水平字符线(horizontal word lines)与该U形半导体材料的每端相交处从而在各端每一阶层中形成所谓的栅极围绕式(gate-all-around)存储单元。
U形NAND结构具有存储单元叠层结构(stacks of cells)，例如位于每一个U形半导体材料线的端上彼此设置得非常靠近的存储单元。其他的立体结构同样也具有设置得非常靠近的存储单元叠层结构。在密集的结构中，为了对存储单元进行写入或抹除操作所产生的电场(electric field)和热场(thermal fields)干扰，可能来自于同一个叠层结构或邻近的叠层结构。
Katsumata et al.指出此一结构可采用多位写入(multiple-bit-per-cellprogramming)技术来实施。多位写入技术需要对数以千计的控制电压作完善的控制，这使得读取和写入干扰特性变得更加重要。因此，即便采用立体快闪技术度，但是其数据储存密度仍然有所限制。
因此，有需要提供一种制作成本低、稳定、记忆单元小且高数据密度的立体集成电路存储器结构，并提供一种可降低写入抹除干扰的技术。
发明内容
用来进行两侧步进写入操作(two-sided,staged programming operation)的立体存储器元件，例如U形NAND串行的立体NAND闪存(3D NAND flash with U-shaped NANDstrings)，具有基于存储单元实体阶层的顺序，且被应用于紧密间隔的存储单元叠层结构中。这种存储器元件具有由存储单元C1(i)构成的第一叠层结构以及由存储单元C2(i)构成的第二叠层结构。在多个阶层中，i代表一个标号(index)，用来索引叠层结构中某存储单元的阶层。其中，i由1到N。步进写入操作包括根据写入顺序(programming order)，针对位于第一叠层结构及第二叠层结构中的存储单元实施初步写入阶段(preliminary programstage)S1、中间写入阶段(intermediate program stage)S2和最终写入阶段(finalprogram stage)S3。
写入顺序的编排是，当在第一叠层结构及第二叠层结构的每一阶层(i)的存储单元中实施最终写入阶段S3时。最终写入阶段S3实施于第一叠层结构及第二叠层结构中该目标阶层(i)的存储单元，且邻近阶层(i+1或i-1)已经先实施过该中间写入阶段S2于该些邻接存储单元上。同时，中间写入阶段S2只会在位于第一叠层结构及第二叠层结构的邻近阶层(i+1或i-1)中已经先实施过初步写入阶段S1的存储单元上实施。
此处所述的存储器元件包括实施写入操作的电路。
本技术的其他层面及优点，可见于下述的图式、说明书及申请专利范围，其详细说明如下：
附图说明
图1是根据现有技术所绘示的一种闪存NAND串行的简化电路图。
图2是根据现有技术绘示一组存储单元在所谓三阶段写入方法的三种阶段的临界电压分布图。
图3是根据现有技术绘示对NAND串行实施三阶段写入方法时的写入序列。
图4是绘示位于立体NAND结构的单一柱状主动体中的U形NAND串行电路图。
图5是绘示立体NAND结构中具有U形垂直通道NAND串行的柱状主动体的结构剖面图。
图6是绘示立体NAND结构中具有U形垂直通道NAND串行以与栅极围绕式字符线结构的剖面示意图。
图7是绘示位于目标U形NAND串行上的存储单元以及位于邻近U形NAND串行上的存储单元之间的写入脉冲值与临界电压的关系曲线的变化图。
图8和图9分别绘示一种临界电压与存储单元数量关系图，分别显示在实施现有写入操作之后，U形NAND串行的源极侧和漏极侧的临界电压分布。
图10A至图10X是根据本说明书的实施例所绘示的两侧步进写入操作的结构剖面图。
图11和图12是绘示一种临界电压与存储单元数量关系图，显示在实施两侧阶段步进写入操作及现有写入操作之后，U形NAND串行的对比临界电压分布图。
图13是绘示一种包含有于U形NAND串行的立体存储器串行的集成电路存储器方块图。
【符号说明】
11、12：晶体管
14、15、16、17、70、71、86、87：存储单元
20、20’、21、22、23、24、26、27、28：临界电压分布状态
50：垂直通道结构 51a、51b：通道本体的部分
52：绝缘基材层 53：缝隙
56、57、62、63：高导电性薄膜 58、59：字符线条带
60、61：辅助栅极线 69：电荷储存单元
81-B：导体 81-1、81-2：柱状主动体
82：电荷储存单元 94、95：导线
100：基材 101：通道线
128：共同源极线接触 129：位线接触
131：接地选择开关 132：串行选择开关
134：NAND串行的底部 135、AG：辅助栅极结构
152、153：参考线
160、161、SP、EV、PV1至PV7、ERS：曲线
901：集成电路 905：数据总线
930：总线 910：控制逻辑
920：偏压配置电压源 940：串行选择线/接地选择线行译码器
945：串行选择线/接地选择线 950：字符线阶层译码器
955：单数/偶数字符线 960：立体存储器阵列
965：全局位线 970：全局位线列译码器
971：源极线译码器 975：第一数据线
980：感测放大器/写入缓冲电路 985：第二数据线
990：多阶层数据缓冲器 991：输入/输出电路
993：线数据路径 BL：字符线
SL：源极线 GSL：接地选择线
SSL：串行选择线 S1：初步写入阶段
S2：中间写入阶段 S3：最终写入阶段
88、89、WL1、WL2、WL3、WL4、WLS1(1)至WLS1(N)、WLS2(1)至WLS2(N)、G(0)至G(2N-1)：字符线(栅极)
具体实施方式
本说明书的实施例是配合图1至图13所绘示的图式来进行说明。图1是绘示一种基础二维快闪NAND串行的电路图。此NAND串行包括位于字符线BL和源极线SL之间，彼此串联的多个存储单元晶体管。由晶体管11所构成的第一开关，连接字符线BL和串行的一端，从而响应串行选择线SSL的信号。由晶体管12所构成的第二开关，将串行的相反一端连接至源极线SL，从而响应接地选择线GSL的信号。存储单元14、15、16和17排列并彼此串联在第一开关和第二开关之间。在一条给定的串行中，当然也可以有更多数目的存储单元。
当在NAND串行中对每一个存储单元进行多位储存(multiple bits per cell)时，是施加偏压安排(bias arrangement)来控制目标存储单元的电荷捕捉结构中被捕捉的电荷数量，从而设定位于某一阶层的目标存储单元中用来对应特定数据(data)的临界电压。例如一个储存三个位数据的存储单元，会被构建来设定8个范围，分别代表存储单元中这三个位的8种组合。为了进行存储单元的多位储存，必须精准控制每一种存储状态(memorystates)的临界电压分布。
为了进行NAND串行的存储单元多位储存，发展出增量步进脉冲写入(incrementalstep pulsed programming，ISPP)技术。其包含施加写入脉冲至被选定的存储单元的字符线，以及对被选定的NDND串行的源极端和位线端施加对应的偏压，从而诱发电荷穿隧。之后，进行临界电压验证步骤，假如验证不通过，再重复一次。写入脉冲的量是逐步增加，或者通过脉冲/验证循环来变动，直到达成存储单元的目标临界电压。增量步进脉冲写入容许对所达成的目标临界电压进行精准控制。然而，为了使NAND串行得到较高的储存密度，存储单元中的电荷储存结构会实质连接。因此，写入操作施加的偏压会而横跨整个阵列。存储单元的临界电压会被邻近存储单元的写入操作所干扰，造成存储单元的临界电压分布分散(spreading of the threshold voltage distributions)，导致读取极限(read margin)降低。相同的写入过程，包含写入脉冲/验证循环，也可以施加在其他形态的存储器中，包括可写入电阻式存储器(programmable resistance memory)。
降低写入操作对邻近存储单元的干扰的其中一种做法，称作三阶段写入(three-step programming，TSP)运算的方法，目前已经被发展出来，可用来降低闪存临界电压分布的分散。
图2是绘示一种三阶段写入操作。包括可形成如上方图所示的二进制临界电压分布状态(binary threshold voltage distribution state)的“二进制”阶段("binary"stage)、可形成如中间图所示的模糊多电平临界电压分布状态(“foggy”multilevelthreshold voltage distribution state)的模糊阶段(“foggy”stage)以及可行成如下方图所示的完善多电平临界电压分布状态(“fine”multilevel threshold voltagedistribution state)的完善阶段(“fine”stage)。
此一写入操作包括一个写入序列(programming sequence)。首先进行二进制阶段，先对存储单元进行预抹除(pre-erased)，然后进行一个具有单一验证临界值(verifythreshold)的写入操作。在写入操作的二进制阶段之后，阵列中未被写入的存储单元保持抹除状态，并且具有临界电压分布状态20。阵列中被施加写入脉冲的存储单元的临界电压，则增加至临界电压分布状态21，如写入操作的二进制阶段的结果。
接着写入序列进行模糊阶段，其中保持抹除状态的存储单元维持稍微变宽的临界电压分布状态20′。要被写入至具有三种写入电平的存储单元，其临界电压从被抹除的临界电压分布状态20扩大至中间程度的临界电压分布状态其中之一，例如临界电压分布状态22或临界电压分布状态23。二进制阶段之后一开始即具有临界电压分布状态21的存储单元，其临界电压则增加至高电平的临界电压分布状态，例如临界电压分布状态24。上述操作可以采用增量步进脉冲写入序列，通过用来建立七个上述临界电压分布状态的七种临界电平或其他算法来达成。在此中间阶段所进行的序列中，可以对每个脉冲/验证周期施加幅度相对较大的增量，因此操作的速度相对较快，使用数目相对较少的脉冲/验证周期。然而，较大幅度的增量会导致因为进行中间阶段所产生的状态，具有相对较宽的临界电压范围。
最后，写入序列进行完善阶段。在完善阶段中，存储单元会被调整成完善状态，使其具有较窄的临界电压分布和较宽的幅度范围(margin)。因此，可以收紧模糊阶段中具有临界电压分布状态22的存储单元的临界电平，而变成完善阶段的临界电压分布状态26。同样地，可以收紧模糊阶段中具有临界电压分布状态23的存储单元的临界电平，而变成完善阶段的分布状态27。同样地，可以收紧模糊阶段中具有临界电压分布状态24的存储单元的临界电平，而变成完善阶段的临界电压分布状态28。
总体而言，图2所绘示的临界电压分布状态显示了一种用来对每一个存储单元进行多位数据写入的典型实施例。
为了降低写入程序中所产生的干扰，写入阶段中NDNA串行单元的顺序，可以采用如图3所绘示的方式加以控制。图3是绘示对图1所示具有四条字符线的NAND串行实施三阶段写入方法时的写入序列。此处所述的写入序列包括，先对字符线WL1进行二进制阶段操作，使存储单元具有一个二进制状态。接着，对字符线WL2进行二进制阶段操作。然后，写入序列，对字符线WL1进行模糊阶段操作，并对字符线WL3进行二进制阶段操作。之后，对字符线WL2进行模糊阶段操作，对字符线WL1进行完善阶段操作。
Li等人，在"128Gb 3b/Cell NAND Flash Memory in 19nm Technology with18MB/s Write Rate and 400Mb/s Toggle Mode",IEEE International Solid-StateCircuits Conference,2012.中提及了三阶段写入(three-step programming，TSP)技术。
随着新的存储器结构被发展出来，在一些新的结构中，三阶段写入技术并无法解决写入操作中在存储单元彼此之间所产生的干扰(cell-to-cell disturbance)问题。例如，由于存储单元的实体结构会产生更复杂的写入电压耦合(coupling of the programvoltages)，因此即便使用三阶段写入技术，具有U形串行的NAND的立体结构仍然因为前述的干扰，而面临临界电压分布分散的问题。
图4是绘示一种U形NAND串行的电路图。此种U形NAND串行是多个快闪存储单元，以串连的方式连接于串行选择开关132(有时称之为漏极侧开关)和接地选择开关131(有时称之为源极侧开关)。其中，串行选择开关132连接至位线接触129；接地选择开关131连接至共同源极线接触128。U形NAND串行垂直地位于立体结构之中，并且具有两个位于两边的通道线的存储单元叠层结构，本文中分别称之为第一叠层结构和第二叠层结构。在本实施例之中，第一叠层结构的上方阶层包括一条接地选择线GSL，在NAND串行中是用来作为第一(接地选择)开关131的栅极。第二叠层结构的上方阶层包括一条串行选择线SSL，在NAND串行中是用来作为第二(串行选择)开关132的栅极。在叠层结构的中间阶层中，包括多条字符线。位于第一叠层结构中的字符线，包括字符线WLS1(1)至字符线WLS1(N)，其中，标号1至N代表该字符线位于第一叠层结构中相对的实体阶层位置。位于第二叠层结构中的字符线，包括字符线WLS2(1)至字符线WLS2(N)。U形NAND串行的底部134与通道线(又称为区域位线)电性连接，例如二者由单一的连续膜层所构成。(虽然在一些实施例中可能会省略)在本实施例中还包括一个辅助栅极结构135，通过一个栅介电层连接至位于上述叠层结构底部的通道在线。辅助栅极结构135可以用来诱发反转区(inversion region)，从而增进通道的第一端和第二端之间的导电性。NAND串行中的字符线是用来作为串行中存储单元的栅极，且通常使用0到少于串行中存储单元数量的标号来表示之。在本实施例之中，U形NAND串行具有2N个存储单元。其中，N代表阶层的数目；标号G(0)至G(2N-1)分别代表字符线。位于第一侧的字符线包括G(0)至G(N-1)。位于第二侧的字符线包括G(N)至G(2N-1)。
图5是绘示用来实施图4的U形垂直通道NAND串行的柱状主动体的结构剖面图。有关U形垂直通道NAND串行的结构和制作方法，可以参照与本案具有共同发明人编号为US14/637,204，申请日为2015年3月3日，发明名称为“U-Shaped Vertical Thin-ChannelMemory”的美国专利申请案。而该前案的内容将通过引用并入的方式，全文机载于本说明书之中。图5中的柱状主动体包括垂直通道结构50，垂直通道结构50包含垂直多晶硅半导体本体，包含被缝隙53沿着柱状体长度方向隔离的奇数和偶数薄层通道膜；且垂直通道结构50电性连接至位于绝缘基材层52上的柱状主动体底部。电荷储存单元69置于柱状主动体的每一侧。垂直通道结构50包括一个用来对位于一侧边的串行选择线晶体管提供通道本体的部分51a以及一个用来对位于另一侧边的接地选择线晶体管提供通道本体的部分51b。缝隙53位于部分51a和51b以及垂直通道结构50底部之间，且位于垂直通道结构50的字符线的第一和第二叠层结构之间。
在图5所绘示的结构中，存储单元位于垂直通道结构50和字符线的交叉处。例如，第一叠层结构中的存储单元70和71是位于字符线条带58和59所在的阶层与垂直通道结构50的交叉处。存储单元70和71分别独立地被字符线条带58和59的信号所开闭(gated)。
图5绘示导电条带54和55，分别构建来作为串行选择线SSL和接地选择线GSL，二者均位于导电条带叠层结构的上方阶层。用来作为选择线的导电条带54和55，还可以包括位于其外表面上方的高导电性薄膜56和57。例如，可以是金属硅化物薄膜。
图5同时还绘示辅助栅极线60和61，可以来作为包含字符线的叠层结构中的导电条带。辅助栅极线60和61还可以包括位于其外表面上方的高导电性薄膜62和63。例如，可以是金属硅化物薄膜。
同样的，导电条带可以配置成位于垂直通道结构50的相反两侧的第一和第二字符线叠层结构。第一字符线叠层结构包括字符线WLS1(1)至WLS1(N)。第二字符线叠层结构包括字符线WLS2(1)至WLS2(N)。因此，导电条带59是位于第一字符线叠层结构的第3阶层的字符线WLS1(3)；导电条带58是位于第二字符线叠层结构的第3阶层的字符线WLS2(3)。第一和第二字符线叠层结构具有N个阶层。在本实施例中，如图所示，N等于8。当然，也可以采用不同数目，例如16、32或更大数目的字符线阶层。
图5所绘示，字符线可以包含位于其外表面上方的金属硅化物薄膜或其他高导电性薄膜(例如高导电性薄膜62)。
在其他实施例之中，所有的或部分的串行选择线、字符线、接地选择线是使用金属或其他非多晶硅的导电材料来加以实施。
图5所绘示的结构提供位于垂直通道结构50的相奇数和偶数侧的独立电荷储存位(charge storage sites)。同时，此结构提供了沿着垂直通道结构50的相反两侧延伸的单一U形垂直通道NAND串行。
参考线结构，例如位于图案化金属层中的导线，可以正交地排列于导电条带叠层结构上方，并在源极线接触SL上与柱状主动体电性连接，从而通过位于源极侧的开关来施加偏压。位线结构，例如位于图案化金属层中的导线，可以正交地排列于奇数和偶数导电条带叠层结构上方，并在位线接触BL上与柱状主动体电性连接，从而通过位于漏极侧的开关来施加偏压，并且将被选取的NAND串行连接至感测放大器(sense amplifiers)。此处所述的位线结构和参考线结构可以位于相同的图案化导电层中，或位于不同的图案化导电层中。
图6是绘示U形NAND存储器的另一种实施例。有关的架构于与发明人Cha编号为US2015/0263016，申请日为2014年8月3日，发明名称为“Semiconductor Device”的美国专利申请案；以及Katsumata等人于2009年VLSI技术文摘的研讨会科技论文，标题为“Pipe-shaped BiCS Flash Memory with 16Stacked Layers and Multi-Level-Cell Operationfor Ultra High Density Storage Devices”。而该前案的内容将通过引用并入的方式，全文记载于本说明书之中。图6是绘示使用底部通过导体81-B连接在一起的两个柱状主动体81-1和81-2所构成的U形垂直通道NAND串行的剖面示意图。其中，导体81-B穿设于绝缘基材层92中。每一个柱状主动体81-1和81-2分别用来作为第一和第二字符线叠层结构中的垂直通道结构。这些字符线是所谓的“环绕式栅极(all-around gates)”，因此，字符线88(WLS1(3))和字符线89(WLS2(3))的剖面看起来是位于柱状主动体立体81-1和81-2的两侧，且柱状主动体81-1和81-2与字符线88(WLS1(3))和字符线89(WLS2(3))垂直。电荷储存单元82置于字符线和柱状主动体之间。存储单元(例如，存储单元86和87)位于柱状主动体和字符线的交叉处。位于第一叠层结构中的字符线WLS1(1)至WLS1(N)可作为NAND串行的栅极G(0)至G(N-1)；位于第二叠层结构中的字符线WLS2(1)至WLS2(N)可作为NAND串行的栅极G(N)至G(2N-1)。位于柱状主动体立体81-1顶部，构建来作为接地选择线GSL的导线95，可以配置来形成一个开关，从而将NAND串行连接至源极线SL。位于柱状主动体立体81-2顶部，构建来作为串行选择线SSL的导线94，可以配置来形成一个开关，从而将NAND串行连接至位线BL。在一些实施例中，可以在导体81-B中实施一种辅助结构，以增进导电性质。
图7是绘示位于U形NAND串行中要被写入的存储单元的临界电压与写入脉冲值关系曲线160与位于邻近叠层结构同一阶层的存储单元的临界电压与写入脉冲值关系曲线161二者间的变化图。本实施例的数据是基于图5所绘示的U形(U形回转)NAND串行结构，其具有单一栅极和垂直通道(single gate,vertical channel，SGVC)结构。图7显示，在本实施例中，当写入脉冲值增加，写入操作中可能包括一系列的脉冲，位于临近叠层结构的Y方向相同阶层邻近存储单元的临界电压，可以增加多达0.3V。
图8和图9是绘示通过图2和图3所述的三阶段写入操作所形成的三位存储单元的临界电压分布图。此一数据代表写入操作的临界电压分布。其中，先对U形NAND串行的漏极侧进行写入。最后，再对U形NAND串行的源极侧进行写入。
图中，曲线ERS代表抹除之后的临界电压分布。曲线SP代表在抹除之后进行软写入(soft program)之后的临界电压分布。曲线EV代表写入操作之后未被写入的存储单元的临界电压分布。曲线PV1至PV7代表被写入而具有七种写入验证电平PV1至PV7的三位存储单元临界电压分布。
在图8中，绘制了位于漏极侧的存储单元的临界电压分布图。曲线150和验证电平PV1在参考线152附近相互参照的值，大约是负0.9V。曲线151和验证电平PV7在参考线153附近相互参照的值，大约是正4.5V。
图9绘示位于源极侧在最后序列才被写入的存储单元的临界电压分布图。曲线154和验证电平PV1在参考线152附近相互参照的值，大约是-0.9V。曲线155和验证电平PV7在参考线153附近相互参照的值，大约是+4.5V。由图中可以看出，代表漏极侧存储单元的临界电压分布曲线150和151相对于代表源极侧存储单元的临界电压分布曲线154和155，数值产生了偏移，且范围也扩大了。
临界电压分布曲线的数值偏移和范围扩大，可能来自于当对临近的源极侧存储单元进行写入操作时，对漏极侧存储单元临界电压所产生的干扰。这也代表三阶段写入操作对于高密度的立体存储器而言效果较差。
由图5和图6可知，U形NAND串行中的存储单元排列相当密集。因此对特定存储单元，例如图6的存储单元86，进行写入操作，容易使储存于柱状主动体立体81-1相同叠层结构中上方和下方位置的存储单元产生电荷干扰；也可能使储存于临近柱状主动体立体81-2的叠层结构中的存储单元(包括存储单元87)产生电荷干扰。这些干扰会使存储器元件中存储单元的临界电压的分布产生偏移和扩大。临界电压分布曲线的偏移和扩大，使具有垂直叠层结构的存储单元，在进行每一个存储单元多位储存时产生劣化。
以下针对具有非高密度的叠层存储单元阵列，例如，U形NAND串行阵列，提供一种先进的写入操作，可以降低对临近存储单元的最终临界电压分布曲线所产生的干扰。
此种写入操作包括对立体存储器的步进多位写入。其包括针对两个存储单元叠层结构进行多个阶段，并且根据目标存储单元位于存储单元叠层结构中的阶层来实施。
步进多位写入操作包括初步写入阶段S1。在本实施例之中，初步写入阶段S1可以是二进制阶段将存储单元的临界电压分布区格为两种临界电压分布。在其他实施例中，初步写入阶段S1存储单元的临界电压分布数目可以包含大于两个。初步写入阶段S1包括建立初步临界电平(preliminary threshold levels)，可于最后序列中用来将临界电平区隔成单一存储单元多位的目标范围。为了快速移动临界电压使其高过中间临界电平，初步写入阶段S1可以包括数值相对较大或可以造成相对较大幅度的临界电压分布变化的脉冲。
步进多位写入操作包括中间写入阶段S2。在本实施例之中，中间写入阶段S2可以是模糊阶段。中间写入阶段S2可以是一种多电平序列(multilevel sequence)S2，将存储单元的临界电压分布区隔成数目比初步写入阶段S1还多的临界电压分布，在本实施例中，可以达到最终写入阶段S3所要达到的临界电压分布数目。由对比于初步写入阶段S1(序列)，临界电平的移动量相对降低，中间写入阶段S2可以包含比初步写入阶段S1(序列)还要小的脉冲值。
步进多位写入操作包括最终写入阶段S3。在本实施例之中，最终写入阶段S3可以是完善阶段。最终写入阶段S3建立具有良好读取极限的最终临界电压分布。由于只有少量的临界电压改变，因此最终写入阶段S3可以包含比中间写入阶段S2(序列)还要小的脉冲值。
如本文所述，步进写入操作是与阶层译码(level decoding)协同进行。因此，此一序列并非依照由源极线传输至位线(反之也然)的传统字符线顺序来实施。相反的，步进写入操作是根据目标存储单元在某特定写入阶段的阶层，以及根据该目标存储单元所在的叠层结构，以及两个邻接叠层结构来实施，并且完成位于目标存储单元上方和下方邻接阶层的存储单元的写入阶段。
图10A至图10X是绘示一种两侧三阶段写入操作，从而在两个叠层结构的每一存储单元中储存三位数据。此一操作包括一个初步写入阶段S1、一个中间写入阶段S2和一个最终写入阶段S3，这些写入阶段，可以例如分别是前述的二进制阶段、模糊阶段和完善阶段。
在一些实施例之中，写入操作所进行的序列阶段数目可以超过3个以上。也即是，写入操作可以包括一个初步写入阶段S1、一个最终写入阶段S3和多个中间写入阶段S2。
在图10A至图10X的每一个图式都绘示有一个包含多个叠层存储单元的结构。在本实施例之中，叠层存储单元的结构排列成U形NAND串行。此一结构形成于基材100上。基材100可以是绝缘材料所构成。U形NAND串行包含通道线101沿着叠层结构的字符线的侧壁设置。通道线101包含第一垂直通道线和第二垂直通道线。第一垂直通道线沿着第一字符线叠层结构的侧壁设置，且连接至源极线SL。第二垂直通道线沿着第二字符线叠层结构的侧壁设置，且连接至位线BL。第一垂直通道线和第二垂直通道线是通过一个位于底部的电性连接器相互连结，以使电流在第一垂直通道线和第二垂直通道线之间流通。从而，电性连接器、位于字符线叠层结构的侧壁的存储单元、第一垂直通道线、第二垂直通道线可以彼此串联，构成一条单一的NAND串行。
电荷储存结构102设置于通道线101之上，至少位于邻接字符线侧壁的位置上。电荷储存结构102可以包括具有穿隧介电层(tunnel dielectric)、多晶硅浮置栅极和阻挡介电层(blocking dielectric)的浮置栅极结构。在另一实施例中，电荷储存结构102可以包括具有穿隧介电层、介电电荷捕捉层和电荷阻挡层的介电电荷捕捉结构(dielectriccharge trapping structure)。
此处所述的叠层结构包括位于顶部的串行选择线SSL和接地选择线GSL以及包含有字符线WLS1(i)的第一字符线叠层结构和包含有字符线WLS2(i)的第二字符线叠层结构。还包括位于字符线叠层结构底部的辅助栅极AG。字符线的四个阶层包含位于第一字符线叠层结构中的字符线WLS1(i)和位于第二字符线叠层结构中的字符线WLS2(i)。其中i是用来表示该字符线是位于第一字符线叠层结构和第二字符线叠层结构的某一个阶层。且i从1至N(在本实施例中N等于4)。为了描述写入顺序，若分别由字符线叠层结构的顶部或底部开始起算，第N阶层是第一字符线叠层结构和第二字符线叠层结构的最顶层或最底层。在图5和图6中，第N阶层是位于字符线叠层结构底部的最底层字符线。而为了描述写入序列，在本实施例中，第N阶层是位于图10A至图10X所绘示的字符线叠层结构顶部的最顶层字符线。
由于具有四个阶层，字符线叠层结构包括8条相互分离的字符线，分别用来作为U形NAND串行的8个存储单元的栅极G(0)至G(7)。其中，标号0至7对应起始地址为0的典型地址供应方案，用以标记这些栅极。
写入顺序是参照第10A图至第10X图来加以配置，从而最终写入阶段S3可以在第一字符线叠层结构和第二字符线叠层结构的任一个阶层(阶层i)的存储单元中进行。而在此的前，位于第一字符线叠层结构和第二字符线叠层结构中与该阶层邻接的阶层(阶层i+1和阶层i-1)的字符在线的存储单元已经先实施过中间写入阶段S2了。且这些中间写入阶段S2只会实施于位于该邻接阶层(阶层i+1和阶层i-1)的字符在线已经先实施过初步写入阶段S1的存储单元。
写入顺序可被表征为包括：
(a)选择字符线WLS1(i)和WLS2(i)，其中i＝1，实施初步写入阶段S1；
(b)选择字符线WLS1(i+1)和WLS2(i+1)，实施初步写入阶段S1(i是表示在前次的写入阶段中被选择的存储单元的阶层，在本实施例中i+1＝2)；
(c)选择字符线WLS1(i-1)和WLS2(i-1)，实施中间写入阶段S2；
(d)选择字符线WLS1(i+2)和WLS2(i+2)，实施写入初步阶段S1；
(e)选择字符线WLS1(i-1)和WLS2(i-1)，实施中间写入阶段S2；
(f)选择字符线WLS1(i-1)和WLS2(i-1)，实施最终写入阶段S3；
(g)选择字符线WLS1(i+3)和WLS2(i+3)，实施初步写入阶段S1；
(h)选择字符线WLS1(i-1)和WLS2(i-1)，实施中间写入阶段S2；
(i)选择字符线WLS1(i-1)和WLS2(i-1)，实施最终写入阶段S3；
(j)重复步骤(g)、(h)和(i)，直到步骤(g)中的i+3大于N；然后选择字符线WLS1(N)和WLS2(N)，实施中间写入阶段S2；
(k)选择字符线WLS1(N-1)和WLS2(N-1)，实施最终写入阶段S3；以及
(l)选择字符线WLS1(N)和WLS2(N)，实施最终写入阶段S3。(阶层N可以是最顶层或最底层)。在本实施例中，第N阶层是图10A至图10X所绘示的字符线叠层结构的最顶层字符线，第1阶层是字符线叠层结构的最底层字符线。
上述步进阶层多位写入操作(staged-level multibit program operation)可通过图10A至图10X所绘示的实施例来加以理解。其中，实施初步写入阶段S1、中间写入阶段S2和最终写入阶段S3的顺序，是对应于每一图标的目标位置而进行标示。
图10A是绘示本实施序列的第一步骤，是对位于叠层结构底部阶层(第1阶层)字符线WLS2(1)上的存储单元实施初步写入阶段S1。
图10B是绘示对位于叠层结构的相同阶层(第1阶层)的字符线WLS1(1)上的存储单元实施初步写入阶段S1。如前所述，此一序列可以由叠层结构底部阶层开始(意即，将底部阶层标式为第1阶层)；也可以由叠层结构顶部阶层开始(意即，将顶部阶层标式为第1阶层)。
图10C是绘示在对第1阶层的存储单元实施初步写入阶段S1之后，选择位于叠层结构下一个阶层的字符线，并对位于叠层结构的字符线WLS2(2)上的存储单元实施初步写入阶段S1。
图10D是绘示对位于叠层结构的相同阶层(第2阶层)的字符线WLS1(2)上的存储单元实施初步写入阶段S1。
图10E是绘示在对第2阶层的存储单元实施写初步入阶段S1之后，选择位于第二叠层结构中前一个阶层(i-1)的字符线，并对位于叠层结构第1阶层的字符线WLS2(1)上的存储单元实施中间写入阶段S2。
图10F是绘示在下一个步骤中，对位于叠层结构的字符线WLS1(1)上的存储单元实施中间写入阶段S2。因此，中间写入阶段被实施于第1阶层的存储单元上，在此之前，两叠层结构中位于第1阶层的邻近阶层的字符在线的存储单元已经先实施过初步写入阶段S1了(由于在此一序列中，因为第1阶层没有下方阶层，所以第1阶层的邻近阶层只有第2阶层)。
图10G是绘示在对位于第1阶层的存储单元实施中间写入阶段S2之后，选择位于比第1阶层还要高2阶(阶层i+2)的字符线WLS2(3)上的存储单元，并且对其实施初步写入阶段S1。
图10H是绘示在对位于字符线WLS2(3)上的存储单元实施初步写入阶段S1之后，对位于第一叠层结构中相同阶层的字符线WLS1(3)上的存储单元实施初步写入阶段S1。
图10I是绘示在对第3阶层的存储单元实施初步写入阶段S1之后，选择位于第二叠层结构的前一个阶层(i-1)的字符线，并对位于叠层结构第2阶层的字符线WLS2(2)上的存储单元实施中间写入阶段S2。在此之前，位于两叠层结构任何(与第2阶层的)邻近阶层的字符在线的存储单元已经先实施过初步写入阶段S1了。
图10J是绘示在在下一个步骤中，对位于叠层结构的字符线WLS1(2)上的存储单元实施中间写入阶段S2。因此，中间写入阶段S2被实施于第2阶层的存储单元上，在此之前，两叠层结构中位于第2阶层的邻近阶层(第1阶层和第3阶层)的字符在线的存储单元已经先实施过初步写入阶段S1了。
图10K是绘示在对位于第2阶层的存储单元实施中间写入阶段S2之后，选择位于第二叠层结构中前一个阶层(i-1)的字符线，并对位于叠层结构的第1阶层字符线WLS2(1)上的存储单元实施最终写入阶段S3。在此之前，两叠层结构中位于第1阶层的任何邻近阶层的字符在线的存储单元已经先实施过初步写入阶段S1和中间写入阶段S2了(由于在此一序列中，因为第1阶层没有下方阶层，所以第1阶层的邻近阶层只有第2阶层)。
图10L是绘示在在下一个步骤中，对位于叠层结构的字符线WLS1(1)上的存储单元实施最终写入阶段S3。因此，最终写入阶段S3被实施于第1阶层的存储单元上，在此之前，两叠层结构中位于第1阶层的邻近阶层(第2阶层)的字符在线的存储单元已经先实施过初步写入阶段S1和中间写入阶段S2了。
图10M是绘示在对位于第1阶层的存储单元实施最终写入阶段S3之后，选择位于比第1阶层还要高3阶(阶层i+3)的字符线WLS2(4)上的存储单元，并且对其实施初步写入阶段S1。
图10N是绘示在对位于字符线WLS2(4)上的存储单元实施初步写入阶段S1之后，对位于第一叠层结构中相同阶层的字符线WLS1(4)上的存储单元实施初步写入阶段S1。
图10O是绘示在对第4阶层的存储单元实施初步写入阶段S1之后，选择位于第二叠层结构中前一个阶层(i-1)的字符线，并对位于叠层结构第3阶层的字符线WLS2(3)上的存储单元实施中间写入阶段S2。
图10P是绘示在在下一个步骤中，对位于叠层结构的字符线WLS1(3)上的存储单元实施中间写入阶段S2。因此，中间写入阶段S2被实施于第3阶层的存储单元上，在此之前，两叠层结构中位于第3阶层的邻近阶层(第2阶层和第4阶层)的字符在线的存储单元已经先实施过初步写入阶段S1了。
图10Q是绘示在对位于第3阶层的存储单元实施中间写入阶段S2之后，选择位于第二叠层结构中前一个阶层(i-1)的字符线，并对位于叠层结构的第2阶层字符线WLS2(2)上的存储单元实施最终写入阶段S3。
图10R是绘示在在下一个步骤中，对位于叠层结构的字符线WLS1(2)上的存储单元实施最终写入阶段S3。因此，最终写入阶段S3被实施于第2阶层的存储单元上，在此之前，两叠层结构中位于第2阶层的邻近阶层(第1阶层和第3阶层)的字符在线的存储单元已经先实施过初步写入阶段S1和中间写入阶段S2了。
一般而言，图10R和图10M所述的步骤会被重复，一直到i+3大于N。此时，初步写入阶段S1将会被实施于两叠层结构的最顶层。然后进行图10S和图10T所绘示的序列。
图10S是绘示一个三阶段写入操作被实施于一个四阶层的叠层结构中。在对位于第2阶层上的存储单元实施最终写入阶段S3以后，选择位于字符线WLS2(4)上的存储单元实施中间写入阶段S2。
图10T是绘示在对位于字符线WLS2(4)上的存储单元实施中间写入阶段S2之后，对位于第一叠层结构中相同阶层的字符线WLS1(4)上的存储单元实施中间写入阶段S2。
图10U是绘示在对位于第4阶层的存储单元实施中间写入阶段S2之后，选择位于第二叠层结构中前一个阶层(i-1)的字符线，并对位于叠层结构的第3阶层字符线WLS2(3)上的存储单元实施最终写入阶段S3。
图10V是绘示在在下一个步骤中，对位于叠层结构的字符线WLS1(3)上的存储单元实施最终写入阶段S3。因此，最终写入阶段S3被实施于第3阶层的存储单元上，在此之前，两叠层结构中位于第3阶层的邻近阶层(第2阶层和第4阶层)的字符在线的存储单元已经先实施过初步写入阶段S1和中间写入阶段S2了。
图10W是绘示在对位于第3阶层的存储单元实施最终写入阶段S3之后，选择位于第二叠层结构中第N个阶层(N)的字符线，并对位于叠层结构的第4阶层字符线WLS2(4)上的存储单元实施最终写入阶段S3。
图10X是绘示在在下一个步骤中，对位于叠层结构的字符线WLS1(4)上的存储单元实施最终写入阶段S3。因此，最终写入阶段S3被实施于第4阶层的存储单元上，在此之前，两叠层结构中位于第4阶层的邻近阶层(第3阶层)的字符在线的存储单元已经先实施过初步写入阶段S1和中间写入阶段S2了。
图11是绘示通过前述图10A至图10X的先进运算方法所得出的一种标准化的临界电压分布图。图12是绘示通过传统三阶段运算方法所得出的一种标准化的临界电压分布图。比较二图的的临界电压分布可明显看出，实施本案所提供的先进两侧字符线递归写入操作(two-sided word line iterating program operation)会得到较紧密的临界电压范围和良好的读取极限。因此，此一技术可运用来提供具有多层存储单元的高密度立体记忆结构一种较低成本的数据储存方式。
此一写入操作也可应用于其他具有彼此临接的第一和第二存储单元叠层结构的立体记忆结构中。其中，位于两叠层结构中的存储单元会因为彼此干扰，因而劣化其临界电压分布。在这种情形下，可使用图10A至图10X所述的运算方法，使得操作顺序是基于第一存储单元叠层结构中所选择的存储单元C1(i)和第二存储单元叠层结构中所选择的存储单元C2(i)。
图13是绘示一种包含有于U形NAND串行的立体存储器串行的集成电路901存储器方块图。集成电路901包括立体存储器阵列960。立体存储器阵列960包括一个或多个具有此处所述的U形NAND串行的存储器区块。其中，U形NAND串行具有多个位于集成电路基材上的垂直通道存储单元。
串行选择线/接地选择线SSL/GSL行译码器940与多条排列在立体存储器阵列960中的串行选择线/接地选择线SSL/GSL 945连接。字符线阶层译码器950与多条字符线955连接，以支持增量步进脉冲写入操作。全局位线列译码器970与沿着立体存储器阵列960的纵列排列的多条全局位线965连接，从而从立体存储器阵列960中读取数据或将数据写入立体存储器阵列960中。源极线译码器971连接至阵列，用来施加源极线偏压以供读取、抹除和写入操作。地址则是由总线930由控制逻辑910提供至全局位线列译码器970、串行选择线/接地选择线SSL/GSL行译码器940和字符线阶层译码器950。感测放大器/写入缓冲电路980通过第一数据线975连接至全局位线列译码器970。写入缓冲电路980可以储存写入码以进行多阶层写入(multiple-level programming)，或者储存用来作为写入码的数值从而判断是否写入或抑制被选取的位线。全局位线列译码器970可以包括一个电路，用来选择性地施加写入或抑制电压至位于存储器中的位线，以响应位于写入缓冲区中的一个数据数值。
由感测放大器/写入缓冲电路980发出的感测数据通过第二数据线985传输至多阶层数据缓冲器(multi-level data buffer)990，用以支持三位存储单元或其他多位存储单元。感测数据再经由数据路径993耦合到输入/输出电路991。此外在本实施例中，输入数据被施加到多阶层数据缓冲器990，用来支持阵列中的存储单元的多阶层写入操作。
输入/输出电路991将数据驱动至集成电路901外部的目的地。输入/输出数据以及控制信号通过位于输入/输出电路991、控制逻辑910、集成电路901上的输入/输出端口或者集成电路901的内部或外部数据源之间的数据总线905来进行传输。集成电路901的内部或外部数据源包括，例如通用处理器或特殊用途应用电路，或者是由立体存储器阵列960所支持，提供系统整合芯片(system-on-a-chip functionality)功能的模块组合。
在图13所绘示的实施例之中，控制逻辑910使用偏压配置状态机(biasarrangement state machine)控制通过电源电压所产生或通过电压源(方块920)所提供的应用程序，例如读取、抹除、验证和写入偏压。控制逻辑910耦合至多阶层数据缓冲器990和立体存储器阵列960。控制逻辑910包括控制步进多阶层写入操作的逻辑。在一些实施例之中，可支持此处所述的U形垂直NAND结构，此逻辑构建来执行下述方法：
例如，使用字符线层译码器，在一阵列中选择一层存储单元；
例如通过选择字符线的奇数或偶数边的方式，在被选取的存储单元层中选择垂直通道结构的一边；
例如，通过使用位于垂直通道结构的横向行的串行选择线SSL开关和接地选择线GSL开关，在阵列被选取的横向行中选择多个垂直通道结构；
使用位线电路，例如耦接至垂直通道结构的被选取的横向行的全局位在线的页缓冲器(page buffer)，在被选取的层，被选取的垂直通道的一边，阵列一或多个被选取的纵列的电荷捕捉储位中储存电荷，从而代表数据。
在支持此处所述的U形垂直NAND结构或其他叠层存储器的实施例之中，这个逻辑是构建来实施图10A至图10X的实施例所述的立体步进阶层写入方法。在一实施例中，第一和第二存储单元叠层结构中的存储单元分别以C1(i)和C2(i)表示；i等于1至N。这个逻辑所实施的写入顺序包括：
(a)选择存储单元C1(i)和C2(i)，其中i＝1，实施初步写入阶段S1；
(b)选择存储单元C1(i+1)和C2(i+1)，实施初步写入阶段S1(i是表示在前次的写入阶段中被选择的存储单元的阶层，在本实施例中i+1＝2)；
(c)选择存储单元C1(i-1)和C2(i-1)，实施中间写入阶段S2；
(d)选择存储单元C1(i+2)和C2(i+2)，实施写入初步阶段S1；
(e)选择存储单元C1(i-1)和C2(i-1)，实施中间写入阶段S2；
(f)选择存储单元C1(i-1)和C2(i-1)，实施最终写入阶段S3；
(g)选择存储单元C1(i+3)和C2(i+3)，实施初步写入阶段S1；
(h)选择存储单元C1(i-1)和C2(i-1)，实施中间写入阶段S2；
(i)选择存储单元C1(i-1)和C2(i-1)，实施最终写入阶段S3；
(j)重复步骤(g)、(h)和(i)，直到步骤(g)中的i+3大于N；然后选择存储单元C1(N)和C2(N)，实施中间写入阶段S2；
(k)选择存储单元C1(N-1)和C2(N-1)，实施最终写入阶段S3；以及
(l)选择存储单元C1(N)和C2(N)，实施最终写入阶段S3。
控制逻辑910可以采用特殊用途逻辑电路来加以实现。在另一实施例中，控制逻辑包括实施于相同集成电路中，用来执行运算程序以控制元件操作的通用处理器。在又一实施例中，可以采用特殊用途逻辑电路和通用处理器的组合来实现此一控制逻辑。
综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (9)

1.一种存储器元件，其特征在于，包括：
一第一叠层结构包括多个存储单元C1(i)，一第二叠层结构包括多个存储单元C2(i)，其中i是代表一特定存储单元位于该第一叠层结构或该第二叠层结构的一阶层，i等于1至N；N为自然数；其中一第N阶层是指该第一叠层结构或该第二叠层结构的一最底层及一最顶层其中之一；
一控制器，构建来对该些存储单元C1(i)和C2(i)进行每一存储单元多位数据(multiple bits of data per memory cell)的一写入操作，该控制器包括：
一第一逻辑单元，用来对该第一叠层结构和该第二叠层结构的该些存储单元C1(i)和C2(i)实施一初步写入阶段S1、一中间写入阶段S2以及一最终写入阶段S3；以及
一第二逻辑单元，用来根据一写入顺序(programming order)在该些存储单元C1(i)和C2(i)中选择多个目标存储单元，使该最终写入阶段S3在该第一叠层结构和该第二叠层结构的每一目标阶层(i)中的该些目标存储单元上实施；且使该第一叠层结构和第二叠层结构中位于该目标阶层(i)的邻接阶层(i+1和i-1)上的多个邻接存储单元已经先实施过该中间写入阶段S2；
其中该第一叠层结构和该第二叠层结构位于一组通道线上，排列成U形NAND串行，该组通道线包括：
一第一垂直通道线，沿着该第一叠层结构的多个字符线的多个侧壁设置；
一第二垂直通道线，沿着该第二叠层结构的多个字符线的多个侧壁设置；以及
一电性连接器，位于该第一叠层结构和该第二叠层结构之间，用来使电流在该第一垂直通道线和该第二垂直通道线之间流通。
2.如权利要求1所述的存储器元件，其特征在于，其中根据该写入顺序，该中间写入阶段S2实施于该第一叠层结构和该第二叠层结构中该目标阶层(i)的存储单元，且邻接的阶层(i+1和i-1)上已经先实施过该初步写入阶段S1于该些存储单元上。
3.如权利要求1所述的存储器元件，其特征在于，其中该写入顺序包括：
(a)选择多个存储单元C1(i)和C2(i)，其中i＝1，实施该初步写入阶段S1；
(b)选择多个存储单元C1(i+1)和C2(i+1)，实施该初步写入阶段S1；
(c)选择多个存储单元C1(i-1)和C2(i-1)，实施该中间写入阶段S2；
(d)选择多个存储单元C1(i+2)和C2(i+2)，实施初步写入阶段S1；
(e)选择该些存储单元C1(i-1)和C2(i-1)，实施该中间写入阶段S2；
(f)选择该些存储单元C1(i-1)和C2(i-1)，实施该最终写入阶段S3；
(g)选择多个存储单元C1(i+3)和C2(i+3)，实施该初步写入阶段S1；
(h)选择该些存储单元C1(i-1)和C2(i-1)，实施该中间写入阶段S2；
(i)选择该些存储单元C1(i-1)和C2(i-1)，实施该最终写入阶段S3；
(j)重复该些步骤(g)、(h)和(i)，直到该步骤(g)中i+3大于N；然后选择多个存储单元C1(N)和C2(N)，实施该中间写入阶段S2；
(k)选择多个存储单元C1(N-1)和C2(N-1)，实施该最终写入阶段S3；以及
(l)选择该些存储单元C1(N)和C2(N)，实施该最终写入阶段S3。
4.一种集成电路，其特征在于，包括：
多个NAND串行，每一该些NAND串行包括的一第一叠层结构，具有位于一第一侧的多条字符线WLS1(i)，以及一第二叠层结构具有位于一第二侧的多条字符线WLS2(i)，其中i是代表一特定字符线位于该第一叠层结构或该第二叠层结构的一阶层，i等于1至N；N为自然数；其中一第N阶层是指该第一叠层结构或该第二叠层结构的一最底层及一最顶层其中之一；
一控制器，构建来对该些NAND串行进行每一存储单元多位数据的一写入操作，该控制器包括：
一第一逻辑单元，用来对位于每一该些NAND串行的该第一叠层结构和该第二叠层结构中多个被选择的字符在线的多个存储单元实施一初步写入阶段S1、一中间写入阶段S2以及一最终写入阶段S3；以及
一第二逻辑单元，用来根据一写入顺序在该些NAND串行中选择多个目标存储单元，使该最终写入阶段S3在该第一叠层结构和该第二叠层结构每一目标阶层(i)中的该些目标存储单元上实施；且使该第一叠层结构和第二叠层结构中位于该目标阶层(i)的邻接阶层(i+1和i-1)上的多个邻接存储单元已经先实施过该中间写入阶段S2；
其中该第一叠层结构和该第二叠层结构位于一组通道线上，排列成U形NAND串行，该组通道线包括：
一第一垂直通道线，沿着该第一叠层结构的多个字符线的多个侧壁设置；
一第二垂直通道线，沿着该第二叠层结构的多个字符线的多个侧壁设置；以及
一电性连接器，位于该第一叠层结构和该第二叠层结构之间，用来使电流在该第一垂直通道线和该第二垂直通道线之间流通。
5.如权利要求4所述的集成电路，其特征在于，其中根据该写入顺序，该中间写入阶段S2实施于该第一叠层结构和该第二叠层结构中该目标阶层(i)的存储单元，且邻接的阶层(i+1和i-1)已经先实施过该初步写入阶段S1于该些邻接存储单元上。
6.如权利要求4所述的集成电路，其特征在于，其中该写入顺序包括：
(a)选择多条字符线WLS1(i)和WLS2(i)，其中i＝1，实施该初步写入阶段S1；
(b)选择多条字符线WLS1(i+1)和WLS2(i+1)，实施该初步写入阶段S1；
(c)选择多条字符线WLS1(i-1)和WLS2(i-1)，实施该中间写入阶段S2；
(d)选择多条字符线WLS1(i+2)和WLS2(i+2)，实施初步写入阶段S1；
(e)选择该些字符线WLS 1(i-1)和WLS2(i-1)，实施该中间写入阶段S2；
(f)选择该些字符线WLS1(i-1)和WLS2(i-1)，实施该最终写入阶段S3；
(g)选择多条字符线WLS1(i+3)和WLS2(i+3)，实施该初步写入阶段S1；
(h)选择该些字符线WLS1(i-1)和WLS2(i-1)，实施该中间写入阶段S2；
(i)选择该些字符线WLS1(i-1)和WLS2(i-1)，实施该最终写入阶段S3；
(j)重复该些步骤(g)、(h)和(i)，直到该步骤(g)中i+3大于N；然后选择多条字符线WLS1(N)和WLS2(N)，实施该中间写入阶段S2；
(k)选择多条字符线WLS1(N-1)和WLS2(N-1)，实施该最终写入阶段S3；以及
(l)选择该些字符线WLS1(N)和WLS2(N)，实施该最终写入阶段S3。
7.一种存储器元件的操作方法，其特征在于，其中该存储器元件包括一第一叠层结构包括多个存储单元C1(i)，一第二叠层结构包括多个存储单元C2(i)，其中i是代表一特定存储单元位于该第一叠层结构或该第二叠层结构的一阶层，i等于1至N；N为自然数；其中一第N阶层是指该第一叠层结构或该第二叠层结构的一最底层及一最顶层其中之一，该存储器元件的操作方法包括：
根据一写入顺序对该第一叠层结构和该第二叠层结构的该些存储单元C1(i)和C2(i)实施一初步写入阶段S1、一中间写入阶段S2以及一最终写入阶段S3；通过该写入顺序的编排，使该最终写入阶段S3在该第一叠层结构和该第二叠层结构中每一目标阶层(i)中被选取的多个目标存储单元上实施；且使该第一叠层结构和第二叠层结构中位于该目标阶层(i)的邻接阶层(i+1和i-1)的多个邻接存储单元已经先实施过该中间写入阶段S2；
其中该第一叠层结构和该第二叠层结构位于一组通道线上，排列成U形NAND串行，该组通道线包括：
一第一垂直通道线，沿着该第一叠层结构的多个字符线的多个侧壁设置；
一第二垂直通道线，沿着该第二叠层结构的多个字符线的多个侧壁设置；以及
一电性连接器，位于该第一叠层结构和该第二叠层结构之间，用来使电流在该第一垂直通道线和该第二垂直通道线之间流通。
8.如权利要求7所述的存储器元件的操作方法，其特征在于，其中通过该写入顺序的编排，使该中间写入阶段S2实施于该第一叠层结构和该第二叠层结构中该目标阶层(i)的存储单元，且邻接的阶层(i+1和i-1)已经先实施过该初步写入阶段S1于该些邻接存储单元上。
9.如权利要求7所述的存储器元件的操作方法，其特征在于，其中该写入顺序包括：
(a)选择多个存储单元C1(i)和C2(i)，其中i＝1，实施该初步写入阶段S1；
(b)选择多个存储单元C1(i+1)和C2(i+1)，实施该初步写入阶段S1；
(c)选择多个存储单元C1(i-1)和C2(i-1)，实施该中间写入阶段S2；
(d)选择多个存储单元C1(i+2)和C2(i+2)，实施初步写入阶段S1；
(e)选择该些存储单元C1(i-1)和C2(i-1)，实施该中间写入阶段S2；
(f)选择该些存储单元C1(i-1)和C2(i-1)，实施该最终写入阶段S3；
(g)选择多个存储单元C1(i+3)和C2(i+3)，实施该初步写入阶段S1；
(h)选择该些存储单元C1(i-1)和C2(i-1)，实施该中间写入阶段S2；
(i)选择该些存储单元C1(i-1)和C2(i-1)，实施该最终写入阶段S3；
(j)重复该些步骤(g)、(h)和(i)，直到该步骤(g)中i+3大于N；然后选择多个存储单元C1(N)和C2(N)，实施该中间写入阶段S2；
(k)选择多个存储单元C1(N-1)和C2(N-1)，实施该最终写入阶段S3；以及
(l)选择该些存储单元C1(N)和C2(N)，实施该最终写入阶段S3。
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