CN118251726A - 对多个字线的读取电平进行时间标记以用于开放块数据保留 - Google Patents

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CN118251726A CN202380014508.4A CN202380014508A CN118251726A CN 118251726 A CN118251726 A CN 118251726A CN 202380014508 A CN202380014508 A CN 202380014508A CN 118251726 A CN118251726 A CN 118251726A
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Abstract

本文公开的装置包括：多个存储器单元和耦合到该多个存储器单元的控制电路。该控制电路被配置为：获取存储器单元的第一页面块的字线上的第一组读取电平；响应于确定在读取操作之后页面的失败位计数高于阈值量，获取在第二组存储器单元的第二页面块的第一字线上的第二组读取电平；以及响应于确定在第二读取操作之后该页面的该失败位计数高于该阈值量，获取在该第二块的第二字线上的第三组读取电平。

Description

对多个字线的读取电平进行时间标记以用于开放块数据保留
相关申请的交叉引用
本申请要求2022年4月29日提交的名称为“TIME-TAGGING READ LEVELS OFMULTIPLE WORDLINES FOR OPEN BLOCK DATA RETENTION”的美国非临时申请17/733,042号的权益，并且由此出于所有目的将其内容整体以引用方式并入。
技术领域
本申请涉及非易失性存储器装置和非易失性存储器装置的操作。
背景技术
本节段提供与本公开相关联的技术相关的背景信息，并且由此不一定为现有技术。
半导体存储器装置已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
电荷存储材料(诸如浮栅)或电荷俘获材料可用于此类存储器装置中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
发明内容
本节段提供了本公开的一般概述，并且不是其全部范围或其所有特征和优点的全面公开。
本公开的目的是提供解决和克服本文所述的缺点的存储器装置和操作该存储器装置的方法。
因此，本公开的一方面是一种装置，该装置包括：多个存储器单元和耦合到该多个存储器单元的控制电路。该控制电路被配置为：获取多个存储器单元中的第一组存储器单元的第一页面块的字线上的第一组读取电平；使用第一组读取电平对多个存储器单元中的第二组存储器单元的第二页面块的页面执行第一读取操作；确定在第一读取操作之后页面的失败位计数是否高于阈值量；响应于确定在第一读取操作之后页面的失败位计数高于阈值量，获取第二块的第一字线上的第二组读取电平；使用第二组读取电平对页面执行第二读取操作；确定在第二读取操作之后页面的失败位计数是否高于阈值量；响应于确定在第二读取操作之后页面的失败位计数高于阈值量，获取第二块的第二字线上的第三组读取电平；以及使用第三组读取电平对页面执行第三读取操作。
因此，本公开的另一方面是一种操作非易失性半导体存储器设备的方法。该方法包括：获取第一组存储器单元的第一页面块的字线上的第一组读取电平；使用第一组读取电平对多个存储器单元中的第二组存储器单元的第二页面块的页面执行第一读取操作；确定在第一读取操作之后页面的失败位计数是否高于阈值量；响应于确定在第一读取操作之后页面的失败位计数高于阈值量，获取第二块的第一字线上的第二组读取电平；使用第二组读取电平对页面执行第二读取操作；确定在第二读取操作之后页面的失败位计数是否高于阈值量；响应于确定在第二读取操作之后页面的失败位计数高于阈值量，获取第二块的第二字线上的第三组读取电平；以及使用第三组读取电平对页面执行第三读取操作。
因此，本公开的另一方面是一种装置，该装置包括：用于获取第一组存储器单元的第一页面块的字线上的第一组读取电平的部件；用于使用第一组读取电平对多个存储器单元中的第二组存储器单元的第二页面块的页面执行第一读取操作的部件；用于确定在第一读取操作之后页面的失败位计数是否高于阈值量的部件；用于响应于确定在第一读取操作之后页面的失败位计数高于阈值量而获取第二块的第一字线上的第二组读取电平的部件；用于使用第二组读取电平对页面执行第二读取操作的部件；用于确定在第二读取操作之后页面的失败位计数是否高于阈值量的部件；用于响应于确定在第二读取操作之后页面的失败位计数高于阈值量而获取第二块的第二字线上的第三组读取电平的部件；和使用第三组读取电平对页面执行第三读取操作的部件。
根据本文提供的描述，另外的适用领域将变得显而易见。本发明内容中的描述和具体示例仅旨在用于例证的目的，并非旨在限制本发明的范围。
附图说明
对于示例性实施方案的详细描述，现在将参考附图，其中：
图1A是示例性存储器设备的框图；
图1B是包括编程电路、计数电路和确定电路的示例性控制电路的框图；
图2描绘了图1的存储器阵列的示例性二维配置中的存储器单元的块；
图3A描绘了NAND串中的示例性浮栅存储器单元的剖视图；
图3B描绘了沿着线329截取的图3A的结构的剖视图；
图4A描绘了NAND串中的示例性电荷俘获存储器单元的剖视图；
图4B描绘了沿着线429截取的图4A的结构的剖视图；
图5A描绘了图1的感测块SB1的示例性框图；
图5B描绘了图1的感测块SB1的另一个示例性框图；
图6A是图1的存储器阵列的示例性三维配置中的一组块的透视图；
图6B描绘了图6A的块中的一个块的一部分的示例性剖视图；
图6C描绘了图6B的堆叠中的存储器孔直径的图；
图6D描绘了图6B的堆叠的区域622的近距离视图；
图7A描绘了图6B的堆叠的示例性字线层WLL0的顶视图；
图7B描绘了图6B的堆叠的示例性顶部介电层DL19的顶视图；
图8A描绘了图7A的子块SBa至SBd中的示例性NAND串；
图8B描绘了子块中的NAND串的另一个示例性视图；
图8C描绘了堆叠的示例性字线层的顶视图；
图9描绘了在具有四种数据状态的示例性一遍编程操作中存储器单元的Vth分布；
图10描绘了在具有八种数据状态的示例性一遍编程操作中存储器单元的Vth分布；
图11描绘了在具有十六种数据状态的示例性一遍编程操作中存储器单元的Vth分布；
图12是存储器设备中的示例性编程操作的流程图；
图13A和图13B描绘了存储器单元的Vth分布；
图14例示了在确定最佳读取电平时，由开放块数据保留引起的问题；并且
图15示出了根据本文所述的实施方案对多个字线的读取电平进行时间标记以用于开放块数据保留的方法。
具体实施方式
在以下描述中，阐述了细节以提供对本公开的理解。在一些情况下，尚未详细描述或示出某些电路、结构和技术，以免模糊本公开。
一般来讲，本公开涉及非常适用于许多应用的类型的非易失性存储器装置。将结合一个或多个示例实施方案来描述本公开的非易失性存储器装置和相关联的形成方法。然而，所公开的具体示例实施方案仅仅是为了清楚地描述本发明的概念、特征、优点和目的，以允许本领域的技术人员理解和实践本公开。具体地，提供了示例实施方案，使得本公开将为全面的，并且将向本领域的技术人员完全传达该范围。阐述了许多具体细节，诸如具体部件、设备和方法的示例，以提供对本公开的实施方案的透彻理解。对于本领域的技术人员将显而易见的是，不需要采用具体细节，示例实施方案可以多种不同形式体现，并且均不应理解为限制本公开的范围。在一些示例实施方案中，没有详细描述众所周知的过程、众所周知的设备结构和众所周知的技术。
各种术语用于指代特定的系统部件。不同的公司可能以不同的名称引用组件—本文档不打算区分名称不同但功能相同的部件。在以下讨论和权利要求书中，术语“包含”和“包括”以开放式的方式使用，因此应理解为是指“包括但不限于……”。此外，术语“耦合”旨在表示间接连接或直接连接。因此，如果第一设备耦合至第二设备，则该连接可通过直接连接或通过经由其他设备和连接的间接连接来进行。
另外，当层或元件被称为“在”另一个层或基板上时，可直接在基板的另一个层上，或者还可以存在居间层。另外，应当理解，当层被称为在另一个层“下方”时，可位于另一个层的正下方，并且还可以存在一个或多个居间层。此外，当层被称为“介于”两个层之间时，可为两个层之间的唯一层，或者还可以存在一个或多个居间层。
如所描述的，非易失性存储器系统是一种无需外部电源即可保留所存储的信息的存储器类型。非易失性存储器被广泛用于各种电子设备和独立的存储器设备。例如，非易失性存储器可存在于膝上型计算机、数字音频播放器、数码相机、智能电话、视频游戏、科学仪器、工业机器人、医疗电子器件、固态驱动器、USB驱动器、存储卡等中。可以电的方式对非易失性存储器进行编程/重新编程和擦除。
非易失性存储器系统的示例包括闪存存储器，例如NAND闪存或NOR闪存。NAND闪存结构通常将多个存储器单元晶体管(例如，浮栅晶体管或电荷俘获晶体管)与两个选择栅极(例如，漏极侧选择栅极和源极侧选择栅极)串联布置并位于两个选择栅极之间。串联的存储器单元晶体管和选择栅极可以被称为NAND串。为了降低每位的成本，可缩小NAND闪存存储器的尺寸。
存储器系统可以识别要使用的最佳读取电平，以便在诸如写入/擦除循环和数据保持(DR)等的可靠性之后使失败位计数(FBC)最小化。例如，一些存储器系统使用误码率估计扫描(BES)算法。该算法的一个缺点是，当使用过于频繁时，存储器系统可能遭受严重的读取性能下降。为了解决该问题，一些存储器系统使用时间标记(TT)读取解决方案。这包括通过对所选择的字线(即，TT获取字线)执行BES来获取读取电平。这些读取电平将用于任何完全编程(即，“关闭”)的块。利用相对于由BES获取的TT获取字线的页面最佳读取电平偏移的读取电平来读取其他字线。可以在字线分区表中提供作为字线的函数的适当的读取电平偏移量。
常规地，在TT读取中，用BES读取来读取一条字线(例如，TTa_WL)，以获取页面最佳读取电平。这些读取电平用于读取整个块和后续块，根据字线分区表对特定字线组应用读取电平偏移。字线分区表可以在产品开发期间开发。该表补偿了最佳读取电平中的字线与字线之间的变化。用于TT获取的字线不变。TTa_WL是可以被选择为具有最小的块到块页面最佳读取电平变化量的字线的固定字线。当针对多个块使用相同的TT时，这使得FBC损失最小化。如果对于某个块，FBC变得过高，则TT在该特定块中重新获取，仍然处于相同的TTa_WL，但在给出高FBC的块中。如果FBC仍然过高，则使用BES读取来读取特定页面。如果过于频繁地采用该步骤(读取许多字线)，则系统读取性能损失会变得过高。与默认读取相比，这种常规方法减少了FBC，因为它可以有效地补偿DR偏移，尤其是当整个块的DR量是均匀的时候。然而，希望将需要BES读取的事件最小化，以防止任何读取性能损失。
当DR的量对于整个块是均匀的时候，TT读取是最佳的。然而，如果仅块的一部分经历DR(即，开放块DR或OBDR)，则TT读取可针对块的不包括用于TT获取的字线的部分给出高FBC。为了缓解上述问题，本文提出的实施方案包括在块的两个极端处获取TT，这两个极端对应于经历了最多和最少DR量的字线，即最低字线和最高字线。例如，通常TT获取发生在最高逻辑字线(例如，字线111)上。如果没有OBDR，则该TT将很好地适用于整个块。然而，如果在读取不同的字线时，在最高字线上获取的TT给出高FBC，则被读取的字线可能经历一些OBDR。在这种情况下，TT将在同一块的最低逻辑字线上(例如，字线0)被重新获取。在最低逻辑字线上获取的读取电平将与块的经历最多OBDR的部分相匹配，因为最低逻辑字线总是第一个被编程的。
为了帮助进一步例示前述内容，现在将描述图1A。图1A是示例性存储器设备的框图。存储器设备100可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块SB1、SB2……SBp(感测电路)并且允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单片三维存储器结构，其中多个存储器级形成在诸如晶片的单个基板上方(而不在其中)，没有居间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单体地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。可提供存储区域113，例如用于验证如本文所述的参数。
片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间供应到字线和位线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。在一种方法中，感测块可包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。
在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的动作。例如，控制电路可包括以下各项中的任一者或组合：控制电路110、状态机112、解码器114/132、功率控制模块116、感测块SBb、SB2……SBp、读/写电路128、控制器122等中的任何一者或它们的组合。
控制电路可包括编程电路，该编程电路被配置为对块的字线的存储器单元进行编程并且验证该组存储器单元。控制电路还可包括计数电路，该计数电路被配置为确定被验证为处于一种数据状态的存储器单元的数量。控制电路还可包括确定电路，该确定电路被配置为基于该数量来确定块是否存在故障。
例如，图1B是包括编程电路151、计数电路152和确定电路153的示例性控制电路150的框图。编程电路可包括软件、固件和/或硬件。计数电路可包括实现的软件、固件和/或硬件。确定电路可包括实现的软件、固件和/或硬件。
片外控制器122可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以校正当Vth分布的上尾变得太高时引起的多个读取错误。然而，在一些情况下可存在不可校正的错误。本文提供的技术降低了出现不可校正的错误的可能性。
存储设备包括代码诸如一组指令，并且处理器可以操作以执行该组指令从而提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。
例如，控制器122可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且该引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数码相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。
半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。
NAND闪存管芯的最小部分是单元，并且每个单元存储在页面中。每个页面可写入，并且它们是可存储数据或被编程的NAND快闪的最小部分。页面组称为块。每个块中可有超过100个页面。由于每个块中包含多个页面，因此块可存储大量数据。当有必要擦除存储在NAND闪速存储器中的数据的一部分时，只能按块擦除。不可能擦除NAND闪存管芯内更小或更大的数据组。
当块被组合在一起时，它们会形成平面。然后，平面形成NAND闪存管芯。管芯可以包含充满数据块的单个平面，也可以包含已链接在一起的多个平面。NAND闪存管芯内平面的数量和配置是可调整的。
进一步地，该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。
多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。
NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。
位于基板内和/或上方的半导体存储器元件可被布置成两个或三个维度，诸如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支撑存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，衬底可包括半导体，诸如硅。
存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
布置三维存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，x，y和z方向，其中z方向基本上垂直，并且x方向和y方向基本上平行于基板的主表面)。
作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于基板的主表面延伸的列，即沿y方向)，每一列具有多个存储器元件。列可以二维配置例如在x-y平面中布置，从而得到存储器元件的三维布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可构成三维存储器阵列。
以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦合在一起以形成横贯多个水平存储器设备级的垂直NAND串。可设想到其他三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可以NOR配置以及ReRAM配置来设计。
通常，在单片三维存储器阵列中，一个或多个存储器设备级在单个基板上方形成。任选地，单片三维存储器阵列还可具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，衬底可包括半导体，诸如硅。在单片三维阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的底层存储器设备级的层上。然而，单片三维存储器阵列的相邻存储器设备级的层可被共享或具有在存储器设备级之间的居间层。
然后，可单独形成二维阵列，并且然后封装在一起以形成具有多个存储器层的非单片存储器设备。例如，非单片的堆叠存储器可通过在单独的衬底上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。可在堆叠前将基板减薄或从存储器设备级移除，但由于存储器设备级在单独的基板上初始形成，因此所得的存储器阵列不是单片的三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可在单独的芯片上形成，并且然后封装在一起以形成堆叠的芯片存储器设备。
通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
本领域的技术人员将认识到，本技术不限于所述的二维和三维示例性结构，但涵盖如本文所述的并且如本领域的技术人员所理解的本技术的实质和范围内的所有相关存储器结构。
图2描绘了图1的存储器阵列126的示例性二维配置中的存储器单元的块。存储器阵列可包括许多块。每个示例性块200、210包括多个NAND串和相应位线，例如在块之间共享的BL0、BL1、……。每个NAND串在一端处连接到漏极选择栅极(SGD)，并且该漏极选择栅极的控制栅极经由公共SGD线连接。NAND串在它们的另一端处连接到源极选择栅极，该源极选择栅极继而连接至公共源极线220。十六个字线，例如WL0至WL15，在源极选择栅极和漏极选择栅极之间延伸。在一些情况下，不包含用户数据的虚设字线也可以用于与选择栅极晶体管相邻的存储器阵列中。此类虚设字线可屏蔽边缘数据字线免受某些边缘效应的影响。
可以在存储器阵列中提供的一种类型的非易失性存储器是浮栅存储器。参见图3A和图3B。也可以使用其他类型的非易失性存储器。例如，电荷俘获存储器单元使用非导电介电材料代替导电浮栅，从而以非易失性方式存储电荷。参见图4A和图4B。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质在存储器单元沟道上方夹置在导电控制栅极和半导电衬底的表面之间。该单元通过将电子从单元沟道注入氮化物中来编程，其中电子被捕获并存储在有限区域中。然后，该存储的电荷以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注入氮化物中来擦除单元。可以分裂栅极配置提供类似的单元，其中掺杂多晶硅栅极在存储器单元沟道的一部分上方延伸以形成单独的选择晶体管。
在另一种方法中，使用NROM单元。例如，两个位存储在每个NROM单元中，其中ONO介电层在源极和漏极扩散部之间的沟道上延伸。用于一个数据位的电荷定位在邻近漏极的介电层中，并且用于另一个数据位的电荷定位在邻近源极的介电层中。通过分别读取电介质内空间上分离的电荷存储区域的二进制状态来获得多状态数据存储。其他类型的非易失性存储器也是已知的。
图3A描绘了NAND串中的示例性浮栅存储器单元的剖视图。位线或NAND串方向进入页面，并且字线方向从左到右。例如，字线324跨NAND串延伸，该NAND串包括相应的沟道区域306、316和326。存储器单元300包括控制栅极302、浮栅304、隧道氧化物层305和沟道区域306。存储器单元310包括控制栅极312、浮栅314、隧道氧化物层315和沟道区域316。存储器单元320包括控制栅极322、浮栅321、隧道氧化物层325和沟道区域326。每个存储器单元在不同的相应的NAND串中。还描绘了多晶硅层间电介质(IPD)层328。控制栅极是字线的部分。图3B中提供了沿着线329的剖视图。
控制栅极包在浮栅上，从而增加控制栅极和浮栅之间的表面接触面积。这导致更高的IPD电容，从而导致更高的耦合比，这使得编程和擦除更容易。然而，当NAND存储器设备按比例缩小时，相邻单元之间的间距变得更小，因此在两个相邻浮栅之间几乎没有用于控制栅极和IPD的空间。作为替代方案，如图4A和图4B所示，已开发出其中控制栅极为平坦或平面的平坦或平面存储器单元；即，控制栅极不包在浮栅上，并且控制栅极与电荷存储层的唯一接触来自其上方。在这种情况下，具有高浮栅没有优势。相反，浮栅被制造得更薄。此外，浮栅可用于存储电荷，或者薄电荷俘获层可用于俘获电荷。该方法可避免弹道电子传输问题，其中电子可在编程期间在隧穿隧道氧化物之后行进穿过浮栅。
图3B描绘了沿着线329的图3A的结构的剖视图。NAND串330包括SGS晶体管331、示例性存储器单元300、333……334和335，以及SGD晶体管336。作为每个存储器单元的示例，存储器单元300包括控制栅极302、IPD层328、浮栅304和隧道氧化物层305，与图3A一致。SGS和SGD晶体管中的IPD层中的通路允许控制栅极层和浮栅层连通。例如，控制栅极层和浮栅层可以是多晶硅，并且隧道氧化物层可以是氧化硅。IPD层可以是氮化物(N)和氧化物(O)的堆叠，诸如处于N-O-N-O-N构型。
NAND串可以形成在基板上，该基板包括p型基板区域355、n型阱356和p型阱357。在p型阱中形成N型源极/漏极扩散区域sd1、sd2、sd3、sd4、sd5、sd6和sd7。沟道电压Vch可直接施加到衬底的沟道区域。
图4A描绘了NAND串中的示例性电荷俘获存储器单元的剖视图。该视图处于包括平面控制栅极和电荷俘获区域的存储器单元的字线方向，作为图1的存储器单元阵列126中的存储器单元的2D示例。电荷俘获存储器可用于NOR和NAND闪存存储器设备中。与使用导体诸如掺杂多晶硅来存储电子的浮栅MOSFET技术相比，该技术使用绝缘体诸如SiN膜来存储电子。例如，字线(WL)424跨NAND串延伸，NAND串包括相应的沟道区域406、416和426。字线的部分提供控制栅极402、412和422。IPD层428、电荷俘获层404、414和421、多晶硅层405、415和425以及隧道层409、407和408在字线下方。每个电荷俘获层在相应的NAND串中连续地延伸。
存储器单元400包括控制栅极402、电荷俘获层404、多晶硅层405以及沟道区域406的一部分。存储器单元410包括控制栅极412、电荷俘获层414、多晶硅层415以及沟道区域416的一部分。存储器单元420包括控制栅极422、电荷俘获层421、多晶硅层425以及沟道区域426的一部分。
在此使用平面控制栅极，而不是包在浮栅上的控制栅极。一个优点是电荷俘获层可以被制成比浮栅薄。另外，存储器单元可以更靠近地放置在一起。
图4B描绘了沿着线429的图4A的结构的剖视图。该视图示出了具有平面控制栅极和电荷俘获层的NAND串430。NAND串430包括SGS晶体管431、示例性存储器单元400、433……434和435，以及SGD晶体管436。
NAND串可以形成在基板上，该基板包括p型基板区域455、n型阱456和p型阱457。在p型阱457中形成N型源极/漏极扩散区域sd1、sd2、sd3、sd4、sd5、sd6和sd7。沟道电压Vch可直接施加到衬底的沟道区域。存储器单元400包括在电荷俘获层404上方的控制栅极402和IPD层428、多晶硅层405、隧道层409和沟道区域406。
例如，控制栅极层可以是多晶硅，隧道层可以是氧化硅。IPD层可以是高k电介质(诸如AlOx或HfOx)的堆叠，该堆叠有助于增加控制栅极层与电荷俘获层或电荷存储层之间的耦合比。电荷俘获层可以是例如氮化硅和氧化硅的混合物。
SGD和SGS晶体管具有与存储器单元相同的配置，但具有更长的沟道长度以确保电流在被抑制的NAND串中截止。
在该示例中，层404、405和409在NAND串中连续延伸。在另一种方法中，层404、405和409的位于控制栅极402、412和422之间的部分可被移除，从而暴露沟道406的顶表面。
图5A描绘了图1的感测块SB1的示例性框图。在一种方法中，感测块包括多个感测电路。每个感测电路与数据锁存器相关联。例如，示例性感测电路550a、551a、552a和553a分别与数据锁存器550b、551b、552b和553b相关联。在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，SB1中的感测电路控制器560可以与该组感测电路和锁存器通信。感测电路控制器可包括预充电电路561，该预充电电路向每个感测电路提供用于设定预充电电压的电压。在一种可能的方法中，电压例如经由数据总线DBUS 503和本地总线(诸如图5B中的LBUS1或LBUS2)独立地提供给每个感测电路。在另一种可能的方法中，例如经由图5B中的线505同时向每个感测电路提供公共电压。感测电路控制器还可包括存储器562和处理器563。还如结合图2所述，存储器562可存储可由处理器执行以执行本文所述功能的代码。这些功能可包括读取与感测电路相关联的锁存器、设定锁存器中的位值以及提供用于设定感测电路的感测节点中的预充电电平的电压。下文提供了感测电路控制器与感测电路550a和551a的进一步示例性细节。
图5B描绘了图1的感测块SB1的另一个示例性框图。感测电路控制器560与包括也在图5A中示出的示例性感测电路550a和551a的多个感测电路通信。感测电路550a包括锁存器550b，该锁存器包括跳闸锁存器526、偏移验证锁存器527和数据状态锁存器528。感测电路还包括电压钳位结构521，诸如晶体管，该晶体管在感测节点522处设定预充电电压。感测节点至位线(BL)开关523选择性地允许感测节点与位线525通信，例如，感测节点电连接至位线，使得感测节点电压可以衰减。位线525连接至一个或多个存储器单元，诸如存储器单元MC1。电压钳位结构524可以诸如在感测操作期间或者在编程电压期间在位线上设定电压。本地总线LBUS1允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器550b和电压钳位结构通信。为了与感测电路550a通信，感测电路控制器经由线502向晶体管504提供电压，以将LBUS1与数据总线DBUS 503连接。通信可以包括将数据发送到感测电路和/或从感测电路接收数据。
例如，感测电路控制器可以以例如时间复用的方式与不同的感测电路通信。在一种方法中，线505可以连接至每个感测电路中的电压钳位结构。
感测电路551a包括锁存器551b，该锁存器包括跳闸锁存器546、偏移验证锁存器547和数据状态锁存器548。电压钳位结构541可用于在感测节点542处设定预充电电压。感测节点至位线(BL)开关543选择性地允许感测节点与位线545通信，并且电压钳位结构544可以在位线上设定电压。位线545连接至一个或多个存储器单元，诸如存储器单元MC2。本地总线LBUS2允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器551b和电压钳位结构通信。为了与感测电路551a通信，感测电路控制器经由线501向晶体管506提供电压，以将LBUS2与DBUS连接。
感测电路550a可以是包括第一跳闸锁存器526的第一感测电路，并且感测电路551a可以是包括第二跳闸锁存器546的第二感测电路。
感测电路550a是包括第一感测节点522的第一感测电路的示例，其中第一感测电路与第一存储器单元MC1和第一位线525相关联。感测电路551a是包括第二感测节点542的第二感测电路的示例，其中第二感测电路与第二存储器单元MC2和第二位线545相关联。
图6A是图1的存储器阵列126的示例性三维配置中的一组块600的透视图。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有供块使用的电路的外围区域604。例如，电路可包括可连接至块的控制栅极层的电压驱动器605。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板601还可承载块下方的电路，连同一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域602中。在存储器设备的上部区域603中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
在一种可能的方法中，在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。
图6B描绘了图6A的块中的一个块的一部分的示例性剖视图。该块包括交替的导电层和介电层的堆叠610。在该示例中，除了数据字线层(字线)WLL0至WLL10之外，导电层还包括两个SGD层、两个SGS层和四个虚设字线层DWLD0、虚设字线层DWLD1、虚设字线层DWLS0和虚设字线层DWLS1。介电层被标记为DL0至DL19。此外，描绘了包括NAND串NS1和NS2的堆叠的区域。每个NAND串包含存储器孔618或619，该存储器孔填充有形成与字线相邻的存储器单元的材料。在图6D中更详细地示出了堆叠的区域622。
堆叠包括基板611、基板上的绝缘膜612和源极线SL的一部分。NS1在堆叠的底部614处具有源极端613，并且在堆叠的顶部616处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连件，诸如以将源极线连接至堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接至BL0。
图6C描绘了图6B的堆叠中的存储器孔直径的图。垂直轴线与图6B的堆叠对准，并且描绘了存储器孔618和619的宽度(wMH)，例如直径。图6A的字线层WLL0至WLL10作为示例重复，并且在堆叠中处于相应的高度z0至z10。在此类存储器设备中，蚀刻穿过堆叠的存储器孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储器孔可具有圆形剖面。由于蚀刻工艺，存储器孔的宽度可沿孔的长度变化。通常，存储器孔的直径从其顶部到底部逐渐变小。也就是说，存储器孔为锥形的，在堆叠的底部变窄。在一些情况下，在选择栅极附近的空穴的顶部处略微变窄，使得存储器孔的直径在从其顶部到底部逐渐变小之前略微变宽。
由于存储器孔宽度的不均匀性，因此包括存储器单元的编程斜率和擦除速度的编程速度可基于存储器单元沿存储器孔的位置(例如，基于存储器单元在堆叠中的高度)而变化。对于较小直径的存储器孔，跨隧道氧化物的电场相对较强，使得编程和擦除速度相对较高。一种方法是限定与存储器孔直径类似(例如，在限定的直径范围内)的相邻字线的组，并且针对组中的每个字线应用优化的验证方案。不同的组可具有不同的优化验证方案。
图6D描绘了图6B的堆叠的区域622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，SGD晶体管680和681设置在虚设存储器单元682和683以及数据存储器单元MC上方。可例如使用原子层沉积沿着存储器孔630的侧壁(SW)和/或在每个字线层内沉积多个层。例如，每个列(例如，由存储器孔内的材料形成的柱)可包括电荷俘获层或膜663(诸如SiN或其他氮化物)、隧道层664、多晶硅体或沟道665，以及介电芯666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。
存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。
NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在衬底上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。
图7A描绘了图6B的堆叠的示例性字线层WLL0的顶视图。如所提及的，3D存储器设备可包括交替的导电层和介电层的堆叠。导电层提供SG晶体管和存储器单元的控制栅极。用于SG晶体管的层是SG层，并且用于存储器单元的层是字线层。此外，存储器孔形成在堆叠中并填充有电荷俘获材料和沟道材料。因此，形成垂直NAND串。源极线连接至堆叠下方的NAND串并且位线连接至叠堆上方的NAND串。
3D存储器设备中的块BLK可以被划分成子块，其中每个子块包括具有公共SGD控制线的一组NAND串。例如，分别参见子块SBa、SBb、SBc和SBd中的SGD线/控制栅极SGD0、SGD1、SGD2和SGD3。子块SBa、SBb、SBc和SBd在本文中也可称为字线的存储器单元的串。如所描述的，字线的存储器单元的串可包括属于同一子块的多个存储器单元以及还设置在同一字线层中以及/或者被配置为使其控制栅极由同一字线和/或利用同一字线电压偏置的多个存储器单元。
此外，块中的字线层可以被划分成区域。相应子块中的每个区域可以在狭缝之间延伸，这些狭缝周期性地形成在堆叠中以在存储器设备的制造过程期间处理字线层。该处理可以包括用金属替换字线层的牺牲材料。一般来讲，狭缝之间的距离应当相对较小以考虑蚀刻剂可以横向行进以移除牺牲材料，并且金属可以行进以填充通过移除牺牲材料而创建的空隙的距离的限制。例如，狭缝之间的距离可以允许相邻狭缝之间存在几行存储器孔。存储器孔和狭缝的布局还应当考虑当每个位线连接至不同的存储器单元时，可以跨区域延伸的位线数量的限制。在处理字线层之后，可以任选地用金属填充的狭缝以提供通过堆叠的互连。
该图和其他附图未必按比例绘制。在实践中，相对于y方向，区域在x方向上可以比描绘的更长以容纳附加的存储器孔。
在该示例中，在相邻狭缝之间存在四行存储器孔。这里的一行是一组在x方向上对准的存储器孔。此外，存储器孔的行以交错图案排列以增加存储器孔的密度。字线层或字线被划分成区域WLL0 a、WLL0 b、WLL0 c和WLL0 d，这些区域各自通过连接器713连接。在一种方法中，块中的字线层的最后区域可以连接至下一个块中的字线层的第一区域。连接器继而连接至字线层的电压驱动器。区域WLL0 a具有沿着线712的示例性存储器孔710和711。区域WLL0 b具有示例性存储器孔714和715。区域WLL0 c具有示例性存储器孔716和717。区域WLL0 d具有示例性存储器孔718和719。存储器孔也在图7B中示出。每个存储器孔可以是相应NAND串的一部分。例如，存储器孔710、714、716和718可以分别是NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd的一部分。
每个圆圈表示字线层或SG层处的存储器孔的横截面。用虚线示出的示例性圆圈表示由存储器孔中的材料和相邻字线层提供的存储器单元。例如，存储器单元720和721在WLL0 a中，存储器单元724和725在WLL0 b中，存储器单元726和727在WLL0 c中，并且存储器单元728和729在WLL0d中。这些存储器单元处于堆叠中的公共高度处。
金属填充的狭缝701、702、703和704(例如，金属互连件)可位于区域WLL0 a至WLL0d的边缘之间并且与之相邻。金属填充的狭缝提供了从堆叠的底部到堆叠的顶部的导电路径。例如，堆叠底部处的源极线可以连接至堆叠上方的导线，其中导线连接至存储器设备的外围区域中的电压驱动器。还可参见图8A了解图7A的子块SBa至SBd的更多细节。
图7B描绘了图6B的堆叠的示例性顶部介电层DL19的顶视图。介电层被划分成区域DL19 a、DL19 b、DL19 c和DL19 d。每个区域可连接至相应的电压驱动器。这允许同时编程字线层的一个区域中的一组存储器单元，其中每个存储器单元位于连接至相应位线的相应NAND串中。可以在每个位线上设置电压以允许或禁止在每个编程电压期间编程。
区域DL19 a具有沿着与位线BL0重合的线712a的示例性存储器孔710和711。许多位线在存储器孔上方延伸并连接至存储器孔，如“X”符号所指示。BL0连接至一组存储器孔，该组存储器孔包括存储器孔711、715、717和719。另一个示例性位线BL1连接至一组存储器孔，该组存储器孔包括存储器孔710、714、716和718。还描绘了图7A中的金属填充的狭缝701、702、703和704，如它们垂直地延伸穿过堆叠。可以在x方向上跨越DL19层以顺序BL0至BL23对位线进行编号。
位线的不同的子集连接至不同的行中的单元。例如，BL0、BL4、BL8、BL12、BL16和BL20连接至每个区域的右手边缘处的第一行单元中的单元。BL2、BL6、BL10、BL14、BL18和BL22连接至与右手边缘处的第一行相邻的相邻行单元中的单元。BL3、BL7、BL11、BL15、BL19和BL23连接至每个区域的左手边缘处的第一行单元中的单元。BL1、BL5、BL9、BL13、BL17和BL21连接至与左手边缘处的第一行相邻的相邻行单元中的单元。
图8A描绘了图7A的子块SBa至SBd中的示例性NAND串。子块与图6B的结构一致。描绘了堆叠中的导电层以供在左手侧参考。每个子块包括多个NAND串，其中描绘了一个示例性NAND串。例如，SBa包括示例性NAND串NS0_SBa，SBb包括示例性NAND串NS0_SBb，SBc包括示例性NAND串NS0_SBc，并且SBd包括示例性NAND串NS0_SBd。
另外，NS0_SBa包括SGS晶体管800和801，虚设存储器单元802和803，数据存储器单元804、805、806、807、808、809、810、811、812、813和814、虚设存储器单元815和816，以及SGD晶体管817和818。
NS0_SBb包括SGS晶体管820和821，虚设存储器单元822和823，数据存储器单元824、825、826、827、828、829、830、831、832、833和834，虚设存储器单元835和836，以及SGD晶体管837和838。
NS0_SBc包括SGS晶体管840和841，虚设存储器单元842和843，数据存储器单元844、845、846、847、848、849、850、851、852、853和854，虚设存储器单元855和856，以及SGD晶体管857和858。
NS0_SBd包括SGS晶体管860和861，虚设存储器单元862和863，数据存储器单元864、865、866、867、868、869、870、871、872、873和874，虚设存储器单元875和876，以及SGD晶体管877和878。
在块中的给定高度处，每个子块中的一组存储器单元处于公共高度处。例如，一组存储器单元(包括存储器单元804)在沿着交替的导电层和介电层的堆叠中的锥形存储器孔形成的多个存储器单元中。一组存储器单元处于堆叠中的特定高度z0处。连接至一个字线(WLL0)的另一组存储器单元(包括存储器单元824)也处于特定高度处。在另一种方法中，连接至另一个字线(例如，WLL8)的另一组存储器单元(例如，包括存储器单元812)处于堆叠中的另一个高度(z8)处。
图8B描绘了子块中的NAND串的另一个示例性视图。在该示例中，NAND串包括NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd，它们具有48个字线WL0-WL47。每个子块包括一组NAND串，该组NAND串沿x方向延伸并且具有公共SGD线，例如SGD0、SGD1、SGD2或SGD3。在该简化的示例中，每个NAND串中仅有一个SGD晶体管和一个SGS晶体管。NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd分别位于子块SBa、SBb、SBc和SBd中。此外，描绘了字线G0、G1和G2的示例性组。
图8C总体上例示了用于BiCS存储器(例如，NAND)的交错串体系结构101、103、105的三种型式的示意图。参考串体系结构101，串在体系结构101中的行107-0至107-7中示出。每一行被示出为具有串的四个端部。串可在端部处连接至相邻的串(在该视图下方不可见)。第一组行107-0至107-3被示出为位于虚设行108的左侧。第二组行107-4至107-7被示出为位于虚设行108的右侧。虚设行108将两组行在交错的八个行中分开。源极线109定位在第一组的边缘处并且远离虚设行108。源极线110定位在第二组的边缘处并且远离虚设行108和源极线109。
BiCS存储器的交错串体系结构103、105类似于体系结构101的交错串体系结构，不同的是前者添加了附加的组。体系结构103是体系结构101的尺寸的两倍，并且包括十六行串，其中每组四行由虚设行分开。体系结构105大于体系结构101和体系结构103两者。体系结构105包括二十行串，其中每组四行由虚设行108分开。
这些体系结构101、103、105可包括阵列结构下方的芯片，例如，控制电路在可包括存储器串的组的存储器阵列下方。利用阵列结构下方的芯片，串可包括用于源极线的直接带触点(direct strap contact)以读取和擦除操作。
图12描绘了示例性编程操作的波形。水平轴线描绘了编程循环编号，并且垂直轴线描绘了控制栅极或字线电压。一般来讲，编程操作可涉及将脉冲串施加到所选择的字线，其中脉冲串包括多个编程循环或编程-验证(PV)迭代。编程-验证迭代的编程部分包括编程电压，并且编程-验证迭代的验证部分包括一个或多个验证电压。
对于每个编程电压，为简单起见描绘了方波，但其他形状也是可能的，诸如多级形状或斜坡形状。此外，在该示例中使用增量步长脉冲编程(ISPP)，其中编程电压在每个连续编程循环中递增。该示例在其中编程已完成的单个编程阶段中使用ISPP。也可以在多阶段操作的每个编程阶段中使用ISPP。
脉冲串通常包括编程电压，这些编程电压在每个编程-验证迭代中使用固定或变化的步长大小逐步增大幅度。新的脉冲串可被施加到多阶段编程操作的每个编程阶段中，从初始Vpgm电平开始并且在不超过最大允许电平的最终Vpgm电平结束。在不同的编程阶段中，初始Vpgm电平可以相同或不同。在不同的编程阶段中，最终Vpgm电平可以相同或不同。在不同的编程阶段中，步长大小可以相同或不同。在一些情况下，在最终编程阶段中使用较小的步长大小来减小Vth分布宽度。
脉冲串900包括施加到被选择用于编程的字线的一系列编程电压901、902、903、904、905、906、907、908、909、910、911、912、913、914和915，以及相关联的一组非易失性存储器单元。作为示例，基于正在验证的目标数据状态，在每个编程电压之后提供一个、两个或三个验证电压。可将0V施加到在编程电压与验证电压之间的所选择的字线。例如，可以分别在第一编程电压901、第二编程电压902和第三编程电压903中的每一个编程电压之后施加VvA的A状态验证电压(例如，波形或编程信号916)。可以分别在第四编程电压904、第五编程电压905和第六编程电压906中的每一个编程电压之后施加VvA的A状态验证电压和VvB的B状态验证电压(例如，编程信号917)。可以分别在第七编程电压907和第八编程电压908中的每一个编程电压之后施加VvA的A状态验证电压、VvB的B状态验证电压和VvC的C状态验证电压(例如，编程信号918)。可以分别在第九编程电压909、第十编程电压910和第十一编程电压911中的每一个编程电压之后施加VvB的B状态验证电压和VvC的C状态验证电压(例如，编程信号919)。最后，可以分别在第十二编程电压912、第十三编程电压913、第十四编程电压914和第十五编程电压915中的每一个编程电压之后施加VvC的C状态验证电压(例如，编程信号1020)。
图13A和图13B示出了示例性两阶段编程操作中的存储器单元的阈值电压(Vth)分布。具体地，存储器单元最初处于擦除状态(位11)，如图13A所示的Vth分布1000所表示。图13B描绘了具有四种数据状态的示例性两阶段编程操作的第一编程阶段和第二编程阶段之后的存储器单元的Vth分布。虽然示出了两个编程阶段和四种数据状态，但应当理解，可以利用任何数量的编程阶段(例如，三个或四个编程阶段)，并且可以设想任何数量的数据状态。
在该示例中，第一编程阶段分别使用第一验证电压VvAf、VvBf和VvCf，使A状态单元、B状态单元和C状态单元的Vth达到Vth分布1002a、1004a和1006a。该第一编程阶段可以是粗略编程，使用例如相对较大的步长大小，使得Vth分布1002a、1004a和1006a相对较宽。第二编程阶段可使用较小的步长大小，并且使Vth分布1002a、1004a和1006a分别使用VvA、VvB和VvC的第二验证电压转变到最终的Vth分布1002、1004和1006(例如，相比Vth分布1002a、1004a和1006a较窄)。该两阶段编程操作可以实现相对较窄的Vth分布。由于位忽略标准，少量的A状态单元、B状态单元和C状态单元(例如，小于预先确定数量的多个存储器单元)可具有分别低于VvA、VvB或VvC的Vth。
存储器系统可以识别要使用的最佳读取电平，以便在诸如写入/擦除循环和数据保持(DR)等的可靠性之后使失败位计数(FBC)最小化。例如，一些存储器系统使用误码率估计扫描(BES)算法。该算法的一个缺点是，当使用过于频繁时，存储器系统可能遭受严重的读取性能下降。为了解决该问题，一些存储器系统使用时间标记(TT)读取解决方案。这包括通过对所选择的字线(即，TT获取字线)执行BES来获取读取电平。这些读取电平将用于任何完全编程(即，“关闭”)的块。利用相对于由BES获取的TT获取字线的页面最佳读取电平偏移的读取电平来读取其他字线。可以在字线分区表中提供作为字线的函数的适当的读取电平偏移量。例如，第一字线区(例如，字线0至字线23)可需要24mV的读取电平偏移电压；第二字线区(例如，字线24至字线72)可需要12mV的读取电平偏移电压；并且第三字线区(例如，字线73至字线111)可需要0读取电平偏移电压。
常规地，在TT读取中，用BES读取来读取一条字线(例如，TTa_WL)，以获取页面最佳读取电平。BES读取可以在不同的读取电平执行读取操作，并且然后将所获取的数据与算法一起使用以最佳地确定最佳读取电平(具有最小FBC的读取电平)。这是针对每个数据页面完成的。最佳读取电平用于读取整个块和后续块，根据字线分区表对特定字线组应用读取电平偏移。字线分区表可以在产品开发期间开发。该表补偿了最佳读取电平中的字线与字线之间的变化。用于TT获取的字线不变。TTa_WL是可以被选择为具有最小的块到块页面最佳读取电平变化量的字线的固定字线。当针对多个块使用相同的TT时，这使得FBC损失最小化。如果对于某个块，FBC变得过高，则TT在该特定块中重新获取，仍然处于相同的TTa_WL，但在给出高FBC的块中。如果FBC仍然过高，则使用BES读取来读取特定页面。如果过于频繁地采用该步骤(读取许多字线)，则系统读取性能损失会变得过高。与默认读取相比，这种常规方法减少了FBC，因为它可以有效地补偿DR偏移，尤其是当整个块的DR量是均匀的时候。然而，希望将需要BES读取的事件最小化，以防止任何读取性能损失。
当DR的量对于整个块是均匀的时候，TT读取是最佳的。然而，如果仅块的一部分经历DR(即，开放块DR或OBDR)，则TT读取可针对块的不包括用于TT获取的字线的部分给出高FBC。为了缓解上述问题，本文提出的实施方案包括在块的两个极端处获取TT，这两个极端对应于经历了最多和最少DR量的字线，即最低字线和最高字线。例如，通常TT获取发生在最高逻辑字线(例如，字线111)上。如果没有OBDR，则该TT将很好地适用于整个块。然而，如果在读取不同的字线时，在最高字线上获取的TT给出高FBC，则被读取的字线可能经历一些OBDR。在这种情况下，TT将在同一块的最低逻辑字线上(例如，字线0)被重新获取。在最低逻辑字线上获取的读取电平将与块的经历最多OBDR的部分相匹配，因为最低逻辑字线总是第一个被编程的。
在开放块DR之后存在最佳读取电平不平衡。存储器系统可以允许块在一定时间量内保持开放(即，不是所有的字线都被编程，而是仅一部分)，在此时间期间数据可以经历DR。最终，块将被关闭，并且最初未被编程的剩余字线将被编程。在关闭之后，在块中存在DR不平衡，其中较低的字线趋于经历相对较多的DR，而较高的字线趋于经历较少的DR。较低的字线与较高的字线的最佳读取电平将不同。当用TT读取来读取块时，由于读取电平不匹配，所以不包括TTa_WL的字线组将给出高FBC。这可能导致必须使用BES读取来读取多个页面，从而导致读取性能损失。为了进一步帮助例示这一点，参考图14，如果TTa_WL在块的“已编程”部分中，则当使用时间标记读取电平时，“已编程+DR”节段中的所有字线将具有更高的FBC。图14例示了一种简单的情况，其中开放块DR仅中断流一次，主要创建两个行为区。
为了缓解上述问题，本文所述的实施方案包括具有两个可能的字线作为TTa_WL。例如，可以首先使用一个默认TTa_WL(诸如最高逻辑字线)来获取TT。如果读取操作(对于某个块、字符串、字线)给出过高的FBC，则系统将在该特定块和字符串的默认字线上重新获取TT。如果在读取操作之后FBC仍然过高，而不是发送要由BES读取的数据页面，则系统将在较低逻辑字线(诸如最低逻辑字线)的第二TTa_WL上获取TT。在第二TTa_WL上获取的TT将与偏移的字线分区表一起使用。字线分区表中的读取电平偏移可需要通过一个默认TTa_WL和第二默认TTa_WL之间的最佳读取电平的差来调整。当块经历OBDR时，最低逻辑字线将始终经历最大的DR。使用最低逻辑字线进行TT获取通常会产生块的经历OBDR的部分的最佳读取电平。最高逻辑字线为未经历OBDR的块(或块的部分)提供最佳读取电平。本文所述的实施方案将显著减少由于OBDR之后的读取电平不匹配而导致的BES读取的发生。使用两条或更多条字线进行TT获取应有助于管理块已经历OBDR的大多数情况。
为了帮助进一步更详细地探索上述内容，现在将描述图15。图15示出了根据本文所述的实施方案对多个字线的读取电平进行时间标记以用于开放块数据保留的方法。在一些实施方案中，方法1500可由控制器、控制电路、处理器等来实现，如在本文的其他部分中所述。如图15所示，方法1500在步骤1502处开始。在步骤1502中，获取多个存储器单元中的第一组存储器单元的第一页面块的字线上的第一组读取电平。例如，参考图1A和图1B，控制电路110可以获取多个存储器单元中的第一组存储器单元的第一页面块的字线上的第一组读取电平。例如，TT获取可以发生在第一块的最高逻辑字线(例如，字线111)上。
在图15中，在步骤1504处，使用第一组读取电平对多个存储器单元中的第二组存储器单元的第二页面块的页面执行第一读取操作。如所描述的，继续参考图1A和图1B，控制电路110可以使用第一组读取电平对多个存储器单元中的第二组存储器单元的第二页面块的页面执行第一读取操作。在一些实施方案中，控制电路110可以与读/写电路128协作以对存储器结构126执行存储器操作。
在图15中，在步骤1506处，确定在第一读取操作之后页面的失败位计数是否高于阈值量。如上所述，继续参考图1A和图1B，控制电路110可以确定在第一读取操作之后页面的失败位计数是否高于阈值量。
在图15中，在步骤1508处，响应于确定在第一读取操作之后页面的失败位计数高于阈值量，获取第二块的第一字线上的第二组读取电平。如所描述的，继续参考图1A和图1B，控制电路110可以响应于确定在第一读取操作之后页面的失败位计数高于阈值量，获取第二块的第一字线上的第二组读取电平。例如，TT获取可以发生在当前块的最高逻辑字线(例如，字线111)上。在一些实施方案中，响应于确定在第一读取操作之后的失败位计数不高于阈值量，使用第一组读取电平对当前块的下一个页面执行读取操作。
在图15中，在步骤1510处，使用第二组读取电平对页面执行第二读取操作。如所描述的，继续参考图1A和图1B，控制电路110可以使用第二组读取电平对页面执行第二读取操作。在一些实施方案中，控制电路110可以与读/写电路128协作以对存储器结构126执行存储器操作。
在图15中，在步骤1512处，确定在第二读取操作之后页面的失败位计数是否高于阈值量。如上所述，继续参考图1A和图1B，控制电路110可以确定在第二读取操作之后页面的失败位计数是否高于阈值量。
在图15中，在步骤1514处，响应于确定在第二读取操作之后页面的失败位计数高于阈值量，获取第二块的第二字线上的第三组读取电平。如所描述的，继续参考图1A和图1B，控制电路110可以响应于确定在第二读取操作之后页面的失败位计数高于阈值量，获取第二块的第二字线上的第三组读取电平。例如，TT获取可以发生在当前块的最低逻辑字线(例如，字线0)上。在一些实施方案中，响应于确定在第二读取操作之后页面的失败位计数不高于阈值量，使用第一组读取电平对当前块的下一个页面执行读取操作。
在图15中，在步骤1516处，使用第三组读取电平对页面执行第三读取操作。如所描述的，继续参考图1A和图1B，控制电路110可以使用第三组读取电平对页面执行第三读取操作。在一些实施方案中，控制电路110可以与读/写电路128协作以对存储器结构126执行存储器操作。在一些实施方案中，可以确定第三读取操作之后页面的失败位计数是否高于阈值量，并且响应于确定在第三读操作之后页面的失败位数高于阈值量，对页面执行误码率估计扫描读取。在一些实施方案中，响应于确定在第三读取操作之后页面的失败位计数不高于阈值量，使用第一组读取电平对第二块的下一个页面执行读取操作。
已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (20)

1.一种装置，所述装置包括：
多个存储器单元；
控制电路，所述控制电路耦合到所述多个存储器单元并且被配置为：
获取所述多个存储器单元中的第一组存储器单元的第一页面块的字线上的第一组读取电平；
使用所述第一组读取电平对所述多个存储器单元中的第二组存储器单元的第二页面块的页面执行第一读取操作；
确定在所述第一读取操作之后所述页面的失败位计数是否高于阈值量；
响应于确定在所述第一读取操作之后所述页面的所述失败位计数高于所述阈值量，获取所述第二块的第一字线上的第二组读取电平；
使用所述第二组读取电平对所述页面执行第二读取操作；
确定在所述第二读取操作之后所述页面的失败位计数是否高于所述阈值量；
响应于确定在所述第二读取操作之后所述页面的所述失败位计数高于所述阈值量，获取第二块的第二字线上的第三组读取电平；以及
使用所述第三组读取电平对所述页面执行第三读取操作。
2.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：
确定在所述第三读取操作之后所述页面的所述失败位计数是否高于所述阈值量；以及
响应于确定在所述第三读取操作之后所述页面的所述失败位计数高于所述阈值量，对所述页面执行误码率估计扫描读取。
3.根据权利要求2所述的装置，其中所述控制电路被进一步配置为：
响应于确定在所述第三读取操作之后所述页面的所述失败位计数不高于所述阈值量，使用所述第一组读取电平对所述第二块的下一个页面执行读取操作。
4.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：
响应于确定在所述第一读取操作之后所述页面的所述失败位计数不高于所述阈值量，使用所述第一组读取电平对所述第二块的下一个页面执行读取操作。
5.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：
响应于确定在所述第二读取操作之后所述页面的所述失败位计数不高于所述阈值量，使用所述第一组读取电平对所述第二块的下一个页面执行读取操作。
6.根据权利要求1所述的装置，其中所述第一块的所述字线和所述第二块的所述第一字线是相同的逻辑字线。
7.根据权利要求1所述的装置，其中所述第二块的所述第一字线是高于所述第二块的所述第二字线的逻辑字线的逻辑字线。
8.一种操作非易失性半导体存储器设备的方法，所述方法包括：
获取第一组存储器单元的第一页面块的字线上的第一组读取电平；
使用所述第一组读取电平对所述多个存储器单元中的第二组存储器单元的第二页面块的页面执行第一读取操作；
确定在所述第一读取操作之后所述页面的失败位计数是否高于阈值量；
响应于确定在所述第一读取操作之后所述页面的所述失败位计数高于所述阈值量，获取所述第二块的第一字线上的第二组读取电平；
使用所述第二组读取电平对所述页面执行第二读取操作；
确定在所述第二读取操作之后所述页面的失败位计数是否高于所述阈值量；
响应于确定在所述第二读取操作之后所述页面的所述失败位计数高于所述阈值量，获取所述第二块的第二字线上的第三组读取电平；以及
使用所述第三组读取电平对所述页面执行第三读取操作。
9.根据权利要求8所述的方法，所述方法还包括：
确定在所述第三读取操作之后所述页面的所述失败位计数是否高于所述阈值量；以及
响应于确定在所述第三读取操作之后所述页面的所述失败位计数高于所述阈值量，对所述页面执行误码率估计扫描读取。
10.根据权利要求9所述的方法，所述方法还包括：
响应于确定在所述第三读取操作之后所述页面的所述失败位计数不高于所述阈值量，使用所述第一组读取电平对所述第二块的下一个页面执行读取操作。
11.根据权利要求8所述的方法，所述方法还包括：
响应于确定在所述第一读取操作之后所述页面的所述失败位计数不高于所述阈值量，使用所述第一组读取电平对所述第二块的下一个页面执行读取操作。
12.根据权利要求8所述的方法，所述方法还包括：
响应于确定在所述第二读取操作之后所述页面的所述失败位计数不高于所述阈值量，使用所述第一组读取电平对所述第二块的下一个页面执行读取操作。
13.根据权利要求8所述的方法，其中所述第一块的所述字线和所述第二块的所述第一字线是相同的逻辑字线。
14.根据权利要求8所述的方法，其中所述第二块的所述第一字线是高于所述第二块的所述第二字线的逻辑字线的逻辑字线。
15.一种装置，所述装置包括：
用于获取第一组存储器单元的第一页面块的字线上的第一组读取电平的部件；
用于使用所述第一组读取电平对所述多个存储器单元中的第二组存储器单元的第二页面块的页面执行第一读取操作的部件；
用于确定在所述第一读取操作之后所述页面的失败位计数是否高于阈值量的部件；
用于响应于确定在所述第一读取操作之后所述页面的所述失败位计数高于所述阈值量而获取所述第二块的第一字线上的第二组读取电平的部件；
用于使用所述第二组读取电平对所述页面执行第二读取操作的部件；
用于确定在所述第二读取操作之后所述页面的失败位计数是否高于所述阈值量的部件；
用于响应于确定在所述第二读取操作之后所述页面的所述失败位计数高于所述阈值量而获取所述第二块的第二字线上的第三组读取电平的部件；和
用于使用所述第三组读取电平对所述页面执行第三读取操作的部件。
16.根据权利要求15所述的装置，所述装置还包括：
用于确定在所述第三读取操作之后所述页面的所述失败位计数是否高于所述阈值量的部件；和
用于响应于确定在所述第三读取操作之后所述页面的所述失败位计数高于所述阈值量而对所述页面执行误码率估计扫描读取的部件。
17.根据权利要求16所述的装置，所述装置还包括：
用于响应于确定在所述第三读取操作之后所述页面的所述失败位计数不高于所述阈值量而使用所述第一组读取电平对所述第二块的下一个页面执行读取操作的部件。
18.根据权利要求15所述的装置，所述装置还包括：
用于响应于确定在所述第一读取操作之后所述页面的所述失败位计数不高于所述阈值量而使用所述第一组读取电平对所述第二块的下一个页面执行读取操作的部件。
19.根据权利要求15所述的装置，所述装置还包括：
用于响应于确定在所述第二读取操作之后所述页面的所述失败位计数不高于所述阈值量而使用所述第一组读取电平对所述第二块的下一个页面执行读取操作的部件。
20.根据权利要求15所述的装置，其中所述第一块的所述字线和所述第二块的所述第一字线是相同的逻辑字线。
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