CN113424258B - 用于对存储器装置进行编程的改进的验证方案 - Google Patents

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Abstract

本发明提供了一种存储器装置和操作方法。该装置包括耦接到控制电路的存储器单元。该控制电路被配置为执行第一编程阶段，该第一编程阶段包括将存储器单元中的每个存储器单元迭代地编程为第一程序状态，并且验证存储器单元具有高于与第一程序状态相对应的多个第一验证电压中的一个第一验证电压的阈值电压。该第一编程阶段在存储器单元全部被验证之前结束，从而使存储器单元的一部分低于多个第一验证电压中的一个第一验证电压。该控制电路还执行第二编程阶段，该第二编程阶段包括将存储器单元中的每个存储器单元迭代地编程为第二程序状态，并且验证存储器单元中的至少预定数量的存储器单元具有高于与第二程序状态相对应的多个第二验证电压中的一个第二验证电压的阈值电压。

Description

用于对存储器装置进行编程的改进的验证方案
相关申请的交叉引用
本申请要求2019年12月27日提交的名称为“MODIFIED VERIFY SCHEME FORPROGRAMMING A MEMORY APPARATUS”的美国非临时申请序列号16/728,716的优先权和权益，其内容以引用方式并入本文。
技术领域
本申请涉及非易失性存储器装置和非易失性存储器装置的操作。
背景技术
本节段提供与本公开相关联的技术相关的背景信息，并且由此不一定为现有技术。
半导体存储器装置已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
电荷存储材料(诸如浮栅)或电荷俘获材料可用于此类存储器装置中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
存储器装置包括存储器单元，这些存储器单元可被布置成串，例如，其中选择栅极晶体管设置在串的末端以将串的沟道选择性地连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。因此，仍然需要改进的存储器装置。
发明内容
本节段提供了本公开的一般概述，并且不是其全部范围或其所有特征和优点的全面公开。
本公开的目的是提供解决和克服上述缺点的存储器装置和形成该存储器装置的方法。
因此，本公开的一方面是提供包括多个存储器单元的装置。该装置还包括耦接到多个存储器单元的控制电路。该控制电路被配置为执行第一编程阶段，该第一编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第一程序状态中的一个第一程序状态，并且验证多个存储器单元中的一个或多个存储器单元具有高于与多个第一程序状态相对应的多个第一验证电压中的一个第一验证电压的阈值电压。该控制电路在多个存储器单元全部被验证之前结束第一编程阶段，从而使多个存储器单元的一部分低于多个第一验证电压中的一个第一验证电压。该控制电路还被配置为执行第二编程阶段，该第二编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态中的一个第二程序状态，并且验证多个存储器单元中的至少预定数量的存储器单元各自具有高于与多个第二程序状态相对应的多个第二验证电压中的一个第二验证电压的阈值电压。
根据本公开的另一方面，提供了与多个存储器单元通信的控制器。该控制器被配置为指示存储器装置执行第一编程阶段。该第一编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第一程序状态中的一个第一程序状态，并且验证多个存储器单元中的一个或多个存储器单元具有高于与多个第一程序状态相对应的多个第一验证电压中的一个第一验证电压的阈值电压，以及在多个存储器单元全部被验证之前结束第一编程阶段，从而使多个存储器单元的一部分低于多个第一验证电压中的一个第一验证电压。该控制器还指示存储器装置执行第二编程阶段。该第二编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态中的一个第二程序状态，并且验证多个存储器单元中的至少预定数量的存储器单元各自具有高于与多个第二程序状态相对应的多个第二验证电压中的一个第二验证电压的阈值电压。
根据本公开的附加方面，还提供了一种操作包括多个存储器单元的存储器装置的方法。该方法包括执行第一编程阶段的步骤，该第一编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第一程序状态中的一个第一程序状态，并且验证多个存储器单元中的一个或多个存储器单元具有高于与多个第一程序状态相对应的多个第一验证电压中的一个第一验证电压的阈值电压，以及在多个存储器单元全部被验证之前结束第一编程阶段，从而使多个存储器单元的一部分低于多个第一验证电压中的一个第一验证电压。该方法继续执行第二编程阶段的步骤，该第二编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态中的一个第二程序状态，并且验证多个存储器单元中的至少预定数量的存储器单元各自具有高于与多个第二程序状态相对应的多个第二验证电压中的一个第二验证电压的阈值电压。
根据本文提供的描述，另外的适用领域将变得显而易见。本发明内容中的描述和具体示例仅旨在用于例证的目的，并非旨在限制本发明的范围。
附图说明
本文所述的附图仅用于所选实施方案的例示性目的，而不是所有可能的具体实施，并且不旨在限制本公开的范围。
图1A为根据本公开的各方面的示例存储器设备的框图；
图1B为根据本公开的各方面的包括编程电路、计数电路和确定电路的示例性控制电路的框图；
图2描绘了根据本公开的各方面的图1的存储器阵列的示例性二维配置中的存储器单元的块；
图3A描绘了根据本公开的各方面的NAND串中的示例性浮栅存储器单元的剖视图；
图3B描绘了根据本公开的各方面的沿着线329的图3A的结构的剖视图；
图4A描绘了根据本公开的各方面的NAND串中的示例性电荷俘获存储器单元的剖视图；
图4B描绘了根据本公开的各方面的沿着线429的图4A的结构的剖视图；
图5A描绘了根据本公开的各方面的图1的存储器设备的感测块的示例性框图；
图5B描绘了根据本公开的各方面的图1的感测块SB1的另一个示例性框图；
图6A是图1的存储器阵列的示例性三维配置中的一组块的透视图；
图6B描绘了根据本公开的各方面的图6A的块中的一个块的一部分的示例性剖视图；
图6C描绘了根据本公开的各方面的图6B的叠堆中的存储器孔直径的图；
图6D描绘了根据本公开的各方面的图6B的叠堆的区域622的近距离视图；
图7A描绘了根据本公开的各方面的图6B的叠堆的示例性字线层WLL0的顶视图；
图7B描绘了根据本公开的各方面的图6B的叠堆的示例性顶部介电层DL19的顶视图；
图8A描绘了根据本公开的各方面的图7A的子块SBa至SBd中的示例性NAND串；
图8B描绘了根据本公开的各方面的子块中的NAND串的另一个示例性视图；
图9描绘了根据本公开的各方面的示例性编程操作的波形；
图10A和图10B描绘了根据本公开的各方面的具有四种数据状态的示例性两阶段编程操作的第一编程阶段和第二阶段之后的存储器单元的Vth分布；
图11示出了根据本公开的各方面的默认第一编程阶段、使单元的一部分低于第一阶段验证电平的提出的第一编程阶段，以及在默认第一编程阶段和第二编程阶段之后的默认阈值电压分布，在提出的第一编程阶段和第二编程阶段之后的提出的阈值分布；
图12示出了根据本公开的各方面的在通过第一阶段验证电平的单元的数量高于位忽略数之后停止的第一编程阶段；
图13示出了根据本公开的各方面的由装置进行以确定减少编程验证循环的影响的两个实验；
图14A和图14B示出了根据本公开的各方面的图13的两个实验的默认条件(没有编程验证减少)和减少编程验证条件的阈值电压分布；
图15A和15B示出了根据本公开的各方面，当留下下尾时，与图13的实验中的较低状态相比，第二编程阶段之后的最终阈值电压分布宽度对于较高状态下降得更多；并且
图16和图17A至图17C示出了根据本公开的各方面的操作存储器装置的方法的步骤。
具体实施方式
在以下描述中，阐述了细节以提供对本公开的理解。在一些情况下，尚未详细描述或示出某些电路、结构和技术，以免模糊本公开。
一般来讲，本公开涉及非常适用于许多应用的类型的非易失性存储器装置。将结合一个或多个示例实施方案来描述本公开的非易失性存储器装置和相关联的形成方法。然而，所公开的具体示例实施方案仅仅是为了清楚地描述本发明的概念、特征、优点和目的，以允许本领域的技术人员理解和实践本公开。具体地，提供了示例实施方案，使得本公开将为全面的，并且将向本领域的技术人员完全传达该范围。阐述了许多具体细节，诸如具体部件、设备和方法的示例，以提供对本公开的实施方案的透彻理解。对于本领域的技术人员将显而易见的是，不需要采用具体细节，示例实施方案可以多种不同形式体现，并且均不应理解为限制本公开的范围。在一些示例实施方案中，没有详细描述众所周知的过程、众所周知的设备结构和众所周知的技术。
一组存储器单元的编程操作通常涉及在以擦除状态提供存储器单元之后向这些存储器单元施加一系列编程电压。在编程循环(也称为编程-验证迭代)中提供每个编程电压。例如，编程电压可被施加到字线，该字线连接至存储器单元的控制栅极。在一种方法中，执行增量步长脉冲编程，其中编程电压在每个编程循环中以步长大小增加。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。
每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为不同于擦除状态的数据状态(已编程的数据状态)。例如，在每单元两位存储器设备中，存在四种数据状态，包括擦除状态和三种更高数据状态，这三种更高数据状态被称为A、B和C数据状态(参见图10B)。在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，称为A、B、C、D、E、F和G数据状态。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高数据状态，称为Er、1、2、3、4、5、6、7、8、9、A、B、C、D、E和F数据状态。
当发出程序命令时，写入数据被存储在与存储器单元相关联的锁存器中。在编程期间，可以读取存储器单元的锁存器以确定单元将被编程到的数据状态。每个编程数据状态与验证电压相关联，使得当感测操作确定其阈值电压(Vth)高于相关联的验证电压时，具有给定数据状态的存储器单元被认为已经完成编程。感测操作可通过将相关联的验证电压施加到控制栅极并感测通过存储器单元的电流来确定存储器单元是否具有高于相关联的验证电压的Vth。如果电流相对较高，则这指示存储器单元处于导电状态，使得Vth小于控制栅极电压。如果电流相对较低，则这指示存储器单元处于非导电状态，使得Vth高于控制栅极电压。
用于确定存储器单元已完成编程的验证电压可被称为最终验证电压或闭锁验证电压。在一些情况下，可使用附加验证电压来确定存储器单元接近编程完成。该附加验证电压可被称为偏移验证电压，并且可低于最终验证电压。当存储器单元接近编程完成时，可以诸如通过在一个或多个后续的编程电压期间升高相应位线的电压来降低存储器单元的编程速度。例如，在图10B中，待编程为A数据状态的存储器单元可经受VvAf(A数据状态的偏移验证电压)和VvA(A数据状态的最终验证电压)下的验证测试。通过恰好在存储器单元完成编程之前减慢编程速度，可以实现更窄的Vth分布。
然而，在执行验证测试中消耗时间。例如，通常，验证测试涉及经由选定字线将验证信号施加到选定存储器单元的控制栅极，对经由相应的位线连接到选定存储器单元的感测电路进行预充电，以及在指定的放电周期内观察感测电路中的放电量。此外，针对验证信号的每个验证电压重复该过程。另外，消耗的时间将随着数据状态的数量增加而增加。
另外，与全序列或一阶段编程方案相比，可以使用两阶段编程方案来收紧阈值电压分布。具体地讲，此类两阶段编程方案可改进相邻字线干扰(NWI)和短期数据保留(STDR)两者，从而导致更紧密的阈值电压分布。然而，与一阶段编程方案相比，两阶段编程方案可导致性能下降。
图1A是示例存储器设备的框图。存储器设备或装置100可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块SB1、SB2……SBp(感测电路系统)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单片三维存储器结构，其中多个存储器级形成在诸如晶片的单个基板上方(而不在其中)，没有居间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。可提供存储区域113，例如用于验证如本文所述的参数。这些可以是与验证方案相关的参数。
片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间供应到字线和位线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。在一种方法中，感测块可包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。
在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的动作。例如，控制电路可包括控制电路110、状态机112、解码器114/132、功率控制模块116、感测块SBb、SB2……SBp、读/写电路128、控制器122等中的任何一者或它们的组合。
控制电路可包括被配置为对一组存储器单元执行编程操作的编程电路，其中：一组存储器单元包括被分配用于表示多种数据状态中的一种数据状态的存储器单元，以及被分配用于表示多种数据状态中的另一种数据状态的存储器单元；该编程操作包括多个编程-验证迭代；并且在每次编程-验证迭代中，编程电路对一个字线执行编程，之后编程电路将验证信号施加到一个字线。控制电路还可包括计数电路，该计数电路被配置为获得通过用于一种数据状态的验证测试的存储器单元的计数。控制电路还可以包括确定电路，该确定电路被配置为基于计数超过阈值的量来确定多个编程-验证迭代中的特定编程-验证迭代，在该特定编程-验证迭代中，对被分配用于表示另一种数据状态的存储器单元的该另一种数据状态执行验证测试。
例如，图1B是包括编程电路151、计数电路152和确定电路153的示例性控制电路150的框图。编程电路可包括实现例如图17和图18A至图18C的步骤1200-1240的软件、固件和/或硬件。计数电路可包括实现例如图18B的步骤1202的软件、固件和/或硬件。确定电路可包括实现例如图18A至图18C的步骤1206、1218和1236的软件、固件和/或硬件。
片外控制器122可包括处理器122c、存储设备(存储器)诸如ROM122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以校正当Vth分布的上尾变得太高时引起的多个读取错误。然而，在一些情况下可能存在不可校正的错误。本文提供的技术降低了出现不可校正的错误的可能性。
存储设备包括代码诸如一组指令，并且处理器可以操作以执行该组指令从而提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。
例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括启动代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。
在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。
半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。
该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。
多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。
NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。
位于基板内和/或上方的半导体存储器元件可被布置成两个或三个维度，诸如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支撑存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
布置三维存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即x，y和z方向，其中z方向基本上垂直，并且x方向和y方向基本上平行于基板的主表面)。
作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个竖直列(例如，基本上垂直于基板的主表面延伸的列，即沿y方向)，每一列具有多个存储器元件。列可以二维配置例如在x-y平面中布置，从而得到存储器元件的三维布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可构成三维存储器阵列。
以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可耦接在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可设想到其他三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可以NOR配置以及ReRAM配置来设计。
通常，在单片三维存储器阵列中，一个或多个存储器设备级在单个基板上方形成。任选地，单片三维存储器阵列还可具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单片三维阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的底层存储器设备级的层上。然而，单片三维存储器阵列的相邻存储器设备级的层可被共享或具有在存储器设备级之间的居间层。
然后，可单独形成二维阵列，并且然后封装在一起以形成具有多个存储器层的非单片存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。可在堆叠前将基板减薄或从存储器设备级移除，但由于存储器设备级在单独的基板上初始形成，因此所得的存储器阵列不是单片的三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可在单独的芯片上形成，并且然后封装在一起以形成堆叠的芯片存储器设备。
通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
本领域的技术人员将认识到，本技术不限于所述的二维和三维示例性结构，但涵盖如本文所述的并且如本领域的技术人员所理解的本技术的实质和范围内的所有相关存储器结构。
图2描绘了图1的存储器阵列126的示例性二维配置中的存储器单元的块。存储器阵列可包括许多块。每个示例性块200、210包括多个NAND串和相应的位线，例如在块之间共享的BL0、BL1、…。每个NAND串在一端处连接到漏极选择栅极(SGD)，并且该漏极选择栅极的控制栅极经由公共SGD线连接。NAND串在它们的另一端处连接到源极选择栅极，该源极选择栅极继而连接到公共源极线220。十六个字线，例如WL0至WL15，在源极选择栅极和漏极选择栅极之间延伸。在一些情况下，不包含用户数据的虚设字线也可以用于与选择栅极晶体管相邻的存储器阵列中。这种虚设字线可以屏蔽边缘数据字线免受某些边缘效应的影响。
可以在存储器阵列中提供的一种类型的非易失性存储器是浮栅存储器。参见图3A和图3B。也可以使用其他类型的非易失性存储器。例如，电荷俘获存储器单元使用非导电介电材料代替导电浮栅，从而以非易失性方式存储电荷。参见图4A和图4B。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质在存储器单元沟道上方夹置在导电控制栅极和半导电基板的表面之间。该单元通过将电子从单元沟道注入氮化物中来编程，其中电子被捕获并存储在有限区域中。然后，该存储的电荷以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注入氮化物中来擦除单元。可以分裂栅极配置提供类似的单元，其中掺杂多晶硅栅极在存储器单元沟道的一部分上方延伸以形成单独的选择晶体管。
在另一种方法中，使用NROM单元。例如，两个位存储在每个NROM单元中，其中ONO电介质层在源极和漏极扩散部之间的沟道上延伸。用于一个数据位的电荷定位在邻近漏极的电介质层中，并且用于另一个数据位的电荷定位在邻近源极的电介质层中。通过分别读取电介质内空间上分离的电荷存储区域的二进制状态来获得多状态数据存储。其他类型的非易失性存储器也是已知的。
图3A描绘了NAND串中的示例性浮栅存储器单元的剖视图。位线或NAND串方向进入页面，并且字线方向从左到右。例如，字线324跨NAND串延伸，该NAND串包括相应的沟道区域306、316和326。存储器单元300包括控制栅极302、浮栅304、隧道氧化物层305和沟道区域306。存储器单元310包括控制栅极312、浮栅314、隧道氧化物层315和沟道区域316。存储器单元320包括控制栅极322、浮栅321、隧道氧化物层325和沟道区域326。每个存储器单元在不同的相应的NAND串中。还描绘了多晶硅层间电介质(IPD)层328。控制栅极是字线的部分。图3B中提供了沿着线329的剖视图。
控制栅极包在浮栅上，从而增加控制栅极和浮栅之间的表面接触面积。这导致更高的IPD电容，从而导致更高的耦合比，这使得编程和擦除更容易。然而，当NAND存储器设备按比例缩小时，相邻单元之间的间距变得更小，因此在两个相邻浮栅之间几乎没有用于控制栅极和IPD的空间。作为替代方案，如图4A和图4B所示，已开发出其中控制栅极为平坦或平面的平坦或平面存储器单元；即，控制栅极不包在浮栅上，并且控制栅极与电荷存储层的唯一接触来自其上方。在这种情况下，具有高浮栅没有优势。相反，浮栅被制造得更薄。此外，浮栅可用于存储电荷，或者薄电荷俘获层可用于俘获电荷。该方法可避免弹道电子传输问题，其中电子可在编程期间在隧穿隧道氧化物之后行进穿过浮栅。
图3B描绘了沿着线329的图3A的结构的剖视图。NAND串330包括SGS晶体管331、示例性存储器单元300、333、……、334和335，以及SGD晶体管336。作为每个存储器单元的示例，存储器单元300包括控制栅极302、IPD层328、浮栅304和隧道氧化物层305，与图3A一致。SGS和SGD晶体管中的IPD层中的通路允许控制栅极层和浮栅层连通。例如，控制栅极层和浮栅层可以是多晶硅，并且隧道氧化物层可以是氧化硅。IPD层可以是氮化物(N)和氧化物(O)的叠堆，诸如在N-O-N-O-N配置中。
NAND串可以形成在基板上，该基板包括p型基板区域355、n型阱356和p型阱357。在p型阱中形成N型源极/漏极扩散区域sd1、N型源极/漏极扩散区域sd2、N型源极/漏极扩散区域sd3、N型源极/漏极扩散区域sd4、N型源极/漏极扩散区域sd5、N型源极/漏极扩散区域sd6和N型源极/漏极扩散区域sd7。沟道电压Vch可直接施加到基板的沟道区域。
图4A描绘了NAND串中的示例性电荷俘获存储器单元的剖视图。该视图处于包括平面控制栅极和电荷俘获区域的存储器单元的字线方向，作为图1的存储器单元阵列126中的存储器单元的2D示例。电荷俘获存储器可用于NOR和NAND闪存存储器装置中。与使用导体诸如掺杂多晶硅来存储电子的浮栅MOSFET技术相比，该技术使用绝缘体诸如SiN膜来存储电子。例如，字线(WL)424跨NAND串延伸，NAND串包括相应的沟道区域406、416和426。字线的部分提供控制栅极402、412和422。IPD层428、电荷俘获层404、414和421、多晶硅层405、415和425以及隧道层409、407和408在字线下方。每个电荷俘获层在相应的NAND串中连续地延伸。
存储器单元400包括控制栅极402、电荷俘获层404、多晶硅层405以及沟道区域406的一部分。存储器单元410包括控制栅极412、电荷俘获层414、多晶硅层415以及沟道区域416的一部分。存储器单元420包括控制栅极422、电荷俘获层421、多晶硅层425以及沟道区域426的一部分。
在此使用平面控制栅极，而不是包在浮栅上的控制栅极。一个优点是电荷俘获层可以被制成比浮栅薄。另外，存储器单元可以更靠近地放置在一起。
图4B描绘了沿着线429的图4A的结构的剖视图。该视图示出了具有平面控制栅极和电荷俘获层的NAND串430。NAND串430包括SGS晶体管431、示例性存储器单元400、433……、434和435，以及SGD晶体管435。
NAND串可以形成在基板上，该基板包括p型基板区域455、n型阱456和p型阱457。在p型阱457中形成N型源极/漏极扩散区域sd1、sd2、sd3、sd4、sd5、sd6和sd7。沟道电压Vch可直接施加到基板的沟道区域。存储器单元400包括在电荷俘获层404上方的控制栅极402和IPD层428、多晶硅层405、隧道层409和沟道区域406。
例如，控制栅极层可以是多晶硅，隧道层可以是氧化硅。IPD层可以是高k电介质(诸如AlOx或HfOx)的堆叠，该堆叠有助于增加控制栅极层与电荷俘获层或电荷存储层之间的耦合比。电荷俘获层可以是例如氮化硅和氧化硅的混合物。
SGD和SGS晶体管具有与存储器单元相同的配置，但具有更长的沟道长度以确保电流在被抑制的NAND串中截止。
在该示例中，层404、405和409在NAND串中连续延伸。在另一种方法中，层404、405和409的位于控制栅极402、412和422之间的部分可被移除，从而暴露沟道406的顶表面。
图5A描绘了图1的感测块SB1的示例性框图。在一种方法中，感测块包括多个感测电路。每个感测电路与数据锁存器相关联。例如，示例性感测电路550a、551a、552a和553a分别与数据锁存器550b、551b、552b和553b相关联。在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，SB1中的感测电路控制器560可以与该组感测电路和锁存器通信。感测电路控制器可包括预充电电路561，该预充电电路向每个感测电路提供用于设定预充电电压的电压。在一种可能的方法中，电压例如经由数据库503和本地总线诸如图5B中的LBUS1或LBUS2独立地提供给每个感测电路。在另一种可能的方法中，例如经由图5B中的线505同时向每个感测电路提供公共电压。感测电路控制器还可包括存储器562和处理器563。还如结合图2所述，存储器562可存储可由处理器执行以执行本文所述功能的代码。这些功能可包括读取与感测电路相关联的锁存器、设定锁存器中的位值以及提供用于设定感测电路的感测节点中的预充电电平的电压。下文提供了感测电路控制器与感测电路550a和感测电路551a的进一步示例性细节。
图5B描绘了图1的感测块SB1的另一个示例性框图。感测电路控制器560与包括也在图5A中示出的示例性感测电路550a和551a的多个感测电路通信。感测电路550a包括锁存器550b，该锁存器包括跳闸锁存器526、偏移验证锁存器527和数据状态锁存器528。感测电路还包括电压钳位521，诸如晶体管，该电压钳位在感测节点522处设定预充电电压。感测节点至位线(BL)开关523选择性地允许感测节点与位线525通信，例如，感测节点电连接到位线，使得感测节点电压可以衰减。位线525连接到一个或多个存储器单元，诸如存储器单元MC1。电压钳位524可以设定位线上的电压，诸如在感测操作期间或在编程电压期间。本地总线LBUS1允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器550b和电压钳位通信。为了与感测电路550a通信，感测电路控制器经由线502向晶体管504提供电压，以将LBUS1与数据总线DBUS 503连接。通信可以包括将数据发送到感测电路和/或从感测电路接收数据。
例如，感测电路控制器可以以例如时间复用的方式与不同的感测电路通信。在一种方法中，线505可以连接到每个感测电路中的电压钳位。
感测电路551a包括锁存器551b，该锁存器包括跳闸锁存器546、偏移验证锁存器547和数据状态锁存器548。电压钳位541可用于在感测节点542处设定预充电电压。感测节点至位线(BL)开关543选择性地允许感测节点与位线545通信，并且电压钳位544可以在位线上设定电压。位线545连接到一个或多个存储器单元，诸如存储器单元MC2。本地总线LBUS2允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器551b和电压钳位通信。为了与感测电路551a通信，感测电路控制器经由线501向晶体管506提供电压，以将LBUS2与DBUS连接。
感测电路550a可以是包括第一跳闸锁存器526的第一感测电路，并且感测电路551a可以是包括第二跳闸锁存器546的第二感测电路。
感测电路550a是包括第一感测节点522的第一感测电路的示例，其中第一感测电路与第一存储器单元MC1和第一位线525相关联。感测电路551a是包括第二感测节点542的第二感测电路的示例，其中第二感测电路与第二存储器单元MC2和第二位线545相关联。
图6A为图1的存储器阵列126的示例性三维配置中的一组块600的透视图。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有供块使用的电路的外围区域604。例如，电路可包括可连接到块的控制栅极层的电压驱动器605。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板601还可承载块下方的电路，连同一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域602中。在存储器设备的上部区域603中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
在一种可能的方法中，在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。
图6B描绘了图6A的块中的一个块的一部分的示例性剖视图。该块包括交替的导电层和介电层的叠堆610。在该示例中，除了数据字线层(字线)WLL0至数据字线层(字线)WLL10之外，导电层还包括两个SGD层、两个SGS层和四个虚设字线层DWLD0、虚设字线层DWLD1、虚设字线层DWLS0和虚设字线层DWLS1。介电层被标记为DL0至DL19。此外，描绘了包括NAND串NS1和NS2的堆叠的区域。每个NAND串涵盖存储器孔618或619，该存储器孔填充有形成与字线相邻的存储器单元的材料。在图6D中更详细地示出了叠堆的区域622。
该叠堆包括基板611、基板上的绝缘膜612和源极线SL的一部分。NS1在堆叠的底部614处具有源极端613，并且在堆叠的顶部616处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。
图6C描绘了图6B的叠堆中的存储器孔直径的图。竖直轴线与图6B的叠堆对准，并且描绘了存储器孔618和619的宽度(wMH)，例如直径。图6A的字线层WLL0-WLL10作为示例重复，并且在叠堆中处于相应的高度z0-z10。在此类存储器设备中，蚀刻穿过堆叠的存储器孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储器孔可具有圆形剖面。由于蚀刻工艺，存储器孔的宽度可沿孔的长度变化。通常，存储器孔的直径从其顶部到底部逐渐变小。也就是说，存储器孔为锥形的，在堆叠的底部变窄。在一些情况下，在选择栅极附近的空穴的顶部处略微变窄，使得存储器孔的直径在从其顶部到底部逐渐变小之前略微变宽。
由于存储器孔宽度的不均匀性，因此包括存储器单元的编程斜率和擦除速度的编程速度可基于存储器单元沿存储器孔的位置(例如，基于存储器单元在堆叠中的高度)而变化。对于较小直径的存储器孔，跨隧道氧化物的电场相对较强，使得编程和擦除速度相对较高。一种方法是限定与存储器孔直径类似(例如，在限定的直径范围内)的相邻字线的组，并且针对组中的每个字线应用验证方案。不同的组可具有不同的验证方案。例如，组G0、G1和G2分别包括WLL0-WLL2、WLL3-WLL6和WLL7-WLL10。
图6D描绘了图6B的堆叠的区域622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，SGD晶体管680和681设置在虚设存储器单元682和683以及数据存储器单元MC上方。可例如使用原子层沉积沿着存储器孔630的侧壁(SW)和/或在每个字线层内沉积多个层。例如，每个列(例如，由存储器孔内的材料形成的柱)可包括电荷俘获层或膜663(诸如SiN或其他氮化物)、隧道层664、多晶硅体或沟道665，以及介电芯666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。
存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。
NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。
图7A描绘了图6B的叠堆的示例性字线层WLL0的顶视图。如所提及的，3D存储器设备可包括交替的导电层和介电层的堆叠。导电层提供SG晶体管和存储器单元的控制栅极。用于SG晶体管的层是SG层，并且用于存储器单元的层是字线层。此外，存储器孔形成在堆叠中并填充有电荷俘获材料和沟道材料。因此，形成垂直NAND串。源极线连接至堆叠下方的NAND串并且位线连接至堆叠上方的NAND串。
3D存储器设备中的块BLK可以被划分成子块，其中每个子块包括具有公共SGD控制线的一组NAND串。例如，分别参见子块SBa、子块SBb、子块SBc和子块SBd中的SGD线/控制栅极SGD0、SGD线/控制栅极SGD1、SGD线/控制栅极SGD2和SGD线/控制栅极SGD3。此外，块中的字线层可以被划分成区域。相应子块中的每个区域可以在狭缝之间延伸，这些狭缝周期性地形成在堆叠中以在存储器设备的制造过程期间处理字线层。该处理可以包括用金属替换字线层的牺牲材料。一般来讲，狭缝之间的距离应当相对较小以考虑蚀刻剂可以横向行进以移除牺牲材料，并且金属可以行进以填充通过移除牺牲材料而创建的空隙的距离的限制。例如，狭缝之间的距离可以允许相邻狭缝之间存在几行存储器孔。存储器孔和狭缝的布局还应当考虑当每个位线连接至不同的存储器单元时，可以跨区域延伸的位线数量的限制。在处理字线层之后，可以任选地用金属填充狭缝以提供通过堆叠的互连。
该图和其他附图未必按比例绘制。在实践中，相对于y方向，区域在x方向上可以比描绘的更长以容纳附加的存储器孔。
在该示例中，在相邻狭缝之间存在四行存储器孔。这里的一行是一组在x方向上对准的存储器孔。此外，存储器孔的行以交错图案排列以增加存储器孔的密度。字线层或字线被划分成区域WLL0a、WLL0b、WLL0c和WLL0d，这些区域各自通过连接器713连接。在一种方法中，块中的字线层的最后区域可以连接至下一个块中的字线层的第一区域。连接器继而连接至字线层的电压驱动器。区域WLL0a具有沿着线712的示例性存储器孔710和711。区域WLL0b具有示例性存储器孔714和715。区域WLL0c具有示例性存储器孔716和717。区域WLL0d具有示例性存储器孔718和719。存储器孔也在图7B中示出。每个存储器孔可以是相应NAND串的一部分。例如，存储器孔710、714、716和718可以分别是NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd的一部分。
每个圆圈表示字线层或SG层处的存储器孔的横截面。用虚线示出的示例性圆圈表示由存储器孔中的材料和相邻字线层提供的存储器单元。例如，存储器单元720和721在WLL0a中，存储器单元724和725在WLL0b中，存储器单元726和727在WLL0c中，并且存储器单元728和729在WLL0d中。这些存储器单元在堆叠中处于共同高度处。
金属填充狭缝701、702、703和704(例如，金属互连件)可位于区域WLL0a-WLL0d的边缘之间并且与这些区域的边缘相邻。金属填充狭缝提供从叠堆底部到叠堆顶部的导电路径。例如，堆叠底部处的源极线可以连接至堆叠上方的导线，其中导线连接至存储器设备的外围区域中的电压驱动器。还参见图8A以便了解图7A的子块SBa-SBd的进一步细节。
图7B描绘了图6B的叠堆的示例性顶部介电层DL19的顶视图。介电层被分成区域DL19 a、DL19 b、DL19 c和DL19 d。每个区域可连接到相应的电压驱动器。这允许同时编程字线层的一个区域中的一组存储器单元，其中每个存储器单元位于连接至相应位线的相应NAND串中。可以在每个位线上设置电压以允许或禁止在每个编程电压期间编程。
区域DL19a具有沿着与位线BL0重合的线712a的示例性存储器孔710和711。许多位线在存储器孔上方延伸并连接至存储器孔，如“X”符号所指示。BL0连接到一组存储器孔，该组存储器孔包括存储器孔711、715、717和719。另一个示例性位线BL1连接到一组存储器孔，该组存储器孔包括存储器孔710、714、716和718。还描绘了图7A中的金属填充狭缝701、702、703和704，如它们竖直地延伸穿过叠堆。可以在x方向上跨越DL19层以顺序BL0至BL23对位线进行编号。
位线的不同的子集连接至不同的行中的单元。例如，BL0、BL4、BL8、BL12、BL16和BL20连接至每个区域的右手边缘处的第一行单元中的单元。BL2、BL6、BL10、BL14、BL18和BL22连接至与右手边缘处的第一行相邻的相邻行单元中的单元。BL3、BL7、BL11、BL15、BL19和BL23连接至每个区域的左手边缘处的第一行单元中的单元。BL1、BL5、BL9、BL13、BL17和BL21连接至与左手边缘处的第一行相邻的相邻行单元中的单元。
图8A描绘了图7A的子块SBa-SBd中的示例性NAND串。子块与图6B的结构一致。描绘了堆叠中的导电层以供在左手侧参考。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SBa包括示例性NAND串NS0_SBa，SBb包括示例性NAND串NS0_SBb，SBc包括示例性NAND串NS0_SBc，并且SBd包括示例性NAND串NS0_SBd。
另外，NS0_SBa包括SGS晶体管800和801，虚设存储器单元802和803，数据存储器单元804、805、806、807、808、809、810、811、812、813和814、虚设存储器单元815和816，以及SGD晶体管817和818。
NS0_SBb包括SGS晶体管820和821，虚设存储器单元822和823，数据存储器单元824、825、826、827、828、829、830、831、832、833和834，虚设存储器单元835和836，以及SGD晶体管837和838。
NS0_SBc包括SGS晶体管840和841，虚设存储器单元842和843、数据存储器单元844、845、846、847、848、849、850、851、852、853和854，虚设存储器单元855和856，以及SGD晶体管857和858。
NS0_SBd包括SGS晶体管860和861，虚设存储器单元862和863，数据存储器单元864、865、866、867、868、869、870、871、872、873和874，虚设存储器单元875和876，以及SGD晶体管877和878。
在块中的给定高度处，每个子块中的一组存储器单元处于公共高度处。例如，一组存储器单元(包括存储器单元804)在沿着交替的导电层和介电层的堆叠中的锥形存储器孔形成的多个存储器单元中。一组存储器单元处于堆叠中的特定高度z0处。连接到一个字线(WLL0)的另一组存储器单元(包括存储器单元824)也处于特定高度。在另一种方法中，连接到另一个字线(例如，WLL8)的另一组存储器单元(例如，包括存储器单元812)处于堆叠中的另一个高度(z8)。
图8B描绘了子块中的NAND串的另一个示例性视图。在该示例中，NAND串包括NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd，它们具有48个字线WL0-WL47。每个子块包括一组NAND串，该组NAND串沿x方向延伸并且具有公共SGD线，例如SGD0、SGD1、SGD2或SGD3。在该简化的示例中，每个NAND串中仅有一个SGD晶体管和一个SGS晶体管。NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd分别位于子块SBa、SBb、SBc和SBd中。此外，描绘了字线G0、G1和G2的示例性组。
图9描绘了示例性编程操作的波形。水平轴线描绘了编程循环编号，并且竖直轴线描绘了控制栅极或字线电压。一般来讲，编程操作可涉及将脉冲串施加到所选择的字线，其中脉冲串包括多个编程循环或编程-验证(PV)迭代。编程-验证迭代的编程部分包括编程电压，并且编程-验证迭代的验证部分包括一个或多个验证电压。
对于每个编程电压，为简单起见描绘了方波，但其他形状也是可能的，诸如多级形状或斜坡形状。此外，在该示例中使用增量步长脉冲编程(ISPP)，其中编程电压在每个连续编程循环中递增。该示例在其中编程已完成的单个编程阶段中使用ISPP。也可以在多阶段操作的每个编程阶段中使用ISPP。
脉冲串通常包括编程电压，这些编程电压在每个编程-验证迭代中使用固定或变化的步长大小逐步增大幅度。新的脉冲串可被施加到多阶段编程操作的每个编程阶段中，从初始Vpgm电平开始并且在不超过最大允许电平的最终Vpgm电平结束。在不同的编程阶段中，初始Vpgm电平可以相同或不同。在不同的编程阶段中，最终Vpgm电平可以相同或不同。在不同的编程阶段中，步长大小可以相同或不同。在一些情况下，在最终编程阶段中使用较小的步长大小来减小Vth分布宽度。
脉冲串900包括施加到被选择用于编程的字线的一系列编程电压901、902、903、904、905、906、907、908、909、910、911、912、913、914和915，以及相关联的一组非易失性存储器单元。作为示例，基于正在验证的目标数据状态，在每个编程电压之后提供一个、两个或三个验证电压。可将0V施加到在编程电压与验证电压之间的所选择的字线。例如，可以分别在第一编程电压901、第二编程电压902和第三编程电压903中的每一个编程电压之后施加VvA的A状态验证电压(例如，波形或编程信号916)。可以分别在第四编程电压904、第五编程电压905和第六编程电压906中的每一个编程电压之后施加VvA的A状态验证电压和VvB的B状态验证电压(例如，编程信号917)。可以分别在第七编程电压907和第八编程电压908中的每一个编程电压之后施加VvA的A状态验证电压、VvB的B状态验证电压和VvC的C状态验证电压(例如，编程信号918)。可以分别在第九编程电压909、第十编程电压910和第十一编程电压911中的每一个编程电压之后施加VvB的B状态验证电压和VvC的C状态验证电压(例如，编程信号919)。最后，可以分别在第十二编程电压912、第十三编程电压913、第十四编程电压914和第十五编程电压915中的每一个编程电压之后施加VvC的C状态验证电压(例如，编程信号1020)。
图10A和图10B示出了示例性两阶段编程操作中的存储器单元的阈值电压(Vth)分布。具体地讲，存储器单元最初处于擦除状态(位11)，如图10A所示的Vth分布1100所表示。图10B描绘了具有四种数据状态的示例性两阶段编程操作的第一编程阶段和第二编程阶段之后的存储器单元的Vth分布。虽然示出了两个编程阶段和四种数据状态，但应当理解，可以利用任何数量的编程阶段(例如，三个或四个编程阶段)，并且可以设想任何数量的数据状态。
在该示例中，第一编程阶段分别使用第一验证电压VvAf、VvBf和VvCf，使A状态单元、B状态单元和C状态单元的Vth达到Vth分布1002a、1004a和1006a。该第一编程阶段可以是粗略编程，使用例如相对较大的步长大小，使得Vth分布1002a、1004a和1006a相对较宽。第二编程阶段可使用较小的步长大小，并且使Vth分布1002a、1004a和1006a分别使用VvA、VvB和VvC的第二验证电压转变到最终的Vth分布1002、1004和1006(例如，相比Vth分布1002a、1004a和1006a较窄)。该两阶段编程操作可以实现相对较窄的Vth分布。由于位忽略标准，少量的A状态单元、B状态单元和C状态单元(例如，小于预先确定数量的多个存储器单元)可具有分别低于VvA、VvB或VvC的Vth。
如上文所讨论的，与一阶段或全序列编程方案相比，存储器单元的两阶段编程可导致性能下降。因此，根据一方面，本文所公开的装置(例如，存储器设备100)包括控制电路(例如，控制电路150)，该控制电路被配置为执行第一编程阶段，该第一编程阶段包括将多个存储器单元(例如，图8A的数据存储器单元804、805、806、807、808、809、810、811、812、813、814)中的每个存储器单元迭代地编程为多个第一程序状态(例如，图10B的Vth分布1002a、1004a和1006a)中的一个第一程序状态。第一编程阶段还包括验证多个存储器单元中的一个或多个存储器单元具有高于与多个第一程序状态相对应的多个第一验证电压(例如，图10B的验证电压VvAf、VvBf、VvCf)中的一个第一验证电压的阈值电压。常规上，在第一阶段编程操作期间，所有单元继续接收编程脉冲，直到其阈值电压高于期望的第一阶段验证电平1100(如图11中左侧的1102所示)。然而，控制电路在多个存储器单元全部被验证之前结束第一编程阶段(如图11中右侧的1104所示)，而不是在多个存储器单元全部被验证为高于多个第一验证电压中的一个第一验证电压(例如，第一阶段验证电平1100)之后结束第一编程阶段。因此，在第一编程阶段期间，多个存储器单元的部分1106保留在多个第一验证电压中的一个第一验证电压以下。多个存储器单元中的在多个第一验证电压中的一个第一验证电压(例如，第一阶段验证电平1100)以下的部分1106可例如大于多个存储器单元的总数的一半。然而，应当理解，部分1106可为任何量。
控制电路然后被配置为执行第二编程阶段，所述第二编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态(例如，图10B的Vth分布1002、1004和1006)中的一个第二程序状态，并且验证多个存储器单元中的至少预定数量的存储器单元各自具有高于与多个第二程序状态相对应的多个第二验证电压(例如，图10B的验证电压VvA、VvB、VvC)中的一个第二验证电压的阈值电压。因此，来自第一编程阶段的部分1106或剩余单元在第二编程阶段期间被编程(即，具有高于多个第二验证电压中的一个第二验证电压的阈值电压)。而在第二编程阶段定时中可能存在轻微的损失，因为验证循环的数量将由于需要被编程的剩余单元或部分1106而更高。因此，在第一编程阶段期间需要较少的验证循环，并且因此缩短了编程时间。即使在第二编程阶段定时略微增加的情况下，第一编程阶段定时也存在较大的减少，并且总编程性能也存在净益处。然而，第二编程阶段之后的阈值电压宽度可能在一定程度上下降。相对于第一阶段验证电平1112(多个第二验证电压中的一个第二验证电压)的默认阈值电压分布1108(即，在第一编程阶段1102和第二编程阶段之后)和建议的阈值分布1110(即，在第一编程阶段1104和第二编程阶段之后)在图11的底部所示的第二编程阶段图1114中示出。
为了确定在验证所有多个存储器单元之前何时结束第一编程阶段，控制电路进一步被配置为(例如，使用计数电路152)对多个存储器单元中具有高于多个第一验证电压中的一个第一验证电压(诸如第一阶段验证电平1100)的阈值电压的一个或多个存储器单元的量进行计数。控制电路继续编程和验证以及计数，直到量大于位忽略数或阈值量Ps。因此，如图12最佳所示，在通过验证电平的单元的数量高于位忽略数、Ps(由1116指示的区域)之后停止第一编程阶段，留下未编程单元的尾或一部分(由1106指示的区域)。
留下未编程位的尾或部分1106的另一种方式将是对下尾位(即，在多个第一验证电压中的一个第一验证电压以下的那些下尾位)进行计数。然而，此类方法具有一些缺点。例如，如果对下尾位(部分1106)进行计数，则将需要显著提升位扫描通过失败(BSPF)标准，以便明显减少验证脉冲的数量并因此改善性能。更高的BSPF需要更大的电路面积(因此计数器电路具有足够的位)或更长的扫描定时，这导致增加的成本和更差的性能。对上尾或区域1116进行计数更直接地指示单元何时首先被编程到所需Vt。
较高BSPF的替代形式是对较少位进行采样。但是这降低了计数的准确性，尤其是当单元行为在存储器单元的整个页面上不是完全均匀时。在随机图案中，每个状态的单元总数并不总是相同的。这种变化意味着当BSPF是单元的大部分时我们不能设定准确的BSPF。假设每个状态的单元数可在990和1000之间变化，并且设定总单元的1％的上尾BSPF。如果上尾BSPF被设定为10，则无论总单元是990还是1000，该上尾BSPF均为总单元的1.00％-1.01％。相比之下，如果下尾BSPF被设定为985，则上尾部分在0.5％和1.5％之间变化。因此，对于本文所述的方法，对上尾进行计数是更期望的。
如上所述，装置的多个存储器单元耦接到多个字线(例如，图8A的字线WLL0、Wll1、WLL2、WLL3、WLL4、WLL5、WLL6、WLL7、WLL8、WLL9、WLL10)。因此，更详细地，控制电路(例如，控制电路150)进一步被配置为迭代地选择多个字线中的一个字线，并且为第一编程阶段设定第一编程电压(例如，从图9的编程电压901开始)。控制电路然后将第一编程电压施加到多个字线中被选择的一个字线，控制电路被配置为对多个第一程序状态中的一个第一程序状态选择第一验证信号(例如，从图9的验证电压916开始)，并且将第一验证信号施加到多个字线中被选择的一个字线，同时确定连接到多个字线中的一个字线的多个存储器单元中的每个存储器单元的阈值电压是否高于多个第一程序状态中的一个第一程序状态的多个第一验证电压中的一个第一验证电压。控制电路为然后为被确定为具有高于多个第一程序状态中的一个第一程序状态的多个第一验证电压中的一个第一验证电压的阈值电压的多个存储器单元中的每个存储器单元设定第一闭锁状态。接下来，控制电路被配置为增加编程电压(例如，增加到除图9的编程电压901之外的另一个编程电压)并返回至将第一编程电压施加到多个字线中被选择的一个字线。该控制电路然后确定多个字线中是否存在要编程的另一个字线。该控制电路被配置为响应于确定多个字线中存在要编程的另一个字线而返回至选择多个字线中的一个字线并且为第一编程阶段设定第一编程电压。该控制电路在多个存储器单元全部被确定为具有高于多个第一验证电压中的与多个存储器单元中的每个存储器单元的多个第一程序状态中的一个第一程序状态相对应的一个第一验证电压的阈值电压之前，结束第一编程阶段。
该控制电路进一步被配置为迭代地选择多个字线中的一个字线并为第二编程阶段设定第二编程电压。该控制电路接下来被配置为将第二编程电压施加到多个字线中被选择的一个字线。该控制电路然后为多个第二程序状态中的一个第二程序状态选择第二验证信号，并且将第二验证信号施加到多个字线中被选择的一个字线，同时确定连接到多个字线中的一个字线的多个存储器单元中的每个存储器单元的阈值电压是否高于多个第二程序状态中的一个第二程序状态的多个第二验证电压中的一个第二验证电压。该控制电路还被配置为对被确定为具有高于多个第二程序状态中的一个第二程序状态的多个第二验证电压中的一个第二验证电压的阈值电压的多个存储器单元中的每个存储器单元设定第二闭锁状态。该控制电路增加第二编程电压并返回至将第二编程电压施加到多个字线中被选择的一个字线。接下来该，控制电路被配置为确定多个字线中是否存在要编程的另一个字线。此外，该控制电路被配置为响应于确定多个字线中存在要编程的另一个字线而返回至选择多个字线中的一个字线并且为第二编程阶段设定第二编程电压。一旦多个存储器中预定数量的存储器被确定为具有高于多个第二验证电压中的与多个存储器单元中的每个存储器单元的多个第二程序状态中的一个第二程序状态相对应的一个第二验证电压的阈值电压，控制电路就结束第二编程阶段。虽然预先确定数量可例如是多个存储器单元的全部，但是应当理解，预先确定数量可以替代地小于多个存储器单元的总数。
如图13最佳所示，进行了两个实验以确定由所公开的装置减少编程验证(pvfy)循环的影响。对于第一实验(Exp 1)，编程脉冲的最大数量(NLP)对于状态二(S2)、状态三(S3)和状态四(S4)(例如，对于具有总共十六个状态并且状态一最接近擦除状态的存储器单元)被设定为P，这导致N-P、N+1-P、N+2-P的编程验证循环分别减少(节省总共3个(N-P+1)pvfy循环)。对于第二实验(Exp 2)，将S2、S3、S4的NLP分别设定为P-2、P、P+2，这导致分别减少N-(P-2)、N-(P-1)、N-P的编程验证循环(节省总共3个(N-P+1)pvfy循环)。具体地，测量过程包括以下步骤：1)在擦除时具有有限NLP和其他状态的仅第一阶段编程S2，2)在擦除/禁止时具有有限NLP和其他状态的第一阶段编程S3，3)在擦除/禁止时具有有限NLP和其他状态的第一阶段编程S4，4)在擦除/禁止时没有有限NLP和其他状态的第一阶段编程S5-S15，以及5)具有默认选项的第二阶段编程S1-S15。因此，在模拟中，状态S2、S3和S4的验证脉冲的数量已受到限制。通常，状态S2、S3、S4分别需要N、N+1、N+2个编程循环来完成编程。两个实验的默认条件(无pvfy减少)和减少的pvfy条件的阈值电压分布在图14A和图14B中示出。对于第一编程阶段，对于减少的pvfy模式可以看到S2-S4的下尾。
实验数据表明，利用具有减少的pvfy或编程验证(PV)循环的所提出的方案，编程性能提高了大约1.5％，并且Vt裕度(即，状态之间的阈值电压的量)下降了约3.5％。
现在参见图15A和图15B，在实验中还观察到，当对于两种状态留下下尾时，与S2(图15A)相比，第二编程阶段之后的最终Vt宽度对于S4(图15B)下降得更多。这表明与较高状态相比，对于较低状态可留下较大的下尾(例如，图11的部分1106)。返回参见图10B，较低状态可例如包括Vth分布1002，并且较高状态可例如包括Vth分布1004和1006；然而，图10B所示的示例具有四个状态，而不是本文所讨论的实验。因此，控制电路进一步被配置为基于多个第二程序状态中的哪一个第二程序状态与多个存储器单元中的每个存储器单元相对应来确定多个存储器单元中的每个存储器单元的阈值量Ps(图12中指示为1116的区域)。换句话讲，位忽略BSPF、Ps可取决于任何特定存储器单元的状态。
如所讨论的，多个存储器单元中的每个存储器单元的阈值电压在阈值电压的公共范围内(参见例如图10B)。因此，多个第二程序状态包括具有更接近零伏(即，更接近擦除状态)的阈值电压的一个或多个较低程序状态(即，图10B的Vth分布1002)以及具有比一个或多个较低程序状态更远离零伏的阈值电压的一个或多个较高程序状态(例如，图10B的Vth分布1004和1006)。因此，用于一个或多个较低程序状态的阈值量或位忽略BSPF、Ps可小于用于一个或多个较高程序状态的阈值量(即，PS2<PS3<PS4……)。
根据本公开的附加方面并且在图16和图17A至图17C中示出，还提供了一种操作包括多个存储器单元(例如，图8A的数据存储器单元804、805、806、807、808、809、810、811、812、813、814)的存储器装置的方法。该方法包括1200执行第一编程阶段的步骤，该第一编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第一程序状态(例如，图10B的Vth分布1002a、1004a和1006a)中的一个第一程序状态，并且验证多个存储器单元中的一个或多个存储器单元具有高于与多个第一程序状态相对应的多个第一验证电压(例如，图10B的验证电压VvAf、VvBf、VvCf)中的一个第一验证电压的阈值电压，以及在多个存储器单元全部被验证之前结束第一编程阶段，从而使多个存储器单元的一部分1106低于多个第一验证电压中的一个第一验证电压。同样，多个存储器单元中的在多个第一验证电压中的一个第一验证电压以下的部分1106可大于多个存储器单元的总数的一半。
另外，更详细地，该方法可以包括以下步骤：1202(例如，使用计数电路152)对多个存储器单元中具有高于多个第一验证电压中的一个第一验证电压(诸如图11的第一阶段验证电平1100)的阈值电压的一个或多个存储器单元的量进行计数。该方法还可包括以下步骤：1204继续编程和验证以及计数，直到量大于阈值量。该方法还可包括以下步骤：1206基于多个第二程序状态中的哪一个第二程序状态与多个存储器单元中的每个存储器单元相对应来确定多个存储器单元中的每个存储器单元的阈值量。同样，多个存储器单元中的每个存储器单元的阈值电压可以在阈值电压的公共范围内，并且多个第二程序状态包括具有更接近零伏的阈值电压的一个或多个较低程序状态(即，图10B的Vth分布1002)以及具有比一个或多个较低程序状态更远离零伏的阈值电压的一个或多个较高程序状态(例如，图10B的Vth分布1004和1006)。因此，用于一个或多个较低程序状态的阈值量Ps小于用于一个或多个较高程序状态的阈值量。
此外，执行第一编程阶段的步骤1200可包括迭代地1208选择多个字线中的一个字线并为第一编程阶段设定第一编程电压以及1210将第一编程电压施加到多个字线中被选择的一个字线的步骤，该第一编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第一程序状态中的一个第一程序状态，并且验证多个存储器单元中的一个或多个存储器单元具有高于与多个第一程序状态相对应的多个第一验证电压中的一个第一验证电压的阈值电压，以及在多个存储器单元全部被验证之前结束第一编程阶段，从而使多个存储器单元的一部分低于多个第一验证电压中的一个第一验证电压。该方法可通过以下步骤继续：1212为多个第一程序状态中的一个第一程序状态选择第一验证信号，并且将第一验证信号施加到多个字线中被选择的一个字线，同时确定连接到多个字线中的一个字线的多个存储器单元中的每个存储器单元的阈值电压是否高于多个第一程序状态中的一个第一程序状态的多个第一验证电压中的一个第一验证电压。该方法的下一个步骤是1214为被确定为具有高于多个第一程序状态中的一个第一程序状态的多个第一验证电压中的一个第一验证电压的阈值电压的多个存储器单元中的每个存储器单元设定第一闭锁状态。该方法然后可包括以下步骤：1216增加编程电压并返回至将第一编程电压施加到多个字线中被选择的一个字线。接下来，1218确定多个字线中是否存在要编程的另一个字线。该方法进行以下步骤：响应于确定多个字线中存在要编程的另一个字线，1220返回至1208选择多个字线中的一个字线并且为第一编程阶段设定第一编程电压。该方法然后包括以下步骤：1222在多个存储器单元全部被确定为具有高于多个第一验证电压中的与多个存储器单元中的每个存储器单元的多个第一程序状态中的一个第一程序状态相对应的一个第一验证电压的阈值电压之前，结束第一编程阶段。
该方法继续1224执行第二编程阶段的步骤，该第二编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态(例如，图10B的Vth分布1002、1004和1006)中的一个第二程序状态，并且验证多个存储器单元中的至少预定数量的存储器单元各自具有高于与多个第二程序状态相对应的多个第二验证电压(例如，图10B的验证电压VvA、VvB、VvC)中的一个第二验证电压的阈值电压。更具体地，1224执行第二编程阶段的步骤还可包括1226选择多个字线中的一个字线并为第二编程阶段设定第二编程电压的步骤，该第二编程阶段包括将多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态中的一个第二程序状态，并且验证多个存储器单元中的至少预定数量的存储器单元各自具有高于与多个第二程序状态相对应的多个第二验证电压中的一个第二验证电压的阈值电压。该方法然后可包括以下步骤：1228将第二编程电压施加到多个字线中被选择的一个字线。接下来，1230为多个第二程序状态中的一个第二程序状态选择第二验证信号，并且将第二验证信号施加到多个字线中被选择的一个字线，同时确定连接到多个字线中的一个字线的多个存储器单元中的每个存储器单元的阈值电压是否高于多个第二程序状态中的一个第二程序状态的多个第二验证电压中的一个第二验证电压。该方法然后可进行以下步骤：1232为被确定为具有高于多个第二程序状态中的一个第二程序状态的多个第二验证电压中的一个第二验证电压的阈值电压的多个存储器单元中的每个存储器单元设定第二闭锁状态。该方法然后包括以下步骤：1234增加第二编程电压并返回至将第二编程电压施加到多个字线中被选择的一个字线。该方法的下一个步骤是1236确定多个字线中是否存在要编程的另一个字线。该方法继续以下步骤：响应于确定多个字线中存在要编程的另一个字线，1238返回至1226选择多个字线中的一个字线并且为第二编程阶段设定第二编程电压。然后，该方法可以包括以下步骤：一旦多个存储器单元中预定数量的存储器单元被确定为具有高于多个第二验证电压中的与多个存储器单元中的每个存储器单元的多个第二程序状态中的一个第二程序状态相对应的一个第二验证电压的阈值电压，就1240结束第二编程阶段。
显然，在不脱离所附权利要求中限定的范围的情况下，可对本文所述和示出的内容进行改变。已出于说明和描述的目的提供了实施方案的前述描述。它并不旨在穷举或限制本公开。特定实施方案的各个元件或特征部通常不限于该特定实施方案，但在适用的情况下为可互换的，并且可用于选定的实施方案中，即使没有具体示出或描述。同样的情况也可在许多方面有所不同。此类变型不应视为脱离本公开，并且所有此类修改均旨在包括在本公开的范围内。
本文所用的术语仅出于描述特定示例实施方案的目的，而非旨在进行限制。如本文所用，除非上下文另外清楚地指明，否则单数形式“一个”、“一种”和“所述”可旨在也包括复数形式。术语“包括”、“包含”、“含有”和“具有”为包括性的，并且因此指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。除非特别标识为执行顺序，否则本文所述的方法步骤、过程和操作不应理解为必须要求它们以所论述或所示的特定顺序执行。还应当理解，可采用附加的或另选的步骤。
当元件或层被称为“在另一元件或层上”、“接合到另一元件或层”、“连接到另一元件或层”或“耦合到另一元件或层”时，该元件或层可直接在另一元件或层上、接合到另一元件或层、连接或耦合到另一元件或层，或者可存在居间元件或层。相比之下，当元件被称为“直接在另一元件或层上”、“直接接合到另一元件或层”、“直接连接到另一元件或层”或“直接耦合到另一元件或层”时，可不存在居间元件或层。用于描述元件之间的关系的其他词语应当以类似的方式解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”等)。如本文所用，术语“和/或”包括相关联的列出项目中的一个或多个的任何和所有组合。
虽然术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件、部件、区域、层和/或区段，但这些元件、部件、区域、层和/或区段不应受这些术语的限制。这些术语可仅用于将一个元件、部件、区域、层或区段与另一个区域、层或区段区分开。除非上下文明确指出，否则诸如“第一”、“第二”和其他数字术语的术语在用于本文时并不暗指顺序或次序。因此，在不脱离示例实施方案的教导内容的情况下，下文论述的第一元件、部件、区域、层或区段可被称为第二元件、部件、区域、层或区段。
为了便于描述，本文可使用空间相对术语诸如“内”、“外”、“下面”、“下方”、“下部”、“上方”、“上部”、“顶部”、“底部”等来描述一个元件或特征部与另一个元件(一个或多个)或特征部(一个或多个)的关系，如图所示。除了图中描绘的取向之外，空间相对术语可旨在涵盖使用或操作中的设备的不同取向。例如，如果图中的设备被翻转，则被描述为在其他元件或特征部“下方”或“下面”的元件将被取向为在其他元件或特征部“上方”。因此，示例术语“下方”可涵盖上方和下方的取向。该设备可以其他方式取向(旋转90度或处于其他取向)，并且相应地解释本文所用的空间相对描述。

Claims (20)

1.一种装置，包括：
多个存储器单元；
控制电路，所述控制电路耦接到所述多个存储器单元并被配置为：
执行第一编程阶段，所述第一编程阶段包括将所述多个存储器单元中的每个存储器单元迭代地编程为多个第一程序状态中的一个第一程序状态，并且验证所述多个存储器单元中的一个或多个存储器单元具有高于与所述多个第一程序状态相对应的多个第一验证电压中的一个第一验证电压的阈值电压，以及在所述多个存储器单元全部被验证之前结束所述第一编程阶段，从而使所述多个存储器单元的一部分低于多个第一验证电压中的所述一个第一验证电压，以及
执行第二编程阶段，所述第二编程阶段包括将所述多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态中的一个第二程序状态，并且验证所述多个存储器单元中的至少预定数量的存储器单元各自具有高于与所述多个第二程序状态相对应的多个第二验证电压中的一个第二验证电压的所述阈值电压。
2.根据权利要求1所述的装置，其中所述控制电路进一步被配置为对所述多个存储器单元中具有高于所述多个第一验证电压中的所述一个第一验证电压的所述阈值电压的所述一个或多个存储器单元的量进行计数，并且继续编程和验证以及计数，直到所述量大于阈值量。
3.根据权利要求2所述的装置，其中所述控制电路进一步被配置为基于所述多个第二程序状态中的哪一个第二程序状态与所述多个存储器单元中的每个存储器单元相对应来确定所述多个存储器单元中的每个存储器单元的所述阈值量。
4.根据权利要求3所述的装置，其中所述多个存储器单元中的每个存储器单元的所述阈值电压在阈值电压的公共范围内，并且所述多个第二程序状态包括具有更接近零伏的所述阈值电压的一个或多个较低程序状态以及具有比所述一个或多个较低程序状态更远离零伏的所述阈值电压的一个或多个较高程序状态，并且用于所述一个或多个较低程序状态的所述阈值量小于用于所述一个或多个较高程序状态的所述阈值量。
5.根据权利要求1所述的装置，其中所述多个存储器单元中的低于多个第一验证电压中的所述一个第一验证电压的所述部分大于所述多个存储器单元的总数的一半。
6.根据权利要求1所述的装置，其中所述多个存储器单元耦接到多个字线，并且所述控制电路进一步被配置为迭代地：
选择所述多个字线中的一个字线并为所述第一编程阶段设定第一编程电压，
将所述第一编程电压施加到所述多个字线中被选择的所述一个字线，
为所述多个第一程序状态中的一个第一程序状态选择第一验证信号，并且将所述第一验证信号施加到所述多个字线中被选择的所述一个字线，同时确定连接到所述多个字线中的所述一个字线的所述多个存储器单元中的每个存储器单元的所述阈值电压是否高于所述多个第一程序状态中的所述一个第一程序状态的所述多个第一验证电压中的所述一个第一验证电压，
为被确定为具有高于所述多个第一程序状态中的所述一个第一程序状态的所述多个第一验证电压中的所述一个第一验证电压的所述阈值电压的所述多个存储器单元中的每个存储器单元设定第一闭锁状态，
增加所述编程电压并返回至将所述第一编程电压施加到所述多个字线中被选择的所述一个字线，
确定所述多个字线中是否存在要编程的另一个字线，
响应于确定所述多个字线中存在要编程的另一个字线，返回至选择所述多个字线中的一个字线并且为所述第一编程阶段设定所述第一编程电压，以及
在所述多个存储器单元全部被确定为具有高于所述多个第一验证电压中的与所述多个存储器单元中的每个存储器单元的所述多个第一程序状态中的所述一个第一程序状态相对应的所述一个第一验证电压的所述阈值电压之前，结束所述第一编程阶段。
7.根据权利要求6所述的装置，其中所述控制电路进一步被配置为迭代地：
选择所述多个字线中的一个字线并为所述第二编程阶段设定第二编程电压，
将所述第二编程电压施加到所述多个字线中被选择的所述一个字线，
为所述多个第二程序状态中的一个第二程序状态选择第二验证信号，并且将所述第二验证信号施加到所述多个字线中被选择的所述一个字线，同时确定连接到所述多个字线中的所述一个字线的所述多个存储器单元中的每个存储器单元的所述阈值电压是否高于所述多个第二程序状态中的所述一个第二程序状态的所述多个第二验证电压中的所述一个第二验证电压，
为被确定为具有高于所述多个第二程序状态中的所述一个第二程序状态的所述多个第二验证电压中的所述一个第二验证电压的所述阈值电压的所述多个存储器单元中的每个存储器单元设定第二闭锁状态，
增加所述第二编程电压并返回至将所述第二编程电压施加到所述多个字线中被选择的所述一个字线，
确定所述多个字线中是否存在要编程的另一个字线，
响应于确定所述多个字线中存在要编程的另一个字线，返回至选择所述多个字线中的一个字线并且为所述第二编程阶段设定所述第二编程电压，以及
一旦所述多个存储器单元中所述预定数量的存储器单元被确定为具有高于所述多个第二验证电压中的与所述多个存储器单元中的每个存储器单元的所述多个第二程序状态中的所述一个第二程序状态相对应的所述一个第二验证电压的所述阈值电压，就结束所述第二编程阶段。
8.一种与存储器装置的多个存储器单元通信的控制器，所述控制器被配置为：
指示所述存储器装置执行第一编程阶段，所述第一编程阶段包括将所述多个存储器单元中的每个存储器单元迭代地编程为多个第一程序状态中的一个第一程序状态，并且验证所述多个存储器单元中的一个或多个存储器单元具有高于与所述多个第一程序状态相对应的多个第一验证电压中的一个第一验证电压的阈值电压，以及在所述多个存储器单元全部被验证之前结束所述第一编程阶段，从而使所述多个存储器单元的一部分低于多个第一验证电压中的所述一个第一验证电压；以及
指示所述存储器装置执行第二编程阶段，所述第二编程阶段包括将所述多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态中的一个第二程序状态，并且验证所述多个存储器单元中的至少预定数量的存储器单元各自具有高于与所述多个第二程序状态相对应的多个第二验证电压中的一个第二验证电压的所述阈值电压。
9.根据权利要求8所述的控制器，其中所述控制器进一步被配置为指示所述存储器装置对所述多个存储器单元中具有高于所述多个第一验证电压中的所述一个第一验证电压的所述阈值电压的所述一个或多个存储器单元的量进行计数，并且指示所述存储器装置继续编程和验证以及计数，直到所述量大于阈值量。
10.根据权利要求9所述的控制器，其中所述控制器进一步被配置为基于所述多个第二程序状态中的哪一个第二程序状态与所述多个存储器单元中的每个存储器单元相对应来确定所述多个存储器单元中的每个存储器单元的所述阈值量。
11.根据权利要求10所述的控制器，其中所述多个存储器单元中的每个存储器单元的所述阈值电压在阈值电压的公共范围内，并且所述多个第二程序状态包括具有更接近零伏的所述阈值电压的一个或多个较低程序状态以及具有比所述一个或多个较低程序状态更远离零伏的所述阈值电压的一个或多个较高程序状态，并且用于所述一个或多个较低程序状态的所述阈值量小于用于所述一个或多个较高程序状态的所述阈值量。
12.根据权利要求8所述的控制器，其中所述多个存储器单元耦接到多个字线，并且所述控制器进一步被配置为迭代地：
指示所述存储器装置选择所述多个字线中的一个字线并为所述第一编程阶段设定第一编程电压，
指示所述存储器装置将所述第一编程电压施加到所述多个字线中被选择的所述一个字线，
为所述多个第一程序状态中的一个第一程序状态选择第一验证信号，并且指示所述存储器装置将所述第一验证信号施加到所述多个字线中被选择的所述一个字线，同时确定连接到所述多个字线中的所述一个字线的所述多个存储器单元中的每个存储器单元的所述阈值电压是否高于所述多个第一程序状态中的所述一个第一程序状态的所述多个第一验证电压中的所述一个第一验证电压，
为被确定为具有高于所述多个第一程序状态中的所述一个第一程序状态的所述多个第一验证电压中的所述一个第一验证电压的所述阈值电压的所述多个存储器单元中的每个存储器单元设定第一闭锁状态，
指示所述存储器装置增加所述编程电压并返回至指示所述存储器装置将所述第一编程电压施加到所述多个字线中被选择的所述一个字线，
确定所述多个字线中是否存在要编程的另一个字线，
响应于确定所述多个字线中存在要编程的另一个字线，返回至指示所述存储器装置选择所述多个字线中的一个字线并且为所述第一编程阶段设定所述第一编程电压，并且
指示所述存储器装置在所述多个存储器单元全部被确定为具有高于所述多个第一验证电压中的与所述多个存储器单元中的每个存储器单元的所述多个第一程序状态中的所述一个第一程序状态相对应的所述一个第一验证电压的所述阈值电压之前，结束所述第一编程阶段。
13.根据权利要求12所述的控制器，其中所述控制器被进一步配置为迭代地：
指示所述存储器装置选择所述多个字线中的一个字线并为所述第二编程阶段设定第二编程电压，
指示所述存储器装置将所述第二编程电压施加到所述多个字线中被选择的所述一个字线，
为所述多个第二程序状态中的一个第二程序状态选择第二验证信号，并且指示所述存储器装置将所述第二验证信号施加到所述多个字线中被选择的所述一个字线，同时确定连接到所述多个字线中的所述一个字线的所述多个存储器单元中的每个存储器单元的所述阈值电压是否高于所述多个第二程序状态中的所述一个第二程序状态的所述多个第二验证电压中的所述一个第二验证电压，
为被确定为具有高于所述多个第二程序状态中的所述一个第二程序状态的所述多个第二验证电压中的所述一个第二验证电压的所述阈值电压的所述多个存储器单元中的每个存储器单元设定第二闭锁状态，
指示所述存储器装置增加所述第二编程电压并返回至指示所述存储器装置将所述第二编程电压施加到所述多个字线中被选择的所述一个字线，
确定所述多个字线中是否存在要编程的另一个字线，
响应于确定所述多个字线中存在要编程的另一个字线，返回至指示所述存储器装置选择所述多个字线中的一个字线并且为所述第二编程阶段设定所述第二编程电压，并且
指示所述存储器装置一旦所述多个存储器单元中所述预定数量的存储器单元被确定为具有高于所述多个第二验证电压中的与所述多个存储器单元中的每个存储器单元的所述多个第二程序状态中的所述一个第二程序状态相对应的所述一个第二验证电压的所述阈值电压，就结束所述第二编程阶段。
14.一种操作包括多个存储器单元的存储器装置的方法，所述方法包括以下步骤：
执行第一编程阶段，所述第一编程阶段包括将所述多个存储器单元中的每个存储器单元迭代地编程为多个第一程序状态中的一个第一程序状态，并且验证所述多个存储器单元中的一个或多个存储器单元具有高于与所述多个第一程序状态相对应的多个第一验证电压中的一个第一验证电压的阈值电压，以及在所述多个存储器单元全部被验证之前结束所述第一编程阶段，从而使所述多个存储器单元的一部分低于多个第一验证电压中的所述一个第一验证电压，以及
执行第二编程阶段，所述第二编程阶段包括将所述多个存储器单元中的每个存储器单元迭代地编程为多个第二程序状态中的一个第二程序状态，并且验证所述多个存储器单元中的至少预定数量的存储器单元各自具有高于与所述多个第二程序状态相对应的多个第二验证电压中的一个第二验证电压的所述阈值电压。
15.根据权利要求14所述的方法，还包括以下步骤：
对所述多个存储器单元中具有高于所述多个第一验证电压中的所述一个第一验证电压的所述阈值电压的所述一个或多个存储器单元的量进行计数；以及
继续编程和验证以及计数，直到所述量大于阈值量。
16.根据权利要求15所述的方法，还包括以下步骤：基于所述多个第二程序状态中的哪一个第二程序状态与所述多个存储器单元中的每个存储器单元相对应来确定所述多个存储器单元中的每个存储器单元的所述阈值量。
17.根据权利要求16所述的方法，其中所述多个存储器单元中的每个存储器单元的所述阈值电压在阈值电压的公共范围内，并且所述多个第二程序状态包括具有更接近零伏的所述阈值电压的一个或多个较低程序状态以及具有比所述一个或多个较低程序状态更远离零伏的所述阈值电压的一个或多个较高程序状态，并且用于所述一个或多个较低程序状态的所述阈值量小于用于所述一个或多个较高程序状态的所述阈值量。
18.根据权利要求14所述的方法，其中所述多个存储器单元中的低于多个第一验证电压中的所述一个第一验证电压的所述部分大于所述多个存储器单元的总数的一半。
19.根据权利要求14所述的方法，其中所述多个存储器单元耦接到多个字线，所述第一编程阶段包括将所述多个存储器单元中的每个存储器单元迭代地编程为所述多个第一程序状态中的一个第一程序状态，并且验证所述多个存储器单元中的一个或多个存储器单元具有高于与所述多个第一程序状态相对应的所述多个第一验证电压中的一个第一验证电压的所述阈值电压，以及在所述多个存储器单元全部被验证之前结束所述第一编程阶段，从而使所述多个存储器单元的所述部分低于所述多个第一验证电压中的所述一个第一验证电压，并且执行所述第一编程阶段的步骤包括迭代地进行以下步骤：
选择所述多个字线中的一个字线并为所述第一编程阶段设定第一编程电压；
将所述第一编程电压施加到所述多个字线中被选择的所述一个字线；
为所述多个第一程序状态中的一个第一程序状态选择第一验证信号，并且将所述第一验证信号施加到所述多个字线中被选择的所述一个字线，同时确定连接到所述多个字线中的所述一个字线的所述多个存储器单元中的每个存储器单元的所述阈值电压是否高于所述多个第一程序状态中的所述一个第一程序状态的所述多个第一验证电压中的所述一个第一验证电压；
为被确定为具有高于所述多个第一程序状态中的所述一个第一程序状态的所述多个第一验证电压中的所述一个第一验证电压的所述阈值电压的所述多个存储器单元中的每个存储器单元设定第一闭锁状态；
增加所述编程电压并返回至将所述第一编程电压施加到所述多个字线中被选择的所述一个字线；
确定所述多个字线中是否存在要编程的另一个字线；
响应于确定所述多个字线中存在要编程的另一个字线，返回至选择所述多个字线中的一个字线并且为所述第一编程阶段设定所述第一编程电压；以及
在所述多个存储器单元全部被确定为具有高于所述多个第一验证电压中的与所述多个存储器单元中的每个存储器单元的所述多个第一程序状态中的所述一个第一程序状态相对应的所述一个第一验证电压的所述阈值电压之前，结束所述第一编程阶段。
20.根据权利要求19所述的方法，其中所述第二编程阶段包括将所述多个存储器单元中的每个存储器单元迭代地编程为所述多个第二程序状态中的一个第二程序状态，并且验证所述多个存储器单元中的所述至少预定数量的存储器单元各自具有高于与所述多个第二程序状态相对应的所述多个第二验证电压中的一个第二验证电压的所述阈值电压，并且执行所述第二编程阶段的步骤还包括以下步骤：
选择所述多个字线中的一个字线并为所述第二编程阶段设定第二编程电压；
将所述第二编程电压施加到所述多个字线中被选择的所述一个字线；
为所述多个第二程序状态中的一个第二程序状态选择第二验证信号，并且将所述第二验证信号施加到所述多个字线中被选择的所述一个字线，同时确定连接到所述多个字线中的所述一个字线的所述多个存储器单元中的每个存储器单元的所述阈值电压是否高于所述多个第二程序状态中的所述一个第二程序状态的所述多个第二验证电压中的所述一个第二验证电压；
为被确定为具有高于所述多个第二程序状态中的所述一个第二程序状态的所述多个第二验证电压中的所述一个第二验证电压的所述阈值电压的所述多个存储器单元中的每个存储器单元设定第二闭锁状态；
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