CN114596887A - 用于更大范围的操作温度产品的非线性温度补偿 - Google Patents

用于更大范围的操作温度产品的非线性温度补偿 Download PDF

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Abstract

一种用于操作本文中所公开的非易失性存储装置的方法。所述方法包括对一组非易失性存储元件执行操作。对所述组非易失性存储元件的所述操作包含基于所述组非易失性存储元件的操作温度提供温度补偿。所述提供温度补偿包含确定所述操作温度是否在恒定补偿有效的温度范围之外以及基于所述确定应用所述温度补偿。

Description

用于更大范围的操作温度产品的非线性温度补偿
技术领域
本申请涉及非易失性存储器设备和非易失性存储器设备的操作。
背景技术
本章节提供关于与本公开相关联的技术的背景信息，且因此不一定是现有技术。
半导体存储器设备已变得越来越普遍用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。
电荷存储材料(例如浮动栅极)或电荷捕获材料可用于这类存储器设备中以存储表示数据状态的电荷。电荷捕获材料可以竖直地布置在三维(three-dimensional，3D)堆叠存储器结构中，或水平地布置在二维(two-dimensional，2D)存储器结构中。3D存储器结构的一个实例为位成本可扩展(Bit Cost Scalable，BiCS)架构，所述架构包括交替的导电层和电介质层的堆叠。
发明内容
本章节提供对本公开的大体概述，且并非是其完整范围或所有其特征和优点的全面公开内容。
本公开的一目标是提供解决和克服本文中所描述的缺点的一种存储器设备和一种操作存储器设备的方法。
本文中公开一种用于操作非易失性存储装置的方法。方法包括：将数据编程到一组非易失性存储元件中；以及在编程之后从所述组非易失性存储元件读取数据。数据的读取包含基于所述组非易失性存储元件的操作温度提供温度补偿。提供温度补偿包含确定操作温度是否在所述组非易失性存储元件的特性为线性所处于的温度范围之外以及基于所述确定应用温度补偿。
此外，本文中公开一种存储器装置。存储器装置包括：一组非易失性存储元件；以及控制电路，其配置成：对一组非易失性存储元件执行操作，对所述组非易失性存储元件的操作包含基于所述组非易失性存储元件的操作温度提供温度补偿，提供温度补偿包含确定操作温度是否在恒定补偿有效的温度范围之外以及基于所述确定应用温度补偿。
另外，一种控制电路耦合到多个存储器单元且配置成：对多个存储器单元中的一组存储器单元执行操作，对所述组存储器单元的操作包含基于所述组存储器单元的操作温度提供温度补偿，提供温度补偿包含确定操作温度是否在恒定补偿有效的温度范围之外以及基于所述确定应用温度补偿。
其它适用范围将因本文提供的描述而变得显而易见。这一概述中的描述和特定实例预期仅出于说明的目的，并且并不希望限制本公开的范围。
附图说明
为了详细描述示例实施例，现将参考随附图式，其中：
图1A为示例存储器装置的框图；
图1B为包括编程电路、计数电路和确定电路的示例控制电路的框图；
图2描绘图1的存储器阵列的示例二维配置中的存储器单元块；
图3A描绘NAND串中的示例浮动栅极存储器单元的横截面图；
图3B描绘沿着线329的图3A的结构的横截面图；
图4A描绘NAND串中的示例电荷捕获存储器单元的横截面图；
图4B描绘沿着线429的图4A的结构的横截面图；
图5A描绘图1的感测块SB1的示例框图；
图5B描绘图1的感测块SB1的另一示例框图；
图6A为图1的存储器阵列的示例三维配置中的块集合的透视图；
图6B描绘图6A的块中的一个的一部分的示例横截面图；
图6C描绘图6B的堆叠中的存储器孔直径的曲线图；
图6D描绘图6B的堆叠的区622的近距视图；
图7A描绘图6B的堆叠的示例字线层WLL0的俯视图；
图7B描绘图6B的堆叠的示例顶部电介质层DL19的俯视图；
图8A描绘图7A的子块SBa到SBd中的示例NAND串；
图8B描绘子块中的NAND串的另一示例图；
图8C描绘堆叠的示例字线层的俯视图；
图9描绘具有四个数据状态的示例单程编程操作中的存储器单元的Vth分布；
图10描绘具有八个数据状态的示例单程编程操作中的存储器单元的Vth分布；
图11描绘具有十六个数据状态的示例单程编程操作中的存储器单元的Vth分布；
图12为存储器装置中的示例编程操作的流程图；
图13A和13B描绘存储器单元的Vth分布；
图14描绘单元特性和温度补偿系数的示例曲线图。
图15为根据本文中所描述的实施例的用于实施非线性温度补偿方法的方法的流程图；
图16展示非线性温度补偿方法的示例实施方案的曲线图；
图17展示非线性温度补偿方法的示例实施方案的曲线图。
具体实施方式
在以下描述中，阐述细节以提供对本公开的理解。在一些情况下，未详细描述或展示特定电路、结构和技术以免使本公开模糊不清。
一般来说，本公开涉及非常适于在许多应用中使用的类型的非易失性存储器设备。将结合一或多个示例实施例描述本公开的非易失性存储器设备和相关形成方法。然而，提供所公开的特定示例实施例仅为了足够清晰地描述本发明概念、特征、优点和目标以准许所属领域的技术人员理解和实践本公开。确切地说，提供示例实施例以使得本公开将是全面的，并且将把范围充分传达给所属领域的技术人员。列举大量具体细节，例如特定组件、装置和方法的实例，以提供对本公开的实施例的透彻理解。所属领域的技术人员将明白，不必采用特定细节，示例实施例可以按许多不同形式实施，并且不应解释为限制本公开的范围。在一些示例实施例中，不再详细描述众所周知的过程、众所周知的装置结构和众所周知的技术。
使用各种术语来指代特定系统组件。不同公司可能用不同的名称来引用组件，本文档无意区分名称不同但功能相同的组件。在以下论述中并且在权利要求书中，术语“包含(including)”和“包括(comprising)”以开放式方式使用，并且因此应解释为意指“包含(但不限于)……”。另外，术语“耦合(couple或couples)”预期表示间接或直接连接。因此，如果第一装置耦合到第二装置，那么所述连接可能是通过直接连接，或通过经由其它装置和连接的间接连接。
另外，在层或元件被称作“处于”另一层或衬底“上”时，其可直接处于另一层或衬底上，或也可以存在插入层。此外，应理解，在层被称作“处于”另一层“下”时，其可处于正下方，且也可以存在一或多个插入层。此外，在层被称作“处于”两个层“之间”时，其可以是所述两个层与之间的唯一层，或也可以存在一或多个插入层。
如所描述，非易失性存储器系统是一种无需外部电源即可保留所存储信息的存储器。非易失性存储器广泛用于各种电子装置和独立存储器装置中。举例来说，非易失性存储器可以存在于笔记本计算机、数字音频播放器、数字相机、智能手机、视频游戏、科学仪器、工业机器人、医疗电子装置、固态驱动器、USB驱动器、存储卡等中。非易失性存储器可以进行电子编程/重新编程和擦除。
非易失性存储器系统的实例包含闪存存储器，例如NAND闪存或NOR闪存。NAND闪存存储器结构通常布置多个存储器单元晶体管(例如，浮动栅极晶体管或电荷捕获晶体管)，其与两个选择栅极(例如，漏极侧选择栅极和源极侧选择栅极)串联且处于所述两个选择栅极之间。串联的存储器单元晶体管和选择栅极可称作NAND串。NAND闪存存储器可按比例调整以便减少每位的成本。
存储器装置的一组存储器单元的编程操作通常涉及在以擦除状态提供存储器单元之后将一系列编程电压施加到存储器单元。每一编程电压提供于编程回路中，所述编程回路也被称作编程验证反复。举例来说，编程电压可施加到连接到存储器单元的控制栅极的字线。在一个方法中，执行递增阶跃脉冲编程，其中编程电压在每一编程回路中增加一步长。可在每一编程电压之后执行验证操作以确定存储器单元是否已完成编程。在完成对存储器单元的编程时，可以锁定所述存储器单元以免进一步编程，同时在后续编程回路中继续对其它存储器单元进行编程。
每一存储器单元可以根据编程命令中的写入数据而与数据状态相关联。基于其数据状态，存储器单元将保持处于擦除状态或编程为不同于擦除状态的数据状态(已编程的数据状态)。举例来说，在每单元一位存储器装置(单层级单元(single-level cell，SLC))中，存在包含擦除状态和一个较高数据状态的两个数据状态。在每单元两位存储器装置(多层级单元(multi-level cell，MLC))中，存在包含擦除状态和三个较高数据状态(称作A、B和C数据状态(参看图9))的四个数据状态。在每单元三位存储器装置(三层级单元(triple-level cell，TLC))中，存在包含擦除状态和七个较高数据状态(称作A、B、C、D、E、F和G数据状态(参看图10))的八个数据状态。在每单元四位存储器装置(四层级单元(quad-levelcell，QLC))中，存在包含擦除状态和十五个较高数据状态(称作Er、1、2、3、4、5、6、7、8、9、A、B、C、D、E和F数据状态(参看图11))的十六个数据状态。每一存储器单元可存储数据状态(例如，二进制值)且编程成对应于数据状态的阈值电压状态。每一状态表示不同值，且指派包含可能阈值电压范围的电压窗。
在发出编程命令时，写入数据存储在与存储器单元相关联的锁存器中。在编程期间，可读取存储器单元的锁存器以确定数据状态，单元将编程为所述数据状态。每一已编程数据状态与验证电压相关联，使得在感测操作确定具有给定数据状态的存储器单元的阈值电压(Vth)高于相关联验证电压时认为所述存储器单元已完成编程。感测操作可通过将相关联验证电压施加到控制栅极且感测穿过存储器单元的电流来确定存储器单元是否具有高于相关联验证电压的Vth。如果电流相对较高，那么这指示存储器单元处于导电状态中，使得Vth小于控制栅极电压。如果电流相对较低，那么这指示存储器单元处于非导电状态中，使得Vth高于控制栅极电压。
用于确定存储器单元已完成编程的验证电压可称作最终或锁定验证电压。在一些情况下，额外验证电压可用于确定存储器单元即将完成编程。这种额外验证电压可称作偏移验证电压，且可低于最终验证电压。在存储器单元即将完成编程时，可例如通过在一或多个后续编程电压期间升高相应位线的电压来减小存储器单元的编程速度。举例来说，在图9中，用以编程为A数据状态的存储器单元可在VvAL(A数据状态的偏移验证电压)和VvA(A数据状态的最终验证电压)下经历验证测试。
已观察到，可利用温度来影响包含实施在集成电路上的非易失性存储系统的集成电路的操作和行为。现有存储器系统通过调整读取/验证比较电平、位线电流、感测放大器、选择栅极上的控制栅极电压和基于温度的主体偏置条件来补偿温度。一些系统使用称作TCO的温度补偿系数。在一个实施例中，TCO指示存储器单元的阈值电压每摄氏度温度变化改变多少，且每TCO单位为毫伏/摄氏度。
常规地，集成电路的操作在典型操作范围(例如，-30℃到85℃)内进行。在一些情况下，在这一典型操作范围内，单元特性可主要为线性的。因此，在这些情况下，线性温度补偿(例如，Vcelsrc的-3毫伏/摄氏度，读取/验证电平)在这一操作范围内是足够的。然而，最近，产品在较宽温度范围(例如，对于汽车应用多达115℃)下操作。在典型操作范围之外，已观察到不恒定TCO。因此，恒定TCO设计并不适合于较宽温度范围下的产品操作。在其它情况下，即使在典型操作范围内，单元特性可为非线性的。
为了解决上文所论述的问题，本文中所描述的实施例涉及实施尤其针对较宽温度范围产品的非线性温度补偿。本文中所描述的实施例可应用于包含偏置以及时序的任何TCO。更确切地说，根据本文所描述的实施例，实施非线性温度补偿可应用于编程、编程验证、读取和擦除操作。举例来说，非线性温度补偿可包含以下中的任一个(但不限于)：应用于编程操作中的Vpgm和/或Vpass的温度补偿；应用于编程验证中的Vread和/或验证电平的温度补偿；应用于读取操作中的Vread和读取电平的温度补偿；以及应用于擦除操作中的Vera和擦除验证的温度补偿。另外，在所有以上操作中，温度补偿可应用于时序设置。这将确保适当的温度补偿应用于单元。另外，将保证更准确的温度交叉操作。
为了有助于进一步说明前述内容，现将描述图1A。图1A为示例存储器装置的框图。存储器装置100可包含一或多个存储器裸片108。存储器裸片108包含存储器单元的存储器结构126(例如存储器单元阵列)、控制电路110和读取/写入电路128。存储器结构126可经由行解码器124通过字线寻址且经由列解码器132通过位线寻址。读取/写入电路128包含多个感测块SB1、感测块SB2……感测块SBp(感测电路)且允许并行地读取或编程存储器单元页。通常，控制器122包含在与一或多个存储器裸片108相同的存储器装置100(例如，可移动存储卡)中。命令和数据经由数据总线120在主机140与控制器122之间传送，且经由线118在控制器与一或多个存储器裸片108之间传送。
存储器结构可为2D或3D。存储器结构可包括一或多个存储器单元阵列，包含3D阵列。存储器结构可包括单片三维存储器结构，其中多个存储器层级形成在单个衬底(例如，晶片)上方(而非其中)，没有中间衬底。存储器结构可包括任何类型的非易失性存储器，所述非易失性存储器单片形成在具有安置在硅衬底上方的有源区域的存储器单元阵列的一或多个物理层级中。存储器结构可处于非易失性存储器装置中，所述非易失性存储器装置具有与存储器单元的操作相关联的电路，无论相关联电路是在衬底上方还是在衬底内。
控制电路110与读取/写入电路128协作以对存储器结构126执行存储器操作，且包含状态机112、芯片上地址解码器114和电力控制模块116。状态机112提供存储器操作的芯片级控制。可例如针对如本文中所描述的验证参数设置存储区113。
芯片上地址解码器114提供由主机或存储器控制器使用的地址接口与由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116在存储器操作期间控制供应到字线和位线的电力和电压。所述电力控制模块可包含用于字线、SGS和SGD晶体管以及源极线的驱动器。在一个方法中，感测块可包含位线驱动器。SGS晶体管为NAND串的源极端处的选择栅极晶体管，且SGD晶体管为NAND串的漏极端处的选择栅极晶体管。
在一些实施方案中，可组合组件中的一些。在各种设计中，除存储器结构126以外的组件中的一或多个(单独地或以组合方式)可被视作配置成执行本文中所描述的动作的至少一个控制电路。举例来说，控制电路可包含以下中的任一个或组合：控制电路110、状态机112、解码器114/132、电力控制模块116、感测块SBb、SB2......SBp、读取/写入电路128、控制器122等。
控制电路可包含配置成编程块的字线的存储器单元且验证所述组存储器单元的编程电路。控制电路还可包含配置成确定验证为处于数据状态中的存储器单元的数目的计数电路。控制电路还可包含配置成基于数目确定块是否有缺陷的确定电路。
举例来说，图1B为包括编程电路151、计数电路152和确定电路153的示例控制电路150的框图。编程电路可包含实施例如图12的步骤1202和1204的软件、固件和/或硬件。计数电路可包含实施例如图12的步骤1206的软件、固件和/或硬件。确定电路可包含实施例如图12的步骤1208的软件、固件和/或硬件。
芯片外控制器122可包括处理器122c、例如ROM 122a和RAM 122b的存储装置(存储器)，以及错误校正码(error-correction code，ECC)引擎245。ECC引擎可校正在Vth分布的上尾部(upper tail)变得过高时导致的多个读取错误。然而，在一些情况下，可能存在不可校正错误。本文中所提供的技术减少不可校正错误的可能性。
存储装置包括代码，例如指令集，且处理器可操作以执行所述指令集以提供本文中所描述的功能。替代地或另外，处理器可从存储器结构的存储装置126a(例如一或多个字线中的存储器单元的预留区域)存取代码。
举例来说，代码可由控制器122使用以存取例如用于编程、读取和擦除操作的存储器结构。代码可包含启动代码和控制代码(例如，指令集)。启动代码是在启动或起动过程期间初始化控制器并使控制器能够存取存储器结构的软件。代码可由控制器使用以控制一或多个存储器结构。在通电后，处理器122c从ROM 122a或存储装置126a提取启动代码以供执行，且启动代码初始化系统组件并将控制代码加载到RAM 122b中。一旦控制代码加载到RAM中，便由处理器执行。控制代码包含用以执行基本任务的驱动程序，所述基本任务例如控制和分配存储器、对指令的处理进行优先级排序以及控制输入和输出端口。
在一个实施例中，主机是计算装置(例如，膝上型计算机、台式计算机、智能手机、平板计算机、数字相机)，其包含一或多个处理器、一或多个处理器可读存储装置(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，所述处理器可读存储装置存储用于对所述一或多个处理器进行编程以执行本文中所描述的方法的处理器可读代码(例如，软件)。主机还可包含额外系统存储器、一或多个输入/输出接口和/或与一或多个处理器通信的一或多个输入/输出装置。
还可使用除NAND闪存存储器之外的其它类型的非易失性存储器。
半导体存储器装置包含易失性存储器装置，例如动态随机存取存储器(“dynamicrandom access memory，DRAM”)或静态随机存取存储器(“static random access memory，SRAM”)装置；非易失性存储器装置，例如电阻式随机存取存储器(“resistive randomaccess memory，ReRAM”)、电可擦除可编程只读存储器(“electrically erasableprogrammable read only memory，EEPROM”)、闪存存储器(其也可被视为EEPROM的子集)、铁电随机存取存储器(“ferroelectric random access memory，FRAM”)和磁阻式随机存取存储器(“magnetoresistive random access memory，MRAM”)；以及能够存储信息的其它半导体元件。每种类型的存储器装置可具有不同的配置。举例来说，闪速存储器装置可以NAND或NOR配置来进行配置。
存储器装置可以由无源和/或有源元件以任何组合形成。借助于非限制性实例，无源半导体存储器元件包含ReRAM装置元件，在一些实施例中，所述ReRAM装置元件包含电阻率切换存储元件，例如反熔丝或相变材料，以及任选转向元件，例如二极管或晶体管。另外，借助于非限制性实例，有源半导体存储器元件包含EEPROM和闪存存储器装置元件，在一些实施例中，所述闪存存储器装置元件包含含有电荷存储区的元件，例如浮动栅极、导电纳米粒子或电荷存储电介质材料。
多个存储器元件可配置成使得其串联连接或使得每一元件可以被单独存取。借助于非限制性实例，呈NAND配置的闪存存储器装置(NAND存储器)通常含有串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的实例。
NAND存储器阵列可配置成使得所述阵列由多个存储器串构成，其中串由共用单个位线且作为群组被存取的多个存储器元件构成。替代地，存储器元件可配置成使得每一元件可被单独存取，例如NOR存储器阵列。NAND和NOR存储器配置为实例，且存储器元件可以其它方式来配置。
位于衬底内和/或衬底上方的半导体存储器元件可以二维或三维形式布置，例如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件布置于单个平面或单个存储器装置层级中。通常，在二维存储器结构中，存储器元件布置在大体上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如，在x-y方向平面中)。衬底可以是上面或其中形成有存储器元件的层的晶片，或可以是在存储器元件形成之后附接到存储器元件的载体衬底。作为非限制性实例，衬底可包含例如硅的半导体。
存储器元件可以例如多个行和/或列的有序阵列布置在单个存储器装置层级中。然而，存储器元件可以非规则或非正交配置排列。存储器元件可分别具有两个或更多个电极或接触线，例如位线和字线。
三维存储器阵列布置成使得存储器元件占据多个平面或多个存储器装置层级，由此形成呈三维(即，在x、y和z方向上，其中z方向大体上垂直于衬底的主表面，且x和y方向大体上平行于衬底的主表面)的结构。
作为一非限制性实例，三维存储器结构可竖直地布置为多个二维存储器装置层级的堆叠。作为另一非限制性实例，三维存储器阵列可布置为多个竖直列(例如，大体上垂直于衬底的主表面延伸，即沿y方向延伸的列)，其中每一列具有多个存储器元件。所述列可以例如在x-y平面中布置成二维配置，从而产生具有在多个竖直堆叠的存储器平面上的元件的存储器元件的三维布置。呈三维形式的存储器元件的其它配置也可构成三维存储器阵列。
借助于非限制性实例，在三维NAND存储器阵列中，存储器元件可耦合在一起以形成在单个水平(例如x-y)存储器装置层级内的NAND串。替代地，存储器元件可耦合在一起以形成横穿多个水平存储器装置层级的竖直NAND串。可设想其它三维配置，其中一些NAND串含有单个存储器层级中的存储器元件，而其它串含有横跨多个存储器层级的存储器元件。三维存储器阵列还可以设计成NOR配置和ReRAM配置。
通常，在单片三维存储器阵列中，在单个衬底上方形成一个或多个存储器装置层级。任选地，单片三维存储器阵列还可具有至少部分地在单个衬底内的一或多个存储器层。作为非限制性实例，衬底可包含例如硅的半导体。在单片三维阵列中，构成阵列的每一存储器装置层级的层通常形成在阵列的底层存储器装置层级的层上。然而，单片三维存储器阵列的相邻存储器装置层级的层可被共用，或在存储器装置层级之间具有插入层。
而且，二维阵列可分别形成，且接着封装在一起以形成具有多个存储器层的非单片存储器装置。举例来说，可通过在单独衬底上形成存储器层级且接着使存储器层级彼此堆叠来构造非单片堆叠存储器。衬底可在堆叠之前薄化或从存储器装置层级去除，但因为存储器装置层级初始地形成于单独衬底上方，所以所得存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可形成在单独芯片上且接着封装在一起以形成堆叠芯片存储器装置。
通常需要相关联电路来操作存储器元件并与存储器元件通信。作为非限制性实例，存储器装置可具有用于控制和驱动存储器元件以实现例如编程和读取等功能的电路。这类相关联电路可与存储器元件位于同一衬底上和/或位于单独衬底上。举例来说，用于存储器读取-写入操作的控制器可位于单独控制器芯片上和/或与存储器元件相同的衬底上。
所属领域的技术人员将认识到，这种技术并不限于所描述的二维和三维示例性结构，而是涵盖如本文中所描述且如所属领域的技术人员所理解的所述技术的精神和范围内的所有相关存储器结构。
图2描绘图1的存储器阵列126的示例二维配置中的存储器单元块。存储器阵列可包含许多块。每一示例块200、210包含多个NAND串和相应位线，例如BL0、BL1...，其在所述块之间共用。每一NAND串在一端处连接到漏极选择栅极(drain select gate，SGD)，且漏极选择栅极的控制栅极经由共同SGD线连接。NAND串在其另一端处连接到源极选择栅极，所述源极选择栅极又连接到共同源极线220。十六个字线(举例来说，WL0到WL15)在源极选择栅极与漏极选择栅极之间延伸。在一些情况下，不含用户数据的虚设字线也可用于与选择栅极晶体管相邻的存储器阵列。这类虚设字线可保护边缘数据字线免受某些边缘效应影响。
可设置于存储器阵列中的一种类型的非易失性存储器为浮动栅极存储器。参看图3A和3B。也可使用其它类型的非易失性存储器。举例来说，电荷捕获存储器单元使用非导电电介质材料替代导电浮动栅极来以非易失性方式存储电荷。参看图4A和4B。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质包夹在导电控制栅极与存储器单元通道上方的半导体衬底的表面之间。通过将来自单元通道的电子注入到氮化物中来对单元进行编程，其中电子被捕获并存储在有限区中。这类所存储电荷接着以可检测的方式改变单元的通道的一部分的阈值电压。通过将热孔注入到氮化物中来擦除单元。类似单元可设置在分离栅极(split-gate)配置中，其中掺杂的多晶硅栅极在存储器单元通道的一部分上方延伸以形成单独的选择晶体管。
在另一方法中，使用NROM单元。举例来说，两个位存储在每一NROM单元中，其中ONO电介质层跨越通道在源极与漏极扩散之间延伸。一个数据位的电荷定位于电介质层中邻近于漏极，且其它数据位的电荷定位于电介质层中邻近于源极。通过分别地读取电介质内的空间上分离的电荷存储区的二进制状态来获得多状态数据存储。其它类型的非易失性存储器也是已知的。
图3A描绘NAND串中的示例浮动栅极存储器单元的横截面图。位线或NAND串方向进入页，且字线方向从左到右。作为实例，字线324跨越包含相应通道区306、316和326的NAND串延伸。存储器单元300包含控制栅极302、浮动栅极304、隧道氧化物层305和通道区306。存储器单元310包含控制栅极312、浮动栅极314、隧道氧化物层315和通道区316。存储器单元320包含控制栅极322、浮动栅极321、隧道氧化物层325和通道区326。每一存储器单元处于不同的相应NAND串中。还描绘多晶硅间电介质(inter-poly dielectric，IPD)层328。控制栅极为字线的部分。在图3B中提供沿着线329的横截面图。
控制栅极环绕浮动栅极，从而增大控制栅极与浮动栅极之间的表面接触面积。这导致较高的IPD电容，从而导致使得编程和擦除更加容易的较高耦合比。然而，随着NAND存储器装置按比例缩小，邻近单元之间的间距变得更小，因此在两个相邻浮动栅极之间几乎不存在用于控制栅极和IPD的空间。作为替代方案，如图4A和4B中所示，已开发平坦或平面存储器单元，其中控制栅极为平坦或平面的；也就是说，所述控制栅极并不环绕浮动栅极且所述控制栅极仅与来自其上方的电荷存储层接触。在这种情况下，在具有高浮动栅极方面不存在优势。实际上，使得浮动栅极更加薄。此外，浮动栅极可用于存储电荷，或薄电荷捕获层可用于捕获电荷。这种方法可避免弹道式电子输送的问题，其中电子可在编程期间在隧穿隧道氧化物之后行进穿过浮动栅极。
图3B描绘沿着线329的图3A的结构的横截面图。NAND串330包含SGS晶体管331、示例存储器单元300、333......334和335，以及SGD晶体管336。作为每一存储器单元的实例，存储器单元300包含控制栅极302、IPD层328、浮动栅极304和隧道氧化物层305，与图3A一致。SGS和SGD晶体管中的IPD层中的通路允许控制栅极层与浮动栅极层连通。举例来说，控制栅极和浮动栅极层可为多晶硅且隧道氧化物层可为氧化硅。IPD层可为例如呈N-O-N-O-N配置的氮化物(N)和氧化物(O)的堆叠。
NAND串可形成在衬底上，所述衬底包括p型衬底区355、n型阱356和p型阱357。n型源极/漏极扩散区sd1、sd2、sd3、sd4、sd5、sd6和sd7形成在p型阱中。通道电压Vch可直接施加到衬底的通道区。
图4A描绘NAND串中的示例电荷捕获存储器单元的横截面图。在作为图1的存储器单元阵列126中的存储器单元的2D实例的存储器单元的字线方向上观察，所述存储器单元包括平坦控制栅极和电荷捕获区。电荷捕获存储器可用于NOR和NAND闪存存储器装置。相比于使用例如掺杂的多晶硅的导体来存储电子的浮动栅极MOSFET技术，这种技术使用例如SiN膜的绝缘体来存储电子。作为实例，字线(word line，WL)424跨越包含相应通道区406、416和426的NAND串延伸。字线的部分提供控制栅极402、412和422。字线下方为IPD层428、电荷捕获层404、414和421、多晶硅层405、415和425以及隧穿层层409、407和408。每一电荷捕获层在相应NAND串中连续地延伸。
存储器单元400包含控制栅极402、电荷捕获层404、多晶硅层405和通道区406的一部分。存储器单元410包含控制栅极412、电荷捕获层414、多晶硅层415和通道区416的一部分。存储器单元420包含控制栅极422、电荷捕获层421、多晶硅层425和通道区426的一部分。
本文使用平坦控制栅极替代环绕浮动栅极的控制栅极。一个优势为可使得电荷捕获层薄于浮动栅极。另外，存储器单元可更近地放置在一起。
图4B描绘沿着线429的图4A的结构的横截面图。图展示NAND串430具有平坦控制栅极和电荷捕获层。NAND串430包含SGS晶体管431、示例存储器单元400、433......434和435以及SGD晶体管435。
NAND串可形成在衬底上，所述衬底包括p型衬底区455、n型阱456和p型阱457。n型源极/漏极扩散区sd1、sd2、sd3、sd4、sd5、sd6和sd7形成在p型阱457中。通道电压Vch可直接施加到衬底的通道区。存储器单元400包含在电荷捕获层404、多晶硅层405、隧穿层409和通道区406上方的控制栅极402和IPD层428。
举例来说，控制栅极层可为多晶硅且隧穿层可为氧化硅。IPD层可为高k电介质(例如AlOx或HfOx)的堆叠，所述高k电介质有助于增大控制栅极层与电荷捕获或电荷存储层之间的耦合比。举例来说，电荷捕获层可为氮化硅和氧化物的混合。
SGD和SGS晶体管具有与存储器单元相同的配置，但具有更长通道长度以确保电流在受抑制的NAND串中被截止。
在这一实例中，层404、405和409在NAND串中连续地延伸。在另一方法中，可去除层404、405和409的在控制栅极402、412和422之间的部分，从而暴露通道406的顶部表面。
图5A描绘图1的感测块SB1的示例框图。在一个方法中，感测块包括多个感测电路。每一感测电路与数据锁存器相关联。举例来说，示例感测电路550a、551a、552a和553a分别与数据锁存器550b、551b、552b和553b相关联。在一个方法中，可使用不同相应感测块来感测位线的不同子集。这允许与感测电路相关联的处理负载在每一感测块中由相应处理器划分开及处置。举例来说，SB1中的感测电路控制器560可与感测电路和锁存器的集合通信。感测电路控制器可包含预充电电路561，其将电压提供到每一感测电路以设置预充电电压。在一个可能方法中，例如经由图5B中的数据库503和本地总线(例如LBUS1或LBUS2)独立地将电压提供到每一感测电路。在另一可能方法中，共同电压例如经由图5B中的线505同时提供到每一感测电路。感测电路控制器还可包含存储器562和处理器563。还如结合图2所提及，存储器562可存储代码，所述代码可由处理器执行以执行本文中所描述的功能。这些功能可包含读取与感测电路相关联的锁存器、设置锁存器中的位值以及提供用于设置感测电路的感测节点中的预充电电平的电压。下文提供感测电路控制器以及感测电路550a和551a的其它示例细节。
图5B描绘图1的感测块SB1的另一示例框图。感测电路控制器560与多个感测电路通信，所述多个感测电路包含也展示于图5A中的示例感测电路550a和551a。感测电路550a包含锁存器550b，所述锁存器550b包含跳闸(trip)锁存器526、偏移验证锁存器527和数据状态锁存器528。感测电路进一步包含电压钳521，例如晶体管，其设置感测节点522处的预充电电压。感测节点到位线(bit line，BL)开关523选择性地允许感测节点与位线525连通，例如感测节点电连接到位线以使得感测节点电压可衰减。位线525连接到一或多个存储器单元，例如存储器单元MC1。电压钳524可例如在感测操作期间或在编程电压期间设置位线上的电压。在一些情况下，本地总线LBUS1允许感测电路控制器与感测电路中的组件通信，所述组件例如锁存器550b和电压钳。为了与感测电路550a通信，感测电路控制器经由线502将电压提供到晶体管504，以将LBUS1与数据总线DBUS 503连接。通信可包含将数据发送到感测电路和/或从感测电路接收数据。
举例来说，感测电路控制器可以时间多工方式与不同感测电路通信。在一个方法中，线505可连接到每一感测电路中的电压钳。
感测电路551a包含锁存器551b，所述锁存器551b包含跳闸锁存器546、偏移验证锁存器547和数据状态锁存器548。电压钳541可用于设置感测节点542处的预充电电压。感测节点到位线(BL)开关543选择性地允许感测节点与位线545连通，且电压钳544可设置位线上的电压。位线545连接到一或多个存储器单元，例如存储器单元MC2。在一些情况下，本地总线LBUS2允许感测电路控制器与感测电路中的组件通信，所述组件例如锁存器551b和电压钳。为了与感测电路551a通信，感测电路控制器经由线501将电压提供到晶体管506以连接LBUS2与DBUS。
感测电路550a可以是包括第一跳闸锁存器526的第一感测电路，且感测电路551a可以是包括第二跳闸锁存器546的第二感测电路。
感测电路550a为包括第一感测节点522的第一感测电路的实例，其中第一感测电路与第一存储器单元MC1和第一位线525相关联。感测电路551a为包括第二感测节点542的第二感测电路的实例，其中第二感测电路与第二存储器单元MC2和第二位线545相关联。
图6A为图1的存储器阵列126的示例三维配置中的块集合600的透视图。衬底上有存储器单元(存储元件)的示例块BLK0、BLK1、BLK2和BLK3以及具有供所述块使用的电路的外围区域604。举例来说，电路可包含可连接到所述块的控制栅极层的电压驱动器605。在一个方法中，共同驱动块中处于共同高度的控制栅极层。衬底601还可以承载块下方的电路以及沿导电路径图案化以载送电路的信号的一或多个下部金属层。块形成在存储器装置的中间区602中。在存储器装置的上部区603中，沿导电路径图案化一或多个上部金属层以载送电路的信号。每一块包括存储器单元的堆叠区域，其中堆叠的交替层级表示字线。在一个可能方法中，每一块具有相对的分层侧，竖直接触件从所述分层侧向上延伸到上部金属层以形成与导电路径的连接。虽然作为实例描绘了四个块，但可使用在x和/或y方向上延伸的两个或更多个块。
在一个可能方法中，所述平面在x方向上的长度表示到字线的信号路径在一或多个上部金属层中延伸的方向(字线或SGD线方向)，且所述平面在y方向上的宽度表示到位线的信号路径在一或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器装置的高度。
图6B描绘图6A的块中的一个的一部分的示例横截面图。块包括交替的导电和电介质层的堆叠610。在这一实例中，除了数据字线层(字线)WLL0到WLL10以外，导电层还包括两个SGD层、两个SGS层以及四个虚设字线层DWLD0、DWLD1、DWLS0和DWLS1。电介质层标记为DL0到DL19。此外，描绘包括NAND串NS1和NS2的堆叠的区。每一NAND串涵盖存储器孔618或619，其填充有形成邻近于字线的存储器单元的材料。在图6D中更详细地展示堆叠的区622。
堆叠包含衬底611、衬底上的绝缘膜612以及源极线SL的一部分。NS1具有在堆叠的底部614处的源极端613和在堆叠的顶部616处的漏极端615。可以跨越堆叠周期性地提供金属填充的狭缝617和620作为延伸穿过堆叠的互连件，以便将源极线连接到堆叠上方的线。狭缝可在字线的形成期间使用且随后用金属填充。还描绘位线BL0的一部分。导电通孔621将漏极端615连接到BL0。
图6C描绘图6B的堆叠中的存储器孔直径的曲线图。竖直轴线与图6B的堆叠对准且描绘存储器孔618和619的宽度(wMH)，例如直径。图6A的字线层WLL0到WLL10作为实例重复且在堆叠中处于相应高度z0到z10处。在这一存储器装置中，穿过堆叠蚀刻的存储器孔具有极高纵横比。举例来说，约25到30的深度与直径比为常见的。存储器孔可具有圆形横截面。由于蚀刻过程，存储器孔宽度可沿着孔的长度而变化。通常，直径从存储器孔的顶部到底部逐渐变小。也就是说，存储器孔为锥形，在堆叠的底部处变窄。在一些情况下，在靠近选择栅极的孔的顶部处发生微小变窄，使得直径在从存储器孔的顶部到底部逐渐变小之前变得略微较宽。
由于存储器孔的宽度的非均一性，包含存储器单元的编程斜率和擦除速度的编程速度可基于存储器单元沿着存储器孔的位置(例如基于存储器单元在堆叠中的高度)而变化。利用较小直径的存储器孔，跨越隧道氧化物的电场相对更强，使得编程和擦除速度相对较高。一个方法为界定存储器孔直径类似(例如在所界定直径范围内)的相邻字线的群组，且针对一个群组中的每一字线应用优化验证方案。不同群组可具有不同优化验证方案。
图6D描绘图6B的堆叠的区622的近距视图。存储器单元形成在字线层与存储器孔的相交点处的堆叠的不同层级处。在这一实例中，SGD晶体管680和681设置在虚设存储器单元682和683以及数据存储器单元MC上方。多个层可例如使用原子层沉积沿着存储器孔630的侧壁(SW)和/或在每一字线层内沉积。举例来说，每一列(例如，由存储器孔内的材料形成的柱)可包含电荷捕获层或膜663(例如SiN或其它氮化物)、隧穿层664、多晶硅主体或通道665以及电介质芯666。字线层可包含阻挡氧化物/块状高k材料660、金属障壁661和作为控制栅极的导电金属662(例如钨)。举例来说，设置控制栅极690、691、692、693和694。在这一实例中，在存储器孔中设置除了金属之外的所有层。在其它方法中，层中的一些可处于控制栅极层中。额外柱类似地形成在不同存储器孔中。柱可形成NAND串的柱状有源区域(activearea，AA)。
当对存储器单元进行编程时，将电子存储在与存储器单元相关联的电荷捕获层的一部分中。这些电子被从通道吸引到电荷捕获层中并穿过隧穿层。存储器单元的Vth与所存储的电荷量成比例地增加。在擦除操作期间，电子返回到通道。
存储器孔中的每一个可填充有多个环形层，包括阻挡氧化物层、电荷捕获层、隧穿层和通道层。存储器孔中的每一个的芯区填充有主体材料，且多个环形层处于存储器孔中的每一个中的芯区与字线之间。
NAND串可被视为具有浮动主体通道，这是因为通道的长度没有形成在衬底上。此外，NAND串由堆叠中的处于彼此上方的多个字线层提供，且由电介质层彼此分隔开。
图7A描绘图6B的堆叠的示例字线层WLL0的俯视图。如所提及，3D存储器装置可包括交替的导电和电介质层的堆叠。导电层提供SG晶体管和存储器单元的控制栅极。用于SG晶体管的层为SG层且用于存储器单元的层为字线层。此外，存储器孔形成在堆叠中且填充有电荷捕获材料和通道材料。因此，形成竖直NAND串。源极线连接到堆叠下方的NAND串且位线连接到堆叠上方的NAND串。
3D存储器装置中的块BLK可划分成子块，其中每一子块包括具有共同SGD控制线的一组NAND串。举例来说，分别参看子块SBa、SBb、SBc和SBd中的SGD线/控制栅极SGD0、SGD1、SGD2和SGD3。子块SBa、SBb、SBc和SBd在本文中也可被称作字线的存储器单元的串。如所描述，字线的存储器单元的串可包含作为同一子块的部分以及也安置在同一字线层中和/或配置成使其控制栅极由同一字线和/或利用同一字线电压偏置的多个存储器单元。
此外，块中的字线层可划分成区。处于相应子块中的每一区可在狭缝之间延伸，所述狭缝在堆叠中周期性地形成以在存储器装置的制造过程期间处理字线层。这种处理可包含利用金属替换字线层的牺牲材料。大体上，狭缝之间的距离应相对较小，以考虑对蚀刻剂可横向行进以去除牺牲材料以及金属可行进以填充空隙(所述空隙由去除牺牲材料而产生)的距离的限制。举例来说，狭缝之间的距离可允许相邻狭缝之间的几行存储器孔。存储器孔和狭缝的布局也应考虑对在每一位线连接到不同存储器单元时可跨越区延伸的位线的数目的限制。在处理字线层之后，可任选地利用金属提交狭缝以提供穿过堆叠的互连件。
这一图和其它图未必按比例绘制。实际上，区可相对于y方向在x方向上比所描绘长得多，以容纳额外存储器孔。
在这一实例中，相邻狭缝之间存在四行存储器孔。此处，行为在x方向上对准的一组存储器孔。此外，存储器孔行呈交错图案，以增大存储器孔的密度。字线层或字线划分成各自由连接件713连接的区WLL0 a、WLL0 b、WLL0 c和WLL0 d。在一个方法中，块中的字线层的最后一个区可连接到下一块中的字线层的第一区。连接件又连接到字线层的电压驱动器。区WLL0 a具有沿着线712的示例存储器孔710和711。区WLL0 b具有示例存储器孔714和715。区WLL0 c具有示例存储器孔716和717。区WLL0 d具有示例存储器孔718和719。存储器孔也展示于图7B中。每一存储器孔可以是相应NAND串的部分。举例来说，存储器孔710、714、716和718可以分别是NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd的部分。
每一圆形表示字线层或SG层处的存储器孔的横截面。用虚线展示的示例圆形表示由存储器孔中的材料且由相邻字线层提供的存储器单元。举例来说，存储器单元720和721处于WLL0 a中，存储器单元724和725处于WLL0 b中，存储器单元726和727处于WLL0 c中，且存储器单元728和729处于WLL0 d中。这些存储器单元在堆叠中处于共同高度处。
金属填充的狭缝701、702、703和704(例如，金属互连件)可位于区WLL0 a到WLL0 d的边缘之间且邻近于所述边缘。金属填充的狭缝提供从堆叠的底部到堆叠的顶部的导电路径。举例来说，堆叠的底部处的源极线可连接到堆叠上方的导电线，其中导电线连接到存储器装置的外围区中的电压驱动器。对于图7A的子块SBa到SBd的其它细节，还参看图8A。
图7B描绘图6B的堆叠的示例顶部电介质层DL19的俯视图。电介质层划分成区DL19a、DL19 b、DL19 c和DL19 d。每一区可连接到相应电压驱动器。这允许字线层的一个区中的一组存储器单元同时编程，其中每一存储器单元处于连接到相应位线的相应NAND串中。可在每一位线上设置电压以允许或抑制每一编程电压期间的编程。
区DL19a具有沿着与位线BL0重合的线712a的示例存储器孔710和711。多个位线在存储器孔上方延伸且连接到如由“X”符号指示的存储器孔。BL0连接到包含存储器孔711、715、717和719的一组存储器孔。另一示例位线BL1连接到包含存储器孔710、714、716和718的一组存储器孔。还描绘来自图7A的金属填充的狭缝701、702、703和704，因为其竖直地延伸穿过堆叠。可在-x方向上跨越DL19层以序列BL0到BL23对位线进行编号。
位线的不同子集连接到不同行中的单元。举例来说，BL0、BL4、BL8、BL12、BL16和BL20在每一区的右侧边缘处连接到第一行单元中的单元。BL2、BL6、BL10、BL14、BL18和BL22连接到相邻行单元(邻近于右侧边缘处的第一行)中的单元。BL3、BL7、BL11、BL15、BL19和BL23在每一区的左侧边缘处连接到第一行单元中的单元。BL1、BL5、BL9、BL13、BL17和BL21连接到相邻行单元(邻近于左侧边缘处的第一行)中的单元。
图8A描绘图7A的子块SBa到SBd中的示例NAND串。子块与图6B的结构一致。在左侧处描绘堆叠中的导电层以供参考。每一子块包含多个NAND串，其中描绘一个示例NAND串。举例来说，SBa包括示例NAND串NS0_SBa，SBb包括示例NAND串NS0_SBb，SBc包括示例NAND串NS0_SBc，且SBd包括示例NAND串NS0_SBd。
另外，NS0_SBa包含SGS晶体管800和801、虚设存储器单元802和803、数据存储器单元804、805、806、807、808、809、810、811、812、813和814、虚设存储器单元815和816以及SGD晶体管817和818。
NS0_SBb包含SGS晶体管820和821、虚设存储器单元822和823、数据存储器单元824、825、826、827、828、829、830、831、832、833和834、虚设存储器单元835和836以及SGD晶体管837和838。
NS0_SBc包含SGS晶体管840和841、虚设存储器单元842和843、数据存储器单元844、845、846、847、848、849、850、851、852、853和854、虚设存储器单元855和856以及SGD晶体管857和858。
NS0_SBd包含SGS晶体管860和861、虚设存储器单元862和863、数据存储器单元864、865、866、867、868、869、870、871、872、873和874、虚设存储器单元875和876以及SGD晶体管877和878。
在块中的给定高度处，每一子块中的一组存储器单元处于共同高度处。举例来说，一组存储器单元(包含存储器单元804)处于在交替的导电和电介质层的堆叠中沿着锥形存储器孔形成的多个存储器单元之中。一组存储器单元在堆叠中处于特定高度z0处。连接到一个字线(WLL0)的另一组存储器单元(包含存储器单元824)也处于特定高度处。在另一方法中，连接到另一字线(例如，WLL8)的所述组存储器单元(例如，包含存储器单元812)在堆叠中处于另一高度(z8)处。
图8B描绘子块中的NAND串的另一示例图。在这一实例中，NAND串包含NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd，其具有48个字线，WL0到WL47。每一子块包括在x方向上延伸且具有共同SGD线(例如SGD0、SGD1、SGD2或SGD3)的一组NAND串。在这一简化实例中，每一NAND串中仅存在一个SGD晶体管和一个SGS晶体管。NAND串NS0_SBa、NS0_SBb、NS0_SBc和NS0_SBd分别处于子块SBa、SBb、SBc和SBd中。此外，描绘字线G0、G1和G2的示例群组。
图8C大体示出BiCS存储器的三个版本的交错串架构101、103、105(例如NAND)的示意图。参考串架构101，串展示于架构101中的行107-0到107-7中。每一行展示为具有到串的四个端部。串可在端部(在这一图下不可见)处连接到相邻串。行107-0到107-3的第一群组展示于虚设行108的左侧上。行107-4到107-7的第二群组展示于虚设行108的右侧上。虚设行108将交错的八个行中的行的两个群组分隔开。源极线109定位在第一群组的边缘处且远离虚设行108。源极线110定位在第二群组的边缘处且远离虚设行108和源极线109。
BiCS存储器的交错串架构103、105类似于架构101的交错串架构，但添加额外群组。架构103为架构101的大小的两倍且包含十六行串，其中四行的每一群组由虚设行分隔开。架构105大于架构101和架构103。架构105包含二十行串，其中四行的每一群组由虚设行108分隔开。
这些架构101、103、105可包含阵列下芯片(chip under array)结构，例如控制电路处于可包含存储器串群组的存储器阵列之下。利用阵列下芯片结构，串可包含用于读取和擦除操作的源极线的直接条带接触。
图12描绘示例编程操作的波形。水平轴线描绘编程回路数目，且竖直轴线描绘控制栅极或字线电压。大体上，编程操作可能涉及将脉冲串施加到所选择字线，其中脉冲串包含多个编程回路或编程验证(program-verify，PV)反复。编程验证反复的编程部分包括编程电压，且编程验证反复的验证部分包括一或多个验证电压。
对于每一编程电压，为简单起见描绘方形波形，但例如多层级形状或斜变形状的其它形状是可能的。此外，这一实例中使用递增阶跃脉冲编程(Incremental Step PulseProgramming，ISPP)，其中编程电压在每一连续编程回路中上升。这一实例在编程完成的单个编程阶段中使用ISPP。ISPP也可用于多阶段操作中的每一编程阶段。
脉冲串通常包含编程电压，其使用变化步长的固定而在每一编程验证反复中逐步地增大幅值。可在多阶段编程操作中的每一编程阶段中应用新脉冲串，从而在初始Vpgm层级处开始且在并不超过最大所允许层级的最终Vpgm层级处结束。初始Vpgm层级可在不同编程阶段中相同或不同。最终Vpgm层级也可在不同编程阶段中相同或不同。步长可在不同编程阶段中相同或不同。在一些情况下，在最终编程阶段中使用较小步长以减小Vth分布宽度。
脉冲串900包含应用于针对编程而选择的字线和相关联非易失性存储器单元组的一系列编程电压901、902、903、904、905、906、907、908、909、910、911、912、913、914和915。基于正验证的目标数据状态，在每一编程电压之后提供一个、两个或三个验证电压作为实例。可在编程与验证电压之间将0V施加到所选择字线。举例来说，可分别在第一编程电压901、第二编程电压902和第三编程电压903中的每一个之后施加VvA的A-状态验证电压(例如，波形或编程信号916)。可分别在第四编程电压904、第五编程电压905和第六编程电压906中的每一个之后施加VvA和VvB的A-和B-状态验证电压(例如，编程信号917)。可分别在第七编程电压907和第八编程电压908中的每一个之后施加VvA、VvB和VvC的A-、B-和C-状态验证电压(例如，编程信号918)。可分别在第九编程电压909、第十编程电压910和第十一编程电压911中的每一个之后施加VvB和VvC的B-和C-状态验证电压(例如，编程信号919)。最终，可分别在第十二编程电压912、第十三编程电压913、第十四编程电压914和第十五编程电压915中的每一个之后施加VvC的C-状态验证电压(例如，编程信号1020)。
图13A和13B展示示例二阶段编程操作中的存储器单元的阈值电压(Vth)分布。确切地说，存储器单元最初处于擦除状态(位11)中，如由图13A中展示的Vth分布1100所表示。图13B描绘在具有四个数据状态的示例二阶段编程操作的第一编程阶段和第二编程阶段之后的存储器单元的Vth分布。虽然展示两个编程阶段和四个数据状态，但应了解，可利用任何数目的编程阶段(例如，三个或四个编程阶段)且涵盖任何数目的数据状态。
在实例中，第一编程阶段使得A、B和C状态单元的Vth分别使用VvAf、VvBf和VvCf的第一验证电压达到Vth分布1002a、1004a和1006a。这种第一编程阶段可为使用相对较大步长的粗略编程，例如使得Vth分布1002a、1004a和1006a相对较宽。第二编程阶段可使用较小步长且分别使用VvA、VvB和VvC的第二验证电压使得Vth分布1002a、1004a和1006a转换成最终Vth分布1002、1004和1006(例如，比Vth分布1002a、1004a和1006a更窄)。这种二阶段编程操作可实现相对较窄的Vth分布。由于位忽略准则，少量A、B和C状态单元(例如，小于多个存储器单元的预定数目)可具有分别低于VvA、VvB或VvC的Vth。
已观察到，可利用温度来影响包含实施在集成电路上的非易失性存储系统的集成电路的操作和行为。现有存储器系统通过调整读取/验证比较电平、位线电流、感测放大器、选择栅极上的控制栅极电压和基于温度的主体偏置条件来补偿温度。一些系统使用称作TCO的温度补偿系数。在一个实施例中，TCO指示存储器单元的阈值电压每摄氏度温度变化改变多少，且每TCO单位为毫伏/摄氏度。
常规地，集成电路的操作在典型操作范围(例如，-30℃到85℃)内进行。在一些情况下，在这一典型操作范围内，单元特性可主要为线性的。因此，在这些情况下，线性温度补偿(例如，Vcelsrc的-3毫伏/摄氏度，读取/验证电平)在这一操作范围内是足够的。然而，最近，产品在较宽温度范围(例如，对于汽车应用多达115℃)下操作。在典型操作范围之外，已观察到不恒定TCO。因此，恒定TCO设计并不适合于较宽温度范围下的产品操作。在其它情况下，即使在典型操作范围内，单元特性可为非线性的。
为了解决上文所论述的问题，本文中所描述的实施例涉及实施尤其针对较宽温度范围产品的非线性温度补偿。本文中所描述的实施例可应用于包含偏置以及时序的任何TCO。更确切地说，根据本文所描述的实施例，实施非线性温度补偿可应用于编程、编程验证、读取和擦除操作。举例来说，非线性温度补偿可包含以下中的任一个(但不限于)：应用于编程操作中的Vpgm和/或Vpass的温度补偿；应用于编程验证中的Vread和/或验证电平的温度补偿；应用于读取操作中的Vread和读取电平的温度补偿；以及应用于擦除操作中的Vera和擦除验证的温度补偿。另外，在所有以上操作中，温度补偿可应用于时序设置。这将确保适当的温度补偿应用于单元。另外，将保证更准确的温度交叉操作。
为了进一步详细地探索前述内容，现将描述图14。图14提供单元特性(即，读取/验证输出偏置(mV))和TCO(mV/℃)与温度的示例曲线图。如图14中所描绘，在温度范围X(例如，-30℃到85℃)内，针对温度范围X中的每一温度，观察到主要线性单元特性。因此，线性温度补偿(例如，-3mV/℃)在温度范围X内为足够的。然而，如图14中进一步展示，在温度范围X之外的温度下观察到非线性单元特性。因此，需要非线性TCO实施方案以补偿在极端温度(例如，>85℃、<-30℃等)下的非线性单元特性。在图14中，出于说明的目的描绘读取/验证输出偏置。然而，如所描述，本文中所描述的实施例可应用于任何TCO且不限于偏置(例如，读取/验证层级、Vpgm、Vera)，但还可包含时序(例如，作为感测时间、WL上升时间、BL上升时间)。
图15为用于实施非线性温度补偿方法的方法1500的流程图。在一些实施例中，方法1500可由控制器、控制电路、处理器和/或类似物实施，如本文中其它地方所描述。如图15中所展示，方法1500开始于步骤1502。在步骤1502处，确定操作温度是否在恒定补偿有效的温度范围之外。举例来说，参考图1A和1B，在从控制器122接收操作之后，控制电路150可对一组非易失性存储元件执行操作，所述操作包含基于所述组非易失性存储元件的操作温度提供温度补偿。温度补偿包含确定操作温度是否在恒定补偿有效的温度范围之外。
在一些实施例中，可读取操作温度数据。举例来说，温度传感器可通信地耦合到控制器122、状态机112、控制电路150或其它电路。温度传感器可用于将操作温度数据提供到状态机112、控制器122、控制电路150或另一电路。作为另一实例，控制器122可包含机载温度传感器。进而，作为另一实例，主机140可将操作温度数据提供到控制器122。不需要用于获得操作温度的特定构件。
此外，在一些实施例中，控制电路150可确定操作温度是否在典型温度范围(例如，-30℃到85℃)内。转变温度点(例如，操作范围的下限和上限)可取决于存储器装置的Si评估而变化。转变温度点可存储在存储器中以在确定操作温度是否在典型温度范围内时供控制电路150存取。
如图15中所展示，方法1500包含步骤1504。在步骤1504处，基于所述确定而应用温度补偿。举例来说且继续参考图1A和1B，控制电路150可基于所述确定应用温度补偿。
在应用温度补偿时，操作温度数据可从控制电路150传送到控制器122。控制器122可基于操作温度调整任何操作参数。举例来说，调整可包含改变读取比较电平、感测电流、感测放大器的操作、主体偏置条件等。为了有助于进一步说明，可使用包含上文所描述的操作温度补偿方法的操作来感测目标存储器单元。如所描述，非线性温度补偿可应用于编程、编程验证、读取和擦除操作。举例来说，非线性温度补偿可包含以下中的任一个(但不限于)：应用于编程操作中的Vpgm和/或Vpass的温度补偿；应用于编程验证中的Vread和/或验证电平的温度补偿；应用于读取操作中的Vread和读取电平的温度补偿；以及应用于擦除操作中的Vera和擦除验证的温度补偿。另外，在所有以上操作中，温度补偿可应用于时序设置。
在一些实施例中，响应于确定操作温度在恒定补偿有效的温度范围(例如，-30℃到85℃)内，可使用恒定补偿值(例如，-3mV/℃)来应用温度补偿，其中恒定补偿值对于温度范围内的每一温度具有相同值。在一些实施例中，响应于确定操作温度在恒定补偿有效的温度范围之外，可使用另一补偿值来应用温度补偿，其中另一补偿值具有不同于恒定补偿值的值。举例来说，可确定操作温度高于温度范围的上限(例如，>85℃)，且在这一情况下，所应用的温度补偿可使用具有比应用于温度范围内的每一操作温度的恒定补偿值更高的值(例如，>-3mV/℃)的补偿值。作为另一实例，可确定操作温度低于温度范围的下限(例如，<-30℃)，且在这一情况下，使用具有比应用于温度范围内的每一操作温度的恒定补偿值更低的值(例如，<-3mV/℃)的补偿值来应用温度补偿。
举例来说，图16展示本文中所描述的非线性温度补偿方法的示例实施方案的曲线图1600。在图16中，实线曲线描绘温度X与Y之间的恒定TCO值(mV/℃)以及分别在温度X和Y下转换成较大负值和较小负值的TCO。此外，在一些实施例中，如图16中由点线曲线所描绘，本文中所描述的非线性温度补偿方法可包含若干步骤转换。举例来说，恒定TCO值(mV/℃)可实施于温度X与Y之间，且TCO可包含在温度X1、X2、Y1和Y2处的转变温度点以用于TCO的更逐渐改变。进而，在一些实施例中，TCO可表示为如图17中由曲线1700所描绘的温度的非线性函数。
出于说明和描述的目的，已呈现本发明的前述详细描述。所述描述并不预期为穷尽性的或将本发明限制于所公开的精确形式。鉴于以上教示，许多修改和变化都是可能的。选择所描述的实施例以便最佳地解释本发明的原理和其实际应用，由此使得所属领域的其它技术人员能够在各种实施例中且以适于所预期的特定用途的各种修改最佳地利用本发明。希望本发明的范围由所附权利要求书界定。

Claims (20)

1.一种用于操作非易失性存储装置的方法，其包括：
对一组非易失性存储元件执行操作，对所述组非易失性存储元件的所述操作包含基于所述组非易失性存储元件的操作温度提供温度补偿，所述提供温度补偿包含确定所述操作温度是否在恒定补偿有效的温度范围之外以及基于所述确定应用所述温度补偿。
2.根据权利要求1所述的方法，其中所述提供温度补偿包含：
响应于确定所述操作温度在所述温度范围内，使用恒定补偿值应用所述温度补偿，所述恒定补偿值对于所述温度范围内的每一温度具有相同值。
3.根据权利要求2所述的方法，其中所述提供温度补偿包含：
响应于确定所述操作温度在所述温度范围之外，使用另一补偿值应用所述温度补偿，所述另一补偿值具有不同于所述恒定补偿值的值。
4.根据权利要求1所述的方法，其中所述提供温度补偿包含：
确定所述操作温度高于所述温度范围的上限；以及
使用补偿值应用所述温度补偿，所述补偿值具有比应用于所述温度范围内的每一温度的恒定补偿值更高的值。
5.根据权利要求1所述的方法，其中所述提供温度补偿包含：
确定所述操作温度低于所述温度范围的下限；以及
使用补偿值应用所述温度补偿，所述补偿值具有比应用于所述温度范围内的每一温度的恒定补偿值更低的值。
6.根据权利要求1所述的方法，其中所述提供温度补偿包含：
确定所述组非易失性存储元件的所述操作温度。
7.根据权利要求1所述的方法，其中对所述组非易失性存储元件执行所述操作包含：
感测来自所述组非易失性存储元件的所述操作温度；
基于所述操作温度在所述感测之后应用所述温度补偿；以及
基于所述感测和所述应用对所述组非易失性存储元件执行所述操作。
8.一种存储器装置，其包括：
一组非易失性存储元件；以及
控制电路，其配置成：
对一组非易失性存储元件执行操作，对所述组非易失性存储元件的所述操作包含基于所述组非易失性存储元件的操作温度提供温度补偿，所述提供温度补偿包含确定所述操作温度是否在恒定补偿有效的温度范围之外以及基于所述确定应用所述温度补偿。
9.根据权利要求8所述的存储器装置，其中所述控制电路配置成：
响应于确定所述操作温度在所述温度范围内，使用恒定补偿值应用所述温度补偿，所述恒定补偿值对于所述温度范围内的每一温度具有相同值。
10.根据权利要求9所述的存储器装置，其中所述控制电路配置成：
响应于确定所述操作温度在所述温度范围之外，使用另一补偿值应用所述温度补偿，所述另一补偿值具有不同于所述恒定补偿值的值。
11.根据权利要求8所述的存储器装置，其中所述控制电路配置成：
确定所述操作温度高于所述温度范围的上限；以及
使用补偿值应用所述温度补偿，所述补偿值具有比应用于所述温度范围内的每一操作温度的恒定补偿值更高的值。
12.根据权利要求8所述的存储器装置，其中所述控制电路配置成：
确定所述操作温度低于所述温度范围的下限；以及
使用补偿值应用所述温度补偿，所述补偿值具有比应用于所述温度范围内的每一操作温度的恒定补偿值更低的值。
13.根据权利要求8所述的存储器装置，其中所述控制电路配置成：
确定所述组非易失性存储元件的所述操作温度。
14.根据权利要求8所述的存储器装置，其中所述控制电路配置成：
感测来自所述组非易失性存储元件的所述操作温度；
基于所述操作温度在所述感测之后应用所述温度补偿；以及
基于所述感测和所述应用对所述组非易失性存储元件执行所述操作。
15.一种控制电路，其耦合到多个存储器单元且配置成：
对所述多个存储器单元中的一组存储器单元执行操作，对所述组存储器单元的所述操作包含基于所述组存储器单元的操作温度提供温度补偿，所述提供温度补偿包含确定所述操作温度是否在恒定补偿有效的温度范围之外以及基于所述确定应用所述温度补偿。
16.根据权利要求15所述的控制电路，其中所述提供温度补偿包含：
响应于确定所述操作温度在所述温度范围内，使用恒定补偿值应用所述温度补偿，所述恒定补偿值对于所述温度范围内的每一温度具有相同值。
17.根据权利要求16所述的控制电路，其中所述提供温度补偿包含：
响应于确定所述操作温度在所述温度范围之外，使用另一补偿值应用所述温度补偿，所述另一补偿值具有不同于所述恒定补偿值的值。
18.根据权利要求15所述的控制电路，其中所述提供温度补偿包含：
确定所述操作温度高于所述温度范围的上限；以及
使用补偿值应用所述温度补偿，所述补偿值具有比应用于所述温度范围内的每一操作温度的恒定补偿值更高的值。
19.根据权利要求15所述的控制电路，其中所述提供温度补偿包含：
确定所述操作温度低于所述温度范围的下限；以及
使用补偿值应用所述温度补偿，所述补偿值具有比应用于所述温度范围内的每一操作温度的恒定补偿值更低的值。
20.根据权利要求15所述的控制电路，其中所述提供温度补偿包含：
确定所述组非易失性存储元件的所述操作温度。
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