KR20220022355A - 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법 - Google Patents

멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법 Download PDF

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KR20220022355A
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Abstract

본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 멀티 페이지 데이터를 수신하는 단계, 멀티 페이지 데이터 중 제1 페이지 데이터를 선택 워드 라인에 인접한 워드 라인에 연결된 제1 메모리 셀들에 프로그램하는 단계, 제1 페이지 데이터를 프로그램한 후에 선택 워드 라인에 연결된 제2 메모리 셀들에 미리 저장된 이전 페이지 데이터를 제1 센싱 값 및 제2 센싱 값을 기반으로 독출하는 단계, 및 제1 센싱 값을 기반으로 독출된 이전 페이지 데이터의 제1 비트들과 제2 센싱 값을 기반으로 독출된 이전 페이지 데이터의 제2 비트들을 비교하여 산출된 페일 비트 수에 따라 제2 메모리 셀들로부터 독출된 이전 페이지 데이터 및 멀티 페이지 데이터 중 제2 페이지 데이터를 제2 메모리 셀들에 프로그램하는 단계를 포함한다.

Description

멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법{OPERATING METHOD OF NONVOLATILE MEMORY DEVICE FOR PROGRAMMING MULTI-PAGE DATA}
본 발명은 반도체 장치에 관한 것으로써, 좀 더 상세하게는 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
불휘발성 메모리 장치 중 플래시 메모리 장치는 페이지 단위 또는 워드 라인 단위로 프로그램 동작을 수행할 수 있다. 플래시 메모리 장치는 선택 워드 라인에 연결된 메모리 셀들에 복수의 페이지들에 대응하는 데이터(이하, 멀티 페이지 데이터라 칭함)를 프로그램할 수 있다. 이 경우, 메모리 셀들 각각은 복수의 비트들을 저장할 수 있다.
멀티 페이지 데이터에 대한 프로그램 과정에서 선택 워드 라인으로 높은 프로그램 전압이 인가되는 경우, 선택 워드 라인에 인접한 워드 라인에 연결된 메모리 셀들에 열화가 발생될 수 있다. 이러한 열화 발생을 감소시키기 위하여 멀티 페이지 데이터에 대한 하나의 프로그램 싸이클 동안 멀티 페이지 데이터 중 일부 페이지 데이터를 먼저 프로그램하고, 나머지 페이지 데이터를 나중에 프로그램하는 프로그램 기법들이 사용되고 있다. 이러한 프로그램 기법들에 따르면, 일부 페이지 데이터에 대한 프로그램 동작 시 발생될 수 있는 에러 수준에 따라 플래시 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 불휘발성 메모리 장치의 신뢰성을 향상시키기 위한 불휘발성 메모리 장치의 프로그램 동작 방법을 제공하는데 있다.
본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 상기 멀티 페이지 데이터를 수신하는 단계, 상기 멀티 페이지 데이터 중 제1 페이지 데이터를 선택 워드 라인에 인접한 워드 라인에 연결된 제1 메모리 셀들에 프로그램하는 단계, 상기 제1 페이지 데이터를 프로그램한 후에 상기 선택 워드 라인에 연결된 제2 메모리 셀들에 미리 저장된 이전 페이지 데이터를 제1 센싱 값 및 제2 센싱 값을 기반으로 독출하는 단계, 및 상기 제1 센싱 값을 기반으로 독출된 상기 이전 페이지 데이터의 제1 비트들과 상기 제2 센싱 값을 기반으로 독출된 상기 이전 페이지 데이터의 제2 비트들을 비교하여 산출된 제1 페일 비트 수에 따라 상기 제2 메모리 셀들로부터 독출된 상기 이전 페이지 데이터 및 상기 멀티 페이지 데이터 중 제2 페이지 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계를 포함한다.
본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 상기 멀티 페이지 데이터 중 제1 페이지 데이터를 수신하는 단계, 상기 제1 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램하는 단계, 상기 제1 페이지 데이터를 프로그램한 후에 상기 메모리 컨트롤러로부터 상기 멀티 페이지 데이터 중 제2 페이지 데이터를 수신하는 단계, 상기 제2 페이지 데이터를 수신한 후에 상기 메모리 셀들에 저장된 제1 페이지 데이터를 제1 센싱 값 및 제2 센싱 값을 기반으로 독출하는 단계, 및 상기 제1 센싱 값을 기반으로 독출된 상기 제1 페이지 데이터의 제1 비트들과 상기 제2 센싱 값을 기반으로 독출된 상기 제1 페이지 데이터의 제2 비트들을 비교하여 산출된 제1 페일 비트 수에 따라 상기 메모리 셀들로부터 독출된 상기 제1 페이지 데이터 및 상기 제2 페이지 데이터를 상기 메모리 셀들에 프로그램하는 단계를 포함한다.
본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 상기 멀티 페이지 데이터를 수신하는 단계, 상기 멀티 페이지 데이터 중 적어도 하나의 페이지 데이터를 선택 워드 라인에 인접한 워드 라인에 연결된 제1 메모리 셀들에 프로그램하는 단계, 상기 적어도 하나의 페이지 데이터를 프로그램한 후에 상기 선택 워드 라인에 연결된 제2 메모리 셀들에 미리 저장된 적어도 하나의 이전 페이지 데이터를 제1 독출 전압 및 제2 독출 전압을 기반으로 독출하는 단계, 상기 제2 메모리 셀들 중 상기 제1 독출 전압 및 상기 제2 독출 전압 사이의 문턱 전압을 가지는 실패 셀들의 개수가 기준 값 미만인 경우, 상기 제2 메모리 셀들로부터 독출된 상기 적어도 하나의 이전 페이지 데이터 및 상기 멀티 페이지 데이터 중 나머지 페이지 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계, 및 상기 실패 셀들의 개수가 상기 기준 값 이상인 경우, 상기 멀티 페이지 데이터에 대한 프로그램 실패를 나타내는 상태 정보를 상기 메모리 컨트롤러로 전송하는 단계를 포함한다.
본 발명의 하나의 실시 예에 따른 메모리 시스템은 제1 워드 라인에 연결된 제1 메모리 셀들 및 상기 제1 워드 라인에 인접한 제2 워드 라인에 연결된 제2 메모리 셀들을 포함하는 불휘발성 메모리 장치, 및 멀티 페이지 데이터에 대한 프로그램 커맨드 및 상기 제1 워드 라인에 대응하는 어드레스를 상기 불휘발성 메모리 장치로 전송하도록 구성된 메모리 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 상기 메모리 컨트롤러로부터의 상기 프로그램 커맨드에 응답하여 상기 멀티 페이지 데이터 중 제1 페이지 데이터를 상기 제2 메모리 셀들에 프로그램하고, 상기 제1 페이지 데이터를 프로그램한 후에 상기 제1 메모리 셀들에 미리 저장된 이전 페이지 데이터를 제1 센싱 값 및 제2 센싱 값을 기반으로 독출하고, 상기 제1 센싱 값을 기반으로 독출된 상기 이전 페이지 데이터의 제1 비트들과 상기 제2 센싱 값을 기반으로 독출된 상기 이전 페이지 데이터의 제2 비트들을 비교하여 산출된 제1 페일 비트 수에 따라 상기 제1 메모리 셀들로부터 독출된 상기 이전 페이지 데이터 및 상기 멀티 페이지 데이터 중 제2 페이지 데이터를 상기 제1 메모리 셀들에 프로그램하도록 구성된다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 멀티 페이지 데이터에 대한 프로그램 동작을 수행하는 동안 이전 프로그램 싸이클 또는 현재 프로그램 싸이클에서 프로그램된 일부 페이지 데이터의 에러 수준을 판별하고, 판별된 에러 수준을 기반으로 멀티 페이지 데이터에 대한 프로그램 동작을 수행할 수 있다. 이에 따라, 프로그램된 멀티 페이지 데이터의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 예시적으로 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 하나의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 회로도이다.
도 5a 및 도 5b는 본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터에 대한 하나의 프로그램 기법을 설명하기 위한 도면들이다.
도 6a 및 도 6b는 본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터에 대한 프로그램 기법을 설명하기 위한 도면들이다.
도 7은 도 5a 및 도 5b의 프로그램 기법에 따른 도 1의 불휘발성 메모리 장치의 멀티 페이지 데이터에 대한 프로그램 동작을 보여주는 순서도이다.
도 8은 도 7의 멀티 페이지 프로그램 동작에서 이전 페이지 데이터를 독출하는 동작을 설명하기 위한 도면이다.
도 9a는 2개의 독출 전압들을 기반으로 이전 페이지 데이터를 독출하는 방법을 보여주는 도면이다.
도 9b는 선택 워드 라인으로 도 9a의 독출 전압들을 인가하는 예시를 보여주는 도면이다.
도 9c는 2개의 센싱 시점들을 기반으로 이전 페이지 데이터를 독출하는 방법을 보여주는 도면이다.
도 10은 도 3의 페일 비트 산출기를 예시적으로 보여주는 도면이다.
도 11은 도 10의 페일 비트 산출기의 동작에 따른 산출된 페일 비트 수의 예시를 보여주는 도면이다.
도 12는 도 7에서 산출된 페일 비트 수가 제1 기준 값 이상인 경우 도 1의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다.
도 13은 도 12의 불휘발성 메모리 장치의 동작에 따른 2개의 센싱 값들을 조절하는 예시를 보여준다.
도 14는 도 12의 순서도에 따른 불휘발성 메모리 장치의 예시적인 동작을 보여주는 타이밍도이다.
도 15는 도 7에서 산출된 페일 비트 수가 제1 기준 값 이상인 경우 도 1의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다.
도 16은 도 15의 순서도에 따른 도 1의 메모리 시스템의 예시적인 동작을 보여주는 순서도이다.
도 17은 도 15 및 도 16의 순서도에 따른 불휘발성 메모리 장치의 예시적인 동작을 보여주는 타이밍도이다.
도 18a 및 18b는 본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터에 대한 프로그램 기법을 설명하기 위한 도면들이다.
도 19는 도 18a 및 도 18b의 프로그램 기법에 따른 도 1의 불휘발성 메모리 장치의 멀티 페이지 데이터에 대한 프로그램 동작을 보여주는 순서도이다.
도 20은 도 19에서 산출된 페일 비트 수가 제1 기준 값 이상인 경우 도 1의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다.
도 21은 도 20의 순서도에 따른 불휘발성 메모리 장치의 예시적인 동작을 보여주는 타이밍도이다.
도 22는 도 19에서 산출된 페일 비트 수가 제1 기준 값 이상인 경우 도 1의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다.
도 23은 도 19 및 도 22의 순서도에 따른 불휘발성 메모리 장치의 예시적인 동작을 보여주는 타이밍도이다.
도 24는 본 발명의 하나의 실시 예에 따른 메모리 장치의 예시적인 단면도이다.
도 25는 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 강도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 불휘발성 메모리 장치(200)를 포함할 수 있다. 메모리 시스템(10)은 개인용 컴퓨터, 서버, 데이터 센터, 스마트폰, 태블릿 PC, 자율주행 자동차, 휴대용 게임 콘솔, 웨어러블 기기 등과 같은 전자 장치들에 포함되거나 장착될 수 있다. 예를 들어, 메모리 시스템(10)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)의 전반적인 동작을 제어할 수 있다. 구체적으로, 메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)로 제어 신호(CTRL), 커맨드(CMD), 및/또는 어드레스(ADDR)를 제공하여 불휘발성 메모리 장치(200)를 제어할 수 있다. 예시적인 실시 예에서, 메모리 컨트롤러(100)는 외부의 호스트로부터의 요청에 응답하여 불휘발성 메모리 장치(200)가 데이터(DATA)를 저장하거나 또는 데이터(DATA)를 출력하도록 불휘발성 메모리 장치(200)를 제어할 수 있다.
불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 동작할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 저장된 데이터(DATA)를 출력하거나, 또는 메모리 컨트롤러(100)로부터 제공된 데이터(DATA)를 저장할 수 있다.
불휘발성 메모리 장치(200)는 메모리 셀 어레이(210) 및 페일 비트 산출기(220)를 포함할 수 있다. 메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
예시적인 실시 예에서, 메모리 셀 어레이(210)에 포함된 복수의 메모리 셀들은 각각 N 비트 데이터를 저장할 수 있다(N은 양의 정수). N이 1인 경우, 메모리 셀은 SLC(Single Level Cell)라고 지칭될 수 있다. N이 2 이상인 경우, 메모리 셀은 MLC(Multi Level Cell)라고 지칭될 수 있다. 예를 들어, N이 3인 경우, 메모리 셀은 TLC(Triple Level Cell)라고 지칭될 수 있다. 예를 들어, N이 4인 경우, 메모리 셀은 QLC(Quadruple Level Cell)라고 지칭될 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(200)는 하나의 워드 라인에 연결된 메모리 셀들에 멀티 페이지 데이터를 프로그램할 수 있다. 이 경우, 워드 라인에 연결된 메모리 셀들은 각각 2개 이상의 비트들을 저장할 수 있다. 예를 들어, TLC 모드에서, 불휘발성 메모리 장치(200)는 메모리 셀들에 3개의 페이지 데이터를 프로그램할 수 있다. QLC 모드에서, 불휘발성 메모리 장치(200)는 메모리 셀들에 4개의 페이지 데이터를 프로그램할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(200)는 하나의 프로그램 싸이클을 통해 멀티 페이지 데이터에 대한 프로그램 동작(이하, 멀티 페이지 프로그램 동작이라 칭함)을 수행할 수 있다. 멀티 페이지 프로그램 동작을 위한 하나의 프로그램 싸이클은 멀티 페이지 데이터 중 적어도 하나의 페이지 데이터에 대한 프로그램 동작 및 나머지 페이지 데이터에 대한 프로그램 동작을 포함할 수 있다. 즉, 불휘발성 메모리 장치(200)는 복수의 프로그램 동작들을 통해 멀티 페이지 프로그램 동작을 수행할 수 있다.
불휘발성 메모리 장치(200)는 하나의 워드 라인에 연결된 메모리 셀들로부터 데이터(DATA)를 독출할 수 있다. 이 경우, 불휘발성 메모리 장치(200)는 페이지 단위로 메모리 셀들에 저장된 데이터(DATA)(즉, 페이지 데이터)를 독출할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(200)는 2개의 센싱 값들(즉, 제1 센싱을 통한 제1 센싱 값 및 제2 센싱을 통한 제2 센싱 값)을 기반으로 동일한 워드 라인에 연결된 메모리 셀들에 저장된 페이지 데이터를 독출할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 제1 레벨을 가지는 제1 독출 전압을 기반으로 특정 메모리 셀들로부터 페이지 데이터를 독출하여 제1 비트들을 감지할 수 있고, 제2 레벨을 가지는 제2 독출 전압을 기반으로 특정 메모리 셀들로부터 페이지 데이터를 독출하여 제2 비트들을 감지할 수 있다. 예시적인 실시 예에서, 2개의 센싱 값들을 기반으로 수행되는 독출 동작은 멀티 페이지 프로그램 동작을 위한 하나의 프로그램 싸이클에서 상술한 복수의 프로그램 동작들과 함께 수행될 수 있다.
페일 비트 산출기(220)는 2개의 센싱 값들을 기반으로 독출되는 페이지 데이터에 기초하여 메모리 셀들에 프로그램된 페이지 데이터의 페일 비트들의 개수(이하, 페일 비트 수라 칭함)를 산출할 수 있다. 여기서, 페일 비트들은 원본 페이지 데이터의 비트들과 다른 것으로 추정되는 페이지 데이터의 비트들일 수 있다. 즉, 산출된 페일 비트 수에 기초하여 프로그램된 페이지 데이터의 에러 수준이 판별될 수 있다. 예를 들어, 페일 비트 산출기(220)는 제1 센싱 값을 기반으로 독출된 페이지 데이터(이하, 제1 센싱 데이터라 칭함)의 제1 비트들과 제2 센싱 값을 기반으로 독출된 페이지 데이터(이하, 제2 센싱 데이터라 칭함)의 제2 비트들을 비교하여 페일 비트 수를 산출할 수 있다.
예시적인 실시 예에서, 페일 비트 산출기(220)는 멀티 페이지 프로그램 동작이 수행되는 동안 프로그램된 페이지 데이터의 페일 비트 수를 산출할 수 있다. 이 경우, 프로그램될 멀티 페이지 데이터의 신뢰성이 향상되도록 산출된 페일 비트 수가 이용될 수 있다. 이에 따라, 불휘발성 메모리 장치(200)의 신뢰성이 향상될 수 있다.
이하에서는 산출된 페일 비트 수를 이용하는 멀티 페이지 프로그램 동작에 대한 실시 예들이 상세하게 설명될 것이다.
도 2는 도 1의 메모리 컨트롤러를 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 프로세서(110), RAM(120), 에러 정정 코드(ECC; Error Correction Code) 회로(130), 호스트 인터페이스 회로(140), 및 메모리 인터페이스 회로(150)를 포함할 수 있다.
프로세서(110)는 메모리 컨트롤러(100)의 제반 동작을 제어할 수 있다. RAM(120)은 메모리 컨트롤러(100)의 동작 메모리, 버퍼 메모리, 캐시 메모리 등으로 사용될 수 있다. RAM(120)에 포함된 다양한 정보, 데이터, 또는 명령어 등은 프로세서(110)에 의해 실행되거나 또는 관리될 수 있다.
예시적인 실시 예에서, RAM(120)은 플래시 변환 계층(FTL; Flash Translation Layer)을 포함할 수 있다. 플래시 변환 계층(FTL)은 호스트(HOST) 및 불휘발성 메모리 장치(200) 사이의 인터페이스 역할을 수행할 수 있다. 예를 들어, 플래시 변환 계층(FTL)은 호스트(HOST)에 의해 관리되는 논리적 어드레스를 불휘발성 메모리 장치(200)에서 식별 가능한 물리적 어드레스로 변환하는 어드레스 변환을 수행할 수 있다. 즉, 불휘발성 메모리 장치(200)의 물리적 저장 공간은 플래시 변환 계층(FTL)에 의해 관리될 수 있다. 예시적인 실시 예에서, 플래시 변환 계층(FTL)은 RAM(120)에 저장될 수 있고, RAM(120)에 저장된 플래시 변환 계층(FTL)은 프로세서(110)에 의해 실행될 수 있다.
ECC 회로(130)는 불휘발성 메모리 장치(200)로부터 출력된 데이터(DATA)의 에러를 검출하고 정정하도록 구성될 수 있다. 예를 들어, ECC 회로(130)는 불휘발성 메모리 장치(200)에 저장될 데이터(DATA)에 대한 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 데이터(DATA)와 함께 불휘발성 메모리 장치(200)에 저장될 수 있다. 불휘발성 메모리 장치(200)로부터 데이터(DATA)가 출력되는 경우, ECC 회로(130)는 데이터(DATA)에 대한 에러 정정 코드를 사용하여 불휘발성 메모리 장치(200)로부터 출력된 데이터(DATA)에 대한 에러를 검출하고 정정할 수 있다.
호스트 인터페이스 회로(140)는 메모리 컨트롤러(100) 및 호스트(HOST) 사이의 통신을 지원할 수 있다. 예시적인 실시 예에서, 호스트 인터페이스 회로(140)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), UFS(Universal Flash Storage), NVMe(Nonvolatile Memory express) 등과 같은 다양한 인터페이스들 중 적어도 하나를 지원할 수 있다.
메모리 인터페이스 회로(150)는 메모리 컨트롤러(100) 및 불휘발성 메모리 장치(200) 사이의 통신을 지원할 수 있다. 예시적인 실시 예에서, 메모리 인터페이스 회로(150)는 낸드 인터페이스를 지원할 수 있다.
도 3은 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 페일 비트 산출기(220), 로우 디코더(230), 페이지 버퍼부(240), 입출력 회로(250), 및 제어 로직 회로(260)를 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다(z는 양의 정수). 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(210)는 비트 라인들(BL)을 통해 페이지 버퍼부(240)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(230)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(210)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(210)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
로우 디코더(230)는 메모리 컨트롤러(100)로부터 어드레스(ADDR)를 수신할 수 있다. 로우 디코더(230)는 어드레스(ADDR)를 디코딩하고, 디코딩된 결과를 기반으로 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)의 전압을 제어할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(230)는 선택 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택 워드 라인으로 독출 전압을 인가할 수 있다.
페이지 버퍼부(240)는 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1~PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(240)는 제어 로직 회로(260)의 제어에 따라 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(240)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(240)는 선택된 비트 라인으로 프로그램될 데이터(DATA)에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(240)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터(DATA)를 독출할 수 있다. 페이지 버퍼부(240)는 프로그램될 데이터(DATA)를 임시 저장하거나 메모리 셀로부터 독출된 데이터(DATA)를 임시 저장하도록 구성될 수 있다.
예시적인 실시 예에서, 독출 동작 시, 페이지 버퍼부(240)는 2개의 센싱 값들을 기반으로 하나의 워드 라인에 연결된 메모리 셀들에 저장된 페이지 데이터를 독출할 수 있다. 이에 따라, 페이지 버퍼부(240)는 제1 센싱 값에 대응하는 제1 센싱 데이터 및 제2 센싱 값에 대응하는 제2 센싱 데이터를 임시 저장할 수 있다.
입출력 회로(250)는 메모리 컨트롤러(100)로부터 수신된 데이터(DATA)를 데이터 라인들(DL)을 통해 페이지 버퍼부(240)로 제공하거나 또는 데이터 라인들(DL)을 통해 페이지 버퍼부(240)로부터 수신된 데이터(DATA)를 메모리 컨트롤러(100)로 제공할 수 있다. 예시적인 실시 예에서, 도 3에 도시된 커맨드(CMD), 어드레스(ADDR), 또는 제어 신호(CTRL)와 같은 신호들은 입출력 회로(250)를 통해 수신될 수 있다.
제어 로직 회로(260)는 불휘발성 메모리 장치(200)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(260)는 메모리 컨트롤러(100)로부터의 커맨드(CMD) 또는 제어 신호(CTRL)를 기반으로 불휘발성 메모리 장치(200)가 다양한 동작들(예를 들어, 프로그램 동작, 독출 동작, 소거 동작 등)을 수행하도록 불휘발성 메모리 장치(200)의 각 구성 요소들을 제어할 수 있다.
페일 비트 산출기(220)는 페이지 버퍼부(240)를 통해 메모리 셀들로부터 독출된 데이터(DATA)에 기초하여 메모리 셀들에 프로그램된 데이터(DATA)의 페일 비트 수를 산출할 수 있다. 즉, 페일 비트 산출기(220)를 통해 프로그램된 페이지 데이터의 페일 비트 수가 산출될 수 있다. 예시적인 실시 예에서, 페일 비트 산출기(220)는 페이지 버퍼부(240)를 통해 독출된 제1 센싱 데이터 및 제2 센싱 데이터를 비교하여 페일 비트 수를 산출할 수 있다. 산출된 페일 비트 수는 제어 로직 회로(260)로 제공될 수 있다.
예시적인 실시 예에서, 제어 로직 회로(260)는 페일 비트 수를 기반으로 멀티 페이지 프로그램 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(260)는 멀티 페이지 프로그램 동작을 수행하면서 먼저 프로그램된 페이지 데이터의 페일 비트 수에 따라 먼저 프로그램된 페이지 데이터의 에러 수준을 판별할 수 있다. 제어 로직 회로(260)는 판별된 에러 수준에 기초하여 멀티 페이지 프로그램 동작을 제어할 수 있다.
도 4는 본 발명의 하나의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 메모리 블록(BLK)은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLK)은 낸드 스트링들(NS11~NS33)을 포함하고, 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 위치하고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 위치하고, 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 위치할 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1~SSL3)에 연결될 수 있다. 메모리 셀들(MCs)은 대응하는 워드 라인들(WL1~WL8)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1~BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
이하에서는, 도 5a 내지 도 23을 참조하여 본 발명의 다양한 실시 예들에 따른 멀티 페이지 프로그램 동작들이 설명될 것이다. 설명의 편의를 위하여, 본 발명의 실시 예들에 따른 멀티 페이지 프로그램 동작들은 제1 워드 라인(WL1)을 나타내는 어드레스(ADDR)를 기반으로 3개의 페이지 데이터(PD1~PD3)를 프로그램(즉, TLC 모드로 프로그램)하는 것으로 가정한다(즉, 제1 워드 라인(WL1)이 선택 워드 라인임). 그러나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 4개 이상의 페이지 데이터에 대한 멀티 페이지 프로그램 동작들에 대해서도 적용될 수 있다.
도 5a 및 도 5b는 본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터에 대한 하나의 프로그램 기법을 설명하기 위한 도면들이다. 멀티 페이지 프로그램 동작을 위한 하나의 프로그램 싸이클에서 도 5a 및 도 5b의 동작들이 수행될 수 있다. 설명의 편의를 위해, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 이전 프로그램 싸이클에서 하나의 이전 페이지 데이터(PDp)를 저장한 것으로 가정한다. 즉, 이전 프로그램 싸이클에서 프로그램된 3개의 페이지 데이터 중 하나의 이전 페이지 데이터(PDp)는 제1 워드 라인(WL1)에 연결된 메모리 셀들에 미리 저장될 수 있다. 도 5b에 도시된 산포도들의 가로축들은 메모리 셀들의 문턱 전압을 가리키고, 세로축들은 메모리 셀들의 개수를 가리킨다.
도 3, 도 5a, 및 도 5b를 참조하면, 불휘발성 메모리 장치(200)는 제1 내지 제3 페이지 데이터(PD1~PD3)를 수신할 수 있다. 예시적인 실시 예에서, 수신된 제1 내지 제3 페이지 데이터(PD1~PD3)는 불휘발성 메모리 장치(200)의 페이지 버퍼부(240)에 저장될 수 있다.
불휘발성 메모리 장치(200)는 제1 내지 제3 페이지 데이터(PD1~PD3) 중 하나의 페이지 데이터(예를 들어, 제1 페이지 데이터(PD1))를 비선택 워드 라인인 제2 워드 라인(WL2)에 연결된 메모리 셀들에 프로그램(이하, 비선택 프로그램 동작(PGM_unsel)이라 칭함)할 수 있다. 예를 들어, 제2 워드 라인(WL2)은 제1 워드 라인(WL1)에 인접한 워드 라인일 수 있다. 도 5b에 도시된 바와 같이, 불휘발성 메모리 장치(200)는 제2 워드 라인(WL2)에 연결된 메모리 셀들이 소거 상태(E) 및 프로그램 상태(P01) 중 어느 하나의 상태를 갖도록 비선택 프로그램 동작(PGM_unsel)을 수행할 수 있다. 비선택 프로그램 동작(PGM_unsel)에서, 프로그램 상태(P01)를 검증하기 위하여, 비선택 프로그램 검증 전압(VF01)이 사용될 수 있다. 제2 워드 라인(WL2)에 대한 비선택 프로그램 동작(PGM_unsel)이 완료된 경우, 제2 워드 라인(WL2)에 연결된 메모리 셀들은 제1 페이지 데이터(PD1)를 저장한 상태이고, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 이전 페이지 데이터(PDp)를 저장한 상태일 것이다.
비선택 프로그램 동작(PGM_unsel) 이후에, 불휘발성 메모리 장치(200)는 제1 워드 라인(WL1)에 연결된 메모리 셀들로부터 이전 페이지 데이터(PDp)를 독출(이하, 이전 페이지 데이터 독출 동작(RD_pre)이라 칭함)할 수 있다. 도 5b에 도시된 바와 같이, 이전 페이지 데이터(PDp)가 저장된 메모리 셀들 각각은 소거 상태(E) 및 프로그램 상태(P01) 중 어느 하나의 상태를 가질 것이다. 불휘발성 메모리 장치(200)는 독출 전압(VRD01)을 이용하여 이전 페이지 데이터 독출 동작(RD_pre)을 수행함으로써, 이전 페이지 데이터(PDp)를 독출할 수 있다.
이전 페이지 데이터 독출 동작(RD_pre) 이후에, 불휘발성 메모리 장치(200)는 제2 페이지 데이터(PD2), 제3 페이지 데이터(PD3), 및 이전 페이지 데이터(PDp)를 기반으로 제1 워드 라인(WL1)에 연결된 메모리 셀들에 프로그램 동작(이하, 선택 프로그램 동작(PGM_sel)이라 칭함)을 수행할 수 있다. 도 5b에 도시된 바와 같이, 선택 프로그램 동작(PGM_sel)이 수행됨으로써, 제1 워드 라인(WL1)에 연결된 메모리 셀들 중 소거 상태(E)를 갖는 메모리 셀들은 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나의 상태를 가질 수 있고, 프로그램 상태(P01)를 갖는 메모리 셀들은 제4 내지 제7 프로그램 상태들(P4~P7) 중 어느 하나의 상태를 가질 수 있다. 선택 프로그램 동작(PMG_sel)에서, 제1 내지 제7 프로그램 상태들(P1~P7)을 검증하기 위하여, 제1 내지 제7 프로그램 검증 전압들(VF1~VF7)이 사용될 수 있다.
선택 프로그램 동작(PGM_sel)이 완료된 경우, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 제2 페이지 데이터(PD2), 제3 페이지 데이터(PD3), 및 이전 페이지 데이터(PDp)를 저장할 수 있고, 제2 워드 라인(WL2)에 연결된 메모리 셀들은 제1 페이지 데이터(PD1)를 저장할 수 있다.
도 6a 및 도 6b는 본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터에 대한 프로그램 기법을 설명하기 위한 도면들이다. 멀티 페이지 프로그램 동작을 위한 하나의 프로그램 싸이클에서 도 6a 및 도 6b의 동작들이 수행될 수 있다. 설명의 편의를 위해, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 이전 프로그램 싸이클에서 2개의 이전 페이지 데이터(PDp1, PDp2)를 저장한 것으로 가정한다. 즉, 이전 프로그램 싸이클에서 프로그램된 3개의 페이지 데이터 중 2개의 페이지 데이터(PDp1, PDp2)는 제1 워드 라인(WL1)에 연결된 메모리 셀들에 미리 저장될 수 있다. 도 6b에 도시된 산포도들의 가로축들은 메모리 셀들의 문턱 전압을 가리키고, 세로축들은 메모리 셀들의 개수를 가리킨다.
도 3, 도 6a, 및 도 6b를 참조하면, 불휘발성 메모리 장치(200)는 제1 내지 제3 페이지 데이터(PD1~PD3)를 수신할 수 있다. 불휘발성 메모리 장치(200)는 제1 내지 제3 페이지 데이터(PD1~PD3) 중 2개의 페이지 데이터(예를 들어, 제1 및 제2 페이지 데이터(PD1, PD2))를 비선택 워드 라인인 제2 워드 라인(WL2)에 연결된 메모리 셀들에 프로그램할 수 있다. 도 6b에 도시된 바와 같이, 불휘발성 메모리 장치(200)는 제2 워드 라인(WL2)에 연결된 메모리 셀들이 소거 상태(E) 및 제1 내지 제3 비선택 프로그램 상태들(P01~P03) 중 어느 하나의 상태를 갖도록 비선택 프로그램 동작(PGM_unsel)을 수행할 수 있다. 비선택 프로그램 동작(PGM_unsel)에서, 비선택 프로그램 상태들(P01~P03)을 검증하기 위하여, 제1 내지 제3 비선택 프로그램 검증 전압들(VF01~VF03)이 사용될 수 있다. 제2 워드 라인(WL2)에 대한 비선택 프로그램 동작(PGM_unsel)이 완료된 경우, 제2 워드 라인(WL2)에 연결된 메모리 셀들은 제1 및 제2 페이지 데이터(PD1, PD2)를 저장한 상태이고, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 제1 및 제2 이전 페이지 데이터(PDp1, PDp2)를 저장한 상태일 것이다.
비선택 프로그램 동작(PGM_unsel) 이후에, 불휘발성 메모리 장치(200)는 제1 워드 라인(WL1)에 연결된 메모리 셀들로부터 제1 및 제2 이전 페이지 데이터(PDp1, PDp2)를 독출할 수 있다. 도 6b에 도시된 바와 같이, 제1 및 제2 이전 페이지 데이터(PDp1, PDp2)가 저장된 메모리 셀들 각각은 소거 상태(E) 및 제1 내지 제3 비선택 프로그램 상태들(P01~P03) 중 어느 하나의 상태를 가질 것이다. 불휘발성 메모리 장치(200)는 제1 내지 제3 독출 전압들(VRD01~VRD03)을 이용하여 이전 페이지 데이터 독출 동작(RD_pre)을 수행함으로써, 제1 및 제2 이전 페이지 데이터(PDp1, PDp2)를 독출할 수 있다.
이전 페이지 데이터 독출 동작(RD_pre) 이후에, 불휘발성 메모리 장치(200)는 제3 페이지 데이터(PD3), 제1 이전 페이지 데이터(PDp1), 및 제2 이전 페이지 데이터(PDp2)를 기반으로 제1 워드 라인(WL1)에 연결된 메모리 셀들에 프로그램 동작을 수행할 수 있다. 도 6b에 도시된 바와 같이, 선택 프로그램 동작(PGM_sel)이 수행됨으로써, 제1 워드 라인(WL1)에 연결된 메모리 셀들 중 소거 상태(E)를 갖는 메모리 셀들은 소거 상태(E) 및 제1 프로그램 상태(P1) 중 어느 하나의 상태를 가질 수 있고, 제1 프로그램 상태(P01)를 갖는 메모리 셀들은 제2 및 제3 프로그램 상태들(P2, P3) 중 어느 하나의 상태를 가질 수 있다. 이와 마찬가지로, 제2 비선택 및 제3 비선택 프로그램 상태들(P02, P03)을 갖는 메모리 셀들은 제4 내지 제7 프로그램 상태들(P4~P7) 중 어느 하나의 상태를 가질 수 있다.
선택 프로그램 동작(PGM_sel)이 완료된 경우, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 제3 페이지 데이터(PD3), 제1 이전 페이지 데이터(PDp1), 및 제2 이전 페이지 데이터(PDp2)를 저장할 수 있고, 제2 워드 라인(WL2)에 연결된 메모리 셀들은 제1 페이지 데이터(PD1) 및 제2 페이지 데이터(PD2)를 저장할 수 있다.
예시적인 실시 예에서, 선택 워드 라인인 제1 워드 라인(WL1)은 기판으로부터 가깝게 위치하는 워드 라인이고, 비선택 워드 라인인 제2 워드 라인(WL2)은 기판으로부터 멀게 위치하는 워드 라인일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 워드 라인(WL1)은 기판으로부터 멀게 위치하는 워드 라인이고, 제2 워드 라인(WL2)은 기판으로부터 가깝게 위치하는 워드 라인일 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 멀티 페이지 프로그램 기법들은 멀티 페이지 데이터 중 적어도 하나의 페이지 데이터를 선택 워드 라인에 인접한 비선택 워드 라인에 연결된 메모리 셀들에 프로그램하는 동작(즉, 비선택 프로그램 동작(PGM_unsel)) 및 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램하는 동작(즉, 선택 프로그램 동작(PGM_sel))을 포함할 수 있다. 이 경우, 선택 워드 라인에 연결된 메모리 셀들에 미리 저장된 적어도 하나의 이전 페이지 데이터가 독출되고, 독출된 적어도 하나의 이전 페이지 데이터 및 나머지 페이지 데이터를 기반으로 선택 프로그램 동작(PGM_sel)이 수행될 수 있다. 이러한 프로그램 기법들에 따르면, 이전 프로그램 싸이클에서 이전 페이지 데이터에 대한 프로그램 동작 시 발생되는 에러 수준에 따라 선택 프로그램 동작(PGM_sel)을 통해 프로그램되는 페이지 데이터의 신뢰성이 감소될 수 있다.
이하에서는, 도 7 내지 도 17을 참조하여 도 5a 내지 도 6b을 참조하여 설명된 프로그램 기법들의 신뢰성을 향상시키기 위한 멀티 페이지 프로그램 동작들이 상세하게 설명될 것이다. 설명의 편의를 위해, 도 5a 및 도 5b에 도시된 바와 같이, 하나의 페이지 데이터에 대한 비선택 프로그램 동작(PGM_unsel)이 수행되는 실시 예를 중심으로 멀티 페이지 프로그램 동작들이 설명될 것이다.
도 7은 도 5a 및 도 5b의 프로그램 기법에 따른 도 1의 불휘발성 메모리 장치의 멀티 페이지 데이터에 대한 프로그램 동작을 보여주는 순서도이다. 도 1, 도 3, 및 도 7을 참조하면, S201 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 멀티 페이지 데이터를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 멀티 페이지 데이터와 함께 선택 워드 라인에 대응하는 어드레스(ADDR) 및 멀티 페이지 데이터에 대한 프로그램 커맨드(CMD)를 더 수신할 수 있다.
S202 단계에서, 불휘발성 메모리 장치(200)는 멀티 페이지 데이터 중 하나의 페이지 데이터를 비선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다.
S203 단계에서, 불휘발성 메모리 장치(200)는 선택 워드 라인에 연결된 메모리 셀들에 미리 저장된 이전 페이지 데이터를 제1 센싱 값 및 제2 센싱 값을 기반으로 독출할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 선택 워드 라인에 제1 독출 전압을 인가하여 이전 페이지 데이터를 독출하고, 제2 독출 전압을 인가하여 이전 페이지 데이터를 독출할 수 있다. 다른 예로서, 불휘발성 메모리 장치(200)는 선택 워드 라인에 특정 독출 전압(예를 들어, 미리 설정된 레벨을 가지는 독출 전압)을 인가하고 제1 센싱 시점 및 제2 센싱 시점에서 페이지 버퍼부(240)의 센싱 노드의 전압 또는 전류를 감지함으로써 이전 페이지 데이터를 독출할 수 있다. 구체적으로, 불휘발성 메모리 장치(200)는 선택 워드 라인에 특정 독출 전압을 인가하고 제1 디벨롭 시간 및 제2 디벨롭 시간 동안 페이지 버퍼부(240)의 센싱 노드를 디벨롭시킴으로써 이전 페이지 데이터를 독출할 수 있다. 이에 따라, 페이지 버퍼부(240)는 제1 센싱 값을 기반으로 독출된 제1 센싱 데이터 및 제2 센싱 값을 기반으로 독출된 제2 센싱 데이터를 저장할 수 있다.
S204 단계에서, 불휘발성 메모리 장치(200)는 제1 센싱 값을 기반으로 독출된 이전 페이지 데이터(즉, 제1 센싱 데이터)의 제1 비트들과 제2 센싱 값을 기반으로 독출된 이전 페이지 데이터(즉, 제2 센싱 데이터)의 제2 비트들에 기초하여 페일 비트 수를 산출할 수 있다. 예를 들어, 페일 비트 산출기(220)는 제1 비트들과 제2 비트들을 비교하여 서로 다른 비트들의 개수를 판별할 수 있다. 페일 비트 산출기(220)는 판별된 비트들의 개수를 페일 비트 수로 산출할 수 있다.
S205 단계에서, 불휘발성 메모리 장치(200)는 페일 비트 수가 제1 기준 값 미만인지 여부를 판별할 수 있다. 여기서, 제1 기준 값은 멀티 페이지 프로그램 동작을 계속하여 수행할지 여부를 판단하기 위한 기준 값일 수 있다. 예를 들어, S205 단계는 제어 로직 회로(260)에 의해 수행될 수 있다.
페일 비트 수가 제1 기준 값 미만인 경우(즉, 프로그램된 이전 페이지 데이터의 에러 수준이 낮은 것으로 판별되는 경우), S206 단계에서, 불휘발성 메모리 장치(200)는 독출된 이전 페이지 데이터 및 멀티 페이지 데이터 중 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. 예를 들어, 독출된 이전 페이지 데이터는 제1 센싱 값 또는 제2 센싱 값을 기반으로 독출된 데이터일 수 있다. 다른 예로서, 독출된 이전 페이지 데이터는 미리 설정된 독출 전압을 기반으로 독출된 데이터일 수 있다.
페일 비트 수가 제1 기준 값 이상인 경우(즉, 프로그램된 이전 페이지 데이터의 에러 수준이 낮지 않은 것으로 판별되는 경우), 불휘발성 메모리 장치(200)는 S211 단계 또는 S231 단계를 수행할 수 있다. S211 단계는 도 12를 참조하여 후술될 것이고, S231 단계는 도 15를 참조하여 후술될 것이다. 예를 들어, 불휘발성 메모리 장치(200)는 멀티 페이지 프로그램 동작을 실패로 처리하거나, 독출된 이전 페이지 데이터의 에러를 정정하거나, 또는 다른 센싱 값들을 기반으로 이전 페이지 데이터를 다시 독출할 수 있다.
도 8은 도 7의 멀티 페이지 프로그램 동작에서 이전 페이지 데이터를 독출하는 동작을 설명하기 위한 도면이다. 도 3 및 도 8을 참조하면, 낸드 스트링들(NS1~NSn)은 비트 라인들(BL1~BLn)을 통해 페이지 버퍼들(PB1~PBn)에 각각 연결될 수 있다. 낸드 스트링들(NS1~NSn)은 메모리 셀 어레이(210)에 포함되고, 페이지 버퍼들(PB1~PBn)은 페이지 버퍼부(240)에 포함될 수 있다.
낸드 스트링들(NS1~NSn)은 그라운드 선택 트랜지스터들(GST1~GSTn), 메모리 셀들(MC11~MCn8), 및 스트링 선택 트랜지스터들(SST1~SSTn)을 포함할 수 있다. 그라운드 선택 트랜지스터들(GST1~GSTn)은 공통 소스 라인(CSL) 및 그라운드 선택 라인(GSL)에 연결되고, 메모리 셀들(MC11~MCn8)은 워드 라인들(WL1~WL8)에 연결될 수 있다. 스트링 선택 트랜지스터들(SST1~SSTn)은 스트링 선택 라인(SSL) 및 비트 라인들(BL1~BLn)에 연결될 수 있다.
도 8에 도시된 바와 같이 제1 워드 라인(WL1)이 선택 워드 라인이고, 제2 워드 라인(WL2)이 비선택 워드 라인일 수 있다. 이 경우, 제1 워드 라인(WL1)에 연결된 메모리 셀들(MC11~MCn1)은 이전 페이지 데이터가 프로그램된 상태이고, 도 7의 S202 단계에 따라 제2 워드 라인(WL2)에 연결된 메모리 셀들(MC12~MCn2)은 멀티 페이지 데이터 중 하나의 페이지 데이터가 프로그램된 상태일 수 있다.
도 7의 S203 단계에 따라 제1 센싱 값 및 제2 센싱 값을 기반으로 제1 워드 라인(WL1)에 연결된 메모리 셀들(MC11~MCn1)로부터 이전 페이지 데이터가 독출되는 경우, 페이지 버퍼들(PB1~PBn)에는 제1 센싱 데이터(PDS1) 및 제2 센싱 데이터(PDS2)가 저장될 수 있다. 제1 센싱 데이터(PDS1)는 페이지 버퍼들(PB1~PBn)의 제1 래치들(L1s)에 저장될 수 있고, 제2 센싱 데이터(PDS2)는 페이지 버퍼들(PB1~PBn)의 제2 래치들(L2s)에 저장될 수 있다. 예를 들어, 제1 센싱 데이터(PDS1) 및 제2 센싱 데이터(PDS2)는 각각 n 비트 데이터일 수 있다. 이 경우, 제1 센싱 데이터(PDS1)의 비트들(PDS1[1:n])은 페이지 버퍼들(PB1~PBn)의 제1 래치들(L1s)에 각각 저장되고, 제2 센싱 데이터(PDS2)의 비트들(PDS2[1:n])은 페이지 버퍼들(PB1~PBn)의 제2 래치들(L2s)에 각각 저장될 수 있다. 예를 들어, 제1 센싱 값을 기반으로 메모리 셀(MC11)로부터 출력된 제1 센싱 데이터(PDS1)의 비트(PDS1[1])는 제1 페이지 버퍼(PB1)의 제1 래치(L1)에 저장되고, 제2 센싱 값을 기반으로 메모리 셀(MC11)로부터 출력된 제2 센싱 데이터(PDS2)의 비트(PDS2[1])는 제1 페이지 버퍼(PB1)의 제2 래치(L2)에 저장될 수 있다.
도 9a는 2개의 독출 전압들을 기반으로 이전 페이지 데이터를 독출하는 방법을 보여주는 도면이다. 도 9a의 산포도들의 가로축들은 메모리 셀들의 문턱 전압을 가리키고, 세로축들은 메모리 셀들의 개수를 가리킨다. 도 9a를 참조하면, 이전 페이지 데이터가 메모리 셀들에 프로그램된 경우, 프로그램 정상 상태에서의 메모리 셀들의 산포들과 프로그램 불량 상태에서의 메모리 셀들의 산포들이 도시된다. 프로그램 정상 상태는 프로그램된 이전 페이지 데이터의 에러 수준이 상대적으로 낮은 상태를 가리키고, 프로그램 불량 상태는 프로그램된 이전 페이지 데이터의 에러 수준이 상대적으로 높은 상태를 가리킨다. 도 5b를 참조하여 설명한 바와 같이, 이전 페이지 데이터가 저장된 메모리 셀들 각각은 소거 상태(E) 및 프로그램 상태(P01) 중 어느 하나의 상태를 가질 수 있다.
프로그램 정상 상태 및 프로그램 불량 상태에서 제1 센싱 값을 기반으로 이전 페이지 데이터를 독출하기 위해 제1 독출 전압(VS1)이 도 8의 선택 워드 라인(즉, 제1 워드 라인(WL1))에 인가되고, 제2 센싱 값을 기반으로 이전 페이지 데이터를 독출하기 위해 제2 독출 전압(VS2)이 선택 워드 라인에 인가될 수 있다. 제1 독출 전압(VS1)은 기준 독출 전압(VRD)보다 작고, 제2 독출 전압(VS2)은 기준 독출 전압(VRD)보다 클 수 있다. 기준 독출 전압(VRD)은 하나의 센싱 값을 기반으로 수행되는 일반적인 독출 동작에서 이전 페이지 데이터를 독출하기 위한 전압일 수 있다. 예를 들어, 기준 독출 전압(VRD)은 도 5b의 독출 전압(VRD01)에 대응될 수 있으며, 미리 설정된 레벨을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 독출 전압(VS1)의 레벨 또는 제2 독출 전압(VS2)의 레벨은 기준 독출 전압(VRD)의 레벨과 동일할 수 있다.
프로그램 정상 상태의 경우, 소거 상태(E)를 가지는 메모리 셀들의 문턱 전압들과 프로그램 상태(P01)를 가지는 메모리 셀들의 문턱 전압들은 서로 다를 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 소거 상태(E)를 가지는 메모리 셀들의 문턱 전압들 중 최고 전압은 제1 독출 전압(VS1)보다 작고, 프로그램 상태(P01)를 가지는 메모리 셀들의 문턱 전압들 중 최소 전압은 제2 독출 전압(VS2)보다 클 수 있다. 이 경우, 제1 독출 전압(VS1)과 제2 독출 전압(VS2) 사이의 문턱 전압을 가지는 메모리 셀들이 존재하지 않을 수 있다. 즉, 제1 독출 전압(VS1)을 기반으로 독출된 이전 페이지 데이터의 비트들과 제2 독출 전압(VS2)을 기반으로 독출된 이전 페이지 데이터의 비트들은 서로 동일할 수 있다. 이와 같이, 소거 상태(E)를 가지는 메모리 셀들은 제1 독출 전압(VS1) 및 제2 독출 전압(VS2)에 의해 모두 제1 비트(예를 들어, '1')가 저장된 메모리 셀들(이하, 소거 셀들이라 칭함)로 판별될 수 있고, 프로그램 상태(P01)를 가지는 메모리 셀들은 제1 독출 전압(VS1) 및 제2 독출 전압(VS2)에 의해 모두 제2 비트(예를 들어, '0')가 저장된 메모리 셀들(이하, 프로그램 셀들이라 칭함)로 판별될 수 있다. 이 경우, 페일 비트 수는 0개인 것으로 산출될 수 있다.
프로그램 불량 상태의 경우, 소거 상태(E)를 가지는 메모리 셀들의 문턱 전압들 중 일부와 프로그램 상태(P01)를 가지는 메모리 셀들의 문턱 전압들 중 일부는 동일할 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 소거 상태(E)를 가지는 메모리 셀들의 문턱 전압들 중 최고 전압은 제1 독출 전압(VS1)보다 클 수 있고, 프로그램 상태(P01)를 가지는 메모리 셀들의 문턱 전압들 중 최소 전압은 제2 독출 전압(VS2)보다 작을 수 있다. 이 경우, 제1 독출 전압(VS1)과 제2 독출 전압(VS2) 사이의 문턱 전압을 가지는 메모리 셀들이 존재할 수 있다. 즉, 제1 독출 전압(VS1)을 기반으로 독출된 이전 페이지 데이터의 비트들 중 일부는 제2 독출 전압(VS2)을 기반으로 독출된 이전 페이지 데이터의 비트들 중 일부와 서로 다를 수 있다. 예를 들어, 소거 상태(E)를 가지는 메모리 셀들 중 제1 독출 전압(VS1)보다 큰 문턱 전압을 가지는 메모리 셀들에 있어서, 제1 독출 전압(VS1)을 기반으로 감지되는 비트들과 제2 독출 전압(VS2)을 기반으로 감지되는 비트들은 서로 다를 수 있다. 또한, 프로그램 상태(P01)를 가지는 메모리 셀들 중 제2 독출 전압(VS2)보다 작은 문턱 전압을 가지는 메모리 셀들에 있어서, 제1 독출 전압(VS1)을 기반으로 감지되는 비트들과 제2 독출 전압(VS2)을 기반으로 감지되는 비트들은 서로 다를 수 있다. 이와 같이, 소거 상태(E)를 가지는 메모리 셀들 중 제1 독출 전압(VS1)보다 작은 문턱 전압을 가지는 메모리 셀들은 소거 셀들로 판별될 수 있고, 제1 독출 전압(VS1)보다 큰 문턱 전압을 가지는 메모리 셀들은 제1 독출 전압(VS1) 및 제2 독출 전압(VS2)에 의해 서로 다른 비트가 저장된 메모리 셀들(이하, 실패 셀이라 칭함)로 판별될 수 있다. 또한, 프로그램 상태(P01)를 가지는 메모리 셀들 중 제2 독출 전압(VS2)보다 큰 문턱 전압을 가지는 메모리 셀들은 프로그램 셀들로 판별될 수 있고, 제2 독출 전압(VS2)보다 작은 문턱 전압을 가지는 메모리 셀들은 실패 셀들로 판별될 수 있다. 즉, 실패 셀들은 제1 독출 전압(VS1)과 제2 독출 전압(VS2) 사이의 문턱 전압을 가지는 메모리 셀들일 수 있다. 이 경우, 산출되는 페일 비트 수는 실패 셀들의 개수와 동일할 수 있다.
도 9b는 선택 워드 라인으로 도 9a의 독출 전압들을 인가하는 예시를 보여주는 도면이다. 도 9b를 참조하면, 도 9a를 참조하여 설명한 바와 같이, 2개의 센싱 값들을 기반으로 제1 워드 라인(WL1)(즉, 선택 워드 라인)에 독출 전압들(VS1, VS2)이 인가될 수 있다. 예를 들어, 제1 워드 라인(WL1)에 제1 독출 전압(VS1) 및 제2 독출 전압(VS2)이 순차적으로 인가됨으로써 제1 센싱 및 제2 센싱이 수행될 수 있다. 제1 센싱 및 제2 센싱을 기반으로 페일 비트 수가 산출될 수 있다.
도 9c는 2개의 센싱 시점들을 기반으로 이전 페이지 데이터를 독출하는 방법을 보여주는 도면이다. 도 9c의 그래프들의 가로축들은 시간을 가리키고, 세로축들은 메모리 셀들에 저장된 비트들을 감지하기 위한 도 3의 페이지 버퍼부(240)의 센싱 노드의 전압을 가리킨다. 도 9c를 참조하면, 메모리 셀들에 프로그램된 이전 페이지 데이터를 독출하기 위한 프리차지 구간과 디벨로핑 구간에서 센싱 노드의 전압 변화가 도시된다. 디벨로핑 구간에서 센싱 노드의 전압 변화는 메모리 셀의 문턱 전압에 따라 달라질 수 있다.
프로그램 정상 상태 및 프로그램 불량 상태에서 이전 페이지 데이터를 독출하기 위해 도 9a의 기준 독출 전압(VRD)이 도 8의 선택 워드 라인(즉, 제1 워드 라인(WL1))에 인가될 수 있다. 이 경우, 제1 센싱 값을 기반으로 이전 페이지 데이터를 독출하기 위해 제1 센싱 시점(tS1)에서 센싱 노드 전압과 기준 전압(Vr)이 비교되고, 제2 센싱 값을 기반으로 이전 페이지 데이터를 독출하기 위해 제2 센싱 시점(tS2)에서 센싱 노드 전압과 기준 전압(Vr)이 비교될 수 있다. 센싱 노드 전압이 기준 전압(Vr)보다 큰 경우 메모리 셀은 프로그램 셀로 판별될 수 있고, 센싱 노드 전압이 기준 전압(Vr)보다 작은 경우 메모리 셀은 소거 셀로 판별될 수 있다. 즉, 제1 센싱 시점(tS1)은 도 9a의 제1 독출 전압(VS1)에 대응될 수 있고, 제2 센싱 시점(tS2)은 제2 독출 전압(VS2)에 대응될 수 있다.
제1 센싱 시점(tS1)은 기준 센싱 시점(tRD)보다 빠르고, 제2 센싱 시점(tS2)은 기준 센싱 시점(tRD)보다 느릴 수 있다. 기준 센싱 시점(tRD)은 하나의 센싱 값을 기반으로 수행되는 일반적인 독출 동작에서 이전 페이지 데이터를 독출하기 위한 센싱 시점일 수 있으며, 미리 설정된 값일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 센싱 시점(tS1) 또는 제2 센싱 시점(tS2)은 기준 센싱 시점(tRD)과 동일할 수 있다.
프로그램 정상 상태의 경우 메모리 셀들 각각은 프로그램 셀 및 소거 셀 중 하나로 판별될 수 있다. 예를 들어, 도 9c에 도시된 바와 같이, 제1 센싱 시점(tS1) 및 제2 센싱 시점(tS2)에서 센싱 노드 전압이 기준 전압(Vr)보다 큰 경우, 메모리 셀은 프로그램 셀로 판별될 수 있고, 제1 센싱 시점(tS1) 및 제2 센싱 시점(tS2)에서 센싱 노드 전압이 기준 전압(Vr)보다 작은 경우, 메모리 셀은 소거 셀로 판별될 수 있다. 이 경우, 페일 비트 수는 0개로 산출될 수 있다.
프로그램 불량 상태의 경우, 메모리 셀들 각각은 프로그램 셀, 소거 셀, 및 실패 셀 중 하나로 판별될 수 있다. 예를 들어, 도 9c에 도시된 바와 같이, 제1 센싱 시점(tS1) 및 제2 센싱 시점(tS2)에서 센싱 노드 전압이 기준 전압(Vr)보다 큰 경우, 메모리 셀은 프로그램 셀로 판별될 수 있고, 제1 센싱 시점(tS1) 및 제2 센싱 시점(tS2)에서 센싱 노드 전압이 기준 전압(Vr)보다 작은 경우, 메모리 셀은 소거 셀로 판별될 수 있다. 제1 센싱 시점(tS1)에서 센싱 노드 전압이 기준 전압(Vr)보다 크고, 제2 센싱 시점(tS2)에서 센싱 노드 전압이 기준 전압(Vr)보다 작은 경우, 메모리 셀은 실패 셀로 판별될 수 있다. 이 경우, 산출되는 페일 비트 수는 실패 셀들의 개수일 수 있다.
도 10은 도 3의 페일 비트 산출기를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 페일 비트 산출기(220)는 제1 내지 제n 비교기들(221~22n), 및 카운터(270)를 포함할 수 있다. 비교기들(221~22n)은 도 8의 페이지 버퍼들(PB1~PBn)의 제1 래치들(L1s) 및 제2 래치들(L2s)에 저장된 제1 센싱 데이터(PDS1) 및 제2 센싱 데이터(PDS2)를 수신할 수 있다. 예를 들어, 제1 비교기(221)는 제1 센싱 데이터의 제1 비트(PDS1[1]) 및 제2 센싱 데이터의 제1 비트(PDS2[1])를 수신하고, 제2 비교기(222)는 제1 센싱 데이터의 제2 비트(PDS1[2]) 및 제2 센싱 데이터의 제2 비트(PDS2[2])를 수신할 수 있다. 이와 마찬가지로, 제n 비교기(22n)는 제1 센싱 데이터의 제n 비트(PDS1[n]) 및 제2 센싱 데이터의 제n 비트(PDS2[n])를 수신할 수 있다.
비교기들(221~22n) 각각은 수신되는 2개의 비트들을 비교하여 비교 결과를 출력할 수 있다. 예를 들어, 제1 비교기(221)는 제1 센싱 데이터의 제1 비트(PDS1[1]) 및 제2 센싱 데이터의 제1 비트(PDS2[1])를 비교하여 제1 비교 결과(CR1)를 출력할 수 있다. 제2 비교기(222)는 제1 센싱 데이터의 제2 비트(PDS1[2]) 및 제2 센싱 데이터의 제2 비트(PDS2[2])를 비교하여 제2 비교 결과(CR2)를 출력할 수 있다. 이와 마찬가지로, 제n 비교기(22n)는 제1 센싱 데이터의 제n 비트(PDS1[n]) 및 제2 센싱 데이터의 제n 비트(PDS2[n])를 비교하여 제n 비교 결과(CRn)를 출력할 수 있다. 비교기들(221~22n) 각각은 2개의 비트들이 동일한 경우, 제1 값(예를 들어, '0')을 비교 결과로서 출력하고, 2개의 비트들이 서로 다른 경우, 제2 값(예를 들어, '1')을 비교 결과로서 출력할 수 있다. 예를 들어, 비교기들(221~22n) 각각은 XOR 게이트로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
카운터(270)는 비교 결과들(CR1~CRn)을 기반으로 페일 비트 수(FBN)를 산출할 수 있다. 예시적인 실시 예에서, 카운터(270)는 비교 결과들(CR1~CRn) 중 2개의 비트들이 서로 다른 것을 나타내는 특정 값(예를 들어, '1')의 개수를 카운트하여 페일 비트 수(FBN)를 산출할 수 있다. 산출된 페일 비트 수(FBN)는 제어 로직 회로(260)로 제공될 수 있다. 제어 로직 회로(260)는 산출된 페일 비트 수(FBN)에 기초하여 멀티 페이지 프로그램 동작을 수행할 수 있다.
도 11은 도 10의 페일 비트 산출기의 동작에 따른 산출된 페일 비트 수의 예시를 보여주는 도면이다. 설명의 편의를 위해, 도 8의 선택 워드 라인(즉, 제1 워드 라인(WL1))에 연결된 메모리 셀들(MC11~MCn1)이 7개(즉, n이 7)인 것으로 가정한다. 도 10 및 도 11을 참조하면, 페일 비트 산출기(220)는 제1 센싱 값을 기반으로 메모리 셀들(MC11~MC71)로부터 독출된 제1 센싱 데이터(PDS1)와 제2 센싱 값을 기반으로 메모리 셀들(MC11~MC71)로부터 독출된 제2 센싱 데이터(PDS2)를 수신할 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 제1 센싱 데이터(PDS1)는 '0101111'이고, 제2 센싱 데이터(PDS2)는 '0010111'일 수 있다. 이 경우, 페일 비트 산출기(220)는 제1 센싱 데이터(PDS1)와 제2 센싱 데이터(PDS2)를 비교하여 비교 결과(CR)로서 '0111000'을 획득할 수 있다. 페일 비트 산출기(220)는 비교 결과(CR) 중 메모리 셀들(MC11~MC71) 각각으로부터 독출된 2개의 비트들이 서로 다른 것을 나타내는 '1'을 카운트하여 페일 비트 수(FBN)를 산출할 수 있다. 이에 따라, 페일 비트 수(FBN)로서 '3'이 산출될 수 있다.
도 12는 도 7에서 산출된 페일 비트 수가 제1 기준 값 이상인 경우 도 1의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다. 도 1 및 도 12를 참조하면, 산출된 페일 비트 수가 제1 기준 값 이상인 경우, S211 단계에서, 불휘발성 메모리 장치(200)는 선택 워드 라인에 연결된 메모리 셀들에 미리 저장된 이전 페이지 데이터를 제1 보정 센싱 값 및 제2 보정 센싱 값을 기반으로 다시 독출할 수 있다. 여기서, 제1 보정 센싱 값 및 제2 보정 센싱 값은 프로그램된 이전 페이지 데이터의 에러 수준이 더 정확하게 판별되도록 불휘발성 메모리 장치(200) 내부의 알고리즘을 통해 정해질 수 있다. 예를 들어, 제1 보정 센싱 값은 제1 센싱 값과 다를 수 있고, 제2 보정 센싱 값은 제2 센싱 값과 다를 수 있다.
S212 단계에서, 불휘발성 메모리 장치(200)는 제1 보정 센싱 값을 기반으로 독출된 이전 페이지 데이터의 제1 비트들과 제2 보정 센싱 값을 기반으로 독출된 이전 페이지 데이터의 제2 비트들에 기초하여 페일 비트 수를 산출할 수 있다. 도 8 내지 도 11을 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(200)는 다시 독출된 이전 페이지 데이터에 대응하는 페일 비트 수를 산출할 수 있다.
S213 단계에서, 불휘발성 메모리 장치(200)는 산출된 페일 비트 수가 제1 기준 값 미만인지 여부를 판별할 수 있다. 예를 들어, 제1 기준 값은 S205 단계에서의 제1 기준 값과 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 산출된 페일 비트 수가 제1 기준 값 미만인 경우(즉, 다시 독출된 이전 페이지 데이터의 에러 수준이 상대적으로 낮다고 판단되는 경우), S214 단계에서, 불휘발성 메모리 장치(200)는 다시 독출된 이전 페이지 데이터 및 멀티 페이지 데이터 중 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다.
산출된 페일 비트 수가 제1 기준 값 이상인 경우(즉, 다시 독출된 이전 페이지 데이터의 에러 수준이 상대적으로 높다고 판단되는 경우), S215 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로 프로그램 실패 정보를 전송할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 상태 정보 요청에 응답하여 프로그램 실패를 나타내는 상태 정보를 메모리 컨트롤러(100)로 전송할 수 있다.
S216 단계에서, 불휘발성 메모리 장치(200)는 독출 또는 프로그램 설정 값들을 업데이트할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 다양한 워드 라인들(예를 들어, 도 8의 제1 내지 제8 워드 라인들(WL1~WL8)) 및 다양한 메모리 블록들에 대하여 S211 내지 S215 단계들을 수행하면서 메모리 블록 또는 메모리 다이의 특성 정보를 추출할 수 있다. 불휘발성 메모리 장치(200)는 추출된 특성 정보에 기초하여 독출 설정 값(예를 들어, 독출 전압, 디벨롭 시간 또는 센싱 시점) 또는 프로그램 설정 값(예를 들어, 프로그램 전압 또는 프로그램 검증 전압)을 업데이트할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 추출된 메모리 블록 또는 메모리 다이의 특성 정보에 기초하여 독출 전압, 디벨롭 시간 또는 센싱 시점을 감소시키거나 증가시킬 수 있다. 불휘발성 메모리 장치(200)는 추출된 메모리 블록 또는 메모리 다이의 특성 정보에 기초하여 프로그램 전압 또는 프로그램 검증 전압을 감소시키거나 증가시킬 수 있다. 이에 따라, 도 5b에 도시된 바와 같이, 비선택 프로그램 동작(PGM_unsel)에서의 비선택 프로그램 검증 전압(VF01) 또는 프로그램 전압이 변경되거나, 이전 페이지 데이터 독출 동작(RD_pre)에서의 독출 전압(VRD01)이 변경될 수 있다. 예시적인 실시 예에서, S216 단계는 생략될 수 있다.
상술한 바와 같이, 프로그램된 이전 페이지 데이터의 에러 수준이 상대적으로 높다고 판단되는 경우, 불휘발성 메모리 장치(200)는 2개의 센싱 값들을 조절하여 이전 페이지 데이터를 다시 독출할 수 있다. 즉, 불휘발성 메모리 장치(200)는 독출 조건들을 변경하여 이전 페이지 데이터를 다시 독출함으로써 이전 페이지 데이터를 다시 획득하고, 다시 획득된 이전 페이지 데이터에 대하여 에러 수준을 판별할 수 있다.
도 13은 도 12의 불휘발성 메모리 장치의 동작에 따른 2개의 센싱 값들을 조절하는 예시를 보여준다. 즉, 도 13을 참조하여 제1 보정 센싱 값 및 제2 보정 센싱 값을 획득하는 예시가 설명된다. 도 13을 참조하면, 이전 페이지 데이터(PDp)가 프로그램된 메모리 셀들(즉, 선택 워드 라인에 연결된 메모리 셀들)의 산포도가 도시된다. 산포도의 가로축은 문턱 전압을 가리키고, 세로축은 메모리 셀들의 개수를 가리킨다. 이전 페이지 데이터(PDp)가 프로그램된 메모리 셀들 각각은 소거 상태(E) 및 프로그램 상태(P01) 중 하나의 상태를 가질 수 있다.
2개의 센싱 값들을 조절하기 위해, 불휘발성 메모리 장치(200)는, 도 9a를 참조하여 설명한 바와 같이, 일반적인 독출 동작(즉, 하나의 센싱 값을 기반으로 수행되는 독출 동작)에서 이용되는 기준 독출 전압(VRD)을 조절하여 보정 기준 독출 전압(VRD')을 획득할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 셀들에 의해 형성된 문턱 전압 산포의 골(valley)을 탐색하는 밸리 서치 동작(valley search operation)을 수행하여 보정 기준 독출 전압(VRD')을 획득할 수 있다. 다른 예로서, 불휘발성 메모리 장치(200)는 비선택 워드 라인에 연결된 메모리 셀들의 프로그램 상태에 따라 기준 독출 전압(VRD)을 조절하여 보정 기준 독출 전압(VRD')을 획득할 수 있다. 예를 들어, 비선택 워드 라인에 연결된 메모리 셀이 프로그램 상태를 가지는 경우, 기준 독출 전압(VRD)을 증가시켜 보정 기준 독출 전압(VRD')을 획득할 수 있고, 비선택 워드 라인에 연결된 메모리 셀이 소거 상태를 가지는 경우, 기준 독출 전압(VRD)을 감소시켜 보정 기준 독출 전압(VRD')을 획득할 수 있다.
도 13에 도시된 바와 같이, 기준 독출 전압(VRD)이 조절됨에 따라 제1 센싱 값 및 제2 센싱 값이 조절될 수 있다. 예를 들어, 도 9a를 참조하여 설명한 바와 같이, 2개의 독출 전압들에 기초하여 독출 동작이 수행되는 경우, 기준 독출 전압(VRD)에 대응하는 제1 독출 전압(VS1) 및 제2 독출 전압(VS2)은 제1 보정 독출 전압(VS1') 및 제2 보정 독출 전압(VS2')으로 조절될 수 있다. 예를 들어, 보정 기준 독출 전압(VRD')이 기준 독출 전압(VRD)보다 작아지는 경우, 제1 보정 독출 전압(VS1') 및 제2 보정 독출 전압(VS2')은 제1 독출 전압(VS1) 및 제2 독출 전압(VS2)보다 작아질 수 있다.
예를 들어, 도 9c를 참조하여 설명한 바와 같이, 2개의 센싱 시점들에 기초하여 독출 동작이 수행되는 경우, 기준 독출 전압(VRD)이 조절됨에 따라 2개의 센싱 값들이 조절될 수 있다. 예를 들어, 보정 기준 독출 전압(VRD')이 선택 워드 라인으로 인가되는 경우, 제1 센싱 시점(tS1)은 제1 보정 독출 전압(VS1')에 대응하고, 제2 센싱 시점(tS2)은 제2 보정 독출 전압(VS2')에 대응할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 기준 독출 전압(VRD)이 동일하게 유지되고, 제1 센싱 시점(tS1) 또는 제2 센싱 시점(tS2)이 조절될 수 있다.
상술한 바와 같이, 기준 독출 전압(VRD)이 보정 기준 독출 전압(VRD')으로 조절되는 경우, 2개의 보정 센싱 값들을 기반으로 독출된 이전 페이지 데이터(PDp)에 대한 페일 비트 수는 감소될 수 있다. 이에 따라, 불휘발성 메모리 장치(200)는 감소된 에러 수준을 가지는 이전 페이지 데이터를 기반으로 멀티 페이지 프로그램 동작을 수행할 수 있다. 이에 따라, 멀티 페이지 프로그램 동작에 대한 신뢰성이 향상될 수 있다.
도 14는 도 12의 순서도에 따른 불휘발성 메모리 장치의 예시적인 동작을 보여주는 타이밍도이다. 도 1 및 도 14를 참조하면, S221 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 멀티 페이지 데이터를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 데이터 입력 커맨드에 따라 멀티 페이지 데이터를 수신할 수 있다. S222 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 프로그램 커맨드를 수신할 수 있다. 불휘발성 메모리 장치(200)는 프로그램 커맨드에 응답하여 수신된 멀티 페이지 데이터에 대한 프로그램 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 데이터 입력 커맨드 또는 프로그램 커맨드와 함께 멀티 페이지 데이터가 프로그램될 하나의 어드레스를 수신할 수 있다. 그러나, 본 발명은 S221 단계 이후에 S222 단계가 수행되는 것으로 한정되지 않는다. 예를 들어, 커맨드 및 어드레스가 전송되는 채널과 데이터가 송수신되는 채널이 분리되는 경우, S221 단계 및 S222 단계는 병렬적으로 수행될 수 있다. 다른 예로서, S222 단계에 따라 프로그램 커맨드가 먼저 수신된 후, S221 단계에 따라 멀티 페이지 데이터가 수신될 수 있다.
불휘발성 메모리 장치(200)는 S221 및 S222 단계들을 수행하면서 레디 상태(예를 들어, 하이(high) 레벨)를 나타내는 레디/비지 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(200)는 멀티 페이지 데이터를 수신하기 전에 프로그램 셋업 커맨드를 수신하고, 멀티 페이지 데이터를 수신한 후에 프로그램 컨펌 커맨드를 수신할 수 있다.
S223 단계에서, 불휘발성 메모리 장치(200)는 비선택 프로그램 동작(PGM_unsel)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 멀티 페이지 데이터 중 하나의 페이지 데이터를 비선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. S224 단계에서, 불휘발성 메모리 장치(200)는 제1 이전 페이지 데이터 독출 동작(RD1_pre)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 제1 센싱 값 및 제2 센싱 값을 기반으로 선택 워드 라인에 연결된 메모리 셀들에 미리 저장된 이전 페이지 데이터를 독출할 수 있다. S225 단계에서, 불휘발성 메모리 장치(200)는 제2 이전 페이지 데이터 독출 동작(RD2_pre)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 제1 보정 센싱 값 및 제2 보정 센싱 값을 기반으로 이전 페이지 데이터를 다시 독출할 수 있다. 이 경우, 도 12를 참조하여 설명한 바와 같이, S225 단계는 이전 페이지 데이터에 대한 페일 비트 수가 제1 기준 값 이상인 경우에 수행될 수 있다. S226 단계에서, 불휘발성 메모리 장치(200)는 선택 프로그램 동작(PGM_sel)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 다시 독출된 이전 페이지 데이터 및 멀티 페이지 데이터 중 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. 불휘발성 메모리 장치(200)는 S223 및 S226 단계들의 동작을 수행하면서 비지 상태(예를 들어, 로우(low) 레벨)를 나타내는 레디/비지 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 즉, 본 발명의 하나의 실시 예에 따른 멀티 페이지 프로그램 동작이 수행되는 동안(즉, 하나의 프로그램 싸이클 동안) 레디/비지 신호(nR/B)가 비지 상태를 유지할 수 있다.
도 15는 도 7에서 산출된 페일 비트 수가 제1 기준 값 이상인 경우 도 1의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다. 도 1 및 도 15를 참조하면 산출된 페일 비트 수가 제1 기준 값 이상인 경우, S231 단계에서, 불휘발성 메모리 장치(200)는 페일 비트 수가 제2 기준 값 미만인지 여부를 판별할 수 있다. 여기서, 제2 기준 값은 이전 페이지 데이터의 에러를 정정할지 여부를 판단하기 위한 기준 값일 수 있으며, 제1 기준 값보다 클 수 있다. 즉, S231 단계에서, 불휘발성 메모리 장치(200)는 이전 페이지 데이터의 에러가 정정될 수 있는 수준인지 여부를 판별할 수 있다.
페일 비트 수가 제2 기준 값 미만인 경우(즉, 이전 페이지 데이터의 에러가 정정될 수 있는 수준으로 판별되는 경우), S232 단계에서, 불휘발성 메모리 장치(200)는 독출된 이전 페이지 데이터를 메모리 컨트롤러(100)로 전송할 수 있다. 예를 들어, 독출된 이전 페이지 데이터는, 도 9a 및 도 9c를 참조하여 설명한 바와 같이, 제1 센싱 값 또는 제2 센싱 값을 기반으로 독출된 데이터일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 독출된 이전 페이지 데이터는 기준 독출 전압(VRD) 및 기준 센싱 시점(tRD)을 기반으로 독출된 데이터일 수 있다.
S233 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 이전 정정 페이지 데이터를 수신할 수 있다. 이전 정정 페이지 데이터는 메모리 컨트롤러(100)로 전송된 이전 페이지 데이터의 에러가 정정됨으로써 생성될 수 있다. 예를 들어, 메모리 컨트롤러(100)로 전송된 이전 페이지 데이터는 도 2의 ECC 회로(130)에 의해 에러가 정정될 수 있다.
S234 단계에서, 불휘발성 메모리 장치(200)는 이전 정정 페이지 데이터 및 멀티 페이지 데이터 중 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. 이에 따라, 멀티 페이지 프로그램 동작이 완료될 수 있다. 다른 실시 예에서, 불휘발성 메모리 장치(200)는 이전 정정 페이지 데이터 및 멀티 페이지 데이터 중 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램하지 않고, 다른 메모리 셀들에 프로그램할 수 있다. 이 경우, 다른 메모리 셀들은 이전 페이지 데이터가 프로그램된 메모리 블록과 다른 메모리 블록에 포함될 수 있다.
페일 비트 수가 제2 기준 값 이상인 경우(즉, 이전 페이지 데이터의 에러가 정정될 수 없는 수준으로 판별되는 경우), S235 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로 프로그램 실패 정보를 전송할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 상태 정보 요청에 응답하여 프로그램 실패를 나타내는 상태 정보를 메모리 컨트롤러(100)로 전송할 수 있다.
상술한 바와 같이, 독출된 이전 페이지 데이터의 에러가 정정될 수 있는 수준이라고 판단되는 경우, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로 이전 페이지 데이터를 전송하고, 메모리 컨트롤러(100)에 의해 이전 페이지 데이터의 에러가 정정될 수 있다. 이에 따라, 에러 정정된 이전 페이지 데이터(즉, 이전 정정 페이지 데이터)를 기반으로 멀티 페이지 프로그램 동작이 수행될 수 있으며, 멀티 페이지 프로그램 동작에 따라 프로그램된 멀티 페이지 데이터의 신뢰성이 향상될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 독출된 이전 페이지 데이터의 에러는 불휘발성 메모리 장치(200) 내부에서 정정될 수 있다.
예시적인 실시 예에서, S231 내지 S235 단계들은 도 12의 S213 단계에서 페일 비트 수가 제1 기준 값 이상인 것으로 판별된 경우에 수행될 수 있다. 즉, 불휘발성 메모리 장치(200) 내부에서 변경된 독출 조건들(예를 들어, 독출 전압 및 센싱 시점)에 따라 다시 독출된 이전 페이지 데이터의 에러 수준이 감소되지 않는 경우(즉, 이전 페이지 데이터의 페일 비트 수가 제1 기준 값 이상인 경우), 메모리 컨트롤러(100)에 의해 이전 페이지 데이터의 에러가 정정될 수 있다.
도 16은 도 15의 순서도에 따른 도 1의 메모리 시스템의 예시적인 동작을 보여주는 순서도이다. 구체적으로, 도 16은 페일 비트 수가 제2 기준 값 미만인 경우 메모리 컨트롤러(100)와 불휘발성 메모리 장치(200)의 예시적인 동작을 보여준다. 도 16을 참조하면, 페일 비트 수가 제2 기준 값 미만인 경우, S11 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로 레디 상태를 나타내는 레디/비지 신호(nR/B) 및 독출 실패를 나타내는 독출 실패 플래그(RFF; Read Fail Flag)를 메모리 컨트롤러(100)로 전송할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 상태 정보 요청에 응답하여 독출 실패 플래그(RFF)를 메모리 컨트롤러(100)로 전송할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
S12 단계에서, 메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)로부터의 레디/비지 신호(nR/B) 및 독출 실패 플래그(RFF)에 따라 중지 커맨드(suspend CMD)를 불휘발성 메모리 장치(200)로 전송할 수 있다. S13 단계에서, 메모리 컨트롤러(100)는 이전 페이지 데이터(PDp)를 출력하기 위한 데이터 출력 커맨드(Dout CMD)를 불휘발성 메모리 장치(200)로 전송할 수 있다. S14 단계에서, 불휘발성 메모리 장치(200)는 데이터 출력 커맨드(Dout CMD)에 응답하여 이전 페이지 데이터(PDp)를 메모리 컨트롤러(100)로 전송할 수 있다.
S15 단계에서, 메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)로부터의 이전 페이지 데이터(PDp)의 에러를 정정할 수 있다. 이에 따라, 이전 정정 페이지 데이터(PDpc)가 생성될 수 있다. S16 단계에서, 메모리 컨트롤러(100)는 데이터 입력 커맨드(Din CMD)와 함께 이전 정정 페이지 데이터(PDpc)를 불휘발성 메모리 장치(200)로 전송할 수 있다. S17 단계에서, 메모리 컨트롤러(100)는 재개 커맨드(Resume CMD)를 불휘발성 메모리 장치(200)로 전송할 수 있다. S18 단계에서, 불휘발성 메모리 장치(200)는 재개 커맨드(Resume CMD)에 응답하여, 도 15를 참조하여 설명한 바와 같이, 이전 정정 페이지 데이터(PDpc)를 기반으로 선택 프로그램 동작(PGM_sel)을 수행할 수 있다. 이에 따라, 멀티 페이지 프로그램 동작이 완료될 수 있다.
예시적인 실시 예에서, S12 단계의 중지 커맨드 전송 동작은 생략될 수 있다. 이 경우, 메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)로부터의 레디/비지 신호(nR/B) 및 독출 실패 플래그(RFF)에 따라 데이터 출력 커맨드(Dout CMD)를 불휘발성 메모리 장치(200)로 전송할 수 있다.
도 17은 도 15 및 도 16의 순서도에 따른 불휘발성 메모리 장치의 예시적인 동작을 보여주는 타이밍도이다. 도 1, 도 16, 및 도 17을 참조하면, S241 내지 S244 단계들은 도 14의 S221 내지 S224 단계들에 대응될 수 있으므로, 이하에서 중복되는 설명은 생략된다.
S245 단계에서, 불휘발성 메모리 장치(200)는 독출된 이전 페이지 데이터(PDp)를 출력할 수 있다. 출력된 이전 페이지 데이터(PDp)는 메모리 컨트롤러(100)로 전송될 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 데이터 출력 명령에 응답하여 도 3의 페이지 버퍼부(240)에 저장된 이전 페이지 데이터(PDp)를 메모리 컨트롤러(100)로 전송할 수 있다.
S246 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 이전 정정 페이지 데이터(PDpc)를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 데이터 입력 명령에 응답하여 이전 정정 페이지 데이터(PDpc)를 페이지 버퍼부(240)에 저장할 수 있다. S247 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 재개 커맨드(Resume CMD)를 수신할 수 있다. S245 내지 S247 단계들이 수행되는 동안 레디/비지 신호(nR/B)는 레디 상태일 수 있다.
S248 단계에서, 불휘발성 메모리 장치(200)는 선택 프로그램 동작(PGM_sel)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 이전 정정 페이지 데이터(PDpc) 및 멀티 페이지 데이터 중 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. S248 단계가 수행되는 동안 레디/비지 신호(nR/B)는 비지 상태일 수 있다. S248 단계 이후에 레디/비지 신호(nR/B)는 레디 상태로 변경될 수 있다.
상술한 바와 같이, 메모리 컨트롤러(100)에서 이전 페이지 데이터(PDp)에 대한 에러 정정이 수행되는 경우, 하나의 프로그램 싸이클에서 불휘발성 메모리 장치(200)로부터 출력되는 레디/비지 신호(nR/B)는 비지 상태에서 레디 상태로 변경된 후에 다시 비지 상태로 변경될 수 있다.
도 18a 및 18b는 본 발명의 하나의 실시 예에 따른 멀티 페이지 데이터에 대한 프로그램 기법을 설명하기 위한 도면들이다. 멀티 페이지 프로그램 동작을 위한 하나의 프로그램 싸이클에서 도 18a 및 도 18b의 동작들이 수행될 수 있다. 도 18b에 도시된 산포도들의 가로축들은 메모리 셀들의 문턱 전압을 가리키고, 세로축들은 메모리 셀들의 개수를 가리킨다.
도 3, 도 18a, 및 도 18b를 참조하면, 불휘발성 메모리 장치(200)는 제1 페이지 데이터(PD1)를 수신할 수 있다. 예시적인 실시 예에서, 수신된 제1 페이지 데이터(PD1)는 불휘발성 메모리 장치(200)의 페이지 버퍼부(240)에 저장될 수 있다.
불휘발성 메모리 장치(200)는 제1 페이지 데이터(PD1)를 선택 워드 라인인 제1 워드 라인(WL1)에 연결된 메모리 셀들에 프로그램(이하, 제1 프로그램 동작(PGM1)이라 칭함)할 수 있다. 도 18b에 도시된 바와 같이, 불휘발성 메모리 장치(200)는 제1 워드 라인(WL1)에 연결된 메모리 셀들이 소거 상태(E) 및 프로그램 상태(P01) 중 어느 하나의 상태를 갖도록 제1 프로그램 동작(PGM1)을 수행할 수 있다. 제1 프로그램 동작(PGM1)에서, 프로그램 상태(P01)를 검증하기 위하여, 프로그램 검증 전압(VF01)이 사용될 수 있다. 제1 워드 라인(WL1)에 대한 제1 프로그램 동작(PGM1)이 완료된 경우, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 제1 페이지 데이터(PD1)를 저장한 상태일 것이다.
제1 프로그램 동작(PGM1) 이후에, 불휘발성 메모리 장치(200)는 멀티 페이지 데이터 중 나머지 페이지 데이터(즉, 제2 페이지 데이터(PD2) 및 제3 페이지 데이터(PD3))를 수신할 수 있다. 예시적인 실시 예에서, 수신된 제2 및 제3 페이지 데이터(PD2, PD3)는 불휘발성 메모리 장치(200)의 페이지 버퍼부(240)에 저장될 수 있다.
나머지 페이지 데이터(PD2, PD3)가 수신된 이후에, 불휘발성 메모리 장치(200)는 제1 워드 라인(WL1)에 연결된 메모리 셀들로부터 제1 페이지 데이터(PD1)를 독출(이하, 중간 독출 동작(RD_mid)이라 칭함)할 수 있다. 도 18b에 도시된 바와 같이, 제1 페이지 데이터(PD1)가 저장된 메모리 셀들 각각은 소거 상태(E) 및 프로그램 상태(P01) 중 어느 하나의 상태를 가질 것이다. 불휘발성 메모리 장치(200)는 독출 전압(VRD01)을 이용하여 중간 독출 동작(RD_mid)을 수행함으로써, 제1 페이지 데이터(PD1)를 독출할 수 있다.
중간 독출 동작(RD_mid) 이후에, 불휘발성 메모리 장치(200)는 제2 페이지 데이터(PD2), 제3 페이지 데이터(PD3), 및 독출된 제1 페이지 데이터(PD1)를 기반으로 제1 워드 라인(WL1)에 연결된 메모리 셀들에 프로그램 동작(이하, 제2 프로그램 동작(PGM2)이라 칭함)을 수행할 수 있다. 도 18b에 도시된 바와 같이, 제2 프로그램 동작(PGM2)이 수행됨으로써, 제1 워드 라인(WL1)에 연결된 메모리 셀들 중 소거 상태(E)를 갖는 메모리 셀들은 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나의 상태를 가질 수 있고, 프로그램 상태(P01)를 갖는 메모리 셀들은 제4 내지 제7 프로그램 상태들(P4~P7) 중 어느 하나의 상태를 가질 수 있다. 제2 프로그램 동작(PMG2)에서, 제1 내지 제7 프로그램 상태들(P1~P7)을 검증하기 위하여, 제1 내지 제7 프로그램 검증 전압들(VF1~VF7)이 사용될 수 있다. 제2 프로그램 동작(PGM2)이 완료된 경우, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 제1 내지 제3 페이지 데이터(PD1~PD3)를 저장할 수 있다.
도 18a 및 도 18b에서는 제1 프로그램 동작(PGM1)에서 하나의 페이지 데이터(예를 들어, 제1 페이지 데이터(PD1))가 프로그램되고, 제2 프로그램 동작(PGM2)에서 나머지 페이지 데이터(예를 들어, 제2 및 제3 페이지 데이터(PD2, PD3))가 프로그램되는 것으로 설명되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 프로그램 동작(PGM1)에서 2개의 페이지 데이터(예를 들어, 제1 페이지 데이터(PD1) 및 제2 페이지 데이터(PD2))가 프로그램되고, 제2 프로그램 동작(PGM2)에서 나머지 페이지 데이터(예를 들어, 제3 페이지 데이터(PD3))가 프로그램될 수 있다. 또는, 제1 프로그램 동작(PGM1)에서 하나의 페이지 데이터(예를 들어, 제1 페이지 데이터(PD1))가 프로그램되고, 제2 프로그램 동작(PGM2)에서 하나의 페이지 데이터(예를 들어, 제2 페이지 데이터(PD2))가 프로그램되고, 추가 프로그램 동작에서 나머지 페이지 데이터(예를 들어, 제3 페이지 데이터(PD3))가 프로그램될 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 멀티 페이지 프로그램 동작은 멀티 페이지 데이터 중 적어도 하나의 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램한 후에 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다(즉, 제1 프로그램 동작(PGM1) 이후에 제2 프로그램 동작(PGM2)이 수행됨). 이 경우, 선택 워드 라인에 연결된 메모리 셀들에 저장된 적어도 하나의 페이지 데이터가 독출되고, 독출된 적어도 하나의 페이지 데이터 및 나머지 페이지 데이터를 기반으로 제2 프로그램 동작(PGM2)이 수행될 수 있다. 이러한 프로그램 기법에 따르면, 제1 프로그램 동작(PGM1) 시 발생되는 에러 수준에 따라 제2 프로그램 동작(PGM2)을 통해 프로그램되는 페이지 데이터의 신뢰성이 감소될 수 있다.
이하에서는, 도 19 내지 도 23을 참조하여 도 18a 및 도 18b의 프로그램 기법의 신뢰성을 향상시키기 위한 멀티 페이지 프로그램 동작들이 상세하게 설명될 것이다. 설명의 편의를 위해, 도 18a 및 도 18b에 도시된 바와 같이, 하나의 페이지 데이터에 대한 제1 프로그램 동작(PGM1)이 수행되는 실시 예를 기준으로 멀티 페이지 프로그램 동작들이 설명될 것이다.
도 19는 도 18a 및 도 18b의 프로그램 기법에 따른 도 1의 불휘발성 메모리 장치의 멀티 페이지 데이터에 대한 프로그램 동작을 보여주는 순서도이다. 도 1, 도 3, 및 도 19를 참조하면, S251 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 멀티 페이지 데이터 중 제1 페이지 데이터를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 제1 페이지 데이터와 함께 선택 워드 라인에 대응하는 어드레스(ADDR) 및 제1 페이지 데이터에 대한 프로그램 커맨드(CMD)를 더 수신할 수 있다.
S252 단계에서, 불휘발성 메모리 장치(200)는 제1 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다.
S253 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 멀티 페이지 데이터 중 나머지 페이지 데이터를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 나머지 페이지 데이터와 함께 선택 워드 라인에 대응하는 어드레스(ADDR) 및 나머지 페이지 데이터에 대한 프로그램 커맨드(CMD)를 더 수신할 수 있다.
S254 단계에서, 불휘발성 메모리 장치(200)는 선택 워드 라인에 연결된 메모리 셀들에 저장된 제1 페이지 데이터를 제1 센싱 값 및 제2 센싱 값을 기반으로 독출할 수 있다. 예를 들어, 도 8 내지 도 9c를 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(200)는 제1 및 제2 독출 전압들을 기반으로 제1 페이지 데이터를 독출하거나, 제1 및 제2 센싱 시점들을 기반으로 제1 페이지 데이터를 독출할 수 있다.
S255 단계에서, 불휘발성 메모리 장치(200)는 제1 센싱 값을 기반으로 독출된 제1 페이지 데이터(즉, 제1 센싱 데이터)의 제1 비트들과 제2 센싱 값을 기반으로 독출된 제2 페이지 데이터(즉, 제2 센싱 데이터)의 제2 비트들에 기초하여 페일 비트 수를 산출할 수 있다. 예를 들어, 도 10 및 도 11을 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(200)는 페일 비트 산출기(220)를 통해 제1 비트들과 제2 비트들을 비교하여 서로 다른 비트들의 개수를 판별하고, 판별된 서로 다른 비트들의 개수를 페일 비트 수로 산출할 수 있다.
S256 단계에서, 불휘발성 메모리 장치(200)는 페일 비트 수가 제1 기준 값 미만인지 여부를 판별할 수 있다. 페일 비트 수가 제1 기준 값 미만인 경우(즉, 프로그램된 제1 페이지 데이터의 에러 수준이 낮은 것으로 판별되는 경우), S257 단계에서, 불휘발성 메모리 장치(200)는 독출된 제1 페이지 데이터 및 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. 예를 들어, 독출된 제1 페이지 데이터는 제1 센싱 값 또는 제2 센싱 값을 기반으로 독출된 데이터일 수 있다. 다른 예로서, 독출된 제1 페이지 데이터는 미리 설정된 레벨을 가지는 독출 전압(예를 들어, 도 9a의 기준 독출 전압(VRD))을 기반으로 독출된 데이터일 수 있다.
페일 비트 수가 제1 기준 값 이상인 경우(즉, 프로그램된 이전 페이지 데이터의 에러 수준이 낮지 않은 것으로 판별되는 경우), 불휘발성 메모리 장치(200)는 S261 단계 또는 S281 단계를 수행할 수 있다. S261 단계는 도 20을 참조하여 후술될 것이고, S281 단계는 도 22를 참조하여 후술될 것이다. 예를 들어, 불휘발성 메모리 장치(200)는 멀티 페이지 프로그램 동작을 실패로 처리하거나, 다른 센싱 값들을 기반으로 제1 페이지 데이터를 다시 독출하거나, 또는, 독출된 제1 페이지 데이터의 에러를 정정할 수 있다.
도 20은 도 19에서 산출된 페일 비트 수가 제1 기준 값 이상인 경우 도 1의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다. 도 20의 S261 내지 S266 단계들은 도 12의 S211 내지 S216 단계들에 대응하므로, 이하에서 자세한 설명은 생략될 수 있다.
도 1 및 도 20을 참조하면, 도 19를 참조하여 설명한 바와 같이, 산출된 페일 비트 수가 제1 기준 값 이상인 경우, S261 단계에서, 불휘발성 메모리 장치(200)는 선택 워드 라인에 연결된 메모리 셀들에 저장된 제1 페이지 데이터를 제1 보정 센싱 값 및 제2 보정 센싱 값을 기반으로 다시 독출할 수 있다. S262 단계에서, 불휘발성 메모리 장치(200)는 제1 보정 센싱 값을 기반으로 독출된 제1 페이지 데이터의 제1 비트들과 제2 보정 센싱 값을 기반으로 독출된 제1 페이지 데이터의 제2 비트들에 기초하여 페일 비트 수를 산출할 수 있다.
S263 단계에서, 불휘발성 메모리 장치(200)는 산출된 페일 비트 수가 제1 기준 값 미만인지 여부를 판별할 수 있다. 산출된 페일 비트 수가 제1 기준 값 미만인 경우(즉, 다시 독출된 제1 페이지 데이터의 에러 수준이 상대적으로 낮다고 판단되는 경우), S264 단계에서, 불휘발성 메모리 장치(200)는 다시 독출된 제1 페이지 데이터 및 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. 산출된 페일 비트 수가 제1 기준 값 이상인 경우(즉, 다시 독출된 제1 페이지 데이터의 에러 수준이 상대적으로 높다고 판단되는 경우), S265 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로 프로그램 실패 정보를 전송할 수 있다.
S266 단계에서, 불휘발성 메모리 장치(200)는 독출 또는 프로그램 설정 값들을 업데이트할 수 있다. 예를 들어, 불휘발성 메모리 장치(200}는 S261 내지 S265 단계들을 수행하면서 메모리 블록 또는 메모리 다이의 특성 정보를 추출하고, 추출된 특성 정보에 기초하여 독출 설정 값(예를 들어, 독출 전압) 또는 프로그램 설정 값(예를 들어, 프로그램 전압 또는 프로그램 검증 전압)을 업데이트할 수 있다. 예시적인 실시 예에서, S266 단계는 생략될 수 있다.
상술한 바와 같이, 프로그램된 제1 페이지 데이터의 에러 수준이 상대적으로 높다고 판단되는 경우, 불휘발성 메모리 장치(200)는 2개의 센싱 값들을 조절하여 제1 페이지 데이터를 다시 독출할 수 있다. 즉, 불휘발성 메모리 장치(200)는 독출 조건들을 변경하여 제1 페이지 데이터를 다시 독출함으로써 감소된 에러 수준을 가지는 제1 페이지 데이터를 기반으로 멀티 페이지 프로그램 동작을 수행할 수 있다. 이에 따라, 멀티 페이지 프로그램 동작에 대한 신뢰성이 향상될 수 있다.
도 21은 도 20의 순서도에 따른 불휘발성 메모리 장치의 예시적인 동작을 보여주는 타이밍도이다. 도 1 및 도 21을 참조하면, S271 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 제1 프로그램 커맨드(PGM CMD1)를 수신할 수 있다. 제1 프로그램 커맨드(PGM CMD1)는 제1 페이지 데이터에 대한 프로그램 커맨드일 수 있다. 이에 따라, 불휘발성 메모리 장치(200)는 제1 프로그램 커맨드(PGM CMD1)와 함께 제1 페이지 데이터를 수신할 수 있다. 불휘발성 메모리 장치(200)는 제1 프로그램 커맨드(PGM CMD1)와 함께 제1 페이지 데이터가 프로그램될 제1 어드레스를 수신할 수 있다.
S272 단계에서, 불휘발성 메모리 장치(200)는 제1 프로그램 커맨드에 응답하여 제1 페이지 데이터에 대한 제1 프로그램 동작(PGM1)을 수행할 수 있다. S273 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 제2 프로그램 커맨드(PGM CMD2)를 수신할 수 있다. 제2 프로그램 커맨드(PGM CMD2)는 멀티 페이지 데이터 중 나머지 페이지 데이터에 대한 프로그램 커맨드일 수 있다. 이에 따라, 불휘발성 메모리 장치(200)는 제2 프로그램 커맨드(PGM CMD2)와 함께 나머지 페이지 데이터를 수신할 수 있다. 불휘발성 메모리 장치(200)는 제2 프로그램 커맨드(PGM CMD2)와 함께 나머지 페이지 데이터가 프로그램될 제2 어드레스를 수신할 수 있다. 이 경우, 제2 어드레스는 제1 어드레스와 다를 수 있다.
S274 단계에서, 불휘발성 메모리 장치(200)는 제1 중간 독출 동작(RD1_mid)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 제1 센싱 값 및 제2 센싱 값을 기반으로 선택 워드 라인에 연결된 메모리 셀들에 저장된 제1 페이지 데이터를 독출할 수 있다. S275 단계에서, 불휘발성 메모리 장치(200)는 제2 중간 독출 동작(RD2_mid)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 제1 보정 센싱 값 및 제2 보정 센싱 값을 기반으로 제1 페이지 데이터를 다시 독출할 수 있다. 이 경우, 도 20을 참조하여 설명한 바와 같이, S275 단계는 제1 페이지 데이터에 대한 페일 비트 수가 제1 기준 값 이상인 경우에 수행될 수 있다.
S276 단계에서, 불휘발성 메모리 장치(200)는 나머지 페이지 데이터에 대한 제2 프로그램 동작(PGM2)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 다시 독출된 제1 페이지 데이터 및 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다.
불휘발성 메모리 장치(200)는 S271 및 S273 단계들을 수행하면서 레디 상태를 레디/비지 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있고, S272, S274 내지 S276 단계들을 수행하면서 비지 상태를 나타내는 레디/비지 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다.
도 22는 도 19에서 산출된 페일 비트 수가 제1 기준 값 이상인 경우 도 1의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다. 도 22의 S281 내지 S285 단계들은 도 15의 S231 내지 S235 단계들에 대응하므로, 이하에서 자세한 설명은 생략될 수 있다.
도 1 및 도 22를 참조하면 산출된 페일 비트 수가 제1 기준 값 이상인 경우, S281 단계에서, 불휘발성 메모리 장치(200)는 페일 비트 수가 제2 기준 값 미만인지 여부를 판별할 수 있다. 여기서, 제2 기준 값은 제1 페이지 데이터의 에러를 정정할지 여부를 판단하기 위한 기준 값일 수 있으며, 제1 기준 값보다 클 수 있다.
페일 비트 수가 제2 기준 값 미만인 경우(즉, 제1 페이지 데이터의 에러가 정정될 수 있는 수준으로 판별되는 경우), S282 단계에서, 불휘발성 메모리 장치(200)는 독출된 제1 페이지 데이터를 메모리 컨트롤러(100)로 전송할 수 있다. S283 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 제1 정정 페이지 데이터를 수신할 수 있다. 제1 정정 페이지 데이터는 메모리 컨트롤러(100)로 전송된 제1 페이지 데이터의 에러가 정정됨으로써 생성될 수 있다. S284 단계에서, 불휘발성 메모리 장치(200)는 제1 정정 페이지 데이터 및 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. 이에 따라, 멀티 페이지 프로그램 동작이 완료될 수 있다.
페일 비트 수가 제2 기준 값 이상인 경우(즉, 제1 페이지 데이터의 에러가 정정될 수 없는 수준으로 판별되는 경우), S285 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로 프로그램 실패 정보를 전송할 수 있다.
상술한 바와 같이, 독출된 제1 페이지 데이터의 에러가 정정될 수 있는 수준이라고 판단되는 경우, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로 제1 페이지 데이터를 전송하고, 메모리 컨트롤러(100)에 의해 제1 페이지 데이터의 에러가 정정될 수 있다. 이에 따라, 에러 정정된 제1 페이지 데이터(즉, 제1 정정 페이지 데이터)를 기반으로 멀티 페이지 프로그램 동작이 수행될 수 있으며, 멀티 페이지 프로그램 동작에 따라 프로그램된 멀티 페이지 데이터의 신뢰성이 향상될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 독출된 제1 페이지 데이터의 에러는 불휘발성 메모리 장치(200) 내부에서 정정될 수 있다.
예시적인 실시 예에서, S281 내지 S285 단계들은 도 20의 S263 단계에서 페일 비트 수가 제1 기준 값 이상인 것으로 판별된 경우에 수행될 수 있다. 즉, 불휘발성 메모리 장치(200) 내부에서 변경된 독출 조건들(예를 들어, 독출 전압 및 센싱 시점)에 따라 독출된 제1 페이지 데이터의 에러 수준이 감소되지 않는 경우(즉, 제1 페이지 데이터의 페일 비트 수가 제1 기준 값 이상인 경우), 메모리 컨트롤러(100)에 의해 독출된 제1 페이지 데이터의 에러가 정정될 수 있다.
도 23은 도 19 및 도 22의 순서도에 따른 불휘발성 메모리 장치의 예시적인 동작을 보여주는 타이밍도이다. 도 1 및 도 23을 참조하면, S291 내지 S294 단계들은 도 21의 S271 내지 S274 단계들에 대응될 수 있으므로, 이하에서 중복되는 설명은 생략된다.
S295 단계에서, 불휘발성 메모리 장치(200)는 독출된 제1 페이지 데이터(PD1)를 출력할 수 있다. 출력된 제1 페이지 데이터(PD1)는 메모리 컨트롤러(100)로 전송될 수 있다. 예를 들어, S274 단계에서 독출된 제1 페이지 데이터(PD1)의 페일 비트 수가 제2 기준 값 미만인 경우, 도 16을 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로 레디 상태를 나타내는 레디/비지 신호(nR/B) 및 독출 실패를 나타내는 독출 실패 플래그(RFF)를 메모리 컨트롤러(100)로 전송할 수 있다. 메모리 컨트롤러(100)는 불휘발성 메모리 장치(200)로부터의 레디/비지 신호(nR/B) 및 읽기 실패 플래그(RFF)에 응답하여 불휘발성 메모리 장치(200)로 데이터 출력 커맨드를 전송할 수 있다. 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 데이터 출력 커맨드에 응답하여 페이지 버퍼부(240)에 저장된 제1 페이지 데이터(PD1)를 메모리 컨트롤러(100)로 전송할 수 있다.
S296 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 제1 정정 페이지 데이터(PD1c)를 수신할 수 있다. 예를 들어, 도 16을 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터의 데이터 입력 커맨드에 응답하여 제1 정정 페이지 데이터(PD1c)를 페이지 버퍼부(240)에 저장할 수 있다. S297 단계에서, 불휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 재개 커맨드(Resume CMD)를 수신할 수 있다. S295 내지 S297 단계들이 수행되는 동안 레디/비지 신호(nR/B)는 레디 상태일 수 있다.
S298 단계에서, 불휘발성 메모리 장치(200)는 제2 프로그램 동작(PGM2)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 제1 정정 페이지 데이터(PD1c) 및 나머지 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램할 수 있다. S298 단계가 수행되는 동안 레디/비지 신호(nR/B)는 비지 상태일 수 있다. S298 단계 이후에 레디/비지 신호(nR/B)는 레디 상태로 변경될 수 있다.
도 24는 본 발명의 하나의 실시 예에 따른 메모리 장치의 예시적인 단면도이다. 도 24를 참조하면, 메모리 장치(300)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(300)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(410), 층간 절연층(415), 제1 기판(410)에 형성되는 복수의 회로 소자들(420a, 420b, 420c), 복수의 회로 소자들(420a, 420b, 420c) 각각과 연결되는 제1 메탈층(430a, 430b, 430c), 제1 메탈층(430a, 430b, 430c) 상에 형성되는 제2 메탈층(440a, 440b, 440c)을 포함할 수 있다. 예시적인 실시 예에서, 제1 메탈층(430a, 430b, 430c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(440a, 440b, 440c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(430a, 430b, 430c)과 제2 메탈층(440a, 440b, 440c)만 도시되나, 이에 한정되는 것은 아니고, 제2 메탈층(440a, 440b, 440c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(440a, 440b, 440c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(440a, 440b, 440c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(415)은 복수의 회로 소자들(420a, 420b, 420c), 제1 메탈층(430a, 430b, 430c), 및 제2 메탈층(440a, 440b, 440c)을 커버하도록 제1 기판(410) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(440b) 상에 하부 본딩 메탈(471b, 472b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(471b, 472b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(471b, 472b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331~338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 예시적인 실시 예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
예시적인 실시 예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)의 페이지 버퍼(393)를 제공하는 회로 소자들(420c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(360c)은 셀 영역(CELL)의 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(471c, 472c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341~347; 340)과 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(471b, 472b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(420b)과 전기적으로 연결될 수 있다. 예시적인 실시 예에서, 로우 디코더(394)를 제공하는 회로 소자들(420b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(420c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(393)를 제공하는 회로 소자들(420c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(420b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(305, 405)이 배치될 수 있다. 제1 기판(410)의 하부에는 제1 기판(410)의 하면을 덮는 하부 절연막(401) 이 형성될 수 있으며, 하부 절연막(401) 상에 제1 입출력 패드(405)가 형성될 수 있다. 제1 입출력 패드(405)는 제1 입출력 컨택 플러그(403)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(420a, 420b, 420c) 중 적어도 하나와 연결되며, 하부 절연막(401)에 의해 제1 기판(410)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(403)와 제1 기판(410) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(403)와 제1 기판(410)을 전기적으로 분리할 수 있다.
제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(420a, 420b, 420c) 중 적어도 하나와 연결될 수 있다.
실시 예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시 예들에 따라, 제1 입출력 패드(405)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(300)는 제1 기판(410)의 상부에 배치되는 제1 입출력 패드(405)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(300)가 제1 입출력 패드(405)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(300)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(473a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(473a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(471b, 472b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(471b, 472b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(452)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 하부 메탈 패턴(452)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
예시적인 실시 예에서, 도 3의 메모리 셀 어레이(210)는 셀 영역(CELL)에 배치될 수 있고, 도 3의 페일 비트 산출기(220), 로우 디코더(230), 페이지 버퍼부(240), 입출력 회로(250), 및 제어 로직 회로(260)는 주변 회로 영역(PERI)에 배치될 수 있다. 이에 따라, 메모리 장치(300)는, 도 1 내지 도 23을 참조하여 설명한 바와 같이, 멀티 페이지 프로그램 동작을 수행할 수 있다. 예를 들어, 메모리 장치(300)는 멀티 페이지 프로그램 동작을 수행하는 동안 2개의 센싱 값들을 기반으로 워드라인들(330) 중 선택 워드 라인에 연결된 메모리 셀들에 저장된 이전 페이지 데이터(또는, 멀티 페이지 데이터 중 하나의 페이지 데이터)를 독출할 수 있다. 예를 들어, 독출된 데이터는 상부 본딩 메탈(372c) 및 하부 본딩 메탈(472c)을 통해 페이지 버퍼(393)로 전달될 수 있다. 메모리 장치(300)는 독출된 이전 페이지 데이터의 에러 수준을 판별하고, 판별된 에러 수준에 따라 독출 조건들을 변경하여 이전 페이지 데이터를 다시 독출하거나, 독출된 이전 페이지 데이터의 에러를 정정할 수 있다. 예를 들어, 메모리 장치(300)는 제1 입출력 패드(405) 또는 제2 입출력 패드(305)를 통해 메모리 컨트롤러로 이전 페이지 데이터를 전송하고, 제1 입출력 패드(405) 또는 제2 입출력 패드(305)를 통해 메모리 컨트롤러로부터 에러 정정된 이전 페이지 데이터를 수신할 수 있다. 이에 따라, 메모리 장치(300)에 의해 수행되는 멀티 페이지 프로그램 동작의 신뢰성이 향상될 수 있다.
도 25는 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD 시스템을 보여주는 블록도이다. 도 25를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122m), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함할 수 있다. 복수의 플래시 메모리들(1221~122m)은 복수의 채널들을 통해 SSD 컨트롤러(1210)에 각각 연결될 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(1221~122m)을 제어할 수 있다. SSD 컨트롤러(1210)는 내부에서 생성되거나 외부로부터 전달된 신호(예를 들어, 호스트(1100)로부터 수신된 신호(SIG))를 버퍼 메모리(1240)에 저장할 수 있다. SSD 컨트롤러(1210)는 도 1 내지 도 23을 참조하여 상술된 메모리 컨트롤러(100)에 대응할 수 있다.
복수의 플래시 메모리들(1221~122m)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결된다. 복수의 플래시 메모리들(1221~122m) 각각은 도 1 내지 도 23을 참조하여 상술된 불휘발성 메모리 장치(200)에 대응할 수 있다. 예를 들어, 복수의 플래시 메모리들(1221~122m) 각각은 멀티 페이지 프로그램 동작을 수행하는 동안 2개의 센싱 값들을 기반으로 선택 워드 라인에 연결된 메모리 셀들에 저장된 이전 페이지 데이터(또는, 멀티 페이지 데이터 중 하나의 페이지 데이터)를 독출할 수 있다. 복수의 플래시 메모리들(1221~122m) 각각은 독출된 이전 페이지 데이터의 에러 수준을 판별하고, 판별된 에러 수준에 따라 독출 조건들을 변경하여 이전 페이지 데이터를 다시 독출하거나, 독출된 이전 페이지 데이터의 에러를 정정할 수 있다. 이에 따라, 복수의 플래시 메모리들(1221~122m) 각각에 의해 수행되는 멀티 페이지 프로그램 동작의 신뢰성이 향상될 수 있다.
보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결될 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 메모리 시스템
100: 메모리 컨트롤러
200: 불휘발성 메모리 장치
210: 메모리 셀 어레이
220: 페일 비트 산출기

Claims (20)

  1. 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 상기 멀티 페이지 데이터를 수신하는 단계;
    상기 멀티 페이지 데이터 중 제1 페이지 데이터를 선택 워드 라인에 인접한 워드 라인에 연결된 제1 메모리 셀들에 프로그램하는 단계;
    상기 제1 페이지 데이터를 프로그램한 후에 상기 선택 워드 라인에 연결된 제2 메모리 셀들에 미리 저장된 이전 페이지 데이터를 제1 센싱 값 및 제2 센싱 값을 기반으로 독출하는 단계; 및
    상기 제1 센싱 값을 기반으로 독출된 상기 이전 페이지 데이터의 제1 비트들과 상기 제2 센싱 값을 기반으로 독출된 상기 이전 페이지 데이터의 제2 비트들을 비교하여 산출된 제1 페일 비트 수에 따라 상기 제2 메모리 셀들로부터 독출된 상기 이전 페이지 데이터 및 상기 멀티 페이지 데이터 중 제2 페이지 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러로부터 상기 멀티 페이지 데이터에 대한 프로그램 커맨드를 수신하는 단계를 더 포함하고,
    상기 제1 페이지 데이터를 프로그램하는 단계는 상기 프로그램 커맨드에 응답하여 수행되는 동작 방법.
  3. 제 1 항에 있어서,
    상기 이전 페이지 데이터를 독출하는 단계는 상기 제1 센싱 값에 대응하는 레벨을 가지는 제1 독출 전압을 상기 선택 워드 라인에 인가하고, 상기 제2 센싱 값에 대응하는 레벨을 가지는 제2 독출 전압을 상기 선택 워드 라인에 인가하는 단계를 포함하는 동작 방법.
  4. 제 1 항에 있어서,
    상기 이전 페이지 데이터를 독출하는 단계는 상기 제1 센싱 값에 대응하는 제1 센싱 시점에 센싱 노드의 전압을 감지하고, 상기 제2 센싱 값에 대응하는 제2 센싱 시점에 상기 센싱 노드의 전압을 감지하는 단계를 포함하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 제1 페일 비트 수가 제1 기준 값 미만인 경우, 상기 제2 페이지 데이터가 상기 제2 메모리 셀들에 프로그램되는 동작 방법.
  6. 제 5 항에 있어서,
    상기 제1 페일 비트 수가 상기 제1 기준 값 이상인 경우, 상기 제1 센싱 값과 다른 제1 보정 센싱 값 및 상기 제2 센싱 값과 다른 제2 보정 센싱 값을 기반으로 상기 제2 메모리 셀들로부터 상기 이전 페이지 데이터를 다시 독출하는 단계; 및
    상기 제1 보정 센싱 값을 기반으로 독출된 상기 이전 페이지 데이터의 제3 비트들과 상기 제2 보정 센싱 값을 기반으로 독출된 상기 이전 페이지 데이터의 제4 비트들을 비교하여 산출된 제2 페일 비트 수가 상기 제1 기준 값 미만인 경우, 상기 제2 메모리 셀들로부터 다시 독출된 상기 이전 페이지 데이터 및 상기 제2 페이지 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계를 더 포함하는 동작 방법.
  7. 제 6 항에 있어서,
    상기 제2 페일 비트 수가 상기 제1 기준 값 이상인 경우, 상기 멀티 페이지 데이터에 대한 프로그램 실패를 나타내는 상태 정보를 상기 메모리 컨트롤러로 전송하는 단계를 더 포함하는 동작 방법.
  8. 제 6 항에 있어서,
    상기 제1 페이지 데이터에 대한 프로그램 동작, 상기 제1 센싱 값 및 상기 제2 센싱 값 기반의 독출 동작, 상기 제1 보정 센싱 값 및 상기 제2 보정 센싱 값 기반의 독출 동작, 및 상기 제2 페이지 데이터에 대한 프로그램 동작이 수행되는 동안 상기 불휘발성 메모리 장치로부터 상기 메모리 컨트롤러로 전송되는 레디/비지 신호는 비지 상태를 유지하는 동작 방법.
  9. 제 5 항에 있어서,
    상기 제1 페일 비트 수가 상기 제1 기준 값 이상이고 상기 제1 기준 값보다 큰 제2 기준 값 미만인 경우, 상기 제2 메모리 셀들로부터 독출된 상기 이전 페이지 데이터를 상기 메모리 컨트롤러로 전송하는 단계;
    상기 독출된 이전 페이지 데이터의 에러를 정정함으로써 생성된 이전 정정 페이지 데이터를 상기 메모리 컨트롤러로부터 수신하는 단계; 및
    상기 이전 정정 페이지 데이터 및 상기 제2 페이지 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계를 더 포함하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 메모리 컨트롤러로 상기 독출된 이전 페이지 데이터를 전송하는 단계는,
    레디 상태의 레디/비지 신호 및 읽기 실패 플래그를 상기 메모리 컨트롤러로 전송하는 단계;
    상기 레디/비지 신호 및 상기 읽기 실패 플래그를 전송한 후에, 상기 메모리 컨트롤러부터 상기 이전 페이지 데이터에 대한 데이터 출력 커맨드를 수신하는 단계; 및
    상기 데이터 출력 커맨드에 응답하여 상기 독출된 이전 페이지 데이터를 상기 메모리 컨트롤러로 전송하는 단계를 포함하는 동작 방법.
  11. 제 9 항에 있어서,
    상기 메모리 컨트롤러로부터 재개(resume) 커맨드를 수신하는 단계를 더 포함하고,
    상기 이전 정정 페이지 데이터 및 상기 제2 페이지 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계는 상기 재개 커맨드에 응답하여 수행되는 동작 방법.
  12. 제 11 항에 있어서,
    상기 제1 페이지 데이터에 대한 프로그램 동작, 상기 제1 센싱 값 및 상기 제2 센싱 값 기반의 독출 동작, 및 상기 제2 페이지 데이터에 대한 프로그램 동작이 수행되는 동안 상기 불휘발성 메모리 장치로부터 상기 메모리 컨트롤러로 전송되는 레디/비지 신호는 비지 상태를 나타내고,
    상기 이전 페이지 데이터 전송 동작, 상기 이전 정정 페이지 데이터 수신 동작, 및 상기 재개 커맨드 수신 동작이 수행되는 동안 상기 레디/비지 신호는 레디 상태를 나타내는 동작 방법.
  13. 제 9 항에 있어서,
    상기 제1 페일 비트 수가 상기 제2 기준 값 이상인 경우, 상기 멀티 페이지 데이터에 대한 프로그램 실패를 나타내는 상태 정보를 상기 메모리 컨트롤러로 전송하는 단계를 더 포함하는 동작 방법.
  14. 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 상기 멀티 페이지 데이터 중 제1 페이지 데이터를 수신하는 단계;
    상기 제1 페이지 데이터를 선택 워드 라인에 연결된 메모리 셀들에 프로그램하는 단계;
    상기 제1 페이지 데이터를 프로그램한 후에 상기 메모리 컨트롤러로부터 상기 멀티 페이지 데이터 중 제2 페이지 데이터를 수신하는 단계;
    상기 제2 페이지 데이터를 수신한 후에 상기 메모리 셀들에 저장된 제1 페이지 데이터를 제1 센싱 값 및 제2 센싱 값을 기반으로 독출하는 단계; 및
    상기 제1 센싱 값을 기반으로 독출된 상기 제1 페이지 데이터의 제1 비트들과 상기 제2 센싱 값을 기반으로 독출된 상기 제1 페이지 데이터의 제2 비트들을 비교하여 산출된 제1 페일 비트 수에 따라 상기 메모리 셀들로부터 독출된 상기 제1 페이지 데이터 및 상기 제2 페이지 데이터를 상기 메모리 셀들에 프로그램하는 단계를 포함하는 동작 방법.
  15. 제 14 항에 있어서,
    상기 제1 페이지 데이터를 독출하는 단계는 상기 제1 센싱 값에 대응하는 레벨을 가지는 제1 독출 전압을 상기 선택 워드 라인에 인가하고, 상기 제2 센싱 값에 대응하는 레벨을 가지는 제2 독출 전압을 상기 선택 워드 라인에 인가하는 단계를 포함하는 동작 방법.
  16. 제 14 항에 있어서,
    상기 제1 페이지 데이터를 독출하는 단계는 상기 제1 센싱 값에 대응하는 제1 센싱 시점에서 센싱 노드의 전압을 감지하고, 상기 제2 센싱 값에 대응하는 제2 센싱 시점에서 상기 센싱 노드의 전압을 감지하는 단계를 포함하는 동작 방법.
  17. 제 14 항에 있어서,
    상기 제1 페일 비트 수가 제1 기준 값 미만인 경우, 상기 제2 페이지 데이터가 상기 메모리 셀들에 프로그램되는 동작 방법.
  18. 제 17 항에 있어서,
    상기 제1 페일 비트 수가 상기 제1 기준 값 이상인 경우, 상기 제1 센싱 값과 다른 제1 보정 센싱 값 및 상기 제2 센싱 값과 다른 제2 보정 센싱 값을 기반으로 상기 메모리 셀들로부터 상기 제1 페이지 데이터를 다시 독출하는 단계; 및
    상기 제1 보정 센싱 값을 기반으로 독출된 상기 제1 페이지 데이터의 제3 비트들과 상기 제2 보정 센싱 값을 기반으로 독출된 상기 제1 페이지 데이터의 제4 비트들을 비교하여 산출된 제2 페일 비트 수가 상기 제1 기준 값 미만인 경우, 상기 메모리 셀들로부터 다시 독출된 상기 제1 페이지 데이터 및 상기 제2 페이지 데이터를 상기 메모리 셀들에 프로그램하는 단계를 더 포함하는 동작 방법.
  19. 제 18 항에 있어서,
    상기 제2 페일 비트 수가 상기 제1 기준 값 이상인 경우, 상기 멀티 페이지 데이터에 대한 프로그램 실패를 나타내는 상태 정보를 상기 메모리 컨트롤러로 전송하는 단계를 더 포함하는 동작 방법.
  20. 멀티 페이지 데이터를 프로그램하기 위한 불휘발성 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 상기 멀티 페이지 데이터를 수신하는 단계;
    상기 멀티 페이지 데이터 중 적어도 하나의 페이지 데이터를 선택 워드 라인에 인접한 워드 라인에 연결된 제1 메모리 셀들에 프로그램하는 단계;
    상기 적어도 하나의 페이지 데이터를 프로그램한 후에 상기 선택 워드 라인에 연결된 제2 메모리 셀들에 미리 저장된 적어도 하나의 이전 페이지 데이터를 제1 독출 전압 및 제2 독출 전압을 기반으로 독출하는 단계;
    상기 제2 메모리 셀들 중 상기 제1 독출 전압 및 상기 제2 독출 전압 사이의 문턱 전압을 가지는 실패 셀들의 개수가 기준 값 미만인 경우, 상기 제2 메모리 셀들로부터 독출된 상기 적어도 하나의 이전 페이지 데이터 및 상기 멀티 페이지 데이터 중 나머지 페이지 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계; 및
    상기 실패 셀들의 개수가 상기 기준 값 이상인 경우, 상기 멀티 페이지 데이터에 대한 프로그램 실패를 나타내는 상태 정보를 상기 메모리 컨트롤러로 전송하는 단계를 포함하는 동작 방법.
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