CN116312706A - 用于存储器装置上的读取和编程验证操作的源极偏置温度补偿 - Google Patents

用于存储器装置上的读取和编程验证操作的源极偏置温度补偿 Download PDF

Info

Publication number
CN116312706A
CN116312706A CN202211655553.1A CN202211655553A CN116312706A CN 116312706 A CN116312706 A CN 116312706A CN 202211655553 A CN202211655553 A CN 202211655553A CN 116312706 A CN116312706 A CN 116312706A
Authority
CN
China
Prior art keywords
memory
memory device
temperature
voltage signal
source voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211655553.1A
Other languages
English (en)
Inventor
R·R·普拉卡什
卢景煌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN116312706A publication Critical patent/CN116312706A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本申请涉及用于存储器装置上的读取和编程验证操作的源极偏置温度补偿。存储器装置中的控制逻辑接收对所述存储器装置的存储器阵列执行存储器存取操作的请求，并且确定所述存储器装置的操作温度。所述控制逻辑进一步基于所述操作温度而修改源极电压信号的默认量值以形成经修改源极电压信号，致使所述经修改源极电压信号应用于所述存储器阵列，并且对所述存储器阵列执行所述存储器存取操作。

Description

用于存储器装置上的读取和编程验证操作的源极偏置温度 补偿
技术领域
本公开的实施例大体上涉及存储器子系统，并且更具体地，涉及用于存储器子系统的存储器装置上的读取和编程验证操作的源极偏置温度补偿。
背景技术
存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据并且从存储器装置检索数据。
发明内容
在一个方面中，本申请涉及一种存储器装置，其包括：存储器阵列；以及控制逻辑，其以操作方式与存储器阵列耦合，以执行包括以下各项的操作：接收对存储器阵列执行存储器存取操作的请求；确定存储器装置的操作温度；基于操作温度而修改源极电压信号的默认量值以形成经修改源极电压信号；致使经修改源极电压信号施加于存储器阵列；以及对存储器阵列执行存储器存取操作。
在另一方面中，本申请涉及一种方法，其包括：接收对存储器装置的存储器阵列执行存储器存取操作的请求；确定存储器装置的操作温度；基于操作温度而修改源极电压信号的默认量值以形成经修改源极电压信号；致使经修改源极电压信号施加于存储器阵列；以及对存储器阵列执行存储器存取操作。
在另一方面中，本申请涉及一种存储器装置，其包括：存储器阵列；以及控制逻辑，其以操作方式与存储器阵列耦合，以执行包括以下各项的操作：确定存储器装置的操作温度；基于操作温度而将源极电压信号的量值调整到经调整量值；以及使用具有经调整量值的源极电压信号来对存储器阵列执行读取操作或编程验证操作中的至少一个。
附图说明
根据下文给出的详细描述和本公开的各种实施例的附图，将更充分地理解本公开。
图1A示出根据本公开的一些实施例的包含存储器子系统的实例计算系统。
图1B是根据本公开的一些实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
图2是根据本公开的一些实施例的可用于参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3A是根据本公开的一些实施例的实施用于读取和编程验证操作的源极偏置温度补偿的存储器单元阵列的部分的示意图。
图3B是示出根据本公开的一些实施例的用于存储器装置上的读取和编程验证操作的源极偏置温度补偿的曲线图。
图4是根据本公开的一些实施例的用于存储器子系统的存储器装置上的读取和编程验证操作的源极偏置温度补偿的实例方法的流程图。
图5是示出根据本公开的一些实施例的用于存储器装置上的读取和编程验证操作的源极偏置温度补偿的实例波形的图式。
图6是其中可操作本公开的实施例的实例计算机系统的框图。
具体实施方式
本公开的方面涉及用于存储器子系统的存储器装置上的读取和编程验证操作的源极偏置温度补偿。存储器子系统可为存储装置、存储器模块或存储装置与存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个例如存储数据的存储器装置的组件的存储器子系统。主机系统可提供将存储在存储器子系统处的数据且可请求将从存储器子系统检索的数据。
存储器子系统可包含高密度非易失性存储器装置，其中当没有电力被供应到存储器装置时需要数据的保持。举例来说，例如3D快闪NAND存储器的NAND存储器以紧凑的高密度配置的形式提供存储。非易失性存储器装置是一或多个裸片的封装，各自包含一或多个平面。对于一些类型的非易失性存储器装置(例如，NAND存储器)，每一平面包含物理块集合。每一块包含页集合。每一页包含存储器单元集合(“单元”)。单元是存储信息的电子电路。取决于单元类型，单元可存储二进制信息的一或多个位，并且具有与正存储的位数目相关的各种逻辑状态。逻辑状态可由例如“0”和“1”或此类值的组合的二进制值表示。
存储器装置可由按二维或三维网格布置的位组成。存储器单元以列(下文也称为位线)和行(下文也称为字线)的阵列的形式蚀刻到硅晶片上。字线可指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以生成存储器单元中的每一个的地址。位线与字线的相交点构成存储器单元的地址。下文中，块是指用于存储数据的存储器装置的单元，并且可包含存储器单元群组、字线群组、字线或个别存储器单元。可将一或多个块分组在一起以形成存储器装置的单独分区(例如，平面)，以便允许在每一平面上进行并发操作。
当两个邻近位电平(也称为“状态”)的相应阈值电压(Vt)之间没有足够的分离时，某些存储器装置中可能会发生位翻转错误。通常，存储在存储器单元中的每一二进制值具有不同的相关联阈值电压，其中最低二进制值具有最高阈值电压，最高二进制值具有最低阈值电压，并且中间状态具有逐渐不同的阈值电压值。举例来说，被配置为三电平单元(TLC)存储器的存储器单元可具有八个状态，其中每一状态具有对应Vt。类似地，被配置为四电平单元(QLC)存储器的存储器单元可具有16个状态，其中每一状态具有对应Vt。在某些存储器装置中，可通过在阈值电压(Vt)分布中提供更好的电平分离来减少(例如，最小化)位翻转错误。然而，当每存储器单元存储更多位时，两个邻近电平之间的分离减小。
在许多存储器装置中，由于例如交叉温度影响等环境条件的改变，阈值电压的电平分离变得进一步减小(或移位)。在其中存储器单元在与存储器单元被编程的温度不同的温度范围下操作(例如，读取)的情况下，交叉温度对电平分离产生负面影响。举例来说，当在与数据写入到存储器单元中的温度不同的温度下从存储器单元读取数据时，可能产生交叉温度影响。交叉温度引起的错误可因跨越阈值边界的经移位电平和/或重叠电平中的一个或两个而累积，从而导致位翻转错误的数目增加。由于错误率增加，位翻转错误降低了可靠性和数据保持能力。当数据写入温度与数据读取温度之间的差增加时，数据的错误率也由于电平移位和电平重叠而增加。
某些存储器装置和存储器子系统尝试使用多种技术来减少错误率，所述技术包含调整在不同操作期间施加于存储器阵列的某些电压信号的量值。这可包含确定用于电压信号的补偿偏移值以考虑给定存储器单元的阈值电压移位或电压分布的加宽。由于阈值电压移位可取决于每一存储器单元中的过程变化、存储器单元的位置(即，裸片到裸片变化)和对所述单元执行的编程/擦除循环的数目而变化，因此此类校准过程可能较复杂。举例来说，某些存储器装置尝试调整在对存储器阵列的具体单元执行读取或编程验证操作期间应用的位线电压信号的量值。此调整可采用温度补偿值的形式，用于基于在读取或编程验证操作的开始时测量的温度而修改电压量值。以此方式调整位线电压信号可考虑阈值电压移位，并且还引入其它并发情况。举例来说，在其中对单独存储器平面同时(例如，在时间上至少部分地重叠)执行异步操作的多平面存储器装置中，操作可在不同时间开始和结束。因此，在第一平面上开始一个操作时测量温度，并且基于温度测量值而调整位线电压信号的量值，可能在位线上引入噪声电平，这可能对在存储器装置的第二平面上同时发生的可能敏感的未完成操作产生负面影响。另外，即使引入任何噪声，用于位线电压信号的温度补偿仍仅产生对存储器装置的阈值电压(Vt)分布中的电平之间的容限的有限改进。特别地，电平之间的空间(例如，读取窗口预算(RWB))可能不足以在读取或编程验证操作期间，特别地，在被配置成每单元存储多个位的存储器装置中防止错误。
本公开的各方面通过提供用于存储器子系统的存储器装置上的读取和编程验证操作的源极偏置温度补偿来解决以上和其它缺陷。在一个实施例中，存储器装置上的控制逻辑可基于在读取或编程验证操作的开始时测量的温度而调整源极电压信号，而非位线电压信号。举例来说，在接收到执行读取或编程验证操作的请求后，控制逻辑就可测量存储器裸片的温度(例如，使用内置温度传感器或请求来自外部传感器的温度读数)，并且确定用于源极电压信号，例如源极电压偏移的温度补偿值(例如，通过使用所导出公式执行计算或通过使用存储在存储器装置上的查找表或其它数据结构)。使用所确定温度补偿值，控制逻辑可在致使源极电压信号施加于存储器阵列的源极线之前修改源极电压信号，并且接着可例如通过致使读取或编程验证信号施加于与一或多个所选择存储器单元相关联的字线来继续执行读取或编程验证操作。一般来说，温度补偿值增加，由此致使经修改源极电压信号增加，因为执行读取或编程验证操作的温度增加。在一个实施例中，位线电压信号在读取或编程验证操作期间保持恒定(即，未经修改)。
此方法的优点包含但不限于存储器装置的性能改进。使用基于温度的温度补偿值来修改源极电压信号抵消了存储器装置中的阈值电压移位且减少了读取和编程验证操作期间错误的发生。本文中所描述的技术增加漏极到源极电压差分(Vds)，这又致使通过所选择存储器单元的串电流增加。这补偿了存在于低操作温度下的任何电流降级且在整个操作温度范围内使串电流稳定，这限制阈值电压分布加宽且允许读取和编程验证操作以更大的读取窗口预算执行。另外，补偿源极电压信号处的温度减少了单元到单元干扰且防止增加传递电压的需要，由此防止读取干扰错误。
图1A示出根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类的组合。
存储器子系统110可为存储装置、存储器模块或存储装置与存储器模块的混合。存储装置的实例包含固态硬盘(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡，以及硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)和各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可为计算装置，例如台式计算机、手提式计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网商业装置中的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。
计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A示出耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与…耦合”通常是指组件之间的连接，其可为间接通信连接或直接通信连接(例如，不具有中间组件)，无论有线还是无线，包含例如电连接、光学连接、磁性连接等连接。
主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，以及存储协议控制器(例如，PCIe控制器、SATA控制器)。举例来说，主机系统120使用存储器子系统110来将数据写入到存储器子系统110和从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤信道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口以存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。图1A示出存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)型快闪存储器和就地写入(write-in-place)存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变而执行位存储。另外，与许多基于快闪的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3DNAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单电平单元(SLC)可每单元存储一个位。其它类型的存储器单元，例如多电平单元(MLC)、三电平单元(TLC)和四电平单元(QLC)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分，和MLC部分、TLC部分或QLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。在一些类型的存储器(例如，NAND)的情况下，页可经分组以形成块。
虽然描述了例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)等非易失性存储器组件，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它硫属化物类存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、氧化物类RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路系统以执行本文中所描述的操作。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它适合的处理器。
存储器子系统控制器115可包含处理器117(例如，处理装置)，其被配置成执行存储在本地存储器119中的指令。在所示出实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其被配置成存储用于执行控制存储器子系统110的操作的各种过程、操作、逻辑流和例程的指令，包含处置存储器子系统110与主机系统120之间的通信。
在一些实施例中，本地存储器119可包含存储器寄存器，其存储存储器指针、获取的数据等。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然在图1A中的实例存储器子系统110已示出为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依赖于外部控制(例如，由外部主机或由与存储器子系统分离的处理器或控制器提供)。
一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，并且可将所述命令或操作转换成指令或适当命令以实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名字空间)与物理地址(例如，物理块地址)之间的地址翻译。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
存储器子系统110还可包含未示出的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存器或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址且对所述地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130是受管理存储器装置，其是具有裸片上的控制逻辑(例如，本地控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。举例来说，存储器装置130可表示具有体现在其上的一些控制逻辑(例如，本地媒体控制器135)的单个裸片。在一些实施例中，可省略存储器子系统110的一或多个组件。
在一个实施例中，存储器子系统110包含存储器接口组件113。存储器接口组件113负责处置存储器子系统控制器115与存储器子系统110的例如存储器装置130等存储器装置的交互。举例来说，存储器接口组件113可将对应于从主机系统120接收到的请求的存储器存取命令发送到存储器装置130，所述存储器存取命令例如编程命令、读取命令或其它命令(例如，编程验证命令)。另外，存储器接口组件113可从存储器装置130接收数据，例如响应于读取命令或成功执行编程命令的确认而检索的数据。在一些实施例中，存储器子系统控制器115包含存储器接口113的至少一部分。举例来说，存储器子系统控制器115可包含处理器117(例如，处理装置)，其被配置成执行存储在本地存储器119中的用于执行本文中所描述的操作的指令。在一些实施例中，存储器接口组件113是主机系统110、应用程序或操作系统的部分。
在一个实施例中，存储器装置130包含本地媒体控制器135和存储器阵列104。在一个实施例中，本地媒体控制器135的控制逻辑被配置成执行用于对存储器阵列104执行的读取和编程验证操作的源极偏置温度补偿。如下文更详细地描述，存储器阵列104可包含耦合在共同源极(例如，源极线或源极板)与漏极(例如，位线或位线部分)之间的数个存储器单元串。串中的每一存储器单元可进一步耦合到相应字线。在响应于(例如，从存储器子系统控制器115或主机系统120接收到的)请求而执行的存储器存取操作期间，本地媒体控制器135可致使各种电压偏置信号施加于存储器阵列104。举例来说，在一个实施例中，本地媒体控制器135可基于例如读取操作或编程验证操作等某些类型的存储器存取操作的执行期间的温度而调整或修改这些信号的量值。在一个实施例中，本地媒体控制器135接收对存储器装置130的存储器阵列104执行存储器存取操作的请求，并且确定存储器装置130的操作温度。本地媒体控制器135进一步基于操作温度而修改源极电压信号的默认量值以形成经修改源极电压信号，致使经修改源极电压信号施加于存储器阵列104，并且例如通过致使对应电压信号施加于所选择字线而对存储器阵列104执行存储器存取操作。下文描述关于本地媒体控制器135的操作的其它细节。
图1B是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电气设备、运载工具、无线装置、移动电话等。存储器子系统控制器115(例如，存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置130包含以行和列逻辑地布置的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，并且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未展示)能够经编程为至少两个目标数据状态中的一个。
提供行解码电路系统108和列解码电路系统109以对地址信号进行解码。接收地址信号且对其进行解码以存取存储器单元阵列104。存储器装置130还包含输入/输出(I/O)控制电路系统160，其用以管理将命令、地址和数据输入到存储器装置130以及从存储器装置130输出数据和状态信息。地址寄存器114与I/O控制电路系统160和行解码电路系统108以及列解码电路系统109通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统160和本地媒体控制器135通信以锁存传入命令。
控制器(例如，在存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列104的存取且生成用于外部存储器子系统控制器115的状态信息，即，本地媒体控制器135被配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统108和列解码电路系统109通信，以响应于地址而控制行解码电路系统108和列解码电路系统109。如本文中所描述，本地媒体控制器135可执行用于对存储器阵列104执行的读取和编程验证操作的源极偏置温度补偿。在一个实施例中，本地媒体控制器135与安置在存储器装置130内或邻近于所述存储器装置安置的温度传感器180通信。温度传感器180可用于测量某些时间点的环境温度，其可表示例如写入温度或读取温度，并且在本文中另外称为操作温度。
本地媒体控制器135还与高速缓存寄存器172通信。高速缓存寄存器172锁存由本地媒体控制器135所引导的传入或传出数据以暂时存储数据，同时存储器单元阵列104正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器172传递到数据寄存器170以用于传送到存储器单元阵列104；接着可将新数据从I/O控制电路系统160锁存在高速缓存寄存器172中。在读取操作期间，可将数据从高速缓存寄存器172传递到I/O控制电路系统160以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器170传递到高速缓存寄存器172。高速缓存寄存器172和/或数据寄存器170可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器可进一步包含感测装置(图1B中未展示)，以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路系统160和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。
存储器装置130在存储器子系统控制器115处经由控制链路132从本地媒体控制器135接收控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可进一步经由控制链路132接收额外或替代控制信号(未展示)。在一个实施例中，存储器装置130经由多路复用的输入/输出(I/O)总线236从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并且经由I/O总线236将数据输出到存储器子系统控制器115。
举例来说，可在I/O控制电路系统160处经由I/O总线236的输入/输出(I/O)引脚[7:0]接收命令，并且接着可将所述命令写入到命令寄存器124中。可在I/O控制电路系统160处经由I/O总线236的输入/输出(I/O)引脚[7:0]接收地址，并且接着可将所述地址写入到地址寄存器114中。可在I/O控制电路系统160处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，并且接着可将所述数据写入到高速缓存寄存器172中。随后可将数据写入到数据寄存器170中以用于对存储器单元阵列104进行编程。
在实施例中，可省略高速缓存寄存器172，并且可将数据直接写入到数据寄存器170中。还可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路系统和信号，并且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1B的单个块组件的功能性。另外，虽然根据各种信号的接收和输出的流行惯例而描述具体I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2是根据实施例的如可用于参考图1B所描述的类型的存储器中的存储器单元阵列104(例如，NAND存储器阵列)的部分的示意图。存储器阵列104包含例如字线2020至202N等存取线以及例如位线2040至204M等数据线。字线202可以多对一关系连接到在图2中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列104可形成在半导体之上，所述半导体例如可经导电掺杂以具有导电类型，例如p型导电性以例如形成p阱，或n型导电性以例如形成n阱。
存储器阵列104可布置成行(每一行对应于字线202)和列(每一列对应于位线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060至206M中的一个。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216并且可包含存储器单元2080至208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接在选择栅极210(例如，场效晶体管)，例如选择栅极2100至210M中的一个(例如，其可为源极选择晶体管，通常称为选择栅极源极)与选择栅极212(例如，场效晶体管)，例如选择栅极2120至212M中的一个(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)之间。选择栅极2100至210M可共同地连接到选择线214，例如源极选择线(SGS)，并且选择栅极2120至212M可共同地连接到选择线215，例如漏极选择线(SGD)。虽然被描绘为传统场效晶体管，但选择栅极210和212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210和212可表示串联连接的数个选择栅极，其中串联的每一选择栅极配置成接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206中的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可被配置成将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到位线204以用于对应NAND串206。举例来说，选择栅极2120的漏极可连接到位线2040以用于对应NAND串2060。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可被配置成将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2中的存储器阵列104可为准二维存储器阵列，并且可具有大体平面结构，例如其中共同源极216、NAND串206和位线204在基本上平行的平面中延伸。替代地，图2中的存储器阵列104可为三维存储器阵列，例如其中NAND串206可以基本上垂直于含有共同源极216的平面且基本上垂直于含有位线204的平面的方式延伸，所述位线可基本上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷捕获等)，和控制栅极236，如图2中所展示。数据存储结构234可包含导电结构和电介质结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况下形成)字线202。
存储器单元208的列可为NAND串206或选择性地连接到给定位线204的数个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可但未必包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行可通常被划分成存储器单元208的物理页的一或多个群组，并且存储器单元208的物理页通常包含每隔一个地共同连接到给定字线202的存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。
虽然图2中未明确描绘位线2043-2045，但从图中显而易见的是，存储器单元阵列104的位线204可从位线2040连续编号到位线204M。共同地连接到给定字线202的存储器单元208的其它分组还可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可被视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部页或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含被配置成共同被擦除的那些存储器单元，例如连接到字线2020-202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页中的存储器单元。虽然结合NAND快闪论述图2的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，并且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。
图3A是根据本公开的一些实施例的实施用于读取和编程验证操作的源极偏置温度补偿的存储器单元阵列的部分的示意图。例如存储器阵列104等存储器单元阵列的部分可为例如块300。在一个实施例中，块300包含可分组成例如子块3050-3053等子块的存储器单元串。在其它实施例中，可包含其它数目个子块。
具体地，在至少一些实施例中，块300包含位线304，其中每一子块耦合到位线304。第一子块3050可包含第一漏极选择(SGD)晶体管3120、第一源极选择(SGS)晶体管3100以及耦合在它们之间的第一存储器单元串3060。第二子块3051可包含第二SGD晶体管3121、第二SGS晶体管3101以及耦合在它们之间的第二存储器单元串3061。第三子块3052可包含第三SGD晶体管3122、第三SGS晶体管3102以及耦合在它们之间的第三存储器单元串3062。第四子块3053可包含第四SGD晶体管3123、第四SGS晶体管3103以及耦合在它们之间的第四存储器单元串3063。作为实例，第一存储器单元串3060包含多个存储器单元3080、…、308N。每一SGS晶体管可连接到共同源极(SRC)，例如源极电压线303，以将电压提供到多个存储器单元3080、…、308N的源极。在一些实施例中，源极电压线303包含供应源极电压(例如，呈源极电压信号形式)的源极板。在至少一些实施例中，多个字线(WL)与每一存储器单元串3060、…、3063的存储器单元的栅极耦合。
在这些实施例中，第一漏极选择栅极线(SGD0)可连接到第一SGD晶体管3120的栅极，第二漏极选择栅极线(SGD1)可连接到第二SGD晶体管3121的栅极，第三漏极选择栅极线(SGD2)可连接到第三SGD晶体管3122的栅极，并且第四漏极选择栅极线(SGD3)可连接到第四SGD晶体管3123的栅极。此外，第一源极选择栅极线(SGS0)可连接到第一SGS晶体管3100的栅极，第二源极选择栅极线(SGS1)可连接到第二SGS晶体管3101的栅极，第三源极选择栅极线(SGS2)可连接到第三SGS晶体管3102的栅极，并且第四源极选择栅极线(SGS3)可连接到第四SGS晶体管3103的栅极。
在一个实施例中，本地媒体控制器135可执行用于对块300执行的读取和编程验证操作的源极偏置温度补偿。在一个实施例中，施加于源极电压线303的源极电压信号的量值可基于在执行读取或编程验证操作时与存储器装置相关联的温度而调整。举例来说，本地媒体控制器135可确定与所测量操作温度相关联的温度补偿值，并且将源极电压信号的默认量值修改对应于温度补偿值的量。如图3B中所示出，一般来说，当所测量操作温度增加时，施加于源极电压线303的源极电压信号(例如，源极偏置452)的量值也增加。在此类存储器存取操作期间，施加于位线304的位线电压信号(例如，位线偏置450)保持在恒定量值，即使当操作温度改变时也是如此。为了执行存储器存取操作，本地媒体控制器135可致使经修改源极电压信号施加于源极电压线303，并且致使读取电压信号或编程验证电压信号中的至少一个施加于所选择字线WLx。源极电压线303上的经温度补偿源极电压增加了所选择存储器单元308x的漏极到源极电压差分(Vds)，这又致使通过所选择存储器串3060的串电流增加。
图4是根据本公开的一些实施例的用于存储器子系统的存储器装置上的读取和编程验证操作的源极偏置温度补偿的实例方法的流程图。方法400可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法400由图1A和图1B的本地媒体控制器135执行。虽然以特定序列或次序来展示，但除非另有指定，否则可修改过程的次序。因此，所示出实施例应仅作为实例理解，并且所示出过程可以不同次序执行，并且一些过程可并行执行。另外，可在各种实施例中省略一或多个过程。因此，并非每一个实施例中都需要所有过程。其它过程流程是可能的。
在操作405处，接收请求。举例来说，控制逻辑(例如，本地媒体控制器135)可接收对例如存储器装置130等存储器装置的例如存储器阵列104等存储器阵列执行存储器存取操作的请求。在一个实施例中，从例如存储器子系统控制器115的存储器接口113或主机系统120等请求方接收请求。在一个实施例中，执行存储器存取操作的请求包含执行读取操作，例如读取存储在存储器阵列104的一或多个存储器单元处的数据的请求，或执行编程验证操作，例如验证数据成功地编程到存储器阵列104的一或多个存储器单元的请求。
在操作410处，确定操作温度。举例来说，控制逻辑可在接收到执行存储器操作的请求时确定操作温度。在一个实施例中，控制逻辑可从存储器装置130上的温度传感器，例如温度传感器180(即，裸片上温度传感器)获得温度测量值。取决于实施例，控制逻辑可响应于在操作405处接收到请求而查询温度传感器180以获得新的温度测量值，或可使用最近测量的温度值(例如，当在存储器装置130上按周期性间隔例行地获取温度测量值时)。在另一实施例中，控制逻辑可从存储器装置外部的温度传感器，例如位于存储器子系统110中的其它地方的传感器接收温度测量值。
在操作415处，修改电压。举例来说，控制逻辑可基于操作温度而修改源极电压信号，例如源极偏置452的默认量值，以形成经修改源极电压信号。在一个实施例中，本地媒体控制器135确定与操作温度相关联的温度补偿值。举例来说，本地媒体控制器135可使用所定义公式来计算中间温度补偿值。所测量操作温度可为到公式的输入，并且中间温度补偿值可为输出。本地媒体控制器135可进一步基于源极电压信号驱动器的粒度而从中间温度补偿值识别温度补偿值。举例来说，源极电压信号驱动器可经调节以按特定增量(例如，10毫伏增量)提供数字电压电平。如果所计算中间温度补偿值不对应于所述增量中的一个，则本地媒体控制器135可识别最接近(或次最高)增量，并且使用所述值作为温度补偿值。在另一实施例中，本地媒体控制器135可识别存储在存储器装置130上的例如查找表等数据结构中的多个条目的对应条目。对应条目可与所识别操作温度相关联，并且可包含温度补偿值的指示(例如，其是预定的)。
在确定温度补偿值后，控制逻辑就可将源极电压信号的默认量值修改对应于温度补偿值的量。在一个实施例中，源极电压信号可具有在不存在任何温度补偿的情况下使用的默认量值。默认量值可基于默认温度(例如，0摄氏度、正常操作温度或某一其它温度)而设置。在一个实施例中，本地媒体控制器135可将默认量值增加(或减小)对应于温度补偿值的量以生成经修改或经调整量值。如图3B中所指示，在较高温度下的源极偏置452的经调整量值将通常大于在较低温度下的源极偏置452的经调整量值(或默认量值)。
在操作420处，应用信号。举例来说，控制逻辑可致使经修改源极电压信号施加于存储器阵列104。在一个实施例中，本地媒体控制器135引导信号驱动器将经修改源极电压信号施加于存储器阵列104的块300的源极信号线303。如上文所描述，经修改源极电压信号可具有鉴于存储器装置130的所测量操作温度而调整的量值。
在操作425处，执行存储器存取操作。举例来说，控制逻辑可对存储器阵列104执行存储器存取操作，例如读取操作或编程验证操作。在一个实施例中，本地媒体控制器135引导信号驱动器将读取电压信号或编程验证电压信号中的至少一个施加于与例如存储器单元308x等所选择存储器单元相关联的例如字线WLx等所选择字线。在一个实施例中，读取电压信号或编程验证电压信号与经修改源极电压信号施加于源极信号线303同时(例如，在时间上至少部分地重叠)施加于所选择字线。如上文所描述，源极电压线303上的经修改源极电压信号增加所选择存储器单元308x的漏极到源极电压差分(Vds)且增加通过所选择存储器串3060的串电流，这限制阈值电压分布加宽且允许以更大的读取窗口预算和更少的错误执行读取或编程验证操作。
图5是示出根据本公开的一些实施例的用于存储器装置上的读取和编程验证操作的源极偏置温度补偿的实例波形的图式。示出三个不同实例操作温度，包含低温、中等温度(其高于低温)和高温(其高于中等温度)。在每一操作温度下，施加于所选择字线的信号可相同，包含第一脉冲562(例如，施加于所有未选择字线以及所选择字线的传递电压)以打开存储器阵列中的相应存储器串的通道，以及随着对编程到不同电平的存储器单元执行存储器存取操作而递增地增加的一系列一或多个脉冲564(例如，读取电压或编程验证电压)。在其它实施例中，施加于所选择字线的信号可随着温度而变化。举例来说，控制逻辑可利用编程验证/读取温度补偿值以调整施加于所选择字线的电压，从而改进中间阈值电压移位对准。然而，如图5中所示出，施加于源极信号线303的源极偏置信号的量值在操作温度中的每一个下变化。在低温下，源极偏置信号具有低量值572，在中等温度下，源极偏置信号具有中等量值574(其高于低量值572)，并且在高温下，源极偏置信号具有高量值576(其高于中等量值574)。
图6示出计算机系统600的实例机器，在所述计算机系统内可执行用于致使机器执行本文中所论述的方法中的任何一或多个的指令集。在一些实施例中，计算机系统600可对应于主机系统(例如，图1的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)，或者可用于执行控制器的操作(例如，用于执行操作系统以执行对应于图1的本地媒体控制器135的操作)。在替代实施例中，机器可连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。
机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(依序或以其它方式)指定待由所述机器采取的动作的指令集的任何机器。此外，虽然示出了单个机器，但术语“机器”还应被认为包含机器的任何集合，所述机器单独地或共同地执行指令集(或多个指令集)以执行本文中所论述的方法中的任一或多个。
实例计算机系统600包含处理装置602、主存储器604(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器606(例如，快闪存储器、静态随机存取存储器(SRAM)等)和数据存储系统618，前述经由总线630彼此通信。
处理装置602可表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特别地，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置602还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置602被配置成执行指令626以用于执行本文中所论述的操作和步骤。计算机系统600可进一步包含网络接口装置608以经由网络620通信。
数据存储系统618可包含机器可读存储媒体624(也被称作计算机可读媒体)，其上存储有一或多个指令集626或体现本文中所描述的方法或功能中的任一或多个的软件。指令626还可在其由计算机系统600执行期间完全或至少部分地驻存在主存储器604内和/或处理装置602内，主存储器604和处理装置602也构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器604可对应于图1的存储器子系统110。
在一个实施例中，指令626包含实施对应于图1的本地媒体控制器135的功能性的指令。虽然在实例实施例中将机器可读存储媒体624展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集且使机器执行本公开的方法中的任一或多个的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不限于固态存储器、光学媒体和磁性媒体。
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用于将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在此处且一般被认为是产生所要结果的操作的自洽序列。操作是要求对物理数量进行物理操控的操作。这些数量通常但未必呈能够被存储、组合、比较和以其它方式操控的电气或磁信号的形式。有时，主要出于通用的原因，已证明将这些信号称为位、值、元件、符号、字符、术语、编号等是方便的。
然而，应牢记，所有这些和类似术语应与适当物理数量相关联，并且仅仅是应用于这些数量的方便标签。本公开可指操控和变换计算机系统的寄存器和存储器内的表示为物理(电子)数量的数据为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理数量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文中的操作的设备。此设备可出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中所呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用于执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样呈现多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。应了解，多种编程语言可用于实施如本文中所描述的本公开的教示。
本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于对计算机系统(或其它电子装置)进行编程以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
在前述说明书中，已参考其具体实例实施例描述了本公开的实施例。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而不是限制性意义上看待说明书和图式。

Claims (20)

1.一种存储器装置，其包括：
存储器阵列；以及
控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下各项的操作：
接收对所述存储器阵列执行存储器存取操作的请求；
确定所述存储器装置的操作温度；
基于所述操作温度而修改源极电压信号的默认量值以形成经修改源极电压信号；
致使所述经修改源极电压信号施加于所述存储器阵列；以及
对所述存储器阵列执行所述存储器存取操作。
2.根据权利要求1所述的存储器装置，其中所述存储器存取操作包括读取操作。
3.根据权利要求1所述的存储器装置，其中所述存储器存取操作包括编程验证操作。
4.根据权利要求1所述的存储器装置，其中所述存储器装置进一步包括裸片上温度传感器，并且其中确定所述存储器装置的所述操作温度包括从所述裸片上温度传感器获得温度测量值。
5.根据权利要求1所述的存储器装置，其中确定所述存储器装置的所述操作温度包括从所述存储器装置外部的温度传感器接收温度测量值。
6.根据权利要求1所述的存储器装置，其中基于所述操作温度而修改所述源极电压信号的所述默认量值以形成所述经修改源极电压信号包括：
确定与所述操作温度相关联的温度补偿值；以及
将所述源极电压信号的所述默认量值修改对应于所述温度补偿值的量。
7.根据权利要求6所述的存储器装置，其中确定与所述操作温度相关联的所述温度补偿值包括计算中间温度补偿值且基于源极电压信号驱动器的粒度而从所述中间温度补偿值识别所述温度补偿值。
8.根据权利要求6所述的存储器装置，其中确定与所述操作温度相关联的所述温度补偿值包括识别查找表中的多个条目的对应条目，其中所述对应条目与所述操作温度相关联且包括所述温度补偿值的指示。
9.一种方法，其包括：
接收对存储器装置的存储器阵列执行存储器存取操作的请求；
确定所述存储器装置的操作温度；
基于所述操作温度而修改源极电压信号的默认量值以形成经修改源极电压信号；
致使所述经修改源极电压信号施加于所述存储器阵列；以及
对所述存储器阵列执行所述存储器存取操作。
10.根据权利要求9所述的方法，其中所述存储器存取操作包括读取操作。
11.根据权利要求9所述的方法，其中所述存储器存取操作包括编程验证操作。
12.根据权利要求9所述的方法，其中所述存储器装置进一步包括裸片上温度传感器，并且其中确定所述存储器装置的所述操作温度包括从所述裸片上温度传感器获得温度测量值。
13.根据权利要求9所述的方法，其中确定所述存储器装置的所述操作温度包括从所述存储器装置外部的温度传感器接收温度测量值。
14.根据权利要求9所述的方法，其中基于所述操作温度而修改所述源极电压信号的所述默认量值以形成所述经修改源极电压信号包括：
确定与所述操作温度相关联的温度补偿值；以及
将所述源极电压信号的所述默认量值修改对应于所述温度补偿值的量。
15.根据权利要求14所述的方法，其中确定与所述操作温度相关联的所述温度补偿值包括计算中间温度补偿值且基于源极电压信号驱动器的粒度而从所述中间温度补偿值识别所述温度补偿值。
16.根据权利要求14所述的方法，其中确定与所述操作温度相关联的所述温度补偿值包括识别查找表中的多个条目的对应条目，其中所述对应条目与所述操作温度相关联且包括所述温度补偿值的指示。
17.一种存储器装置，其包括：
存储器阵列；以及
控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下各项的操作：
确定所述存储器装置的操作温度；
基于所述操作温度而将源极电压信号的量值调整到经调整量值；以及
使用具有所述经调整量值的所述源极电压信号来对所述存储器阵列执行读取操作或编程验证操作中的至少一个。
18.根据权利要求17所述的存储器装置，其中所述存储器装置进一步包括裸片上温度传感器，并且其中确定所述存储器装置的所述操作温度包括从所述裸片上温度传感器获得温度测量值。
19.根据权利要求17所述的存储器装置，其中确定所述存储器装置的所述操作温度包括从所述存储器装置外部的温度传感器接收温度测量值。
20.根据权利要求17所述的存储器装置，其中基于所述操作温度而将所述源极电压信号的所述量值调整到所述经调整量值包括：
确定与所述操作温度相关联的温度补偿值；以及
将所述源极电压信号的默认量值修改对应于所述温度补偿值的量。
CN202211655553.1A 2021-12-21 2022-12-21 用于存储器装置上的读取和编程验证操作的源极偏置温度补偿 Pending CN116312706A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163292201P 2021-12-21 2021-12-21
US63/292,201 2021-12-21
US17/994,907 2022-11-28
US17/994,907 US20230197175A1 (en) 2021-12-21 2022-11-28 Source bias temperature compensation for read and program verify operations on a memory device

Publications (1)

Publication Number Publication Date
CN116312706A true CN116312706A (zh) 2023-06-23

Family

ID=86768793

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211655553.1A Pending CN116312706A (zh) 2021-12-21 2022-12-21 用于存储器装置上的读取和编程验证操作的源极偏置温度补偿

Country Status (2)

Country Link
US (1) US20230197175A1 (zh)
CN (1) CN116312706A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240069745A1 (en) * 2022-08-29 2024-02-29 Micron Technology, Inc. Cross-temperature compensation based on media endurance in memory devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553301B2 (en) * 2017-06-03 2020-02-04 Sandisk Technologies Llc Dynamic read table block filter
US10481014B2 (en) * 2017-06-15 2019-11-19 Micron Technology, Inc. Adaptive throttling
JP2020077443A (ja) * 2018-11-05 2020-05-21 キオクシア株式会社 メモリシステム
US11892928B2 (en) * 2020-12-28 2024-02-06 Western Digital Technologies, Inc. Delayed thermal throttling and associated data routing techniques

Also Published As

Publication number Publication date
US20230197175A1 (en) 2023-06-22

Similar Documents

Publication Publication Date Title
CN112400206B (zh) 温度敏感性nand编程
US12002524B2 (en) Sequential wordline erase verify schemes
US12067290B2 (en) On-die cross-temperature management for a memory device
US20230037884A1 (en) Tracking rc time constant by wordline in memory devices
US20230197175A1 (en) Source bias temperature compensation for read and program verify operations on a memory device
US20240071521A1 (en) Memory device producing metadata characterizing applied read voltage level with respect to voltage distributions
US20230418742A1 (en) Out-of-order programming of first wordline in a physical unit of a memory device
US20230145358A1 (en) Copyback clear command for performing a scan and read in a memory device
US12057174B2 (en) Charge loss compensation during read operations in a memory device
US11854644B2 (en) Performing select gate integrity checks to identify and invalidate defective blocks
CN116072187A (zh) 动态阶跃电压电平调整
US20240071534A1 (en) Integrated flag byte read during failed byte count read compensation in a memory device
US20240233839A9 (en) Compact digital thermometer in a memory device
US20240096408A1 (en) Enhanced valley tracking with trim setting updates in a memory device
US20240071427A1 (en) Cross-temperature compensation in a memory sub-system
US12073891B2 (en) Integrated command to calibrate read voltage level
US12073895B2 (en) Ganged single level cell verify in a memory device
US20230307058A1 (en) Pre-read operation for multi-pass programming of memory devices
US20230207019A1 (en) Multi-level cell and multi-sub-block programming in a memory device
US20230368845A1 (en) Partial block read level voltage compensation to decrease read trigger rates
US20230206992A1 (en) Concurrent scan operation on multiple blocks in a memory device
US20230170033A1 (en) Program verify pairing in a multi-level cell memory device
US12080351B2 (en) Using non-segregated cells as drain-side select gates for sub-blocks in a memory device
US20230326532A1 (en) Faster multi-cell read operation using reverse read calibrations
US20230060440A1 (en) Sacrificial strings in a memory device to detect read disturb

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication