KR101422704B1 - 소거 스트레스를 줄일 수 있는 전하 트랩형 플래시 메모리장치 그리고 그것의 프로그램 및 소거 방법 - Google Patents

Abstract

본 발명에 따른 전하 트랩형 플래시 메모리 장치의 관리 방법은, 비사용 메모리 셀들을 선택하는 단계; 및 상기 비사용 메모리 셀들을 소정의 문턱 전압 상태로 프로그램하는 단계를 포함한다.

상술한 관리 방법에 따르면, 전하 트랩형 플래시 메모리 장치에서 데이터 저장용으로 사용되지 않는 비사용 메모리 셀들이 받는 소거 스트레스를 차단하여 신뢰성 높은 전하 트랩형 플래시 메모리 장치를 제공할 수 있다.

Description

소거 스트레스를 줄일 수 있는 전하 트랩형 플래시 메모리 장치 그리고 그것의 프로그램 및 소거 방법{CHARGE TRAP FLASH MEMORY DEVICE DIMINISHING ERASE STRESS AND PROGRAM AND ERASE METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 반도체 메모리 장치에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(Scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

불휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로 코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불휘발성 메모리를 요구하는 시스템에서 불휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.

불휘발성 메모리 장치의 일예로서, 플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들 에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단의 열화 또는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.

플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들 때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다.

일반적으로 낸드형 플래시 메모리 장치는 저장하고자 하는 비트 정보를 절연막으로 차단된 전도성 부유 게이트(Floating Gate)에 F-N 터널링 현상에 의한 전하주입을 통하여 구현하고 있다. 그러나 전도성 부유 게이트의 존재는 메모리 셀 간 혹은 메모리 셀과 선택(SSL, GSL) 트랜지스터 간 존재하는 용량성 커플링(Capacitive Coupling)현상을 야기하여 집적화에 있어 물리적 한계를 가지게 된다. 따라서 전도성 부유 게이트 간의 용량성 커플링 문제를 해결하기 위한 대안으로 등장한 것이 전하 트랩형 플래시 메모리 장치이다. 전하 트랩형 플래시 메모리 장치는 도전성의 다결정 실리콘으로 이루어진 기존의 부유 게이트 대신에 Si₃N₄, Al₂O₃, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용한다.

전하 트랩형 플래시 메모리에서 발생하는 문제들 중 하나가 소거 스트레스(Erase Stress)이다. 소거 스트레스는 특정 메모리 셀이 프로그램되지 않고 반복적으로 소거되는 경우에 발생한다. 소거 동작시, 메모리 셀의 워드 라인에는 접지 전압이 인가되고, 벌크로서 포켓 P웰에는 소거 전압(Verase)이 인가될 것이다. 이때, 스트링 및 접지 선택 라인들(SSL, GSL)은 플로팅 상태로 유지될 것이다. 이러한 바이어스 조건에 따르면, 포켓 P웰에서 제어 게이트로 소거 전계가 형성되며, 그 결과 메모리 셀의 전하 저장층에는 포켓 P웰로부터의 홀(Hole)들이 주입될 것이다. 트랩된 전자들은 그렇게 주입된 홀들과 결합을 통해 중화될 것이다. 만일 메모리 셀이 반복적으로 소거되는 경우, 전하 트랩층에는 더 많은 홀들이 주입될 것이다. 메모리 셀로서 사용되는 전하 트랩형 셀 트랜지스터의 경우, 홀 주입양은 소거 횟수에 비례하여 증가될 것이다. 홀 주입량의 과도한 증가는 인접한 메모리 셀의 전자 트랩층에 트랩된 전자들과의 재결합을 야기할 수 있다. 이는 인접한 전하 트랩 플래시 트랜지스터의 문턱 전압이 변화됨을 의미한다. 그러므로, 전하 트랩형 플래시 메모리 장치의 경우, 메모리 셀들이 계속해서 소거되지 않도록 하는 것이 바람직하다.

본 발명은 소거 스트레스를 줄일 수 있는 전하 트랩형 플래시 메모리 장치 및 그것의 프로그램 및 소거 방법을 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 데이터 저장용으로 사용되지 않는 비사용 메모리 셀과, 데이터 저장용으로 사용하는 정상 메모리 셀을 포함하는 전하 트랩형 플래시 메모리 장치의 동작 방법은 상기 비사용 메모리 셀을 선택하는 단계; 및 상기 비사용 메모리 셀을 소정의 문턱 전압 상태로 프로그램하는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명의 데이터 저장용으로 사용되지 않는 비사용 메모리 셀과, 데이터 저장용으로 사용하는 정상 메모리 셀을 포함하는 전하 트랩형 플래시 메모리 장치의 프로그램 방법은, 입력 어드레스가 비사용 메모리 셀의 어드레스와 연관성이 있는지의 여부를 검출하는 단계; 및 상기 입력 어드레스가 상기 비사용 메모리 셀의 어드레스와 연관성이 존재하는 경우, 상기 입력 어드레스에 대응하는 메모리 셀의 프로그램시 상기 비사용 메모리 셀을 강제적으로 프로그램하는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 전하 트랩형 플래시 메모리 장치는, 비사용 메모리 셀을 포함하는 셀 어레이; 워드 라인을 통해 상기 셀 어레이와 연결되는 행 디코더; 비트 라인을 통해 상기 셀 어레이와 연결되는 페이지 버퍼; 상기 페이지 버퍼를 선택하는 열 선택부; 상기 비사용 메모리 셀의 어드레스를 저 장하는 비사용 어드레스 저장부; 및 외부로부터 명령과 입력 어드레스 그리고 상기 비사용 어드레스 저장부로부터의 비사용 메모리 셀의 어드레스를 제공받아 상기 셀 어레이를 소거 및 프로그램하도록 상기 행 디코더, 상기 페이지 버퍼, 상기 열 선택부를 제어하는 제어 로직을 포함하되, 상기 제어 로직은 상기 입력 어드레스와 상기 비사용 메모리 셀의 어드레스를 비교하여 동일 블록에 위치하는 것으로 판정될 때마다 상기 비사용 메모리 셀을 소정의 문턱 전압으로 프로그램하도록 설정된다.

상기 목적을 달성하기 위한 본 발명의 전하 트랩형 플래시 메모리 장치의 리페어 방법은, 입력되는 열 어드레스와 랩핑 리페어 퓨즈 박스에 저장된 퓨즈 데이터를 비교하는 단계; 및 상기 입력되는 열 어드레스와 상기 퓨즈 데이터가 일치하는 경우, 상기 열 어드레스에 대응하는 비트 라인을 리던던트 비트 라인들 중 어느 하나로 대체하는 단계를 포함하되, 상기 퓨즈 데이터는 결함 비트 라인과 상기 결함 비트 라인의 좌측 또는 우측에 인접한 비트 라인을 상기 리던던트 비트 라인들로 대체되도록 설정된다.

상기 목적을 달성하기 위한 본 발명의 전하 트랩형 플래시 메모리 장치는, 복수의 메인 비트 라인들과 복수의 리던던트 비트 라인들에 연결되는 메모리 셀들을 포함하는 셀 어레이; 랩핑 리페어 신호에 응답하여 상기 복수의 메인 비트 라인들 중 어느 하나를 상기 복수의 리던던트 비트 라인들 중 어느 하나로 리페어하는 페이지 버퍼 및 열 디코더부; 및 열 어드레스에 응답하여 상기 복수의 메인 비트 라인들 중 결함 비트 라인의 좌측 또는 우측에 인접한 비트 라인이 상기 리던던트 비트 라인들 중 어느 하나로 리페어되도록 상기 랩핑 리페어 신호를 제공하는 랩핑 리페어 퓨즈 박스를 포함한다.

이상의 구성 및 프로그램/소거 방법에 따르면, 반복적이 소거에 노출되어 인접한 정상 메모리 셀에 악영향을 끼치는 전하 트랩형 플래시 메모리 장치의 비사용 메모리 셀의 소거 스트레스를 차단할 수 있다.

본 발명의 전하 트랩형 플래시 메모리 장치에 따르면, 반복적인 소거 동작에 따라 발생하는 소거 스트레스를 차단하여 액세스 동작의 신뢰성을 높일 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 전하 트랩형 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 사용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치는 N-비트 데이터 정보(N은 1 또는 그 보다 큰 정수)를 저장하기 위한 전하 트랩형 셀 트랜지스터들로 이루어진 셀 어레이(110)를 포함할 것이다. 그리고, 셀 어레이(110)에는 데이터의 저장 용도로 사용되지 않는 비사용 메모리 셀(Unused memory cell)들이 포함된다. 플래시 메모리 장치(100)는 비사용 메모리 셀들의 소거 스트레스를 해결하기 위한 비사용 어드레스 저장부(160) 및 제어 로직(170)을 포함한다.

셀 어레이(110)는 전하 트랩층을 갖는 셀 트랜지스터들로 형성된다. 또한, 하나의 셀 트랜지스터는 멀티-비트 데이터 정보와 함께 1-비트 데이터 정보를 저장하는 것이 가능함은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 셀 어레이(110)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 데이터를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메인 영역에는 M-비트 데이터(M은 2 또는 그 보다 큰 정수)가 저장되는 반면에, 스페어 영역에는 1-비트 데이터가 저장될 수 있다. 셀 어레이(110)는 복수의 행들(또는 워드 라인들)과 복수의 열들(또는 비트 라인들)로 배열된 메모리 셀들을 포함하고, 복수의 메모리 블록들로 구분될 수 있다. 메모리 블록들 각각의 메모리 셀들은 낸드 스트링 구조 또는 노어 구조를 갖도록 구성될 것이다. 게다가, 셀 어레이(110)에는 데이터 저장용으로 사용되지 않는 메모리 셀이 포함된다. 일반적으로, 결함의 발생에 따라 액세스가 차단된 열에 포함되는 메모리 셀, 리페어를 위해 예비되었으나 리페 어 설정에 사용되지 않은 리던던트 메모리 셀들이 비사용 메모리 셀에 포함될 수 있다. 이러한 메모리 셀들은 프로그램이나 읽기 동작시 액세스(Access)되지 않는다. 이러한 메모리 셀들을 이하에서는 비사용 메모리 셀(Unused memory cell)이라 칭하기로 한다. 데이터를 저장하지 않기 때문에, 비사용 메모리 셀들은 프로그램 동작시에는 액세스 되지 않는다. 그러나 플래시 메모리 장치의 동작 특성 때문에 비사용 메모리 셀들은 소거 동작시 블록 소거(Brock erase) 동작에 따라 반복적으로 소거될 수밖에 없다. 따라서, 비사용 메모리 셀은 소거 스트레스에 노출될 수밖에 없다. 본 발명의 플래시 메모리 장치(100)는 이러한 비사용 메모리 셀에서 발생하는 소거 스트레스를 차단할 수 있다.

페이지 버퍼(120)는 제어 로직(170)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(Sense amplifier)로서 또는 기입 드라이버(Write driver)로서 동작할 것이다. 읽기 동작의 경우, 페이지 버퍼(120)는 셀 어레이(110)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 것이다. 프로그램 동작의 경우, 페이지 버퍼(120)는 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하기 위한 기입 드라이버로서 동작할 것이다. 페이지 버퍼(120)는 열들(또는 비트 라인들)에 각각 대응하는 페이지 버퍼 회로들(미도시됨) 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼 회로들로 구성될 것이다.

열 선택부(130)는 입출력 버퍼(140)와 페이지 버퍼(120) 사이의 데이터 전송 경로를 제공하도록 제어 로직(170)에 의해서 제어될 것이다. 읽기 동작 시, 열 선택부(130)는 페이지 버퍼(120)로부터의 페이지 단위(예를 들면, 2K+64 Bytes) 데이 터를 입출력 단위(예를 들면, 1 Byte 또는 2 Bytes)로 선택하여 입출력 버퍼(140)에 전달한다. 프로그램 동작 시, 제어 로직(170)의 제어 하에 열 선택부(130)는 입출력 버퍼(140)로부터 제공되는 입출력 단위의 데이터를 페이지 단위의 데이터로 제공한다. 제어 로직(170)은 퓨즈 정보(미도시됨)에 따라 결함 열의 선택을 리던던트 열로 전환하도록 열 선택부(130)를 제어하여 리페어 동작을 수행한다.

행-디코더(150)는 셀 어레이(110)의 메모리 블록들 중 하나를 선택하도록 그리고 선택된 메모리 블록의 워드 라인들 중 하나를 선택하도록 제어 로직(170)에 의해서 제어될 것이다. 행 디코더(150)는 동작 모드에 따라 전압 발생 회로(180)로부터 공급되는 워드 라인 전압들로 선택된 워드 라인 및 비선택된 워드 라인들을 각각 구동할 것이다.

비사용 어드레스 저장부(160)는 비사용 메모리 셀의 어드레스를 저장한다. 그리고 저장된 비사용 메모리 셀의 어드레스를 제어 로직(170)에 제공한다. 비사용 메모리 셀(Unused memory cell)에는 일반적으로 결함 열(Fail column)에 연결되는 메모리 셀들이 포함될 수 있다. 또한, 비사용 메모리 셀에는 리페어 동작에 사용되지 않는 리던던트 메모리 셀들이 포함된다. 그리고, 비사용 메모리 셀에는 더미 셀들이 포함될 수 있다. 더미 셀들은 일반적으로 더미 비트 라인에 연결되는 메모리 셀들일 수 있다. 더미 셀들은 더미 비트 라인뿐만 아니라, 데이터 저장용이 아닌 특정 목적을 위해서 삽입되는 행 또는 열에 포함되는 메모리 셀들일 수 있다. 본 발명에서 기술되는 비사용 메모리 셀은 프로그램 대상에서는 제외되고, 소거 대상으로서만 선택되는 제반 메모리 셀들을 포함한다. 비사용 메모리 셀들의 어드레스 는 생산 공정에서 테스트 동작 이후에 획득될 수 있으며, 비사용 어드레스 저장부(160)에 저장될 것이다. 비사용 어드레스 저장부(160)는 퓨즈 박스로써 구성될 수 있다. 또는, 비사용 어드레스 저장부(160)는 셀 어레이(110)와 동일한 소자로 구성되는 불휘발성 메모리로 제공될 수도 있다.

제어 로직(170)은 외부(예를 들면, 메모리 컨트롤러)로부터의 명령(nOE, nWE)과 어드레스(ADD)에 응답하여 셀 어레이(110)로의 프로그램 동작 또는 읽기 동작을 수행하도록 페이지 버퍼(120), 열 선택부(130), 행 디코더(150) 및 전압 발생 회로(180)를 제어한다. 제 1 실시예에서, 제어 로직(170)은 소거 동작의 실시 이전에 비사용 메모리 셀들을 포함하는 블록 내의 모든 메모리 셀들에 대해서 프리-프로그램(Pre-program) 동작을 위한 절차를 진행한다. 프리-프로그램 이후에 메모리 블록은 소거된다. 제 2 실시예에서, 제어 로직(170)은 블록 소거 이후에 비사용 메모리 셀들만을 선택하여 소정의 문턱 전압 상태로 프로그램하는 포스트-프로그램(Post-program) 동작을 수행한다. 제 3 실시예에서, 제어 로직(170)은 프로그램 명령에 응답하여 비사용 메모리 셀들을 소정의 문턱 전압 상태로 프로그램한다. 예를 들면, 프로그램 명령이 입력되면 제어 로직(170)은 프로그램되는 메모리 셀들과 동일 페이지에 위치하는 비사용 메모리 셀들을 프로그램하도록 제어한다. 각 실시예들은 후술되는 도면들에서 상세히 설명될 것이다.

전압 발생 회로(180)는 동작 모드에 따라 워드 라인들에 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 읽기 전압, 패스 전압, 등)을 발생하도록 제어 로직(170)에 의해서 제어될 것이다. 전압 발생 회로(180)는, 또한, 메모리 셀들이 형성된 벌크(예를 들면, 포켓 P웰 영역)에 공급될 웰 바이어스 전압을 발생하도록 제어 로직(170)에 의해서 제어될 것이다.

이상에서 설명된 도 1에 따르면, 본 발명의 메모리 장치는 소거 명령 또는 프로그램 명령에 응답하여 비사용 메모리 셀들이 반복적으로 소거되는 현상을 차단할 수 있다. 따라서, 비사용 메모리 셀들의 소거 스트레스를 차단할 수 있다.

도 2는 본 발명의 제 1 내지 제 3 실시예에 따른 플래시 메모리 장치의 제어 방법을 간략히 보여주는 도면이다. 도 2를 참조하면, 프로그램과 소거 상태에 대응하는 메모리 셀들의 문턱 전압의 분포를 보여주는 문턱 전압 분포도 (a)와 문턱 전압 상태의 천이를 보여주는 상태도 (b)가 도시되어 있다.

문턱 전압 분포도 (a)에 따르면, 셀 어레이에 포함되는 메모리 셀들은 소거 상태에 대응하는 문턱 전압 분포(210)와 프로그램 상태에 대응하는 문턱 전압 분포(220)를 갖는다. 소거 상태에 대응하는 문턱 전압 분포(210)는 셀 트랜지스터의 전하 트랩층에 포획된 전자들의 밀도가 상대적으로 낮은 메모리 셀들에 대응한다. 따라서, 셀 트랜지스터가 턴-온 되기 위한 문턱 전압이 0V보다 낮은 상태에 해당한다. 프로그램 상태에 대응하는 문턱 전압 분포(220)는 셀 트랜지스터의 제어 게이트에 고전압을 인가하여 발생하는 벌크와 제어 게이트 간에 전계에 의해서 형성된다. 즉, F-N 터널링에 의해서 채널로부터 주입되는 전자가 전하 트랩층에 포획됨으로써 셀 트랜지스터의 문턱 전압이 상승한다. 따라서, 프로그램된 셀 트랜지스터의 문턱 전압은 문턱 전압 분포(220)에 포함되는 어느 하나의 전압값을 가진다. 여기서, 프로그램 상태에 대응하는 문턱 전압 분포(220)를 하나의 분포로 도시하였으 나, 이는 설명의 간략화를 위해서일 뿐이다. 멀티-비트 플래시 메모리 장치에서, 프로그램 상태에 대응하는 문턱 전압 분포는 적어도 2개 이상으로 형성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.

상태도 (b)를 참조하면, 본 발명의 플래시 메모리 장치(100)는 비사용 메모리 셀들의 반복적인 소거(Repetitive erase)를 차단한다. 여기서 반복적인 소거는 비사용 메모리 셀들이 데이터를 저장하지 않기 때문에 프로그램되지 못하고, 블록 소거 동작에 의한 소거 조건만이 지속되는 경우를 의미한다. 즉, 본 발명의 플래시 메모리 장치(100)는 비사용 메모리 셀들을 특정 명령어(소거 또는 프로그램)에 응답하여 프로그램 상태(220)로 프로그램한다. 따라서, 본 발명의 플래시 메모리 장치(100)는 비사용 메모리 셀들의 전하 트랩층에 과도한 홀이 주입되어 인접한 정상 메모리 셀들의 전하 트랩층에 영향을 미치는 현상을 차단할 수 있다. 좀 더 자세히 설명하면, 문턱 전압의 위치가 소거 상태(210)에 존재하는 비사용 메모리 셀들은 프로그램되지 않고 반복적으로 소거되는 경우, 스트레스 상태(230)로 이동한다. 그러면, 과도한 홀의 주입에 따라 데이터를 저장하기 위해 사용되는 인접한 메모리 셀들의 전하 트랩층에 영향을 미칠 수 있다. 따라서, 비사용 메모리 셀들은 전하 트랩층에서 발생하는 소거 스트레스에 따르는 바람직하지 못한 효과를 보상(또는, 중화)하거나, 반복적인 소거로부터 차단되어야 한다. 이러한 목적을 위하여 본 발명의 플래시 메모리 장치(100)는 비사용 메모리 셀들을 특정 조건에서 프로그램 상태(220)로 프로그램한다. 프로그램 상태(220)는 특정 데이터 상태(예를 들면, "0")로 설정될 수 있으나, 본 발명은 이에 국한되지 않는다. 즉, 비사용 메모리 셀들은 문턱 전압이 소거 상태(210)에 대응하는 문턱 전압보다 높은 임의의 값을 갖도록 프로그램될 수 있다. 이러한 상태 천이(State transition)는 소거 동작의 이전에 일어나는 프리-프로그램(Pre-program), 소거 동작 이후에 수행하는 포스트-프로그램(Post-program) 및 프로그램 동작시에 비사용 메모리 셀들을 강제적으로 프로그램하는 강제-프로그램(Compulsive program) 등이 있다.

도 3은 본 발명의 제 1 실시예에 따른 소거 방법을 보여주는 흐름도이다. 도 3을 참조하면, 비사용 메모리 셀들을 포함하는 모든 메모리 셀들은 블록 소거 동작을 수행하기 이전에 프리-프로그램(Pre-program)된다.

본 발명의 플래시 메모리 장치(100, 도 1 참조)로 소거 명령이 입력되면, 제어 로직(170)의 제어 하에 프리-프로그램(Pre-program)을 포함하는 소거 동작(Erase operation)이 시작된다. 프리-프로그램(Pre-program)을 위해서, 제어 로직(170)은 비사용 어드레스 저장부(160)로부터 제공되는 비사용 메모리 셀들의 어드레스를 제공받는다. 소거되어야 하는 메모리 블록에 비사용 메모리 셀들이 포함되는 경우, 제어 로직(170)은 소거 블록에 포함되는 비사용 메모리 셀들을 선택한다. 소거 동작이 아닌 프로그램이나 읽기 동작시에는 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들 각각은 사용되지 않는다. 그러나 소거 명령이 입력되면, 메모리 블록이 소거되는 메인 소거(Main erase) 동작 이전에 이러한 비사용 메모리 셀들의 선택이 이루어진다(S10). 이후, 선택된 비사용 메모리 셀들을 프리-프로그램(Pre-program)하기 위한 제반 절차들(Procedures)이 수행된다. 먼저, 제어 로직(170)은 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들을 설정한다. 즉, 제 어 로직(170)은 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들에 프리-프로그램(Pre-program)을 위한 설정을 실시한다. 예를 들면, 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들에 특정 데이터를 프로그램하기 위한 데이터 로드를 수행할 수 있다. 혹은, 제어 로직(170)은 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들로부터 출력되는 비트 라인 전압을 프로그램 동작시에 인가되는 크기로 제공되도록 설정할 수 있다. 선택된 페이지 버퍼 회로들은 비사용 메모리 셀들만이 특정 문턱 전압 상태로 프로그램되도록 설정될 수 있다. 하지만, 비사용 메모리 셀들과 소거 대상이 되는 메모리 블록 내의 모든 메모리 셀들을 동시에 프리-프로그램(Pre-program)할 수도 있다(S20). 페이지 버퍼의 설정이 완료되면, 프리-프로그램(Pre-program)을 수행한다. 프리-프로그램(Pre-program)은 페이지 단위로 수행될 수 있다. 따라서, 하나의 블록에 포함되는 복수의 페이지를 순차적으로 프로그램한다. 여기서, 프리-프로그램의 상세한 절차들을 도면에서 기술하지 않았지만, 일반적인 프로그램(Program)-프로그램 검증(Program verify)의 루프를 검증 패스(Verify pass)로 판정될 때까지 반복되도록 설정될 수 있다. 프리-프로그램(Pre-program)은 메모리 셀들의 문턱 전압을 특정 타깃 산포로 조밀하게 프로그램할 필요는 없다. 따라서, 프리-프로그램(Pre-program)은 검증 동작(Verify operation)을 생략하고 프로그램 펄스들만을 제공하는 프로그램 방식으로 실시될 수도 있다(S30). 프리-프로그램이 완료되면, 선택된 메모리 블록에 대한 메인 소거(Main erase) 동작을 수행한다(S30).

상술한 흐름도에서 설명된 바와 같이, 매 소거 동작 때마다 비사용 메모리 셀들은 반드시 프리-프로그램(Pre-program) 절차를 거치게 된다. 따라서, 본 발명의 제 1 실시예에 따른 소거 방법에 따르면, 반복적으로 소거 동작에 노출되더라도 비사용 메모리 셀들의 전하 트랩층에 과도한 홀이 주입되는 소거 스트레스 현상을 차단할 수 있다.

도 4는 본 발명의 제 2 실시예를 보여주는 흐름도이다. 도 4를 참조하면, 본 발명의 제 2 실시예는 제 1 실시예와 마찬가지로 소거 방법에 해당한다. 즉, 제 2 실시예는 비사용 메모리 셀들이 블록 소거 동작 이후에 선택적으로 프로그램됨으로써 소거 스트레스 문제를 해결할 수 있다.

소거 명령이 입력되면, 본 발명에 따른 소거 동작 절차가 시작된다. 우선, 선택된 메모리 블록을 소거하는 메인 소거(Main erase) 동작이 실시된다(S110). 블록의 소거가 완료되면, 비사용 어드레스 저장부(160)로부터 제공되는 비사용 메모리 셀들의 어드레스를 참조하여 비사용 메모리 셀들을 선택한다(S120). 제 1 실시예에서는 비사용 메모리 셀들과 정상 메모리 셀들을 동시에 프로그램하는 예를 부가적으로 설명하였으나, 제 2 실시예에서는 비사용 메모리 셀들만을 프로그램해야 한다. 따라서, 선택된 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들만을 설정한다. 즉, 제어 로직(170)은 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들에 포스트-프로그램(Post-program)을 위한 설정을 수행한다. 예를 들면, 제어 로직(170)은 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들에 연결되는 비트 라인 전압이 프로그램 동작시의 전압으로 출력되도록 제어할 수 있다. 또는, 제어 로직(170)은 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들에 프로그램 데이터 를 로드할 수 있다(S130). 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들의 설정이 완료되면, 본 발명에 따른 포스트-프로그램(Post-program)이 실시된다. 포스트-프로그램(Post-program)은 소거 블록에 포함되는 비사용 메모리 셀들 전체에 대해서 수행되어야 한다. 따라서, 리페어에 사용되지 않는 리던던트 칼럼이 소거 블록에 존재하는 경우, 포스트-프로그램(Post-program)은 블록에 포함되는 페이지 수에 대응하는 횟수로 수행해야 할 것이다(S140).

여기서, 포스트-프로그램(Post-program)은 앞서 설명된 프리-프로그램(Pre-program)과 동일한 프로그램 루프를 통해서 실시될 수 있다. 즉, 포스트- 프로그램은 프로그램(Program)-프로그램 검증(Program verify) 루프를 검증 패스(Verify pass)로 판정될 때까지 반복되도록 설정될 수 있다. 포스트-프로그램(Post-program)은 메모리 셀들의 문턱 전압을 특정 타깃 산포로 조밀하게 프로그램할 필요는 없다. 따라서, 포스트-프로그램(Pre-program)은 검증 동작(Verify operation)을 생략하고 프로그램 펄스들만을 제공하는 프로그램 방식으로 실시될 수도 있다

이상의 동작에 따르면, 본 발명의 제 1 실시예 및 제 2 실시예는 소거 동작에 적용된다. 제 1 실시예에서는 블록 소거 이전에, 제 2 실시예에서는 블록 소거 이후에 비사용 메모리 셀들이 프로그램된다는 차이점이 있다.

도 5는 본 발명의 제 3 실시예를 보여주는 순서도이다. 도 5는 제 1 실시예 및 제 2 실시예와는 달리 프로그램 명령(Program command)에 응답하여 실시되는 제어 방법이다. 프로그램 동작시 입력되는 어드레스가 비사용 메모리 셀과 연관(Be associated)된 경우, 비사용 메모리 셀이 프로그램 어드레스에 대응하는 메모리 셀 들과 동시에 프로그램되도록 설정된다. 좀더 자세히 설명하면 다음과 같다.

외부(예를 들면, 메모리 컨트롤러)로부터 프로그램 명령어(페이지 프로그램 또는 멀티 페이지 프로그램)가 입력되면, 본 발명에 따른 프로그램 동작이 시작된다. 프로그램 명령어 세트(Program command set)는 먼저 셋업 명령어(예를 들면, "80h")가 입력된 이후에 프로그램되는 어드레스가 입력된다. 그러면, 플래시 메모리 장치(100, 도 1 참조)는 셋업 명령어에 뒤따르는 어드레스를 래치한다. 어드레스의 입력이 완료되면, 어드레스에 대응하는 메모리 셀들에 프로그램될 데이터가 입력된다. 이때, 제어 로직(170, 도 1 참조)은 래치된 프로그램 어드레스(PGM_ADD)와 비사용 어드레스 저장부(160)로부터 제공되는 비사용 메모리 셀들의 어드레스를 비교 또는 검색한다(S210). 비교 또는 검색 동작을 통해서, 프로그램되는 메모리 단위(예를 들면, 페이지)와 연관된 비사용 메모리 셀들의 존재 여부가 결정된다. 예를 들어 비사용 메모리 셀들의 어드레스와 프로그램 어드레스(PGM_ADD)의 행이 일치하는 경우, 제어 로직(170)은 비사용 메모리 셀들을 프로그램하기 위한 강제적 프로그램(Compulsive program) 단계로 절차(Procedure)를 이동한다. 반면에, 입력되는 프로그램 어드레스(PGM_ADD)가 비사용 메모리 셀들의 어드레스(Unused address)와 아무런 관련이 없는 경우, 제어 로직(170)은 프로그램 어드레스(PGM_ADD)에 의해 선택된 메모리 셀들 만을 프로그램하는 단계로 절차를 이동한다(S220).

프로그램 어드레스(PGM_ADD)가 비사용 메모리 셀들의 어드레스와 연관이 없는 경우, 제어 로직(170)은 프로그램 어드레스(PGM_ADD)에 의해서 선택된 메모리 셀들에 대응하는 페이지 버퍼 회로들에 프로그램 데이터를 로드한다(S230). 이후, 로드된 데이터는 워드 라인에 프로그램 전압이 공급되는 프로그램 루프의 수행을 통해서 선택된 메모리 셀들에 저장될 것이다(S250).

만일, 비사용 메모리 셀들의 어드레스(Unused address)와 프로그램 어드레스(PGM_ADD)의 행이 일치하는 경우, 제어 로직(170)은 프로그램을 프로그램 어드레스(PGM_ADD)에 의해서 선택된 메모리 셀들의 페이지 버퍼 회로들에 프로그램 데이터를 로드한다. 동시에, 제어 로직(170)은 프로그램 어드레스(PGM_ADD)와 동일 행에 포함되는 비사용 메모리 셀들을 강제적으로 프로그램하기 위한 페이지 버퍼 회로들의 설정 동작을 수행한다. 예를 들면, 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들 각각에 데이터 "0"을 로드할 수 있다. 또는, 데이터 로드 없이 워드 라인에 프로그램 전압이 인가될 때 비사용 메모리 셀이 프로그램되도록 비트 라인을 설정할 수 있다. 이러한 비트 라인의 설정을 위해서는 데이터 로드 없이 비트 라인 전압을 접지 전압(0V)으로 제공하는 페이지 버퍼 회로 구조가 지원되어야 할 것이다(S240). 프로그램 어드레스(PGM_ADD)에 의해서 선택된 메모리 셀들과 그에 연관된 비사용 메모리 셀들에 대응하는 페이지 버퍼 회로들의 설정이 완료되면, 프로그램 실행 동작이 실시된다(S250). 여기서, 프로그램을 위해서 비교 검색 동작이 행 어드레스에 대해서 이루어지는 것으로 설명되었으나, 본 발명은 이에 국한되지 않는다. 즉, 프로그램 어드레스와 비사용 메모리 셀의 연관성을 행 방향뿐 아니라 열 방향으로도 정의할 수 있다.

이상에서 프로그램 동작시에 선택된 페이지 또는 행과 동일한 페이지 또는 행에 위치하는 비사용 메모리 셀들을 프로그램 상태에 대응하는 문턱 전압을 갖도록 강제적으로 프로그램하는 본 발명의 제 3 실시예가 설명되었다. 프로그램 동작 때마다, 인접한 메모리 셀들과 동시에 프로그램됨으로써, 비사용 메모리 셀들의 전하 트랩층으로는 전자의 주입이 이루어진다. 따라서, 반복적인 소거 동작에 따라 받게 되는 비사용 메모리 셀들의 소거 스트레스를 차단할 수 있다.

도 6은 본 발명의 제 4 실시예에 따른 플래시 메모리 장치(300)를 보여주는 블록도이다. 이미, 앞서 설명된 본 발명의 제 1 내지 제 3 실시예들에서는 결함 열(Fail column)에 대해서 구체적으로 언급되지 못했다. 결함 열(Fail column)의 경우, 비트 라인에 발생되는 파티클이나 페이지 버퍼의 결함까지 포함한다. 결함 열은 일반적으로 리던던트 열로 대체됨으로써 리페어(Repair)된다. 하나의 열이 결함 열로 판명되면 결함 열을 인식하고 인식된 결함 열을 리던던트 열로 리페어하기 위한 퓨즈 설정이 이루어진다. 예를 들면, 퓨즈 박스의 설정을 통해서 결함 열은 리던던트 열들 중 어느 하나로 리페어된다. 따라서, 결함 열은 퓨즈 박스에 의해서 리페어된 이후에는 액세스가 차단된다. 결국, 액세스가 차단된 결함 열 및 결함 열에 포함되는 메모리 셀들은 블록 소거 동작에 따라 반복적인 소거에 노출될 수밖에 없다. 결함 열의 소거 스트레스에 의해서 인접한 정상 열에 포함되는 메모리 셀들의 차지 트랩층들이 영향을 받는다. 도 6은 이러한 결함 열의 설정 방법을 달리하여, 결함 열과 인접한 메모리 셀들의 불안정성을 해소할 수 있다. 좀더 자세히 설명하면 다음과 같다.

셀 어레이(310)는 전하 트랩층을 갖는 복수의 셀 트랜지스터들을 포함한다. 특히, 셀 어레이(310)는 프로그램 데이터의 저장을 위해서 사용되는 메인 영역(311)과 메인 영역에서 발생하는 결함 열(Fail column)을 리페어하기 위한 리던던트 영역(312)을 포함한다. 본 발명에 따른 결함 열의 리페어 방법에 따르면, 결함 열에 인접한 좌우측의 정상 열들이 리던던트 열들로 리페어된다. 도면에서, 결함 열에 대응하는 결함 비트 라인(BL<n>)이 리던던트 비트 라인(RBL<m>)으로 리페어된다고 가정하자. 그러면, 결함 비트 라인(BL<n>)과 각각 좌측 및 우측에 인접한 정상 비트 라인들(BL<n-1>, BL<n+1>)은 리던던트 비트 라인들(RBL<m-1>, RBL<m+1>)로 리페어된다. 여기서, 결함 비트 라인(BL<n>)과 좌우측에 인접한 정상 비트 라인들(BL<n-1>, BL<n+1>)을 결함 비트 라인(BL<n>)의 랩핑 비트 라인(Wrapping bit line)이라 칭하기로 한다. 랩핑 비트 라인(BL<n-1>, BL<n+1>)을 리페어하기 위한 리던던트 비트 라인들(RBL<m-1>, RBL<m+1>)은 리던던트 비트 라인(RBL<m>)과 반드시 인접할 필요는 없다. 그러나, 결함 비트 라인의 인접한 비트 라인들은 비록 정상 비트 라인이라 하더라도 리던던트 비트 라인들로 리페어되어야 한다. 이러한 리페어 방식을 이하에서는 랩핑 리페어(Wrapping repair)라 칭하기로 한다. 랩핑 리페어 동작을 위해서는 결함 비트 라인과 랩핑 비트 라인들을 리던던트 비트 라인들로 리페어할 수 있는 기능을 구비하는 퓨즈 박스가 필요하다. 랩핑 리페어 동작을 지원하기 위한 랩핑 리페어 퓨즈 박스(340)가 이에 해당된다.

페이지 버퍼 및 열 디코더부(320)는 제어 로직(330)의 제어 및 랩핑 리페어 퓨즈 박스(340)로부터의 제어 신호에 응답하여 랩핑 리페어 동작을 수행한다. 특히, 랩핑 리페어 동작시, 페이지 버퍼 및 열 디코더부(320)는 랩핑 비트 라 인(BL<n-1>, BL<n+1>)이 리던던트 비트 라인들로 리페어되었으나, 랩핑 비트 라인(BL<n-1>, BL<n+1>)들에 대응하는 페이지 버퍼 회로들에 대한 구동 동작을 활성화한다. 즉, 페이지 버퍼 및 열 디코더부(320)는 랩핑 비트 라인(BL<n-1>, BL<n+1>)을 리던던트 비트 라인들(RBL<m-1>, RBL<m+1>)과 동일한 조건으로 구동한다. 예를 들면, 랩핑 비트 라인(BL<n-1>)에 대응하는 페이지 버퍼 회로의 읽기/쓰기 동작을 위한 구동 전압은 리던던트 비트 라인들(RBL<m-1>)에 대응하는 페이지 버퍼 회로와 동일하게 제공된다. 랩핑 비트 라인(BL<n+1>)에 대응하는 페이지 버퍼 회로의 읽기/쓰기 동작을 위한 구동 전압은 리던던트 비트 라인들(RBL<m+1>)과 동일하게 제공된다. 다만, 페이지 버퍼 및 열 디코더부(320)는 데이터의 출력시에 리던던트 비트 라인들(RBL<m-1>, RBL<m>, RBL<m+1)에 대응하는 데이터만 유효한 데이터로 선택하여 출력한다. 랩핑 비트 라인들(RBL<m-1>, RBL<m+1>)과 마찬가지로 결함 비트 라인(BL<n>)도 리던던트 비트 라인(RBL<m>)과 동일하게 구동될 수도 있다.

동작을 예로 들어 설명하면, 프로그램 시 리던던트 비트 라인들(RBL<m-1>, RBL<m+1>)에 대응하는 페이지 버퍼 회로들에 로드되는 데이터는 랩핑 비트 라인(BL<n-1>, BL<n+1>)에도 동일하게 로드된다. 데이터의 로드 이후, 랩핑 비트 라인(BL<n-1>)과 리던던트 비트 라인(RBL<m-1>)에는 로드된 데이터에 대응하는 동일한 비트 라인 전압으로 셋업(Set-up)된다. 그리고 랩핑 비트 라인(BL<n+1>)과 리던던트 비트 라인(RBL<m+1>)도 동일한 비트 라인 전압으로 셋업(Set-up)된다. 워드 라인으로 프로그램 전압이 공급되면 프로그램 동작이 이루어진다. 즉, 리페어되는 랩핑 비트 라인과 리페어하는 리던던트 비트 라인이 동일한 전압으로 셋업 및 프리 차지되도록 설정된다. 따라서, 결함 비트 라인(BL<n>)에 포함되는 메모리 셀들이 받는 소거 스트레스의 영향은 인접한 랩핑 비트 라인들에 의하여 차단된다. 그리고, 이 경우에 결함 비트 라인과 랩핑 비트 라인들은 리던던트 비트 라인들을 통해서 리페어 되므로 데이터의 신뢰성은 보장된다.

제어 로직(330)은 외부로부터의 명령과 어드레스에 응답하여 페이지 버퍼 및 열 디코더부(320)를 제어한다. 그리고 명령 및 어드레스에 대응하는 고전압을 발생하도록 전압 발생 회로(350)를 제어한다. 특히, 본 발명의 제어 로직(330)은 랩핑 비트 라인과 랩핑 비트 라인을 대체하기 위한 리던던트 비트 라인을 동일하게 구동하도록 페이지 버퍼 및 열 디코더부(320)를 제어한다.

랩핑 리페어 퓨즈 박스(340)는 외부(예를 들면, 메모리 컨트롤러)로부터 제공되는 어드레스(ADD)를 제공받아 본 발명에 따른 랩핑 리페어 동작을 수행한다. 즉, 랩핑 리페어 퓨즈 박스(340)는 결함 비트 라인(BL<n>)과 인접한 랩핑 비트 라인(BL<n-1>, BL<n+1>)을 리던던트 비트 라인들(RBL<m-1>, RBL<m+1>)로 리페어하기 위한 리페어 동작을 제공한다. 랩핑 리페어 퓨즈 박스(340)는 결함 비트 라인(BL<n>)을 리던던트 비트 라인(RBL<m>)으로 리페어하는 통상의 퓨즈 박스(Fuse box)에 추가적인 구성으로 제공될 수 있다. 또는, 랩핑 리페어 퓨즈 박스(340)는 통상의 퓨즈 박스(Fuse box)에서의 퓨즈 프로그램 시, 결함이 존재하지 않는 랩핑 비트 라인들이 리던던트 비트 라인들로 리페어되도록 프로그램됨으로써 랩핑 리페어 기능을 제공할 수 있다.

전압 발생 회로(350)는 상술한 제어 로직(330)으로부터의 제어에 따라 프로 그램, 읽기, 소거 등의 제반 동작에 소요되는 워드 라인 전압 및 벌크 전압들을 제공한다.

이상의 도 6에서 설명된 제 4 실시예에 따르면, 결함 열에 대응하는 메모리 셀들이 반복적으로 소거됨으로써 받는 소거 스트레스의 영향을 결함 열에 인접한 열의 리페어를 통해서 중화시킬 수 있다. 비록, 도 6에서 설명된 제 4 실시예는 결함 열을 예시적으로 하여 본 발명의 실시예를 설명하였다. 그러나, 본 발명은 열 방향뿐 아니라 행 방향의 결함을 리페어하는 경우에도 적용될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.

도 7은 도 1에 도시된 전하 트랩층을 갖는 플래시 메모리 장치(420)를 포함하는 메모리 시스템(400)을 보여주는 블록도이다. 도 7을 참조하면, 본 발명에 따른 메모리 시스템(400)은 전하 트랩형 플래시 메모리 장치(420)와 메모리 컨트롤러(410)를 포함할 것이다. 전하 트랩형 플래시 메모리 장치(420)는 도 1에 도시된 것과 실질적으로 동일하며, 따라서 그것에 대한 상세한 설명은 생략될 것이다. 메모리 컨트롤러(410)는 전하 트랩형 플래시 메모리 장치(420)를 제어하도록 구성될 것이다. 전하 트랩형 플래시 메모리 장치(420)와 메모리 컨트롤러(410)는 메모리 카드를 구성할 것이다.

SRAM(411)은 프로세싱 유닛(412)의 동작 메모리로써 사용된다. 호스트 인터페이스(413)는 메모리 시스템(400)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(414)은 전하 트랩형 플래시 메모리 장치(420)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(414)는 본 발명의 전하 트랩형 플래시 메모리 장치(420)와 인터페이싱 한다. 프로세싱 유닛(412)은 메모리 컨트롤러(410)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(400)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 차지 트랩 플래시 메모리 장치(420)는 복수의 차지 트랩 플래시 메모리 장치들로 구성될 수 있으며, 멀티-칩 패키지로 제공될 수도 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.

이상의 본 발명의 메모리 카드 또는 메모리 시스템에 따르면, 비사용 메모리 셀들에서 발생하는 소거 스트레스를 차단할 수 있다. 따라서, 고신뢰성을 갖는 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(410)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

전하 트랩형 플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지로서 뿐만 아니라 코드 스토리지로서 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션 에 사용될 수 있다.

본 발명에 따른 전하 트랩형 플래시 메모리 장치(512)를 포함한 컴퓨팅 시스템(500)이 도 8에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(500)은 시스템 버스(560)에 전기적으로 연결된 마이크로프로세서(520), 램(530), 사용자 인터페이스(540), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(550) 및 메모리 시스템(510)을 포함한다. 메모리 시스템(510)은 메모리 컨트롤러(511), 그리고 전하 트랩형 플래시 메모리 장치(512)를 포함한다. 전하 트랩형 플래시 메모리 장치(512)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 전하 트랩형 플래시 메모리 장치(512)에는 마이크로프로세서(520)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(511)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(511)와 전하 트랩형 플래시 메모리 장치(512)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 전하 트랩형 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

도 1은 본 발명의 전하 트랩형 플래시 메모리 장치를 개략적으로 보여주는 블록도;

도 2는 본 발명에 따른 비사용 메모리 셀들의 프로그램 동작을 설명하기 위한 도면;

도 3은 본 발명에 따른 프리-프로그램의 절차를 간략히 보여주는 순서도;

도 4는 본 발명의 포스트-프로그램의 절차를 간략히 보여주는 순서도;

도 5는 본 발명의 강제적 프로그램(Compulsive program) 방법을 보여주는 순서도;

도 6은 본 발명에 따른 랩핑 리페어 기능을 구비하는 전하 트랩형 플래시 메모리 장치를 개략적으로 보여주는 블록도;

도 7은 본 발명에 따른 전하 트랩형 플래시 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도; 및

도 8은 본 발명에 따른 전하 트랩형 플래시 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도.

Claims (27)

1. 데이터 저장용으로 사용되지 않는 비사용 메모리 셀과, 데이터 저장용으로 사용하는 정상 메모리 셀을 포함하는 전하 트랩형 플래시 메모리 장치의 동작 방법에 있어서:

   상기 비사용 메모리 셀을 선택하는 단계; 및

   상기 비사용 메모리 셀을 소정의 문턱 전압 상태로 프로그램하는 단계를 포함하되,

   상기 프로그램하는 단계에서, 상기 비사용 메모리 셀과 동일한 워드 라인에 연결되는 정상 메모리 셀이 동시에 프로그램되는 동작 방법.
2. 제 1 항에 있어서,

   상기 비사용 메모리 셀은 더미 셀 또는 리던던트 메모리 셀을 포함하는 동작 방법.
3. 제 1 항에 있어서,

   상기 비사용 메모리 셀을 선택하기 위해, 상기 전하 트랩형 플래시 메모리 장치는 상기 비사용 메모리 셀의 어드레스를 저장하는 비사용 어드레스 저장부를 포함하는 것을 특징으로 하는 동작 방법.
4. 제 1 항에 있어서,

   상기 프로그램하는 단계가 완료되면, 상기 비사용 메모리 셀이 포함되는 메 모리 블록을 소거하는 단계를 더 포함하는 동작 방법.
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7. 제 1 항에 있어서,

   상기 비사용 메모리 셀을 선택하는 단계의 이전에 상기 비사용 메모리 셀이 포함되는 메모리 블록을 소거하는 단계를 더 포함하는 동작 방법.
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9. 데이터 저장용으로 사용되지 않는 비사용 메모리 셀과, 데이터 저장용으로 사용하는 정상 메모리 셀을 포함하는 전하 트랩형 플래시 메모리 장치의 프로그램 방법에 있어서:

   입력 어드레스가 상기 비사용 메모리 셀의 어드레스와 연관성이 있는지의 여부를 검출하는 단계; 및

   상기 입력 어드레스가 상기 비사용 메모리 셀의 어드레스와 연관성이 존재하는 경우, 상기 입력 어드레스에 대응하는 메모리 셀의 프로그램시 상기 비사용 메모리 셀을 강제적으로 프로그램하는 단계를 포함하되,

   상기 프로그램하는 단계에서, 상기 비사용 메모리 셀과 동일한 워드 라인에 연결되는 정상 메모리 셀이 동시에 프로그램되는 프로그램 방법.
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