KR100794664B1 - 플래시 메모리 장치 및 그것의 리프레쉬 방법 - Google Patents

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Abstract

여기에 제공되는 플래시 메모리 장치는 행들과 열들로 배열된 메모리 셀들을 포함한 메모리 셀 어레이와; 상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽도록 구성된 페이지 버퍼 회로와; 그리고 상기 선택된 행의 메모리 셀들 중 전하 손실이 생긴 메모리 셀들을 검출하도록 단일 래치 구조를 갖는 상기 페이지 버퍼 회로를 제어하는 제어기를 포함한다.

Description

플래시 메모리 장치 및 그것의 리프레쉬 방법{FLASH MEMORY DEVICE AND REFRESH METHOD THEREOF}
도 1은 전하 손실로 인한 문턱 전압 분포의 변화를 보여주는 도면이다.
도 2는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 3은 본 발명의 예시적인 실시예에 따른 페이지 버퍼 회로를 보여주는 블록도이다.
도 4는 본 발명에 따른 플래시 메모리 장치의 리프레쉬 동작을 설명하기 위한 흐름도이다.
도 5는 본 발명에 따른 플래시 메모리 장치의 리프레쉬 동작시 선택된 페이지에 인가될 전압들을 보여주는 도면이다.
도 6은 본 발명에 따른 플래시 메모리 장치의 리프레쉬 동작 동안 데이터 흐름을 보여주는 도면이다.
도 7은 본 발명에 따른 플래시 메모리 장치를 포함한 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 8은 본 발명의 메모리 시스템에 따른 리프레쉬 명령을 발생하는 동작을 설명하기 위한 흐름도이다.
도 9는 본 발명의 플래시 메모리 장치에 따른 리프레쉬 동작을 설명하기 위한 흐름도이다.
도 10은 본 발명에 따른 플래시 메모리 장치 및 메모리 컨트롤러를 포함한 컴퓨팅 시스템을 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 200 : 행 선택 회로
300 : 페이지 버퍼 회로 400 : 열 선택 회로
500 : 제어기 600 : 인터페이스 블록
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 전기적으로 소거 및 프로그램 가능한 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, 노어 플래시 메모리 장치와 낸드 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
플로팅 게이트 기술들을 이용하는 플래시 메모리 장치에 있어서, 데이터 보유 특성(data-retention characteristics) 및 질적 저하없는 프로그램/소거 사이클 수(또는 내구성)은 가장 중요한 신뢰성 관심사이다. 저장된 전하(또는 전자들)은 결함 인터폴리 절연막을 통한 열이온 방출 및 전하 확산, 이온 불순물, 프로그램 디스터브 스트레스, 등과 같은 다양한 페일 메카니즘들을 통해 플로팅 게이트로부터 누설될 수 있다. 이는 문턱 전압의 감소를 야기할 것이다. 제어 게이트가 전원 전압으로 유지된 상태에서 플로팅 게이트가 서서히 전하들을 얻을 때 전하 획득의 반대 효과가 생길 수 있다. 이는 문턱 전압의 증가를 야기한다. 반복적인 프로그램 /소거 사이클들은 메모리 트랜지스터 산화막들을, 플래시 메모리 장치에 대한 터널 산화막 브레이크다운과 같은 페일을 야기할 수 있는, 스트레스 받게한다. 메모리 셀의 문턱 전압은 그러한 스트레스로 인해 점차적으로 낮아지게 될 것이다. 즉, 프로그램된 메모리 셀의 플로팅 게이트로부터 전자들이 누설될 것이다. 결과적으로, 도 1의 점선으로 도시된 바와 같이, 프로그램된 메모리 셀들의 문턱 전압 분포가 낮은 전압 쪽으로 이동되며, 그 결과 프로그램 검증 전압(Vpgm_vfy)보다 낮은 문턱 전압을 갖는 메모리 셀들(도 1에서, 해칭된 부분에 속하는 메모리 셀들)이 생기게 된다. 이는 읽기 마진의 감소로 인해 읽기 페일이 유발될 수 있음을 의미한다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 리프레쉬 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 포함한 메모리 셀 어레이와; 상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽도록 구성된 페이지 버퍼 회로와; 그리고 상기 선택된 행의 메모리 셀들 중 전하 손실이 생긴 메모리 셀들을 검출하도록 상기 단일 래치 구조를 갖는 상기 페이지 버퍼 회로를 제어하는 제어기를 포함하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 제어기는 상기 선택된 행에 제 1 워드 라인 전압이 공급된 상태에서 상기 선택된 메모리 셀들로부터 데이터를 읽도록 그리고 상기 선택된 행에 제 2 워드 라인 전압이 공급된 상태에서 상기 선택된 메모리 셀 들로부터 데이터를 읽도록 상기 페이지 버퍼 회로를 제어한다.
예시적인 실시예에 있어서, 상기 제어기는 상기 페이지 버퍼 회로에 의해서 읽혀진 데이터에 따라 상기 선택된 메모리 셀들을 프로그램하도록 상기 페이지 버퍼 회로를 제어되며, 상기 페이지 버퍼 회로는 단일 래치 구조를 갖도록 구성된다.
예시적인 실시예에 있어서, 상기 제 1 워드 라인 전압은 상기 제 2 워드 라인 전압보다 낮다.
예시적인 실시예에 있어서, 상기 제 2 워드 라인 전압은 프로그램 검증 전압과 같거나 그 보다 낮다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 제 1 영역과 제 2 영역을 포함하고, 상기 제 1 및 제 2 영역들 각각은 복수의 메모리 블록들로 구성되며, 상기 제 2 영역은 상기 제 1 영역의 메모리 블록들에 관련된 리프레쉬 데이터를 저장하는 데 사용된다.
예시적인 실시예에 있어서, 상기 페이지 버퍼 회로에 저장된 데이터는 카피백 프로그램 방식과 재프로그램 방식 중 어느 하나를 통해 프로그램된다.
예시적인 실시예에 있어서, 상기 제어기는 파워-업시 현재 시간을 상기 메모리 셀 어레이에 저장하도록 구성된다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이에 저장된 상기 현재 시간은 파워-업시 외부로 출력된다.
본 발명의 다른 예시적인 실시예들은 메모리 블록들과 관련된 리프레쉬 데이터를 저장하는 영역을 갖는 메모리 셀 어레이를 포함하는 플래시 메모리 장치와; 그리고 파워-업시 상기 플래시 메모리 장치로부터 제공되는 상기 리프레쉬 데이터에 따라 리프레쉬 명령을 발생하도록 구성된 메모리 컨트롤러를 포함하는 메모리 시스템을 제공한다.
예시적인 실시예에 있어서, 상기 플래시 메모리 장치는 단일 래치 구조를 가지며, 상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽도록 구성된 페이지 버퍼 회로와; 그리고 상기 선택된 행의 메모리 셀들 중 전하 손실이 생긴 메모리 셀들을 검출하도록 상기 단일 래치 구조를 갖는 상기 페이지 버퍼 회로를 제어하는 제어기를 더 포함한다.
예시적인 실시예에 있어서, 상기 제어기는 파워-업시 현재 시간을 상기 메모리 셀 어레이에 저장하도록 구성된다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이에 저장된 상기 현재 시간은 파워-업시 상기 메모리 컨트롤러로 출력된다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 리프레쉬 데이터에 포함된 메모리 블록의 프로그램 시간과 상기 현재 시간 사이의 시간차가 기준 시간을 초과하였는 지의 여부에 따라 상기 리프레쉬 명령을 발생한다.
예시적인 실시예에 있어서, 상기 기준 시간은 상기 플래시 메모리 장치의 보증 시간보다 짧다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 리프레쉬 데이터에 포함된 메모리 블록의 프로그램 시간이 기준 시간을 초과하였는 지의 여부에 따라 상기 리프레쉬 명령을 발생한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 웨어 레벨링 방식에 따라 상기 메모리 셀 어레이의 프로그램/소거 사이클을 관리하도록 구성되며, 상기 메모리 컨트롤러는 상기 메모리 셀 어레이의 프로그램/소거 사이클과 상기 리프레쉬 데이터에 따라 상기 리프레쉬 명령을 발생한다.
본 발명의 또 다른 예시적인 실시예들은 복수의 메모리 블록들을 포함하며, 리프레쉬 데이터 및 리프레쉬 어드레스를 저장하는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽도록 구성된 페이지 버퍼 회로와; 그리고 상기 선택된 메모리 셀들로부터 데이터를 읽도록 상기 페이지 버퍼 회로를 제어하는 제어기를 포함하는 플래시 메모리 장치를 제공하며, 파워-업시 상기 메모리 셀 어레이에 저장된 상기 리프레쉬 어드레스는 상기 제어기로 로드되고, 상기 제어기는 로드된 리프레쉬 어드레스에 의해서 선택된 페이지의 메모리 셀들에 대해 리프레쉬 동작이 수행되도록 상기 페이지 버퍼 회로를 제어한다.
예시적인 실시예에 있어서, 상기 선택된 페이지의 메모리 셀들에 대한 리프레쉬 동작이 완료된 후, 상기 제어기는 다음의 페이지의 메모리 셀들이 선택되도록 상기 리프레쉬 어드레스를 증가시키도록 구성된다.
예시적인 실시예에 있어서, 상기 리프레쉬 동작이 수행되는 동안 인터럽트가 발생하면, 상기 제어기는 최종적으로 생성된 리프레쉬 어드레스를 상기 메모리 셀 어레이에 저장한다.
예시적인 실시예에 있어서, 상기 리프레쉬 동작은 카피백 프로그램 방식과 재프로그램 방식 중 어느 하나를 이용하여 수행된다.
예시적인 실시예에 있어서, 상기 페이지 버퍼 회로는 단일 래치 구조를 갖도록 구성된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 반도체 메모리 장치로서 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 2는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NOR형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 데이터 정보를 저장하기 위한 메모리 셀 어레이(100)를 포함한다. 데이터 정보는 N-비트 데이 터(N은 1 또는 그 보다 큰 정수)를 포함할 것이다. 메모리 셀 어레이(100)는 제 1 영역(110)과 제 2 영역(120)으로 구분될 수 있다. 제 1 및 제 2 영역들(110, 120) 각각은 복수의 메모리 블록들로 구성될 것이다. 메모리 블록의 예시적인 구조는 U.S. Patent No. 5,696,717에 "Nonvolatile integrated circuit memory devices having adjustable erase/program threshold voltage verification capability"라는 제목으로, U.S. Patent No. 6,058,048에 "Flash memory device used as a boot-up memory in a computer system"라는 제목으로, U.S. Patent No. 6,813,184에 "NAND flash memory and method of erasing, programming, and copy-back programming thereof"라는 제목으로, U.S. Patent No. 6,930,919에 "NAND-type flash memory device having array of status cells for storing block erase/program information"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다. 제 1 영역(110)은 코드 데이터, 일반 데이터, 등과 같은 정보를 저장하는 데 사용되며, 제 2 영역(120)은 제 1 영역(110)의 메모리 블록들과 관련된 리프레쉬 데이터(또는, 재프로그램 데이터)와 같은 정보를 저장하는 데 사용될 것이다. 리프레쉬 데이터는 제 1 영역(110)의 각 메모리 블록(또는 각 페이지)이 프로그램되었는 지의 여부를 알리는 데이터로, 예를 들면, 메모리 블록(또는 페이지)이 프로그램된 시간 정보 및 프로그램된 메모리 블록(페이지)을 나타내는 블록(페이지) 정보를 포함할 것이다.
계속해서 도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 행 선택 회로(200), 페이지 버퍼 회로(300), 열 선택 회로(400), 제어기(500), 그리고 인터페이스 블록(600)을 더 포함한다.
행 선택 회로(200)는 제어기(500)에 의해서 제어되며, 메모리 셀 어레이(100)의 행들(또는 페이지들) 중 적어도 하나를 선택한다. 선택된 행(또는 페이지)은 행 선택 회로(200)에 의해서 워드 라인 전압으로 구동될 것이다. 행 선택 회로(200)는, 앞서 언급된 레퍼런스에 설명된 바와 같이, 파워-업시 미리 결정된 메모리 블록(또는 메모리 블록 및 페이지)을 선택하도록 구성될 수 있다. 페이지 버퍼 회로(300)는 읽기 동작시 메모리 셀 어레이(300)로부터/로 데이터를 읽도록/프로그램하도록 제어기(500)에 의해서 제어될 것이다. 페이지 버퍼 회로(300)는, 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이(100)의 열들(또는 비트 라인들)에 각각 대응하는 페이지 버퍼들로 구성될 것이다. 또는, 페이지 버퍼 회로(300)는 각 비트 라인 쌍에 대응하는 페이지 버퍼들로 구성될 것이다. 각 페이지 버퍼는 1-비트 데이터를 읽거나 프로그램하는 데 적합하게 구성될 수 있다. 또는, 각 페이지 버퍼는 2-비트 데이터를 읽거나 프로그램하는 데 적합하게 구성될 수 있다. 하지만, 각 페이지 버퍼가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 각 페이지 버퍼는 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 읽거나 프로그램하기에 적합하게 구성될 수 있다. 열 선택 회로(400)는 제어기(500)에 의해서 제어되며, 페이지 버퍼 회로(300)의 페이지 버퍼들을 미리 결정된 단위로 선택하도록 구성될 것이다. 제어기(500)는 파워-온시 현재 시간을 나타내는 시간 정보를 메모리 셀 어레이(100)에 저장하도록 구성될 수 있다. 이때, 현재 시간은 외부(예를 들면, 메모리 컨트롤러 또는 컴퓨팅 시 스템)으로부터 제공될 것이다. 인터페이스 블록(600)은 외부(예를 들면, 메모리 컨트롤러 또는 호스트 시스템)와 인터페이스하도록 구성될 것이다. 인터페이스 블록(600)은 듀얼 버퍼링 동작을 위한 버퍼 및 듀얼 버퍼링 동작을 제어하기 위한 수단을 포함하도록 구성될 수 있다.
본 발명에 따른 플래시 메모리 장치(1000)는 리프레쉬 동작을 지원하도록 구성될 것이다. 리프레쉬 동작은 플로팅 게이트에 주입된 전자들의 누설로 인해 생긴 문턱 전압의 저하를 보상하기 위한 것이다. 외부(예를 들면, 메모리 컨트롤러 또는 호스트 시스템)로부터 리프레쉬 명령이 입력되면, 플래시 메모리 장치(1000)는 카피백 프로그램 방식과 재프로그램 방식을 이용하여 리프레쉬 동작을 수행할 것이다. 이는 이후 상세히 설명될 것이다. 리프레쉬 동작의 결과로서, 메모리 셀은 프로그램 검증 전압과 같거나 그 보다 높은 문턱 전압을 갖도록 프로그램될 것이다. 이는 데이터-보유 특성의 향상을 의미하며, 그 결과 플래시 메모리 장치(1000)의 신뢰성이 향상될 것이다.
도 3은 본 발명의 예시적인 실시예에 따른 페이지 버퍼 회로를 보여주는 블록도이다. 도 3에는 단지 하나의 페이지 버퍼(PB)가 도시되어 있지만, 나머지 페이지 버퍼들 역시 도 3에 도시된 것과 실질적으로 동일하게 구성될 것이다. 도 3을 참조하면, 페이지 버퍼(PB)는 NMOS 트랜지스터들(M1, M3∼M6) PMOS 트랜지스터(M2), 그리고 인버터들(INV1, INV2)로 구성되며, 도면에 도시된 바와 같이 연결된다. 페이지 버퍼의 구조가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 4는 본 발명에 따른 플래시 메모리 장치의 리프레쉬 동작을 설명하기 위한 흐름도이고, 도 5는 본 발명에 따른 플래시 메모리 장치의 리프레쉬 동작시 선택된 페이지에 인가될 전압들을 보여주는 도면이며, 도 6은 본 발명에 따른 플래시 메모리 장치의 리프레쉬 동작 동안 데이터 흐름을 보여주는 도면이다. 이하, 본 발명에 따른 플래시 메모리 장치의 리프레쉬 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명의 편의상, 하나의 페이지 버퍼를 기준으로 리프레쉬 동작이 설명될 것이다.
먼저, 임의의 메모리 블록의 페이지(또는 워드 라인)가 제어기(500)의 제어하에 행 선택 회로(200)에 의해서 선택될 것이다(S100). 다음 단계(S110)에서, 선택된 페이지에 제 1 전압(V1, 도 5 참조)이 인가된 상태에서 선택된 페이지의 메모리 셀들로부터 데이터가 읽혀질 것이다. 이는 이하 "제 1 읽기 동작"이라 칭하며, 제 1 읽기 동작은 이하 좀 더 구체적으로 설명될 것이다.
먼저, 페이지 버퍼(PB)의 래치(LAT)가 초기화될 것이다. 페이지를 선택하기 위한 어드레스는 플래시 메모리 장치(1000)에서 생성되거나 외부(예를 들면, 메모리 컨트롤러 또는 컴퓨팅 시스템)으로부터 제공될 수 있다. 이는 신호 경로(①)를 형성함으로써 이루어진다. 신호 경로(①)는 NMOS 트랜지스터들(M3, M5, M6)과 PMOS 트랜지스터(M2)를 턴 온시킴으로써 형성될 것이다. 초기화 동작의 결과로서, 래치(LAT)의 ND1 노드는 논리 '1'로 설정되고 래치(LAT)의 ND2 노드는 논리 '0'로 설정될 것이다. 그 다음에, 선택된 페이지 또는 워드 라인에는 제 1 전압(V1)이 인가된 상태에서 비트 라인(BL)으로 감지 전류가 공급될 것이다. 만약 메모리 셀이 소 거된 상태 (또는 제 1 전압(V1)보다 낮은 문턱 전압)을 가지면(또는 메모리 셀이 도 5에서 'C'로 표기된 영역에 속하면), 비트 라인(BL)의 전압은 접지 전압으로 낮아질 것이다. 이에 반해서, 만약 메모리 셀이 제 1 전압(V1)보다 높은 문턱 전압을 가지면(또는 메모리 셀이 도 5에서 'A' 및 'B'로 표기된 영역들에 속하면), 비트 라인(BL)의 전압은 전원 전압으로 높아질 것이다. 비트 라인(BL)의 전압 즉, 메모리 셀의 상태는 신호 경로들(②, ③)을 통해 래치(LAT)에 저장될 것이다. 예를 들면, 전자의 경우, 신호 경로(③)는 NMOS 트랜지스터(M5)가 턴 오프되기 때문에 형성되지 않을 것이다. 이때, ND1 및 ND2 노드들은, 도 6에 도시된 바와 같이, 초기화 상태(ND1:H, ND2:L)로 유지될 것이다. 후자의 경우, 신호 경로(③)는 NMOS 트랜지스터(M5)가 턴 온되기 때문에 형성될 것이다. 이때, ND1 및 ND2 노드들은, 도 6에 도시된 바와 같이, 논리 '0'와 논리 '1'로 각각 설정될 것이다.
다음 단계(S120)에서, 선택된 페이지에 제 2 전압(V1, 도 5 참조)이 인가된 상태에서 선택된 페이지의 메모리 셀들로부터 데이터가 읽혀질 것이다. 이는 이하 "제 2 읽기 동작"이라 칭하며, 제 2 읽기 동작은 이하 좀 더 구체적으로 설명될 것이다.
제 2 읽기 동작이 개시되면, 선택된 페이지 또는 워드 라인에는 제 1 전압(V1)보다 높은 제 2 전압(V2)이 인가된 상태에서 비트 라인(BL)으로 감지 전류가 공급될 것이다. 여기서, 제 2 전압(V2)은 제 1 전압(V1)보다 높고 프로그램 검증 전압(V3)과 같거나 낮다. 바람직하게는, 제 2 전압(V2)은 제 1 전압(V1)보다 높고 프로그램 검증 전압(V3)보다 낮다. 제 2 전압(V2)과 프로그램 검증 전압(V3) 사이 의 전압차는 제 1 영역에 저장된 데이터의 중요도 또는 데이터-보유 특성을 고려하여 다양하게 결정될 수 있다. 만약 메모리 셀이 제 2 전압(V2)보다 낮은 문턱 전압을 가지면, 비트 라인(BL)의 전압은 접지 전압으로 낮아질 것이다. 이러한 경우, 메모리 셀은 소거된 상태를 갖거나 제 1 전압(V1)과 제 2 전압(V2) 사이의 문턱 전압을 가질 것이다. 소거 상태를 갖는 메모리 셀은 도 5에서 'C'로 표기된 영역에 포함될 것이다. 제 1 전압(V1)과 제 2 전압(V2) 사이의 문턱 전압을 갖는 메모리 셀은 도 5에서 'A'로 표기된 영역에 포함될 것이다. 비트 라인(BL)의 전압 즉, 메모리 셀의 상태는 신호 경로들(④, ⑤)을 통해 래치(LAT)에 저장될 것이다. 예를 들면, 신호 경로(⑤)는 NMOS 트랜지스터(M5)가 턴 오프되기 때문에 형성되지 않을 것이다. 이때, 'A' 영역에 속하는 메모리 셀의 경우, ND1 및 ND2 노드들은, 도 6에 도시된 바와 같이, 제 1 읽기 동작의 결과(ND1:L, ND2:H)로 유지될 것이다. 소거 상태를 갖는 메모리 셀의 경우, ND1 및 ND2 노드들은, 도 6에 도시된 바와 같이, 초기화 상태(ND1:H, ND2:L)로 유지될 것이다. 만약 메모리 셀이 제 2 전압(V2)보다 높은 문턱 전압(도 5에서 'B'로 표기된 영역에 분포됨)을 가지면, 비트 라인(BL)의 전압은 전원 전압으로 높아질 것이다. 앞서 언급된 바와 같이, 비트 라인(BL)의 전압 즉, 메모리 셀의 상태는 신호 경로들(④, ⑤)을 통해 래치(LAT)에 저장될 것이다. 예를 들면, 신호 경로(⑤)는 NMOS 트랜지스터(M5)가 턴 온되기 때문에 형성될 것이다. 이때, ND1 및 ND2 노드들은, 도 6에 도시된 바와 같이, 초기화 상태(ND1:H, ND2:L)로 설정될 것이다.
제 1 및 제 2 읽기 동작들의 결과로서, 도 5의 'A' 영역에 속하는 메모리 셀 이 검출될 것이다. 그렇게 검출된 메모리 셀은 페이지 버퍼(PB)에 저장된 데이터에 따라 제어기(500)의 제어하에 리프레쉬될 것이다(S130). 리프레쉬 동작 동안, 비트 라인(BL)은 래치(LAT)에 저장된 데이터에 따라 신호 경로(⑥)를 통해 접지 전압 또는 전원 전압으로 충전될 것이다. 잘 알려진 바와 같이, 메모리 셀은 비트 라인(BL)이 접지 전압으로 충전될 때 프로그램되고, 비트 라인(BL)이 전원 전압으로 충전될 때 프로그램 금지될 것이다. 따라서, 도 6에 있어서, ND1 노드가 논리 '0'로 설정된 페이지 버퍼(PB)에 연결된 메모리 셀만이 프로그램될 것이다. 리프레쉬 동작은 카피백 프로그램 방식을 통해 또는 재프로그램 방식을 통해 수행될 수 있다. 카피백 프로그램 방식에 따르면, 읽혀진 데이터는 다른 페이지의 메모리 셀에 프로그램될 것이다. 재프로그램 방식에 따르면, 읽혀진 데이터는 선택된 페이지의 메모리 셀에 재프로그램될 것이다.
이상의 설명으로부터 알 수 있듯이, 본 발명의 플래시 메모리 장치에 따르면, 단일의 래치를 이용하여 전하 손실이 발생한 메모리 셀을 검출하는 것이 가능하다. 단일의 래치를 이용하여 검출된 메모리 셀에 대한 리프레쉬 동작을 수행하는 것이 가능하다.
도 7은 본 발명에 따른 플래시 메모리 장치를 포함한 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 7을 참조하면, 본 발명의 메모리 시스템은 플래시 메모리 장치(1000)와 메모리 컨트롤러(2000)를 포함한다. 플래시 메모리 장치(1000)는 도 2에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략될 것이다. 메모리 컨트롤러(2000)는 플래시 메모리 장치(1000)의 리프레쉬 데이터 저장 영역(120)에 저장된 리프레쉬 데이터를 읽도록 그리고 읽혀진 리프레쉬 데이터를 이용하여 리프레쉬 명령을 발생하도록 구성되며, 이는 이후 상세히 설명될 것이다. 앞서 언급된 바와 같이, 리프레쉬 데이터는 메모리 블록들 각각이 프로그램된 시점을 알리는 시간 정보를 포함할 것이다. 또는, 메모리 컨트롤러(2000)는 웨어 레벨링 방식에 따라 프로그램/소거 사이클들을 관리하도록 구성될 것이다. 프로그램/소거 사이클들은 각 메모리 블록의 프로그램/소거 횟수를 나타낸다. 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 프로그램/소거 사이클들을 나타내는 정보는 플래시 메모리 장치(1000)의 메모리 셀 어레이(100)에 저장될 것이다. 웨어 레벨링 방식(wear leveling manner)은 프로그램/소거 동작이 몇몇 메모리 블록들에 편중되는 것을 방지하기 위한 것이다. 웨어 레벨링 방식에 의하면, 프로그램/소거 동작이 메모리 블록들에 대해서 균등하게 수행될 수 있다. 단순히 시간 정보만을 기준으로 리프레쉬 명령을 발생하도록 메모리 컨트롤러(2000)를 구현하는 대신에, 웨어 레벨링 방식으로 관리된 프로그램/소거 사이클 정보와 시간 정보를 모두 참조하여 리프레쉬 명령을 발생하도록 메모리 컨트롤러(2000)를 구현하는 것이 가능하다.
도 8은 본 발명의 메모리 시스템에 따른 리프레쉬 명령을 발생하는 동작을 설명하기 위한 흐름도이다. 이하, 본 발명의 메모리 시스템에 따른 리프레쉬 명령을 발생하는 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저, 메모리 컨트롤러(2000)는 플래시 메모리 장치(1000)의 제 2 영 역(120)(즉, 리프레쉬 데이터 저장 영역)으로부터 리프레쉬 데이터(예를 들면, 시간 데이터 정보)를 읽는다(S200). 메모리 컨트롤러(2000)는 읽혀진 리프레쉬 데이터의 시간과 현재 시간을 비교한다(S210). 읽혀진 리프레쉬 데이터는 각 메모리 블록 또는 각 페이지에 대한 정보를 포함할 것이다. 메모리 컨트롤러(2000)는 읽혀진 리프레쉬 데이터의 시간과 현재 시간 사이의 시간차가 기준 시간을 초과하였는 지의 여부를 판별한다(S220). 여기서, 기준 시간은 플래시 메모리 장치(1000)의 보증 시간보다 짧게 설정될 것이다. 읽혀진 리프레쉬 데이터의 시간과 현재 시간 사이의 시간차가 기준 시간을 초과하지 않으면, 절차는 종료될 것이다. 이에 반해서, 읽혀진 리프레쉬 데이터의 시간과 현재 시간 사이의 시간차가 기준 시간을 초과한 경우, 메모리 컨트롤러(2000)는 플래시 메모리 장치(1000)로 리프레쉬 명령을 출력한다(S230). 이때, 메모리 블록 및 페이지 정보가 리프레쉬 명령과 함께 플래시 메모리 장치(1000)로 제공될 것이다. 플래시 메모리 장치(1000)는 앞서 설명된 것과 실질적으로 동일하게 리프레쉬 동작을 수행할 것이다(S240).
앞서 언급된 바와 같이, 리프레쉬 동작은 카피백 프로그램 방식과 재프로그램 방식 중 어느 하나를 이용하여 수행될 수 있다. 카피백 프로그램 방식을 이용하여 리프레쉬 동작을 수행하는 경우, S230 단계에서, 메모리 컨트롤러(2000)는 목표 어드레스 정보 및 목적지 어드레스 정보를 리프레쉬 명령과 함께 플래시 메모리 장치(1000)로 출력할 것이다. 재프로그램 방식을 이용하여 리프레쉬 동작을 수행하는 경우, S230 단계에서, 메모리 컨트롤러(2000)는 목표 어드레스 정보(또는 복수의 페이지들을 순차적으로 선택하기 위한 시작 및 종료 어드레스 정보)와 함께 플래시 메모리 장치(1000)로 출력할 것이다.
본 발명의 예시적인 실시예들에 있어서, 도 8에서 설명된 동작은 파워-업시 수행될 수도 있다. 이러한 경우, 플래시 메모리 장치(1000)로부터 제공되는 리프레쉬 데이터의 시간과 비교될 기준 시간이 필요하다. 그러한 기준 시간은 플래시 메모리 장치(1000)로부터 제공될 수 있다. 예를 들면, 앞서 설명된 바와 같이, 파워-업시, 플래시 메모리 장치(1000)의 제어기(500)는 메모리 셀 어레이(100)에 파워-업시의 시간을 저장할 수 있다. 그렇게 저장된 시간은 파워-업시 기준 시간으로서 메모리 컨트롤러(2000)로 제공되며, 메모리 컨트롤러(2000)는 기준 시간과 리프레쉬 데이터의 시간을 비교하여 리프레쉬 명령을 발생할 것이다.
도 9는 본 발명의 플래시 메모리 장치에 따른 리프레쉬 동작을 설명하기 위한 흐름도이다.
도 8에서 설명된 것과 달리, 리프레쉬 동작은 파워-업시 자동적으로 수행될 수 있다. 파워-업시 수행되는 리프레쉬 동작은 메모리 셀 어레이(100)의 페이지들을 스캔하는 방식으로 수행될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
플래시 메모리 장치(1000)에 전원이 공급되면(S300), 페이지 버퍼 회로(300)는 제어기(500)의 제어하에 메모리 셀 어레이(100)에 저장된 리프레쉬 어드레스를 읽고, 읽혀진 리프레쉬 어드레스는 열 선택 회로(400)를 통해 제어기(500)로 전달될 것이다. 여기서, 리프레쉬 어드레스는 메모리 셀 어레이(100)의 제 2 영역(120) 즉, 리프레쉬 데이터 저장 영역에 저장될 수 있다. 또는, 리프레쉬 어드레스는 메모리 셀 어레이(100)의 제 1 영역(110)에 저장될 수 있다. 또는, 비록 도면에는 도 시되지 않았지만, 불 휘발성 특성을 갖는 영역이 플래시 메모리 장치(1000)에 제공될 수 있으며, 리프레쉬 어드레스는 그러한 영역에 저장될 수 있다. 이러한 파워-업 읽기 동작은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다. 예시적인 파워-업 읽기 동작은 앞서 언급된 레퍼런스(U.S. Patent No. 6,058,048)에 상세히 게재되어 있다.
그 다음에, 제어기(500)는 인터럽트가 발생하였는 지의 여부를 판별할 것이다(S320). 만약 인터럽트가 발생하면(또는 메모리 컨트롤러로부터 읽기/프로그램/소거 동작이 요청될 때), 제어기(500)는 리프레쉬 어드레스가 메모리 셀 어레이(100)에 저장되도록 행 선택 회로(200), 열 선택 회로(400), 그리고 페이지 버퍼 회로(300)를 제어할 것이다(S330). 이후, 절차는 종료될 것이다. 이에 반해서, 인터럽트가 발생하지 않은 것으로 판별되면, 읽혀진 리프레쉬 어드레스에 대응하는 페이지가 제어기(500)의 제어하에 선택될 것이다. 선택된 페이지(예를 들면, 메모리 셀 어레이(100)의 첫 번째 페이지)의 메모리 셀들에 대한 리프레쉬 동작이 수행될 것이다(S340). 리프레쉬 동작은 도 4에서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다. 선택된 페이지에 대한 리프레쉬 동작이 완료된 후, 제어기(500)는 선택된 페이지의 리프레쉬 어드레스가 마지막 리프레쉬 어드레스(예를 들면, 메모리 셀 어레이(100)의 마지막 페이지를 지정하기 위한 어드레스)인 지의 여부를 판별한다(S350). 만약 그렇다면, 절차는 종료될 것이다. 만약 그렇지 않으면, 제어기(500)는 리프레쉬 어드레스를 1만큼 증가시킨다(S360). 이후, 절차는 S320 단계로 진행할 것이다.
이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 플래시 메모리 장치는, 파워-업시, 메모리 셀 어레이(100)의 페이지들을 순차적으로 선택하도록 그리고 선택된 페이지에 대한 리프레쉬 동작을 수행하도록 구현될 것이다. 리프레쉬 동작이 수행될 때 인터럽트가 발생하면, 선택된 페이지의 리프레쉬 어드레스는 제어기(500)의 제어하에 메모리 셀 어레이(100)에 저장될 것이다. 그렇게 저장된 리프레쉬 어드레스는 다음의 파워-업시 리프레쉬 동작의 시작 어드레스로서 사용될 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치 및 메모리 컨트롤러를 포함한 컴퓨팅 시스템이 도 10에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(1001)에 전기적으로 연결된 마이크로프로세서, 중앙처리장치, 등과 같은 프로세싱 유니트(3000), 사용자 인터페이스(4000), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(5000), 메모리 컨트롤러(2000), 그리고 플래시 메모리 장치(1000)를 포함한다. 메모리 컨트롤러(2000)과 플래시 메모리 장치(1000)는 앞서 언급된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(1000)에는 프로세싱 유니트(3000)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(2000)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(6000)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 단일의 래치를 이용하여 전하 손실이 발생한 메모리 셀을 검출하는 것이 가능하다. 단일의 래치를 이용하여 검출된 메모리 셀에 대한 리프레쉬 동작을 수행하는 것이 가능하다. 또한, 리프레쉬 동작을 통해 전하 손실이 생긴 메모리 셀을 재프로그램함으로써 플래시 메모리 장치의 신뢰성을 향상시킬 수 있다.

Claims (23)

  1. 행들과 열들로 배열된 메모리 셀들을 포함한 메모리 셀 어레이와;
    단일 래치 구조를 가지며, 상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽도록 구성된 페이지 버퍼 회로와; 그리고
    상기 선택된 행의 메모리 셀들 중 전하 손실이 생긴 메모리 셀들을 검출하도록 상기 페이지 버퍼 회로를 제어하는 제어기를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어기는 상기 선택된 행에 제 1 워드 라인 전압이 공급된 상태에서 상기 선택된 메모리 셀들로부터 데이터를 읽도록 그리고 상기 선택된 행에 제 2 워드 라인 전압이 공급된 상태에서 상기 선택된 메모리 셀들로부터 데이터를 읽도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어기는 상기 페이지 버퍼 회로에 의해서 읽혀진 데이터에 따라 상기 선택된 메모리 셀들을 프로그램하도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 워드 라인 전압은 상기 제 2 워드 라인 전압보다 낮은 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 워드 라인 전압은 프로그램 검증 전압과 같거나 그 보다 낮은 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 제 1 영역과 제 2 영역을 포함하고, 상기 제 1 및 제 2 영역들 각각은 복수의 메모리 블록들로 구성되며, 상기 제 2 영역은 상기 제 1 영역의 메모리 블록들에 관련된 리프레쉬 데이터를 저장하는 데 사용되는 플래시 메모리 장치.
  7. 제 3 항에 있어서,
    상기 페이지 버퍼 회로에 저장된 데이터는 카피백 프로그램 방식과 재프로그램 방식 중 어느 하나를 통해 프로그램되는 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어기는 파워-업시 현재 시간을 상기 메모리 셀 어레이에 저장하도록 구성되는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 메모리 셀 어레이에 저장된 상기 현재 시간은 파워-업시 외부로 출력되는 플래시 메모리 장치.
  10. 삭제
  11. 메모리 블록들과 관련된 리프레쉬 데이터를 저장하는 영역을 갖는 메모리 셀 어레이를 포함하는 플래시 메모리 장치와; 그리고
    파워-업시 상기 플래시 메모리 장치로부터 제공되는 상기 리프레쉬 데이터에 따라 리프레쉬 명령을 발생하도록 구성된 메모리 컨트롤러를 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 플래시 메모리 장치는 단일 래치 구조를 가지며, 상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽도록 구성된 페이지 버퍼 회로와; 그리고 상기 선택된 행의 메모리 셀들 중 전하 손실이 생긴 메모리 셀들을 검출하도록 상기 단일 래치 구조를 갖는 상기 페이지 버퍼 회로를 제어하는 제어기를 더 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 제어기는 파워-업시 현재 시간을 상기 메모리 셀 어레이에 저장하도록 구성되는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 메모리 셀 어레이에 저장된 상기 현재 시간은 파워-업시 상기 메모리 컨트롤러로 출력되는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 메모리 컨트롤러는 상기 리프레쉬 데이터에 포함된 메모리 블록의 프로그램 시간과 상기 현재 시간 사이의 시간차가 기준 시간을 초과하였는 지의 여부에 따라 상기 리프레쉬 명령을 발생하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 기준 시간은 상기 플래시 메모리 장치의 보증 시간보다 짧은 메모리 시스템.
  17. 제 11 항에 있어서,
    상기 메모리 컨트롤러는 상기 리프레쉬 데이터에 포함된 메모리 블록의 프로그램 시간이 기준 시간을 초과하였는 지의 여부에 따라 상기 리프레쉬 명령을 발생하는 메모리 시스템.
  18. 제 11 항에 있어서,
    상기 메모리 컨트롤러는 웨어 레벨링 방식에 따라 상기 메모리 셀 어레이의 프로그램/소거 사이클을 관리하도록 구성되며, 상기 메모리 컨트롤러는 상기 메모리 셀 어레이의 프로그램/소거 사이클과 상기 리프레쉬 데이터에 따라 상기 리프레쉬 명령을 발생하는 메모리 시스템.
  19. 복수의 메모리 블록들을 포함하며, 리프레쉬 데이터 및 리프레쉬 어드레스를 저장하는 메모리 셀 어레이와;
    상기 메모리 셀 어레이의 선택된 메모리 셀들로부터 데이터를 읽도록 구성된 페이지 버퍼 회로와; 그리고
    상기 선택된 메모리 셀들로부터 데이터를 읽도록 상기 페이지 버퍼 회로를 제어하는 제어기를 포함하며,
    파워-업시 상기 메모리 셀 어레이에 저장된 상기 리프레쉬 어드레스는 상기 제어기로 로드되고, 상기 제어기는 로드된 리프레쉬 어드레스에 의해서 선택된 페이지의 메모리 셀들에 대해 리프레쉬 동작이 수행되도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    상기 선택된 페이지의 메모리 셀들에 대한 리프레쉬 동작이 완료된 후, 상기 제어기는 다음의 페이지의 메모리 셀들이 선택되도록 상기 리프레쉬 어드레스를 증가시키도록 구성된 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 리프레쉬 동작이 수행되는 동안 인터럽트가 발생하면, 상기 제어기는 최종적으로 생성된 리프레쉬 어드레스를 상기 메모리 셀 어레이에 저장하는 플래시 메모리 장치.
  22. 제 19 항에 있어서,
    상기 리프레쉬 동작은 카피백 프로그램 방식과 재프로그램 방식 중 어느 하나를 이용하여 수행되는 플래시 메모리 장치.
  23. 제 19 항에 있어서,
    상기 페이지 버퍼 회로는 단일 래치 구조를 갖도록 구성되는 플래시 메모리 장치.
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