JPH08115598A - 不揮発性半導体記憶装置及び半導体装置 - Google Patents

不揮発性半導体記憶装置及び半導体装置

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JPH08115598A
JPH08115598A JP25209394A JP25209394A JPH08115598A JP H08115598 A JPH08115598 A JP H08115598A JP 25209394 A JP25209394 A JP 25209394A JP 25209394 A JP25209394 A JP 25209394A JP H08115598 A JPH08115598 A JP H08115598A
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memory cell
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volatile
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JP25209394A
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Akihide Aoki
章英 青木
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Renesas Design Corp
Mitsubishi Electric Corp
Mitsubishi Electric Semiconductor Systems Corp
Original Assignee
Renesas Design Corp
Mitsubishi Electric Corp
Mitsubishi Electric Semiconductor Systems Corp
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Publication date
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract

(57)【要約】 【目的】 メモリセルの揮発が判る不揮発性半導体記憶
装置及び該不揮発性半導体記憶装置を用いた半導体装置
の提供。 【構成】 差動アンプ６等からなるセンスアンプのセン
ス特性を変更するセンス特性変更回路９と、センス特性
の変更前にセンスアンプにより読み出したデータのレベ
ル及びセンス特性の変更後にセンスアンプにより読み出
したデータのレベルを比較するEXOR回路12と、EXOR回路
12の比較結果を出力する揮発検出端子13とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリセルの揮発の有
無を判別できる不揮発性半導体記憶装置及びこの不揮発
性半導体記憶装置を内蔵した半導体装置に関するもので
ある。
【０００２】
【従来の技術】電気的にデータの書き込みが可能な不揮
発性半導体記憶装置 (以下EPROM という）にあっては、
データが書き込まれた状態を保持するためにメモリセル
の電荷を保持させる必要がある。しかし乍ら、EPROM の
製造工程上での特性不良により、使用するのに十分な時
間で、メモリセルの電荷を保持できないと、メモリセル
に書き込まれたデータが揮発することになり、それによ
って、データが変化してプログラムを誤動作させること
になる。
【０００３】また、このような特性の不良は、メモリセ
ルへのデータの書き込み後の十分な加速試験によって回
避することが可能であるが、プログラムの開発工期の短
縮及びプログラム変更の容易化のために、加速試験が可
能な半導体メーカーでデータの書き込みを行わず、加速
試験装置を備えていないプログラム開発部門でデータの
書き込みを行っている。
【０００４】一方、このようなメモリセルの特性変化に
よりプログラムによる動作が誤動作しないように、書き
込みデータベリファイ時にセンスアンプの一方の入力電
位を高くして、メモリセルに書き込まれたデータの判定
基準が厳しくなるようにセンスアンプの特性を変化させ
る技術が、例えば特開昭64-88998号公報、特開平1-3004
99号公報及び特開昭62-229597 号公報に示されている。
【０００５】
【発明が解決しようとする課題】ところで、前述した従
来のEPROM のセンスアンプは図18に示すセンス特性とな
っている。図18は横軸を電源電圧とし、縦軸をデータ書
き込み後のメモリセルのしきい値電圧Ｖthとしており、
センス特性は右上りの直線SLとなっている。そのため、
直線SLによるセンス特性で、電源電圧がＶ0 の場合は、
メモリセルにデータを書き込んだ後のメモリセルのしき
い値電圧ＶthはＶth2 となり、メモリセルのデータは正
確に読み出されるが、メモリセルの揮発によりしきい値
電圧ＶthがＶth1 に低下した場合にはメモリセルからデ
ータを読み出すことができず、誤読み出しが生じるとい
う問題がある。
【０００６】一方、前述した特開昭64-88998号公報、特
開平1-300499号公報及び特開昭62-229597 号公報に示さ
れている不揮発性半導体メモリは、メモリセルからデー
タを読み出す前に、メモリセルのデータを擬似読み出し
するものではない。そのため使用中にメモリセルの揮発
の有無を判別することができない。本発明は斯かる問題
に鑑みメモリセルからデータを読み出す前に、擬似読み
出しを行ないメモリセルの揮発の有無を判別できる不揮
発性半導体記憶装置及び該不揮発性半導体記憶装置を内
蔵した半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】第１発明に係る不揮発性
半導体記憶装置は、メモリセルのデータを増幅するセン
スアンプのセンス特性を変更する特性変更部と、センス
特性の変更前に読み出したデータのレベル、及びセンス
特性の変更後に読み出したデータのレベルを比較して、
メモリセルの揮発の有無を判別する揮発判別部と、判別
結果を出力する端子とを備える構成にする。
【０００８】第２発明に係る半導体装置は、請求項１記
載の不揮発性半導体記憶装置とセンス特性変更前又は変
更後に読み出したデータを格納する記憶部とを備える構
成にする。
【０００９】第３発明に係る半導体装置は、請求項１記
載の不揮発性半導体記憶装置と、揮発があるメモリセル
のデータを格納する記憶部とを備える構成にする。
【００１０】第４発明に係る半導体装置は、請求項１記
載の不揮発性半導体記憶装置と、メモリセルに書き込む
べきデータをラッチするデータラッチ回路と、揮発があ
るメモリセルのアドレスをラッチするアドレスラッチ回
路とを備える構成にする。
【００１１】
【作用】第１発明の不揮発性半導体記憶装置は、センス
アンプのセンス特性の基準を厳しい状態にして読み出し
たデータのレベルと、センス特性の基準を緩めた状態に
して読み出したデータのレベルとを比較する。比較結果
によりメモリセルの揮発の有無を判別する。判別結果を
端子へ出力する。これにより、メモリセルの揮発の有無
を判別でき、メモリセルのデータの誤読み出しを未然に
防止できる。
【００１２】また、判別結果をレジスタに格納する。判
別結果によりリセット信号を出力する。揮発が生じてい
るメモリセルのアドレスを判別する。メモリセルからデ
ータを読み出す時間以外の時間内に同一アドレスで２回
データを読み出す。揮発判別モードの場合、メモリセル
のデータの読み出しを可能にするイネーブル信号の信号
反転期間を延長する。判別結果により、制御部を駆動す
る駆動モード信号を出力する。
【００１３】第２発明の半導体装置は、センスアンプの
センス特性の基準を厳しい状態にして読み出したデータ
のレベルと、センス特性の基準を緩めた状態にして読み
出したデータのレベルとを比較する。比較結果でメモリ
セルの揮発の有無を判別する。センス特性の基準を緩め
て読み出した正常なデータをデータラッチ回路にラッチ
し、メモリセルが揮発であると判別した場合にデータラ
ッチ回路のラッチデータにより制御部を駆動する。これ
により、メモリセルの揮発による制御部の誤動作を防止
できる。
【００１４】第３発明の半導体装置は、センスアンプの
センス特性の基準を厳しい状態にして読み出したデータ
のレベルと、センス特性の基準を緩めた状態にして読み
出したデータのレベルとを比較してメモリセルの揮発の
有無を判別する。揮発があるメモリセルのデータを記憶
部に格納する。メモリセルが揮発であると判別すると、
記憶部のデータを読み出してプログラムを実行する。こ
れにより、メモリセルに揮発があってもプログラムの実
行を継続できる。
【００１５】第４発明の半導体装置は、センス特性の基
準を緩めた状態でメモリセルから読み出した正常なデー
タをデータラッチ回路にラッチする。揮発であるメモリ
セルのアドレスをアドレスラッチ回路にラッチする。メ
モリセルが揮発であると判別した場合、アドレスラッチ
回路がラッチしているアドレスと外部から入力されるア
ドレスとが一致すると、データラッチ回路のデータをメ
モリセルに書き込み、または外部へ出力する。これによ
り、メモリセルが揮発であっても、動作中のプログラム
動作を継続できる。
【００１６】
【実施例】以下本発明を実施例を示す図面により詳述す
る。図１は本発明に係る不揮発性半導体記憶装置の第１
実施例の要部構成を示すブロック図である。電源電圧端
子ＶCCと接地電圧端子ＶSSとの間に、Ｐチャネルトラン
ジスタＰ1a（Ｐ1b）とＮチャネルトランジスタＮ1a（Ｎ
1b）と、メモリセル７（８）との直列回路が介装され
る。メモリセル８はリファレンスとなるものでデータの
書き込みは行われない。メモリセル７，８のコントロー
ルゲートはワード線WLに共通接続される。Ｐチャネルト
ランジスタＰ1a（Ｐ1b）とＮチャネルトランジスタＮ1a
（Ｎ1b）との接続部は、ＰチャネルトランジスタＰ
1a（Ｐ1b）のゲート及び差動アンプの一側入力端子 (他
側入力端子) と接続される。
【００１７】また、電源電圧端子ＶCCと接地電圧端子Ｖ
SSとの間に、ＮチャネルトランジスタＮ2a（Ｎ2b）とＮ
チャネルトランジスタＮ3a（Ｎ3b）との直列回路が介装
される。ＮチャネルトランジスタＮ1a，Ｎ2a（Ｎ1b，Ｎ
2b）のゲートは共通接続され、Ｎチャネルトランジスタ
Ｎ2a（Ｎ2b）のゲートはＮチャネルトランジスタＮ
4a（Ｎ4b）を介して接地される。Ｎチャネルトランジス
タＮ4a（Ｎ4b）のゲートは、ＮチャネルトランジスタＮ
1a（Ｎ1b）とメモリセル７（８）との接続部と接続され
る。
【００１８】読み出し信号14は、インバータＩ1 、Ｎチ
ャネルトランジスタＮ3a, Ｎ3bの各ゲート、インバータ
Ｉ2 及びシフトレジスタ10へ入力される。シフトレジス
タ10は擬似読み出し、通常の読み出しを交互に切換える
ためのデータを出力する。インバータＩ1 （Ｉ2 ）の出
力はＮチャネルトランジスタＮ2a，Ｎ1a（Ｎ2b，Ｎ1b）
のゲートへ入力される。差動アンプ６の出力MDはラッチ
回路11A 及びEXOR回路12の一入力端子へ入力される。ラ
ッチ回路11A のデータはEXOR回路12の他入力端子へ入力
され、その出力はラッチ回路11B へ入力される。EXOR回
路12は先行する擬似読み出し時のデータと、通常の読み
出し時のデータとを比較し、メモリセルの揮発の有無を
判別する。ラッチ回路11B のデータは揮発検出端子13へ
出力される。
【００１９】また電源電圧端子ＶCCは、Ｐチャネルトラ
ンジスタＰ2aとＰチャネルトランジスタＰ2bとの直列回
路を介して、ＰチャネルトランジスタＰ1bとＮチャネル
トランジスタＮ1bとの接続部及びＰチャネルトランジス
タＰ1b，Ｐ2bの各ゲートと接続される。シフトレジスタ
10のシフトデータはラッチ回路11A 及びＰチャネルトラ
ンジスタＰ2aのゲートへ入力される。
【００２０】そして、差動アンプ６と、Ｐチャネルトラ
ンジスタＰ1a, Ｐ1bと、ＮチャネルトランジスタＮ1a,
Ｎ1bとによりセンスアンプSAを構成している。また、破
線で囲んでいるＰチャネルトランジスタＰ2aとＰ2bとに
より、センスアンプのセンス特性を変更するセンス特性
変更回路９を構成している。
【００２１】図２はセンスアンプのセンス特性の変化を
示すセンス特性図である。横軸を電源電圧とし、縦軸を
データ書き込み後のメモリセルのしきい値電圧Ｖthとし
ている。Ｌ1 はデータ読み出し時の電源電圧、Ｌ2 はデ
ータ書き込み後のメモリセルのしきい値電圧Ｌ3 は揮発
後のメモリセルのしきい値電圧、SL1 は通常の読み出し
時におけるセンス特性、ＳＬ2 は通常の読み出し前に行
なう擬似読み出し (以下プリリードという) 時における
センス特性を示している。なお、通常はデータ書き込み
後のメモリセル７のしきい値電圧Ｖthは４〜５Ｖまで上
昇し、センス特性SL1 は、高電源電圧時に８〜９Ｖまで
十分なマージンでセンス動作するように設計されてい
る。
【００２２】次にこのように構成したEPROM のデータ読
み出し動作の手順を示す図３のフローチャートとともに
説明する。いま、読み出し信号14が与えられると、メモ
リセル７のデータを通常に読み出しをする前に、プリリ
ードを実行する(S1)。そしてプリリード時には、読み出
し信号14に応じて変化するシフトレジスタ10の出力によ
りセンス特性変更回路９を制御してセンス特性SL2 に
し、センス特性の基準を厳しくすることになる。そして
メモリセル７が揮発して始めてメモリセル７のしきい値
電圧Ｖthが、しきい値電圧Ｌ3 まで低下しているのをセ
ンスする。このときに読み出したデータをラッチ回路11
A にラッチする。
【００２３】次にセンス特性SL1 に変更し、センス特性
の基準を緩めた状態でメモリセル７のデータを通常の読
み出し、所謂、リードを行なう(S2)。そして、通常の読
み出しをしたデータと、プリリード時に読み出したデー
タとのレベルを比較し、レベルが一致しているか否かを
判別する(S3)。ここで、メモリセル７に揮発が発生し始
めていれば、比較結果が異なり、メモリセル７の揮発の
有無を判別する、所謂ワーニングを行なう(S4)。そして
揮発の有無を判別したデータがEXOR回路12から出力され
ラッチ回路11B にラッチし、揮発検出端子13へ出力す
る。これにより、メモリセル７に揮発が発生し始めてい
ることを、データを読み出し回路を駆動する以前に外部
へ報知できる。これにより、メモリセルが揮発し初め、
メモリセルのデータを誤読み出しをする前に、外部のデ
バイス等にメモリセルの異常を知らせることができる。
【００２４】図４は本発明に係るEPROM の第２実施例の
要部構成を示すブロック図である。EXOR回路12の出力は
レジスタ15へ入力される。それ以外の構成は図１に示し
た構成と同様であり、同一構成部分には同符号を付して
いる。このEPROM は図１に示したEPROM と同様のワーニ
ング動作をする。そしてワーニングの結果をレジスタ15
に格納する。そのため、ワーニングチェックをCPU 又は
デバイス等が適宜に行える。
【００２５】図５は本発明に係るEPROM の第３実施例の
要部構成を示すブロック図である。EXOR回路12の出力は
レジスタ11B に入力されて、レジスタ11B からリセット
信号16が出力される。それ以外の構成は図１に示した構
成と同様となっており、同一構成部分には同符号を付し
ている。このEPROM は図１に示したEPROM と同様にワー
ニング動作をする。そして、ワーニング結果でありリセ
ット信号16が出力され、これにより、メモリセルの使用
不適当と判断して、デバイス等の誤動作、暴走を安全に
未然に防止できる。
【００２６】図６は本発明に係るEPROM の第４実施例の
要部構成を示すブロック図である。ラッチ回路11B の出
力は揮発検出端子13及びアドレスラッチ回路17へ与えら
れる。アドレスラッチ回路17にはアドレスADR が入力さ
れる。それ以外の構成は図１に示した構成と同様となっ
ており、同一構成部分には同符号を付している。このEP
ROM は図１に示したEPROM と同様にワーニング動作をす
る。そしてEXOR回路12から、メモリセルが揮発であると
判別した信号がラッチ回路11B にラッチされると、その
メモリセルのアドレスがアドレスラッチ回路17にラッチ
されて、揮発があるメモリセルのアドレスを報知でき
る。
【００２７】図７は本発明に係るEPROM の第５実施例の
要部構成を示すブロック図である。メモリセル群28、セ
ンスアンプ29、デコーダ30、揮発判別部31及び擬似アド
レスカウンタ32により構成される。そして、メモリセル
群28と、センスアンプ29と、デコーダ30とにより前述し
たEPROM が構成される。揮発判別部は前述したEXOR回路
12により構成される。
【００２８】次にこのEPROM の動作を各部信号のタイミ
ングチャートを示す図８とともに説明する。メモリセル
の揮発を判別する動作は図１におけるEPROM と同様であ
る。図８(a) はイネーブル信号であって、Ｌレベルの期
間にメモリセル群をアクセスしていることを表す。図８
(b) はメモリセル群のエリアを選択するエリア信号であ
って、Ｈレベルの期間に所定エリアが選択されているこ
とを表す。図８(c) はアドレス信号である。図８(d) は
プリリード制御信号であって、Ｈレベルの期間でプリリ
ードを行なう。そしてこの期間におけるセンス特性は、
前述したようにセンス特性の基準を厳しくしている。
【００２９】図８(c) に示すアドレス信号における期間
22は、メモリセルのデータを通常の読み出しをするとき
のアドレスであり、期間23はメモリセル群のローカル擬
似アドレスを示している。またプリリード制御信号の期
間25は擬似リード期間を示し、期間26はプリリード期間
を示す。期間27は比較用リード期間を示している。
【００３０】このEPROM は、メモリセル群28のデータを
通常に読み出すべく、メモリセル群28をアクセスする以
外の期間、即ち、メモリセルに対する空き期間を利用し
て、擬似アドレスカウンタ32で、図８(c) に示すメモリ
セル群28のローカル擬似アドレスを出力し、図８(d) に
示すプリリード期間26及び比較用リード期間27を擬似的
に発生させて、メモリセルの揮発の有無を事前に判別す
る。そのためソフトウェアにより、同一アドレスを２回
読み出すことなく、また動作サイクルを犠牲にすること
なく、メモリセルの揮発の有無を判別する目的を達成で
きる。
【００３１】図９は本発明に係るEPROM の第６実施例の
要部構成を示すブロック図である。動作が遅いデバイス
の動作に応じて、イネーブル信号をアクティブにするウ
エイト (待ち) モード信号35が揮発検出レジスタ34へ入
力され、揮発検出レジスタ34の内容はシフトレジスタ10
へ入力される。シフトレジスタ10には、データを読み出
す期間の前半、後半を分離するためのクロック36が入力
される。それ以外の構成は図１に示した構成と同様とな
っており、同一構成部分には同符号を付している。
【００３２】図10は各部信号のタイミングチャートであ
る。図10(a) はイネーブル信号であり、このイネーブル
信号はウエイトモードとなることにより図８(a) の場合
と異なり、Ｌレベルの期間が延長されることを表してい
る。図10(b) はアドレス信号であり、図10(c) はプリリ
ード制御信号であって、イネーブル信号の前半部がプリ
リード期間26、後半部が通常の読み出し期間27であるこ
とを示している。図10(d) はメモリセルから読み出した
データである。メモリセルアクセスの前半期間はプリリ
ードによるデータを出力し、後半期間はデータの通常の
読み出しを行ったデータを出力して、それを比較する。
【００３３】このEPROM はメモリセルをアクセスする場
合に、揮発検出モードにエントリーするとウエイトモー
ドで動作し、イネーブル信号のＬレベル期間が図10(a)
に示すように延長され、前半期間でメモリセルをプリリ
ードし、センス特性の基準が厳しいセンス特性でデータ
を読み出し、後半でセンス特性の基準が緩い通常の読み
出しを行って、それらを比較する。これにより同一アド
レスを２度連続して読み出す必要がなく、メモリセルの
揮発の有無を判別する目的を達成できる。
【００３４】図11は本発明に係るEPROM の第７実施例の
要部構成を示すブロック図である。ラッチ回路11B か
ら、MPU モード信号37を出力し、メモリセルの揮発の有
無を判別してMPU モードに移行させる構成にしている。
それ以外の構成は図１に示した構成と同様であり、同一
構成部分には同符号を付している。
【００３５】次にこのEPROM の動作の手順を示す図12の
フローチャートとともに説明する。前述したようにメモ
リセルのデータのプリリードを行ない(S1)、続いてメモ
リセルのデータの通常の読み出しをする(S2)。プリリー
ド時に前述したようにセンス特性の基準を厳しくして読
み出されたデータのレベルと、センス特性の基準を緩め
て通常の読み出しにより読み出したデータのレベルとを
比較して、プリリードで読み出したデータのレベルと一
致しないと判別すると(S3)、ラッチ回路11B からMPU モ
ード信号を出力する(S4)。これによりメモリセルの揮発
を検出するとMPU モードに移行できる。
【００３６】図13は本発明に係るEPROM を内蔵した半導
体装置の第１実施例の構成を示すブロック図である。本
発明のEPROM を内蔵している半導体集積回路38は、外部
ROM39と接続される。この半導体装置は、半導体集積回
路38に内蔵している図示しないメモリセルをアクセス
し、メモリセルが揮発であると判別した場合には、メモ
リセルの信頼性が低いと判別して、内蔵しているメモリ
セルの使用を中止して、半導体集積回路38はMPU モード
に移行し、外部に設けているエマージェンシー用の外部
ROM 39をアクセスする。そして外部ROM 39のプログラム
により動作し、半導体集積回路38内の図示しないメモリ
セルの揮発によりデバイス等の誤動作、暴走をする前
に、その誤動作、暴走を確実に未然に防止できる。
【００３７】図14は本発明に係るEPROM を内蔵した半導
体装置の第２実施例の構成を示すブロック図である。メ
モリセル群28、センスアンプ29、揮発判別部31及びデコ
ーダ30を備えており、揮発判別部31から出力されるメモ
リセル群28から読み出したデータ44及びRAM 書き込み信
号45はRAM 40へ入力される。アドレス20が入力される不
良アドレスラッチ部・アドレスコンペア部41から出力さ
れるRAM イネーブル信号42はRAM 用のデコーダ30へ入力
され、EPROM ディセーブル信号43は、メモリセル群28用
のデコーダ30へ入力される。揮発判別部31から出力され
る揮発であることを判別した信号は不良アドレスラッチ
部・アドレスコンペア部41へ入力される。デコーダ30に
はアドレス20が入力される。
【００３８】このよう構成した半導体装置は、メモリセ
ル郡28のメモリセルの揮発を検出すると、揮発があるメ
モリセルのアドレスをRAM 40のアドレスに変更し、メモ
リセル群28からセンス特性の基準を緩めて通常に代たデ
ータをRAM 40に格納する。つまり、揮発判別部31でメモ
リセルが揮発であると判別すると、RAM 書き込み信号45
がアクティブになり、メモリセル群28から読み出したデ
ータ44がRAM 40に書き込まれる。そしてアドレスラッチ
部・アドレスコンペア部41へは、揮発であるメモリセル
のアドレスがラッチされる。そして、次に同一のアドレ
スがアクセスされたときに、そのアドレスとラッチして
いるアドレスとを比較して、揮発であるメモリセルのア
ドレスと同一であれば、イネーブル信号42をアクティブ
に、ディセーブル信号43をアクティブにしてメモリセル
群28をアクセスせず、RAM 40をアクセスして、メモリセ
ル群28から通常の読み出しで読み出したデータをRAM 40
に書き込む。このように、揮発があるメモリセルから読
み出したデータを、RAM 40に書き込むことにより、現
在、実行しているプログラムをそのまま実行し続けるこ
とができる。
【００３９】図15は本発明に係るEPROM を内蔵した半導
体装置の第３実施例の要部構成を示すブロック図であ
る。メモリセル群28、デコーダ30、揮発判別部31、書き
込み部46、書き込みデータラッチ回路47、揮発アドレス
ラッチ回路48、スイッチ回路SW 1 , SW2 , SW3 , SW4 、
インバータＩ1 、インバータＩ2 及びOR回路ORを備えて
いる。書き込み部46には書き込み用電源電圧50が供給さ
れる。メモリセル群28に書き込むべきデータ44はスイッ
チ回路SW1 を介して書き込み部46へ入力される。書き込
みデータラッチ回路47のデータはスイッチ回路SW2 を介
して書き込み部46へ入力される。
【００４０】揮発判別部31から出力される揮発検出信号
51は書き込みデータラッチ回路47、揮発アドレスラッチ
回路48、スイッチ回路SW2 、スイッチ回路SW4 に与えら
れるとともにインバータＩ1 を介してスイッチ回路SW1
へ、インバータＩ2 を介してスイッチ回路SW3 へ与えら
れ、またOR回路ORの一入力端子へ入力される。OR回路OR
の他入力端子には書き込み信号49が入力され、その出力
は書き込み部46へ入力される。揮発アドレスラッチ回路
48のアドレスデータはスイッチ回路SW3 を介してデコー
ダ30へ入力される。アドレス20はスイッチ回路SW4 を介
してデコーダ30へ入力される。
【００４１】次にこの半導体装置の動作を説明する。メ
モリセルの揮発の有無を判別する動作は図１に示すEPRO
M と同様である。また、書き込みデータラッチ回路47に
は、揮発があるメモリセルの正常なデータをラッチさ
せ、そのメモリセルのアドレスを揮発アドレスラッチ回
路48にラッチさせる。そして、メモリセルが揮発である
と判別すると、揮発判別部31から揮発検出信号51が出力
される。そうするとスイッチ回路SW2 , SW4 がともにオ
ンして、書き込み信号49に関係なく、書き込み用電源電
圧50の供給により揮発があるメモリセル群28のメモリセ
ルに、書き込みデータラッチ回路47のーが再書き込みさ
れる。このとき、通常のデータ書き込み時に使用するデ
ータ44は、スイッチ回路SW1 がオフしていて遮断され
て、メモリセル群28に書き込まれない。
【００４２】このようにしてメモリセル群へデータを書
き込みする場合には、高電圧(12.5Ｖ) が必要である
が、このような半導体装置を搭載する電装品には、その
ような高電圧を用いているものが多く、その高電圧を利
用できる。これによりメモリセルの揮発があっても、書
き込みデータラッチ回路47のデータが与えられて、これ
まで実行していたプログラムの実行を継続することがで
きる。
【００４３】図16は本発明に係るEPROM を内蔵した半導
体装置の第４実施例の要部構成を示すブロック図であ
る。アドレス20が入力される比較器53には、揮発アドレ
スラッチ回路48のアドレスデータ及び揮発判別部31から
出力される揮発検出信号51が入力される。比較器53から
出力されるディセーブル信号54はデコーダ30へ入力さ
れ、イネーブル信号55は冗長メモリ52へ入力される。そ
れ以外の構成は図15の構成と同様となっており、同一構
成部分には同符号を付している。
【００４４】次にこのように構成した半導体装置の動作
を説明する。メモリセルの揮発の有無を判別する動作は
前述したと同様であり、図15に示す半導体装置では、揮
発が発生しているメモリセルにはデータを再書き込みし
たが、ここでは冗長メモリ52に書き込むようにする。な
お、揮発であるメモリセルの正常なデータを、書き込み
データラッチ回路47にラッチさせ、そのメモリセルのア
ドレスを揮発アドレスラッチ回路48にラッチさせる動作
は図15における半導体装置の場合と同様である。
【００４５】そして揮発が発生しているメモリセル群28
のメモリセルのアドレスをラッチしている揮発アドレス
ラッチ回路48のアドレスと、外部からのアドレス20とを
比較し、同一である場合はディセーブル信号54及びイネ
ーブル信号55をともにアクティブにして、これまでメモ
リセル群28を選択していたものを、冗長メモリ52の選択
に切換える。そして書き込みデータ44を書き込む時に
は、揮発検出信号51により、スイッチ回路SW1 をオフに
してメモリセル群28を非選択にして、冗長メモリ52を選
択することにより、揮発による不良のメモリセルがない
冗長メモリ52にデータを書き込む。また、ここで揮発が
発生しているメモリセルのアドレスを、フラッシュメモ
リ等の不揮発性ROM により保持すれば、電源を一旦遮断
してもデータを再使用でき恒久的な使用が可能になる。
【００４６】図17は本発明に係るEPROM を内蔵した半導
体装置の第５実施例の要部構成を示すブロック図であ
る。書き込みデータラッチ回路47のデータはスイッチ回
路SW5を介してスイッチ回路SW1 の一側端子へ入力され
る。アドレス20及び揮発アドレスラッチ回路48のアドレ
スデータが入力される比較器53は、入力された両アドレ
スが一致したときにイネーブル信号55を出力し、そのイ
ネーブル信号55は、スイッチ回路SW5 へ与えられ、イン
バータＩ1 を介してスイッチ回路SW1 へ与えられる。そ
れ以外の構成は、図16における冗長メモリ52を除去した
半導体装置の構成と同様であり、同一構成部分には同符
号を付している。
【００４７】次にこの半導体装置の動作を説明する。メ
モリセル群28のメモリセルの揮発の有無を判別する動作
は前述したと同様である。また、書き込みデータラッチ
回路47には、揮発があるメモリセルの正常なデータをラ
ッチさせ、そのメモリセルのアドレスを揮発アドレスラ
ッチ回路48にラッチさせる。そして、揮発アドレスラッ
チ回路48のアドレスデータと、メモリセル群28のアドレ
ス20とを比較器53で比較し、同一であればイネーブル信
号55をアクティブにする。そうするとスイッチ回路SW1
がオフしスイッチ回路SW5 がオンしてメモリセル群28の
データを出力せず、書き込みデータラッチ回路47のデー
タを出力することができる。
【００４８】これにより、これまで実行していたプログ
ラムの実行を継続することができる。また、書き込みデ
ータラッチ回路47及び揮発アドレスラッチ回路48にフラ
ッシュメモリ等の不揮発性ROM を用いてデータを保持す
れば、電源を一旦遮断してもデータを再使用でき恒久的
な使用が可能になる。
【００４９】
【発明の効果】以上詳述したように本発明の不揮発性半
導体記憶装置は、メモリセルの揮発の有無を判別するか
ら、その判別結果により、メモリセルから読み出したデ
ータによるデバイス等の誤動作、暴走を確実に未然に防
止できる。また、本発明の半導体装置は、本発明による
不揮発性半導体記憶装置を内蔵するから、メモリセルが
揮発であっても、実行しているプログラムの実行を継続
できる。またメモリセルへのデータの再書き込みがで
き、あるいは正常なデータを外部へ出力できる。
【００５０】そして、第１発明によればメモリの良否を
正確に判別できる。第２発明によればメモリセルの揮発
によるデータの誤読み出しがなく、制御部の誤動作を防
止できる。第３発明によればメモリセルに揮発があって
も実行しているプログラムの実行を継続できる。第４発
明によればメモリセルに揮発があっても動作中のプログ
ラム動作を継続できる。
【図面の簡単な説明】
【図１】 本発明に係る不揮発性半導体記憶装置の第１
実施例の要部構成を示すブロック図である。
【図２】 センスアンプのセンス特性図である。
【図３】 不揮発性半導体記憶装置の動作の手順を示す
フローチャートである。
【図４】 本発明に係る不揮発性半導体記憶装置の第２
実施例の要部構成を示すブロック図である。
【図５】 本発明に係る不揮発性半導体記憶装置の第３
実施例の要部構成を示すブロック図である。
【図６】 本発明に係る不揮発性半導体記憶装置の第４
実施例の要部構成を示すブロック図である。
【図７】 本発明に係る不揮発性半導体記憶装置の第５
実施例の要部構成を示すブロック図である。
【図８】 各部信号のタイミングチャートである。
【図９】 本発明に係る不揮発性半導体記憶装置の第６
実施例の要部構成を示すブロック図である。
【図１０】 各部信号のタイミングチャートである。
【図１１】 本発明に係る不揮発性半導体記憶装置の第
７実施例の要部構成を示すブロック図である。
【図１２】 不揮発性半導体記憶装置の動作手順を示す
フローチャートである。
【図１３】 本発明に係る半導体装置の第１実施例の要
部構成を示すブロック図である。
【図１４】 本発明に係る半導体装置の第２実施例の要
部構成を示すブロック図である。
【図１５】 本発明に係る半導体装置の第３実施例の要
部構成を示すブロック図である。
【図１６】 本発明に係る半導体装置の第４実施例の要
部構成を示すブロック図である。
【図１７】 本発明に係る半導体装置の第５実施例の要
部構成を示すブロック図である。
【図１８】 従来の不揮発性半導体記憶装置におけるセ
ンスアンプのセンス特性図である。
【符号の説明】
６ 差動アンプ、７，８ メモリセル、９ センス特性
変更回路、11A,11B ラッチ回路、12 EXOR回路、13
揮発検出端子、15 レジスタ、17 アドレスラッチ回
路、28 メモリセル群、29 センスアンプ、31 揮発判
別部、32 擬似アドレスカウンタ、38 半導体集積回
路、39 外部ROM 、40 RAM、41 アドレスラッチ部・
アドレスコンペア部、SW1 〜SW5 スイッチ回路、47
書き込みデータラッチ回路、48 揮発アドレスラッチ回
路、53 比較器。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルのデータをセンスアンプによ
    り増幅して読み出す不揮発性半導体記憶装置において、 前記センスアンプのセンス特性を変更する特性変更部
    と、 前記センス特性の変更前にセンスアンプにより読み出し
    たデータのレベル及びセンス特性の変更後にセンスアン
    プにより読み出したデータのレベルを比較してメモリセ
    ルの揮発の有無を判別する揮発判別部と、該揮発判別部
    の判別結果を出力する端子とを備えることを特徴とする
    不揮発性半導体記憶装置。
  2. 【請求項２】 揮発判別部の判別結果を入力すべきレジ
    スタを備えている請求項１記載の不揮発性半導体記憶装
    置。
  3. 【請求項３】 揮発判別部による判別結果によりリセッ
    ト信号を出力すべく構成してある請求項１記載の不揮発
    性半導体記憶装置。
  4. 【請求項４】 データを読み出したメモリセルのアドレ
    スをラッチするアドレスラッチ回路を備えている請求項
    １記載の不揮発性半導体記憶装置。
  5. 【請求項５】 擬似アドレスカウンタを備え、メモリセ
    ルからデータを読み出す時間以外の時間内に、同一アド
    レスで２回データを読み出す構成にしてある請求項１記
    載の不揮発性半導体記憶装置。
  6. 【請求項６】 メモリセルの揮発の有無を判別する揮発
    判別モードになすべきデータを格納するレジスタを備
    え、揮発判別モードにした場合に、メモリセルのデータ
    の読み出しを可能にするイネーブル信号の信号反転期間
    を延長する構成にしてある請求項１記載の不揮発性半導
    体記憶装置。
  7. 【請求項７】 揮発判別部による判別結果により、制御
    部を駆動すべき信号を出力する構成にしてある請求項１
    記載の不揮発性半導体記憶装置。
  8. 【請求項８】 請求項１記載の不揮発性半導体記憶装置
    と、センス特性変更前又は変更後に読み出したデータを
    格納する記憶部とを備え、メモリセルが揮発であると判
    別した場合に、読み出したデータにより駆動する制御部
    を、前記記憶部のデータにより駆動すべく構成してある
    ことを特徴とする半導体装置。
  9. 【請求項９】 請求項１記載の不揮発性半導体記憶装置
    と、揮発があるメモリセルのデータを格納する記憶部と
    を備え、メモリセルが揮発であると判別した場合に、前
    記記憶部からデータを読み出してプログラムの実行を継
    続すべく構成してあることを特徴とする半導体装置。
  10. 【請求項１０】 請求項１記載の不揮発性半導体記憶装
    置と、メモリセルに書き込むべきデータをラッチするデ
    ータラッチ回路と、揮発があるメモリセルのアドレスを
    ラッチするアドレスラッチ回路とを備え、メモリセルが
    揮発であると判別した場合に、データラッチ回路のデー
    タをメモリセルに書き込む構成にしてあることを特徴と
    する半導体装置。
  11. 【請求項１１】 冗長メモリを備え、メモリセルが揮発
    であると判別した場合にデータラッチ回路のデータを前
    記冗長メモリに書き込む構成にしてある請求項10記載の
    半導体装置。
  12. 【請求項１２】 揮発アドレスラッチ回路のアドレスデ
    ータと、外部から入力されたアドレスとを比較する比較
    器を備え、比較器の比較結果により、データラッチ回路
    のデータを外部へ出力する構成にしてある請求項10記載
    の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008059745A (ja) * 2006-09-01 2008-03-13 Samsung Electronics Co Ltd フラッシュメモリ装置及びメモリシステム
JP2009032347A (ja) * 2007-07-30 2009-02-12 Mega Chips Corp 不揮発性半導体記憶装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790459A (en) * 1995-08-04 1998-08-04 Micron Quantum Devices, Inc. Memory circuit for performing threshold voltage tests on cells of a memory array
US5724284A (en) * 1996-06-24 1998-03-03 Advanced Micro Devices, Inc. Multiple bits-per-cell flash shift register page buffer
JP3734408B2 (ja) * 2000-07-03 2006-01-11 シャープ株式会社 半導体記憶装置
TW561339B (en) * 2002-07-24 2003-11-11 C One Technology Corp Non-volatile memory based storage system capable of directly overwriting without using redundancy and the method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61172300A (ja) * 1985-01-26 1986-08-02 Toshiba Corp 半導体記憶装置
JPH0713879B2 (ja) * 1985-06-21 1995-02-15 三菱電機株式会社 半導体記憶装置
US4718041A (en) * 1986-01-09 1988-01-05 Texas Instruments Incorporated EEPROM memory having extended life
JPH01300499A (ja) * 1988-05-27 1989-12-04 Seiko Instr Inc 半導体不揮発性メモリー装置
JP2586722B2 (ja) * 1990-10-11 1997-03-05 日本電気株式会社 半導体記憶装置
JPH0574181A (ja) * 1991-09-10 1993-03-26 Nec Corp 半導体メモリ装置のデータ読み出し回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008059745A (ja) * 2006-09-01 2008-03-13 Samsung Electronics Co Ltd フラッシュメモリ装置及びメモリシステム
JP2009032347A (ja) * 2007-07-30 2009-02-12 Mega Chips Corp 不揮発性半導体記憶装置

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