JP2000315398A - センスアンプの感度を決定するためのテストシステム及び方法を具備するダイナミックランダムアクセスメモリ回路 - Google Patents
センスアンプの感度を決定するためのテストシステム及び方法を具備するダイナミックランダムアクセスメモリ回路Info
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Abstract
(57)【要約】
【課題】 センスアンプの感度を決定するテストシステ
ム及び方法を使用するダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）回路を提供する。 【解決手段】 本発明ＤＲＡＭ回路は、センスアンプの
感度を決定する場合に、テストシステムを使用して、一
対のビット線の間に表れ且つセンスアンプによって検知
される電圧差の大きさを独立的に制御する。次いで、既
知の電圧差を検知することに応答して入力／出力信号を
モニタすることによりセンスアンプの感度を決定するこ
とが可能である。テストシステムは第一基準電荷を第一
ビット線上へ転送させるために第一ダミーセルをイネー
ブルさせ且つ第二基準電荷を第二ビット線上へ転送させ
るために第二ダミーセルをイネーブルさせることによっ
て、ビット線間に表れる電圧差の大きさを制御する。
ム及び方法を使用するダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）回路を提供する。 【解決手段】 本発明ＤＲＡＭ回路は、センスアンプの
感度を決定する場合に、テストシステムを使用して、一
対のビット線の間に表れ且つセンスアンプによって検知
される電圧差の大きさを独立的に制御する。次いで、既
知の電圧差を検知することに応答して入力／出力信号を
モニタすることによりセンスアンプの感度を決定するこ
とが可能である。テストシステムは第一基準電荷を第一
ビット線上へ転送させるために第一ダミーセルをイネー
ブルさせ且つ第二基準電荷を第二ビット線上へ転送させ
るために第二ダミーセルをイネーブルさせることによっ
て、ビット線間に表れる電圧差の大きさを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、半導体メモ
リ回路に関するものであって、更に詳細には、テストシ
ステムを具備するダイナミックランダムアクセスメモリ
(ＤＲＡＭ)回路及びセンスアンプの感度を決定する方
法に関するものである。
リ回路に関するものであって、更に詳細には、テストシ
ステムを具備するダイナミックランダムアクセスメモリ
(ＤＲＡＭ)回路及びセンスアンプの感度を決定する方
法に関するものである。
【０００２】
【従来の技術】コンピュータシステムが大型の装置であ
るか又はマイクロコンピュータであるかに拘わらずにデ
ータを格納するためにコンピュータシステムはメモリを
必要とするものであることは公知である。コンピュータ
システムは非揮発性メモリか又は揮発性メモリのいずれ
かの形態でデータを格納するための半導体メモリとして
知られるタイプのメモリを使用することが可能である。
るか又はマイクロコンピュータであるかに拘わらずにデ
ータを格納するためにコンピュータシステムはメモリを
必要とするものであることは公知である。コンピュータ
システムは非揮発性メモリか又は揮発性メモリのいずれ
かの形態でデータを格納するための半導体メモリとして
知られるタイプのメモリを使用することが可能である。
【０００３】電源を除去する場合にデータが失われる半
導体メモリは揮発性メモリであり、且つ更に、スタチッ
クランダムアクセスメモリ (ＳＲＡＭ)又はダイナミッ
クランダムアクセスメモリ (ＤＲＡＭ)に分類すること
が可能である。スタチックランダムアクセスメモリは、
パワーが存在する限り１ビットのデータを維持するフリ
ップフロップ及び複数個のトランジスタを有している。
一方、ダイナミックランダムアクセスメモリは、メモリ
セルが周期的にリフレッシュされない限り短い時間期間
の間１ビットのデータを表す電荷を維持するためのトラ
ンジスタと格納コンデンサとを具備するメモリセルを有
している。
導体メモリは揮発性メモリであり、且つ更に、スタチッ
クランダムアクセスメモリ (ＳＲＡＭ)又はダイナミッ
クランダムアクセスメモリ (ＤＲＡＭ)に分類すること
が可能である。スタチックランダムアクセスメモリは、
パワーが存在する限り１ビットのデータを維持するフリ
ップフロップ及び複数個のトランジスタを有している。
一方、ダイナミックランダムアクセスメモリは、メモリ
セルが周期的にリフレッシュされない限り短い時間期間
の間１ビットのデータを表す電荷を維持するためのトラ
ンジスタと格納コンデンサとを具備するメモリセルを有
している。
【０００４】ＤＲＡＭは、更に、メモリセルの読取動作
期間中に第一ビット線と第二ビット線との間に表れる電
圧差を検知するためのセンスアンプ即ち検知増幅器を有
している。センスアンプは、第一ビット線へ転送される
メモリセルの電荷に対応する電圧レベルを第二ビット線
上に存在するプレチャージ電圧 (例えば、Ｖｄｄ／２)
の電圧レベルと比較することによって、メモリセル内に
維持されている電荷によって表されるデータの二進値を
決定する。然しながら、メモリセルの格納コンデンサ内
の電圧レベルは接地に向かって減衰するので、センスア
ンプによる「高」二進値の検知は、格納コンデンサ内の
電圧レベルがプレチャージ電圧近くに減衰するに従い益
々困難なものとなる。
期間中に第一ビット線と第二ビット線との間に表れる電
圧差を検知するためのセンスアンプ即ち検知増幅器を有
している。センスアンプは、第一ビット線へ転送される
メモリセルの電荷に対応する電圧レベルを第二ビット線
上に存在するプレチャージ電圧 (例えば、Ｖｄｄ／２)
の電圧レベルと比較することによって、メモリセル内に
維持されている電荷によって表されるデータの二進値を
決定する。然しながら、メモリセルの格納コンデンサ内
の電圧レベルは接地に向かって減衰するので、センスア
ンプによる「高」二進値の検知は、格納コンデンサ内の
電圧レベルがプレチャージ電圧近くに減衰するに従い益
々困難なものとなる。
【０００５】格納コンデンサの減衰問題に対処するため
に、現在のところ、ＤＲＡＭ回路は「高」二進値を検知
する場合にセンスアンプを助けるためにダミーセルを使
用しており、ダミーセル内のダミー電圧をＶｄｄ／２の
従来のプレチャージ電圧より低いレベルへ設定し且つ従
来のプレチャージ電圧の代わりにダミー電圧をメモリセ
ルの電圧レベルと比較している。従来のプレチャージ電
圧より低く設定されるダミー電圧を使用することは、メ
モリセルの「低」二進値を検知するための余裕が対応的
に減少すると言うことを犠牲にして、メモリセルの
「高」二進値を検知するための余裕を増加させる。
に、現在のところ、ＤＲＡＭ回路は「高」二進値を検知
する場合にセンスアンプを助けるためにダミーセルを使
用しており、ダミーセル内のダミー電圧をＶｄｄ／２の
従来のプレチャージ電圧より低いレベルへ設定し且つ従
来のプレチャージ電圧の代わりにダミー電圧をメモリセ
ルの電圧レベルと比較している。従来のプレチャージ電
圧より低く設定されるダミー電圧を使用することは、メ
モリセルの「低」二進値を検知するための余裕が対応的
に減少すると言うことを犠牲にして、メモリセルの
「高」二進値を検知するための余裕を増加させる。
【０００６】然しながら、メモリセル内の「高」二進値
を検知するための余裕を増加させるためにダミーセルを
使用することは、センスアンプ自身が欠陥性である場合
の問題に対処するものではない。例えば、余裕の設定に
拘わらずに、メモリセルの電圧レベル又は二進値を正し
く識別するためにセンスアンプが充分な感度を有するも
のでない場合がある。従って、センスアンプの感度を決
定するために使用されるテストシステム及び方法を組込
んだダイナミックランダムアクセスメモリ（ＤＲＡＭ）
回路に対する必要性が存在している。
を検知するための余裕を増加させるためにダミーセルを
使用することは、センスアンプ自身が欠陥性である場合
の問題に対処するものではない。例えば、余裕の設定に
拘わらずに、メモリセルの電圧レベル又は二進値を正し
く識別するためにセンスアンプが充分な感度を有するも
のでない場合がある。従って、センスアンプの感度を決
定するために使用されるテストシステム及び方法を組込
んだダイナミックランダムアクセスメモリ（ＤＲＡＭ）
回路に対する必要性が存在している。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、センスアンプの感度を決定する構成を具備
するダイナミックランダムアクセスメモリ回路を提供す
ることを目的とする。本発明の別の目的とするところ
は、ダイナミックランダムアクセスメモリ内に設けられ
ているセンスアンプの感度を決定する技術を提供するこ
とである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、センスアンプの感度を決定する構成を具備
するダイナミックランダムアクセスメモリ回路を提供す
ることを目的とする。本発明の別の目的とするところ
は、ダイナミックランダムアクセスメモリ内に設けられ
ているセンスアンプの感度を決定する技術を提供するこ
とである。
【０００８】
【課題を解決するための手段】本発明によれば、センス
アンプの感度を決定するテストシステム及び方法を具備
するダイナミックランダムアクセスメモリ（ＤＲＡＭ）
回路が提供される。センスアンプの感度を決定する場合
に、本ＤＲＡＭ回路は、一対のビット線の間に表れ且つ
センスアンプによって検知される電圧差の大きさを独立
的に制御するためのテストシステムを使用する。従っ
て、センスアンプの感度は既知の電圧差を検知すること
に応答してセンスアンプによって発生される入力／出力
信号をモニタすることによって決定することが可能であ
る。該テストシステムは、第一基準電荷を第一ビット線
上へ転送させるために第一ダミーセルをイネーブルさせ
ることにより且つ第二基準電荷を第二ビット線上へ転送
させるために第二ダミーセルをイネーブルさせることに
よってビット線間に表れる電圧差の大きさを制御する。
アンプの感度を決定するテストシステム及び方法を具備
するダイナミックランダムアクセスメモリ（ＤＲＡＭ）
回路が提供される。センスアンプの感度を決定する場合
に、本ＤＲＡＭ回路は、一対のビット線の間に表れ且つ
センスアンプによって検知される電圧差の大きさを独立
的に制御するためのテストシステムを使用する。従っ
て、センスアンプの感度は既知の電圧差を検知すること
に応答してセンスアンプによって発生される入力／出力
信号をモニタすることによって決定することが可能であ
る。該テストシステムは、第一基準電荷を第一ビット線
上へ転送させるために第一ダミーセルをイネーブルさせ
ることにより且つ第二基準電荷を第二ビット線上へ転送
させるために第二ダミーセルをイネーブルさせることに
よってビット線間に表れる電圧差の大きさを制御する。
【０００９】本発明によれば、センスアンプの感度を決
定するためにテストモード期間中に動作可能であり且つ
メモリセル内の格納電荷の二進値を決定するために通常
モード期間中に動作可能なＤＲＡＭ回路及び方法が提供
される。
定するためにテストモード期間中に動作可能であり且つ
メモリセル内の格納電荷の二進値を決定するために通常
モード期間中に動作可能なＤＲＡＭ回路及び方法が提供
される。
【００１０】
【発明の実施の形態】同一の構成要素には同一の参照番
号を付してある図１乃至３を参照して説明すると、本発
明に基づいてセンスアンプ１０２の感度を決定するため
に使用されるテストシステム２００を組込んだ例示的な
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路
１００が示されている。
号を付してある図１乃至３を参照して説明すると、本発
明に基づいてセンスアンプ１０２の感度を決定するため
に使用されるテストシステム２００を組込んだ例示的な
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路
１００が示されている。
【００１１】ＤＲＡＭ回路１００について何等特定の半
導体チップを参照することなしに説明するが、本発明は
スタンドアローンメモリチップ内において使用すること
が可能であるが、例えば、マイクロプロセッサチップ又
は応用特定集積回路（ＡＳＩＣ）等の集積回路内におい
て埋め込まれているメモリとして使用するのに特に適し
たものであることを理解すべきである。従って、本発明
は以下に説明するようなＤＲＡＭ回路１００のみに制限
されるべきものとして理解されるべきではない。
導体チップを参照することなしに説明するが、本発明は
スタンドアローンメモリチップ内において使用すること
が可能であるが、例えば、マイクロプロセッサチップ又
は応用特定集積回路（ＡＳＩＣ）等の集積回路内におい
て埋め込まれているメモリとして使用するのに特に適し
たものであることを理解すべきである。従って、本発明
は以下に説明するようなＤＲＡＭ回路１００のみに制限
されるべきものとして理解されるべきではない。
【００１２】図１を参照すると、センスアンプ１０２の
感度を決定するために使用されるテストシステム２００
を組込んだＤＲＡＭ回路１００の回路図が示されてい
る。説明の便宜上、一対のメモリセル１１０，１２０、
一対のダミーセル１３０，１４０、一対のビット線１２
９を包含するＤＲＡＭ回路１００の例示的な部分のみが
示されており且つそれについて説明する。然しながら、
実際には、ＤＲＡＭ回路は非常に多数のこのような要素
を包含するものであることを理解すべきである。
感度を決定するために使用されるテストシステム２００
を組込んだＤＲＡＭ回路１００の回路図が示されてい
る。説明の便宜上、一対のメモリセル１１０，１２０、
一対のダミーセル１３０，１４０、一対のビット線１２
９を包含するＤＲＡＭ回路１００の例示的な部分のみが
示されており且つそれについて説明する。然しながら、
実際には、ＤＲＡＭ回路は非常に多数のこのような要素
を包含するものであることを理解すべきである。
【００１３】ＤＲＡＭ回路１００は、好適には、単一ト
ランジスタメモリアーキテクチャを使用し、その場合
に、第一メモリセル１１０は格納コンデンサ１１２とア
クセストランジスタ１１４とを有している。格納コンデ
ンサ１１２は基準電圧Ｖｒｅｆ（例えば、Ｖｄｄ／２）
へ接続されている第一端子１１２Ａと、アクセストラン
ジスタ１１４のソースノード１１４Ｓへ接続している第
二端子１１２ｄを有している。アクセストランジスタ１
１４は、第一ワード線１１６へ接続しているゲートノー
ド１１４Ｇ及びビット線対１２９のうちの第一ビット線
１１８へ接続しているドレインノード１１４Ｄを有して
いる。第一メモリセル１１０は、第一ワード線１１６へ
「高」電圧が印加されると、格納コンデンサ１１２内に
格納されている第一メモリ電荷を第一ビット線１１８へ
転送すべく動作する。
ランジスタメモリアーキテクチャを使用し、その場合
に、第一メモリセル１１０は格納コンデンサ１１２とア
クセストランジスタ１１４とを有している。格納コンデ
ンサ１１２は基準電圧Ｖｒｅｆ（例えば、Ｖｄｄ／２）
へ接続されている第一端子１１２Ａと、アクセストラン
ジスタ１１４のソースノード１１４Ｓへ接続している第
二端子１１２ｄを有している。アクセストランジスタ１
１４は、第一ワード線１１６へ接続しているゲートノー
ド１１４Ｇ及びビット線対１２９のうちの第一ビット線
１１８へ接続しているドレインノード１１４Ｄを有して
いる。第一メモリセル１１０は、第一ワード線１１６へ
「高」電圧が印加されると、格納コンデンサ１１２内に
格納されている第一メモリ電荷を第一ビット線１１８へ
転送すべく動作する。
【００１４】更に、ＤＲＡＭ回路１００は格納コンデン
サ１２２とアクセストランジスタ１２４とを組込んだ第
二メモリセル１２０を有している。格納コンデンサ１２
２は、基準電圧へ接続されている第一端子１２２ａと、
アクセストランジスタ１２４のソースノード１２４Ｓへ
接続している第二端子１２２ｂとを有している。アクセ
ストランジスタ１２４は、第二ワード線１２６へ接続し
ているゲートノード１２４Ｇとビット線対１２９のうち
の第二ビット線１２８へ接続しているドレインノード１
２４Ｄとを有している。第二メモリセル１２０は、第二
ワード線１２６へ「高」電圧が印加されると、格納コン
デンサ１２２内に格納されている第二メモリ電荷を第二
ビット線１２８へ転送すべく動作する。
サ１２２とアクセストランジスタ１２４とを組込んだ第
二メモリセル１２０を有している。格納コンデンサ１２
２は、基準電圧へ接続されている第一端子１２２ａと、
アクセストランジスタ１２４のソースノード１２４Ｓへ
接続している第二端子１２２ｂとを有している。アクセ
ストランジスタ１２４は、第二ワード線１２６へ接続し
ているゲートノード１２４Ｇとビット線対１２９のうち
の第二ビット線１２８へ接続しているドレインノード１
２４Ｄとを有している。第二メモリセル１２０は、第二
ワード線１２６へ「高」電圧が印加されると、格納コン
デンサ１２２内に格納されている第二メモリ電荷を第二
ビット線１２８へ転送すべく動作する。
【００１５】第一メモリセル１１０及び第二メモリセル
１２０は、各々、夫々の格納コンデンサ１１２及び１２
２内に電荷の形態でデータを格納すべく動作する。該電
荷は二進値「１」を表すＶｄｄ（高電圧）にあるか又は
その近いものとすることが可能であり、又、該電荷は、
二進値「０」を表すＶｓｓ（低電圧）にあるか又はその
近くのものとすることが可能である。更に、第一メモリ
セル１１０内の電荷はその二進値に拘わらずに第一メモ
リ電荷と呼称することが可能であり、且つ、同様に、第
二メモリセル１２０内の電荷はその二進値に拘わらずに
第二メモリ電荷として呼称することが可能である。
１２０は、各々、夫々の格納コンデンサ１１２及び１２
２内に電荷の形態でデータを格納すべく動作する。該電
荷は二進値「１」を表すＶｄｄ（高電圧）にあるか又は
その近いものとすることが可能であり、又、該電荷は、
二進値「０」を表すＶｓｓ（低電圧）にあるか又はその
近くのものとすることが可能である。更に、第一メモリ
セル１１０内の電荷はその二進値に拘わらずに第一メモ
リ電荷と呼称することが可能であり、且つ、同様に、第
二メモリセル１２０内の電荷はその二進値に拘わらずに
第二メモリ電荷として呼称することが可能である。
【００１６】ＤＲＡＭ回路１００は、更に、格納コンデ
ンサ１３２とアクセストランジスタ１３４とを具備する
第一ダミーセル１３０を有している。格納コンデンサ１
３２は基準電圧へ接続されている第一端子１３２ａとア
クセストランジスタ１３４のソースノード１３４Ｓへ接
続している第二端子１３２ｂとを有している。アクセス
トランジスタ１３４は、第一ダミーワード線１３６へ接
続しているゲートノード１３４Ｇとビット線対１２９の
うちの第一ビット線１１８へ接続しているドレインノー
ド１３４Ｄとを有している。第一ダミーセル１３０は、
第一ダミーワード線１３６へ「高」電圧が印加される
と、格納コンデンサ１３２内に格納されている第一ダミ
ー電荷を第一ビット線１１８へ転送すべく動作する。
ンサ１３２とアクセストランジスタ１３４とを具備する
第一ダミーセル１３０を有している。格納コンデンサ１
３２は基準電圧へ接続されている第一端子１３２ａとア
クセストランジスタ１３４のソースノード１３４Ｓへ接
続している第二端子１３２ｂとを有している。アクセス
トランジスタ１３４は、第一ダミーワード線１３６へ接
続しているゲートノード１３４Ｇとビット線対１２９の
うちの第一ビット線１１８へ接続しているドレインノー
ド１３４Ｄとを有している。第一ダミーセル１３０は、
第一ダミーワード線１３６へ「高」電圧が印加される
と、格納コンデンサ１３２内に格納されている第一ダミ
ー電荷を第一ビット線１１８へ転送すべく動作する。
【００１７】更に、ＤＲＡＭ回路１００は、格納コンデ
ンサ１４２とアクセストランジスタ１４４とを具備して
いる第二ダミーセル１４０を有している。格納コンデン
サ１４２は、基準電圧へ接続されている第一端子１４２
ａとアクセストランジスタ１４４のソースノード１４４
Ｓへ接続している第二端子１４２ｂとを有している。ア
クセストランジスタ１４４は、第二ダミーワード線１４
６へ接続されているゲートノード１４４Ｇとビット線対
１２９のうちの第二ビット線１２８へ接続しているドレ
インノード１４４Ｄとを有している。第二ダミーセル１
４０は、第二ダミーワード線１４６へ「高」電圧が印加
される場合に、格納コンデンサ１４２内に格納されてい
る第二ダミー電荷を第二ビット線１２８へ転送すべく動
作する。
ンサ１４２とアクセストランジスタ１４４とを具備して
いる第二ダミーセル１４０を有している。格納コンデン
サ１４２は、基準電圧へ接続されている第一端子１４２
ａとアクセストランジスタ１４４のソースノード１４４
Ｓへ接続している第二端子１４２ｂとを有している。ア
クセストランジスタ１４４は、第二ダミーワード線１４
６へ接続されているゲートノード１４４Ｇとビット線対
１２９のうちの第二ビット線１２８へ接続しているドレ
インノード１４４Ｄとを有している。第二ダミーセル１
４０は、第二ダミーワード線１４６へ「高」電圧が印加
される場合に、格納コンデンサ１４２内に格納されてい
る第二ダミー電荷を第二ビット線１２８へ転送すべく動
作する。
【００１８】ＤＲＡＭ回路１００内に組込まれているセ
ンスアンプ１０２は、通常、交差結合されているインバ
ータを有しており、該交差結合されているインバータ
は、第一ビット線１１８と第二ビット線１２８との間に
表れる電圧差即ち電位における小さな変化を検知すべく
動作する。該電圧差の検知に応答して、センスアンプ１
０２はビット線対１２９を検知された電圧差に基づいて
異なる電圧レベルへ駆動する。ビット線対１２９上に存
在する異なる電圧レベルに対応する入力／出力信号１０
３ａ及び１０３ｂ（１つのＩ／Ｏ信号が許容される）が
Ｉ／Ｏ制御線１０５をイネーブルさせることによって出
力トランジスタ１０６ａ及び１０６ｂを夫々動作させる
ことによって入力／出力線１０４ａ及び１０４ｂから読
取られる。
ンスアンプ１０２は、通常、交差結合されているインバ
ータを有しており、該交差結合されているインバータ
は、第一ビット線１１８と第二ビット線１２８との間に
表れる電圧差即ち電位における小さな変化を検知すべく
動作する。該電圧差の検知に応答して、センスアンプ１
０２はビット線対１２９を検知された電圧差に基づいて
異なる電圧レベルへ駆動する。ビット線対１２９上に存
在する異なる電圧レベルに対応する入力／出力信号１０
３ａ及び１０３ｂ（１つのＩ／Ｏ信号が許容される）が
Ｉ／Ｏ制御線１０５をイネーブルさせることによって出
力トランジスタ１０６ａ及び１０６ｂを夫々動作させる
ことによって入力／出力線１０４ａ及び１０４ｂから読
取られる。
【００１９】センスアンプ１０２は、第一パスゲート１
０４によって第一ビット線１１８へ接続し、且つ第二パ
スゲート１０６によって第二ビット線１２８へ接続させ
ることが可能である。第一パスゲート１０４及び第二パ
スゲート１０６のゲートノードはブロック分離線２５６
へ接続している。第一及び第二パスゲート１０４及び１
０６（例えば、伝達ゲート）は、ビット線対１２９上に
存在する電圧差をセンスアンプ１０２へ通過させること
によってセンスアンプ１０２の検知及び駆動動作を容易
なものとさせるべく機能する。
０４によって第一ビット線１１８へ接続し、且つ第二パ
スゲート１０６によって第二ビット線１２８へ接続させ
ることが可能である。第一パスゲート１０４及び第二パ
スゲート１０６のゲートノードはブロック分離線２５６
へ接続している。第一及び第二パスゲート１０４及び１
０６（例えば、伝達ゲート）は、ビット線対１２９上に
存在する電圧差をセンスアンプ１０２へ通過させること
によってセンスアンプ１０２の検知及び駆動動作を容易
なものとさせるべく機能する。
【００２０】通常動作モード期間中、テスト回路２００
（後述する）は不活性化されており、従ってＤＲＡＭ回
路１００は従来の態様でメモリセル１１０及び１２０か
らデータを読取り且つそれらへデータを書込むべく機能
することが可能である（より詳細な説明については図２
を参照）。
（後述する）は不活性化されており、従ってＤＲＡＭ回
路１００は従来の態様でメモリセル１１０及び１２０か
らデータを読取り且つそれらへデータを書込むべく機能
することが可能である（より詳細な説明については図２
を参照）。
【００２１】テスト動作モード期間中、センスアンプ１
０２はビット線対１２９上に表れる電圧差を検知すべく
動作し、且つ入力／出力信号１０３ａ及び１０３ｂがセ
ンスアンプの感度を決定すべくモニタされる。より詳細
に説明すると、センスアンプ１０２の感度は、メモリセ
ル１１０及び１２０のいずれもがアクセスされることが
ない期間中に、第一基準電荷を第一ビット線１１８上へ
転送させるために第一ダミーセル１３０をイネーブルさ
せ且つ第二基準電荷を第二ビット線１２８上へ転送させ
るために第二ダミーセル１４０をイネーブルさせること
によって検知される電圧差の大きさを独立的に制御する
ためにテスト回路２００を活性化させることによって決
定される（より詳細な説明については図３を参照）。
０２はビット線対１２９上に表れる電圧差を検知すべく
動作し、且つ入力／出力信号１０３ａ及び１０３ｂがセ
ンスアンプの感度を決定すべくモニタされる。より詳細
に説明すると、センスアンプ１０２の感度は、メモリセ
ル１１０及び１２０のいずれもがアクセスされることが
ない期間中に、第一基準電荷を第一ビット線１１８上へ
転送させるために第一ダミーセル１３０をイネーブルさ
せ且つ第二基準電荷を第二ビット線１２８上へ転送させ
るために第二ダミーセル１４０をイネーブルさせること
によって検知される電圧差の大きさを独立的に制御する
ためにテスト回路２００を活性化させることによって決
定される（より詳細な説明については図３を参照）。
【００２２】テスト回路２００は、第一ダミーセル１３
０の第二端子１３２ｂへ接続しているソースノード２１
０Ｓと第一ダミー基準ワード線２５０へ接続しているゲ
ートノード２１０Ｇとを具備する第一トランジスタ２１
０を有している（その動作については図２及び３を参
照）。第一トランジスタ２１０は、更に、第一トライス
テート回路２１４によって第一ボンドパッド２１２へ接
続しているドレインノード２１０Ｄを有している。テス
トモード期間中、第一ボンドパッド２１２は第一電圧源
２１５をイネーブルさせて第一ダミーセル１３０の充電
用コンデンサ１３２を所定の第一基準電荷へ充電し、該
電荷は第一ダミー基準ワード線２５０へ「高」電圧が印
加される場合に図３に示されるように第一ビット線１１
８へ転送される。
０の第二端子１３２ｂへ接続しているソースノード２１
０Ｓと第一ダミー基準ワード線２５０へ接続しているゲ
ートノード２１０Ｇとを具備する第一トランジスタ２１
０を有している（その動作については図２及び３を参
照）。第一トランジスタ２１０は、更に、第一トライス
テート回路２１４によって第一ボンドパッド２１２へ接
続しているドレインノード２１０Ｄを有している。テス
トモード期間中、第一ボンドパッド２１２は第一電圧源
２１５をイネーブルさせて第一ダミーセル１３０の充電
用コンデンサ１３２を所定の第一基準電荷へ充電し、該
電荷は第一ダミー基準ワード線２５０へ「高」電圧が印
加される場合に図３に示されるように第一ビット線１１
８へ転送される。
【００２３】同様に、テスト回路２００は第二ダミーセ
ル１４０の第二端子１４２ｂへ接続しているソースノー
ド２２０Ｓと、第二ダミー基準ワード線２５５へ接続し
ているゲートノード２２０Ｇとを具備している第二トラ
ンジスタ２２０を有している（その動作の説明について
は図２及び３を参照）。第二トランジスタ２２０は、第
二トライステート回路２２４によって第二ボンドパッド
２２２へ接続しているドレインノード２２０Ｄを有して
いる。テストモード期間中、第二ボンドパッド２２２は
第二電圧源２２３をイネーブルさせて第二ダミーセル１
４０の充電用コンデンサ１４２を所定の第二基準電荷へ
充電し、該電荷は第二ダミー基準ワード線２５５へ
「高」電圧が印加される場合に、図３に示したように第
二ビット線１２８へ転送される。
ル１４０の第二端子１４２ｂへ接続しているソースノー
ド２２０Ｓと、第二ダミー基準ワード線２５５へ接続し
ているゲートノード２２０Ｇとを具備している第二トラ
ンジスタ２２０を有している（その動作の説明について
は図２及び３を参照）。第二トランジスタ２２０は、第
二トライステート回路２２４によって第二ボンドパッド
２２２へ接続しているドレインノード２２０Ｄを有して
いる。テストモード期間中、第二ボンドパッド２２２は
第二電圧源２２３をイネーブルさせて第二ダミーセル１
４０の充電用コンデンサ１４２を所定の第二基準電荷へ
充電し、該電荷は第二ダミー基準ワード線２５５へ
「高」電圧が印加される場合に、図３に示したように第
二ビット線１２８へ転送される。
【００２４】理解すべきことであるが、第一電圧源２１
５及び第二電圧源２２３は集積回路テスト装置からのテ
スタープローブ又はチップ外部のその他の電圧源から得
ることが可能である。
５及び第二電圧源２２３は集積回路テスト装置からのテ
スタープローブ又はチップ外部のその他の電圧源から得
ることが可能である。
【００２５】更に、第一及び第二トライステート回路２
１４及び２２４はテストモード期間中に第一及び第二ボ
ンドパッド２１２及び２２２をトランジスタ２１０及び
２３０へ選択的に結合させ、且つ通常モード期間中に該
ボンドパッドをトランジスタ２１０及び２３０から選択
的に分離させるためにテスト制御入力端２１４ａ及び２
２４ａを有することが可能である。テスト制御入力端２
１４ａ及び２２４ａと関連するテスト制御信号は、メモ
リを迅速にテストモード及び通常モードの形態とさせる
ことを可能とするためにチップレベルにおいて直接的に
制御することが可能である。該テスト制御信号はＤＲＡ
Ｍ回路１００を完全にテストするために内蔵自己テスト
（ＢＩＳＴ）信号及び回路内に組込むことが可能であ
る。
１４及び２２４はテストモード期間中に第一及び第二ボ
ンドパッド２１２及び２２２をトランジスタ２１０及び
２３０へ選択的に結合させ、且つ通常モード期間中に該
ボンドパッドをトランジスタ２１０及び２３０から選択
的に分離させるためにテスト制御入力端２１４ａ及び２
２４ａを有することが可能である。テスト制御入力端２
１４ａ及び２２４ａと関連するテスト制御信号は、メモ
リを迅速にテストモード及び通常モードの形態とさせる
ことを可能とするためにチップレベルにおいて直接的に
制御することが可能である。該テスト制御信号はＤＲＡ
Ｍ回路１００を完全にテストするために内蔵自己テスト
（ＢＩＳＴ）信号及び回路内に組込むことが可能であ
る。
【００２６】テスト回路２００は、更に、短絡用トラン
ジスタ２３０を有しており、該短絡用トランジスタ２３
０は、短絡用ゲート線２６０へ接続しているゲートノー
ド２３０Ｇと、夫々第一トランジスタ２１０のドレイン
ノード２１０Ｄ及び第二トランジスタ２２０のドレイン
ノード２２０Ｄへ接続されているソースノード２３０Ｓ
及びドレインノード２３０Ｄとを有している。短絡用ト
ランジスタ２３０は、第一ボンドパッド２１２及び第二
ボンドパッド２２４がテストモード期間中に電気的に分
離され且つ通常モード期間中に互いに短絡状態とされる
ように制御される（図２及び３参照）。
ジスタ２３０を有しており、該短絡用トランジスタ２３
０は、短絡用ゲート線２６０へ接続しているゲートノー
ド２３０Ｇと、夫々第一トランジスタ２１０のドレイン
ノード２１０Ｄ及び第二トランジスタ２２０のドレイン
ノード２２０Ｄへ接続されているソースノード２３０Ｓ
及びドレインノード２３０Ｄとを有している。短絡用ト
ランジスタ２３０は、第一ボンドパッド２１２及び第二
ボンドパッド２２４がテストモード期間中に電気的に分
離され且つ通常モード期間中に互いに短絡状態とされる
ように制御される（図２及び３参照）。
【００２７】更に、タイミング回路１０２は、ＤＲＡＭ
回路１００にわたって必要な制御を与えるために、例え
ば、メモリ制御信号、行アドレスデコード信号、ＤＲＡ
Ｍ読取／書込信号、及び制御信号（図２及び３に示した
波形参照）を使用することが可能である。
回路１００にわたって必要な制御を与えるために、例え
ば、メモリ制御信号、行アドレスデコード信号、ＤＲＡ
Ｍ読取／書込信号、及び制御信号（図２及び３に示した
波形参照）を使用することが可能である。
【００２８】図２を参照すると、通常動作モード期間中
にＤＲＡＭ回路１００へ印加することの可能な複数個の
電圧波形ａ′乃至ｉ′が示されている。説明の便宜上、
その電圧波形（例えば、波形ａ′）が存在する図１のＤ
ＲＡＭ回路１００内の特定の位置（例えば、ワード線１
１６）には対応する小文字英文字を付してある。
にＤＲＡＭ回路１００へ印加することの可能な複数個の
電圧波形ａ′乃至ｉ′が示されている。説明の便宜上、
その電圧波形（例えば、波形ａ′）が存在する図１のＤ
ＲＡＭ回路１００内の特定の位置（例えば、ワード線１
１６）には対応する小文字英文字を付してある。
【００２９】通常動作モード期間中に、テスト回路２０
０は不活性化され、従ってＤＲＡＭ回路１００はメモリ
セル１１０及び１２０の読取及び書込動作を実行するこ
とが可能である。例えば、第一メモリセル１１０がイネ
ーブルされて第一メモリ電荷を第一ビット線１１８へ転
送し且つ第二ダミーセル１４０がイネーブルされてダミ
ー基準電荷（例えば、Ｖｄｄ／２より僅かに小さい）を
第二ビット線１２８へ転送した場合に、読取動作を行う
ことが可能である（この特定の読取動作については後に
詳細に説明する）。一方、第二メモリセル１２０がイネ
ーブルされて第二メモリ電荷を第二ビット線１２８へ転
送し且つ第一ダミーセル１３０がイネーブルされてダミ
ー基準電荷を第一ビット線１１８へ転送する（この特定
の読取動作については詳細な説明を割愛する）。次い
で、センスアンプ１０２が読取動作に続いてビット線対
１２９上に表れる「小さな」電位変化を検知し且つビッ
ト線１１８及び１２８を例えばＶｄｄ又はＶｓｓ等の適
宜の完全なる基準電圧レベルへ駆動する。その後に、Ｉ
／Ｏ信号１０３ａ及び１０３ｂをモニタして、夫々のメ
モリセル１１０又は１２０内に格納されている二進値を
決定する。
０は不活性化され、従ってＤＲＡＭ回路１００はメモリ
セル１１０及び１２０の読取及び書込動作を実行するこ
とが可能である。例えば、第一メモリセル１１０がイネ
ーブルされて第一メモリ電荷を第一ビット線１１８へ転
送し且つ第二ダミーセル１４０がイネーブルされてダミ
ー基準電荷（例えば、Ｖｄｄ／２より僅かに小さい）を
第二ビット線１２８へ転送した場合に、読取動作を行う
ことが可能である（この特定の読取動作については後に
詳細に説明する）。一方、第二メモリセル１２０がイネ
ーブルされて第二メモリ電荷を第二ビット線１２８へ転
送し且つ第一ダミーセル１３０がイネーブルされてダミ
ー基準電荷を第一ビット線１１８へ転送する（この特定
の読取動作については詳細な説明を割愛する）。次い
で、センスアンプ１０２が読取動作に続いてビット線対
１２９上に表れる「小さな」電位変化を検知し且つビッ
ト線１１８及び１２８を例えばＶｄｄ又はＶｓｓ等の適
宜の完全なる基準電圧レベルへ駆動する。その後に、Ｉ
／Ｏ信号１０３ａ及び１０３ｂをモニタして、夫々のメ
モリセル１１０又は１２０内に格納されている二進値を
決定する。
【００３０】より詳細に説明すると、第一メモリセル１
１０が第一メモリ電荷を第一ビット線１１８へ転送す
る。何故ならば、波形ａ′で表される高電圧が時間ｔ0
において第一ワード線１１６へ印加されるからである。
一方、波形ｂ′によって表される低電圧が時間ｔ0にお
いて第二ワード線１２６へ印加されるので、第二メモリ
セル１２０は第二メモリ電荷を第二ビット線１２８へ転
送することはない。
１０が第一メモリ電荷を第一ビット線１１８へ転送す
る。何故ならば、波形ａ′で表される高電圧が時間ｔ0
において第一ワード線１１６へ印加されるからである。
一方、波形ｂ′によって表される低電圧が時間ｔ0にお
いて第二ワード線１２６へ印加されるので、第二メモリ
セル１２０は第二メモリ電荷を第二ビット線１２８へ転
送することはない。
【００３１】同時に、第一メモリ電荷が第一ビット線１
１８へ転送され、第二ダミーセル１４０はダミー基準電
荷を第二ビット線１２８へ転送する。何故ならば、波形
ｆ′によって表される高電圧が時間ｔ0において第二ダ
ミーワード線１４６へ印加されるからである。波形ｅ′
によって表される低電圧が時間ｔ0において第一ダミー
ワード線１３６へ印加されるので、第一ダミーセル１３
０はダミー基準電荷を第一ビット線１１８へ転送するこ
とはない。
１８へ転送され、第二ダミーセル１４０はダミー基準電
荷を第二ビット線１２８へ転送する。何故ならば、波形
ｆ′によって表される高電圧が時間ｔ0において第二ダ
ミーワード線１４６へ印加されるからである。波形ｅ′
によって表される低電圧が時間ｔ0において第一ダミー
ワード線１３６へ印加されるので、第一ダミーセル１３
０はダミー基準電荷を第一ビット線１１８へ転送するこ
とはない。
【００３２】第一メモリ電荷の転送の前に、第一及び第
二ダミー基準電荷が同一の電位にあるように短絡用トラ
ンジスタ２３０を活性化させるために波形ｇ′によって
表される高電圧を時間ｔ0において短絡用ゲート線２６
０へ印加させることによってテスト回路２００は実効的
にディスエーブル即ち動作不能状態とされる。又、読取
動作期間中に、波形ｃ′によって表される高電圧を時間
ｔ0において第一ダミー基準ワード線２５０へ印加させ
ることによって第一トランジスタ２１０を活性化させる
ことが可能であり、且つ波形ｄ′によって表される低電
圧を第二ダミー基準ワード線２６０へ時間ｔ0において
印加させることによって第二トランジスタ２２０を不活
性化させることが可能である。理解すべきことである
が、テストシステム２００は通常動作モード期間中に多
くの異なる態様でディスエーブルさせることが可能であ
り、且つ上述した説明は単にそのような態様のうちの１
例を示すものに過ぎない。
二ダミー基準電荷が同一の電位にあるように短絡用トラ
ンジスタ２３０を活性化させるために波形ｇ′によって
表される高電圧を時間ｔ0において短絡用ゲート線２６
０へ印加させることによってテスト回路２００は実効的
にディスエーブル即ち動作不能状態とされる。又、読取
動作期間中に、波形ｃ′によって表される高電圧を時間
ｔ0において第一ダミー基準ワード線２５０へ印加させ
ることによって第一トランジスタ２１０を活性化させる
ことが可能であり、且つ波形ｄ′によって表される低電
圧を第二ダミー基準ワード線２６０へ時間ｔ0において
印加させることによって第二トランジスタ２２０を不活
性化させることが可能である。理解すべきことである
が、テストシステム２００は通常動作モード期間中に多
くの異なる態様でディスエーブルさせることが可能であ
り、且つ上述した説明は単にそのような態様のうちの１
例を示すものに過ぎない。
【００３３】パスゲート１０４及び１０６は、波形ｉ′
によって表される高電圧を時間ｔ0においてブロック分
離線２５６へ印加させることによって活性化される。パ
スゲート１０４及び１０６が活性化されると、ビット線
電圧／電荷がセンスアンプ１０２へ通過することを可能
とする。従って、ビット線１２９は異なる電圧に駆動さ
れ且つＩ／Ｏ信号１０４ａ及び１０４ｂは活性化されて
駆動された電圧を出力することが可能である。
によって表される高電圧を時間ｔ0においてブロック分
離線２５６へ印加させることによって活性化される。パ
スゲート１０４及び１０６が活性化されると、ビット線
電圧／電荷がセンスアンプ１０２へ通過することを可能
とする。従って、ビット線１２９は異なる電圧に駆動さ
れ且つＩ／Ｏ信号１０４ａ及び１０４ｂは活性化されて
駆動された電圧を出力することが可能である。
【００３４】センスアンプ１０２はビット線対１２９を
横断して表れる電圧差を検知すべく動作し、且つメモリ
セル１１０内に格納されている二進値に対応するＩ／Ｏ
信号１０３ａ及び１０３ｂは、波形ｈ′によって表され
る高電圧を時間ｔ1においてＩ／Ｏ制御線１０５へ印加
させることによって出力される。
横断して表れる電圧差を検知すべく動作し、且つメモリ
セル１１０内に格納されている二進値に対応するＩ／Ｏ
信号１０３ａ及び１０３ｂは、波形ｈ′によって表され
る高電圧を時間ｔ1においてＩ／Ｏ制御線１０５へ印加
させることによって出力される。
【００３５】図３を参照すると、テストモード期間中に
ＤＲＡＭ回路１００へ印加することの可能な複数個の電
圧波形ａ乃至ｋが示されている。理解すべきことである
が、波形ａ乃至ｋは図２に示した波形ａ′乃至ｉ′と同
様の態様で且つＤＲＡＭ回路１００内の対応する位置に
存在するものである。
ＤＲＡＭ回路１００へ印加することの可能な複数個の電
圧波形ａ乃至ｋが示されている。理解すべきことである
が、波形ａ乃至ｋは図２に示した波形ａ′乃至ｉ′と同
様の態様で且つＤＲＡＭ回路１００内の対応する位置に
存在するものである。
【００３６】テストモード期間中に、ＤＲＡＭ回路１０
０がイネーブル即ち動作可能状態とされ、従って、ビッ
ト線対１２９の間に表れる電圧差はオフチップのテスト
装置（例えば）によって制御され、そのテスト装置は、
第一ダミーセル１３０を活性化させて第一基準電荷を第
一ビット線１１８へ転送し且つ第二ダミーセル１４０を
活性化させて第二基準電荷を第二ビット線１２８上へ転
送し、その期間中、第一及び第二メモリセル１１０及び
１２０はアクセスされることはない。このような状態に
おいて、センスアンプ１０２の感度は、第一及び第二基
準電圧の大きさを独立的に制御し、センスアンプ１０２
がビット線対１２９の間の電圧差を検知することを許容
し、且つ印加した電圧差の検知に応答するＩ／Ｏ信号１
０３ａ及び１０３ｂをモニタすることによって決定する
ことが可能である。理解すべきことであるが、ビット線
１１８及び１２８は、典型的に、テストモードの前にプ
レチャージされ且つ所定の電圧（例えば、Ｖｄｄ／２）
ヘ平衡化される。
０がイネーブル即ち動作可能状態とされ、従って、ビッ
ト線対１２９の間に表れる電圧差はオフチップのテスト
装置（例えば）によって制御され、そのテスト装置は、
第一ダミーセル１３０を活性化させて第一基準電荷を第
一ビット線１１８へ転送し且つ第二ダミーセル１４０を
活性化させて第二基準電荷を第二ビット線１２８上へ転
送し、その期間中、第一及び第二メモリセル１１０及び
１２０はアクセスされることはない。このような状態に
おいて、センスアンプ１０２の感度は、第一及び第二基
準電圧の大きさを独立的に制御し、センスアンプ１０２
がビット線対１２９の間の電圧差を検知することを許容
し、且つ印加した電圧差の検知に応答するＩ／Ｏ信号１
０３ａ及び１０３ｂをモニタすることによって決定する
ことが可能である。理解すべきことであるが、ビット線
１１８及び１２８は、典型的に、テストモードの前にプ
レチャージされ且つ所定の電圧（例えば、Ｖｄｄ／２）
ヘ平衡化される。
【００３７】より詳細に説明すると、時間ｔ0において
波形ａによって表される低電圧（例えば、Ｖｓｓ）が第
一ワード線１１６へ印加されるので、第一メモリセル１
１０は第一メモリ電荷を第一ビット線１１８へ転送する
ことはない。同様に、時間ｔ 0において波形ｂによって
表される低電圧が第二ワード線１２６へ印加されるの
で、第二メモリセル１２０は第二メモリ電荷を第二ビッ
ト線１２８へ転送することはない。
波形ａによって表される低電圧（例えば、Ｖｓｓ）が第
一ワード線１１６へ印加されるので、第一メモリセル１
１０は第一メモリ電荷を第一ビット線１１８へ転送する
ことはない。同様に、時間ｔ 0において波形ｂによって
表される低電圧が第二ワード線１２６へ印加されるの
で、第二メモリセル１２０は第二メモリ電荷を第二ビッ
ト線１２８へ転送することはない。
【００３８】テストモード期間中に第一電圧源２１５
（図１）が第一ボンドパッド２１２へ接続され、時間ｔ
0において第一ダミーセル１３０の充電用コンデンサ１
３２を波形ｉによって表される第一基準電荷（例えば、
Ｖｄｄ／２）ヘ充電させる。理解すべきことであるが、
この第一基準電荷は格納コンデンサ１３２によって格納
することの可能な任意の電圧レベルとすることが可能で
ある。第一ダミーセル１３０は最初に第一基準電荷へ充
電される。何故ならば、時間ｔ0において、波形ｃによ
って表される高電圧を第一ダミー基準ワード線２５０へ
印加することによって短期間の間第一トランジスタ２１
０が活性化されるからである。
（図１）が第一ボンドパッド２１２へ接続され、時間ｔ
0において第一ダミーセル１３０の充電用コンデンサ１
３２を波形ｉによって表される第一基準電荷（例えば、
Ｖｄｄ／２）ヘ充電させる。理解すべきことであるが、
この第一基準電荷は格納コンデンサ１３２によって格納
することの可能な任意の電圧レベルとすることが可能で
ある。第一ダミーセル１３０は最初に第一基準電荷へ充
電される。何故ならば、時間ｔ0において、波形ｃによ
って表される高電圧を第一ダミー基準ワード線２５０へ
印加することによって短期間の間第一トランジスタ２１
０が活性化されるからである。
【００３９】同様に、テストモード期間中に第二電圧源
２２３が第二ボンドパッド２２２へ接続されて、時間ｔ
0において第二ダミーセル１４０の充電用コンデンサ１
４２を波形ｊによって表される第二基準電荷（例えば、
Ｖｄｄ／２±「ある値」）ヘ充電する。その第二基準電
荷は、格納コンデンサ１４２によって格納することの可
能な任意の電圧レベルとすることが可能である。第二ダ
ミーセル１４０は第二基準電荷へ充電される。何故なら
ば、時間ｔ0において波形ｄによって表される高電圧を
第二ダミー基準ワード線２５５へ印加することによっ
て、第二トランジスタ２２０が短期間の間活性化される
からである。
２２３が第二ボンドパッド２２２へ接続されて、時間ｔ
0において第二ダミーセル１４０の充電用コンデンサ１
４２を波形ｊによって表される第二基準電荷（例えば、
Ｖｄｄ／２±「ある値」）ヘ充電する。その第二基準電
荷は、格納コンデンサ１４２によって格納することの可
能な任意の電圧レベルとすることが可能である。第二ダ
ミーセル１４０は第二基準電荷へ充電される。何故なら
ば、時間ｔ0において波形ｄによって表される高電圧を
第二ダミー基準ワード線２５５へ印加することによっ
て、第二トランジスタ２２０が短期間の間活性化される
からである。
【００４０】第二基準電荷（Ｖｄｄ／２±「ある値」）
の「ある値」成分は、センスアンプ１０２の感度を決定
するために使用される電荷である。センスアンプ１０２
がインクリメント（増分）成分に対応するビット線間の
電位変化を検知することが不可能である場合には、その
センスアンプは感度を喪失している場合がある。
の「ある値」成分は、センスアンプ１０２の感度を決定
するために使用される電荷である。センスアンプ１０２
がインクリメント（増分）成分に対応するビット線間の
電位変化を検知することが不可能である場合には、その
センスアンプは感度を喪失している場合がある。
【００４１】その後に、時間ｔ1−ｔ2において波形ｅに
よって表される高電圧を第一ダミーワード線１３６へ印
加することによって第一ダミーセル１３０が活性化さ
れ、従って第一基準電荷は第一ビット線１１８へ転送さ
れる。又、時間ｔ1−ｔ2において波形ｆによって表され
る高電圧を第二ダミーワード線１４６へ印加することに
よって第二ダミーセル１４０が活性化され、従って第二
基準電荷が第二ビット線１２８へ転送される。
よって表される高電圧を第一ダミーワード線１３６へ印
加することによって第一ダミーセル１３０が活性化さ
れ、従って第一基準電荷は第一ビット線１１８へ転送さ
れる。又、時間ｔ1−ｔ2において波形ｆによって表され
る高電圧を第二ダミーワード線１４６へ印加することに
よって第二ダミーセル１４０が活性化され、従って第二
基準電荷が第二ビット線１２８へ転送される。
【００４２】時間ｔ0において波形ｋによって表される
高電圧をブロック分離線２５６へ印加することによって
パスゲート１０４及び１０６が発生化される。パスゲー
ト１０４及び１０６が活性化されるとビット線電圧／電
荷がセンスアンプ１００へ通過することを可能とさせ
る。次いで、ビット線１２９が異なる電圧へ駆動され且
つＩ／Ｏ信号１０４ａ及び１０４ｂは活性化されて駆動
された電圧を出力することが可能である。
高電圧をブロック分離線２５６へ印加することによって
パスゲート１０４及び１０６が発生化される。パスゲー
ト１０４及び１０６が活性化されるとビット線電圧／電
荷がセンスアンプ１００へ通過することを可能とさせ
る。次いで、ビット線１２９が異なる電圧へ駆動され且
つＩ／Ｏ信号１０４ａ及び１０４ｂは活性化されて駆動
された電圧を出力することが可能である。
【００４３】その後に、センスアンプ１０２が動作して
ビット線対１２９に表れる電圧差（例えば、インクリメ
ント（増分）成分）を検知し、且つＩ／Ｏ信号１０３ａ
及び１０３ｂを使用してセンスアンプが印加電圧差を正
しく検知したか否かを決定する。Ｉ／Ｏ信号１０３ａ及
び１０３ｂは時間ｔ1−ｔ2において波形ｈ′によって表
される高電圧をＩ／Ｏ制御線１０５へ印加することによ
ってモニタし且つ読取ることが可能である。機能するセ
ンスアンプによって検知されるべき寸法とされたインク
リメント即ち増分が第二ダミーメモリセル１４０内に与
えられた場合に、センスアンプ１０２は、可能である場
合には、第二ビット線１２８をＩ／Ｏ線１０３ｂから出
力されるＶｄｄ（論理１）ヘ駆動すべきであり、一方、
Ｖｓｓ（論理０）がＩ／Ｏ線１０３ｂから出力される場
合には、そのセンスアンプはそのインクリメント（増
分）成分を検知するのに充分な感度を有するものではな
い。
ビット線対１２９に表れる電圧差（例えば、インクリメ
ント（増分）成分）を検知し、且つＩ／Ｏ信号１０３ａ
及び１０３ｂを使用してセンスアンプが印加電圧差を正
しく検知したか否かを決定する。Ｉ／Ｏ信号１０３ａ及
び１０３ｂは時間ｔ1−ｔ2において波形ｈ′によって表
される高電圧をＩ／Ｏ制御線１０５へ印加することによ
ってモニタし且つ読取ることが可能である。機能するセ
ンスアンプによって検知されるべき寸法とされたインク
リメント即ち増分が第二ダミーメモリセル１４０内に与
えられた場合に、センスアンプ１０２は、可能である場
合には、第二ビット線１２８をＩ／Ｏ線１０３ｂから出
力されるＶｄｄ（論理１）ヘ駆動すべきであり、一方、
Ｖｓｓ（論理０）がＩ／Ｏ線１０３ｂから出力される場
合には、そのセンスアンプはそのインクリメント（増
分）成分を検知するのに充分な感度を有するものではな
い。
【００４４】又、テストモード期間中に、短絡用トラン
ジスタ２３０は、時間ｔ0において短絡用ゲート線２６
０へ印加された低電圧（波形ｇによって表してある）を
有しており、従って第一ボンドパッド２１２及び第二ボ
ンドパッド２２２は、それらが通常動作モード期間中に
おけるように互いに短絡されることはない。
ジスタ２３０は、時間ｔ0において短絡用ゲート線２６
０へ印加された低電圧（波形ｇによって表してある）を
有しており、従って第一ボンドパッド２１２及び第二ボ
ンドパッド２２２は、それらが通常動作モード期間中に
おけるように互いに短絡されることはない。
【００４５】テスト手順は反復的なものであり、センス
アンプ１０２が検知が成功したことを示す場合には、異
なるインクリメント（増分）値を有する新たな組の電荷
（例えば、第一及び第二基準電荷）がダミーセル１３０
及び１４０へ印加され且つビット線対１２９へ転送さ
れ、従って全体的な範囲の値にわたってセンスアンプの
感度を再度テストすることが可能である。
アンプ１０２が検知が成功したことを示す場合には、異
なるインクリメント（増分）値を有する新たな組の電荷
（例えば、第一及び第二基準電荷）がダミーセル１３０
及び１４０へ印加され且つビット線対１２９へ転送さ
れ、従って全体的な範囲の値にわたってセンスアンプの
感度を再度テストすることが可能である。
【００４６】以上のことから容易に理解されるように、
本発明はセンスアンプの感度を決定する上でセンスアン
プによって検知される電圧レベルを独立的に制御するた
めに２つのダミーセルを使用する方法及びＤＲＡＭ回路
を提供している。又、本ＤＲＡＭ回路は、センスアンプ
の感度を決定する場合にはテストモードで動作すること
が可能であり、又はメモリセル内に格納されている電荷
の二進値を決定する場合には通常動作モードで動作する
ことが可能である。
本発明はセンスアンプの感度を決定する上でセンスアン
プによって検知される電圧レベルを独立的に制御するた
めに２つのダミーセルを使用する方法及びＤＲＡＭ回路
を提供している。又、本ＤＲＡＭ回路は、センスアンプ
の感度を決定する場合にはテストモードで動作すること
が可能であり、又はメモリセル内に格納されている電荷
の二進値を決定する場合には通常動作モードで動作する
ことが可能である。
【００４７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づいてセンスアンプの感度を決定
するために使用されるテストシステムを組込んだＤＲＡ
Ｍ回路を示した概略回路図。
するために使用されるテストシステムを組込んだＤＲＡ
Ｍ回路を示した概略回路図。
【図２】 （１）乃至（９）は通常動作モード期間中に
図１のＤＲＡＭ回路における幾つかの位置において存在
する電圧波形を示した各波形図。
図１のＤＲＡＭ回路における幾つかの位置において存在
する電圧波形を示した各波形図。
【図３】 （１）乃至（１１）はテスト動作モード期間
中に図１のＤＲＡＭ回路における幾つかの位置において
存在する電圧波形を示した各波形図。
中に図１のＤＲＡＭ回路における幾つかの位置において
存在する電圧波形を示した各波形図。
１００ ＤＲＡＭ回路 １０２ センスアンプ １１０，１２０ メモリセル １１８，１２８ ビット線 １２９ ビット線対 １３０，１４０ ダミーセル １３２ 充電用コンデンサ ２００ テストシステム ２１０ 第一トランジスタ ２１２ 第一ボンドパッド ２１４ 第一トライステート回路 ２１５ 第一電圧源 ２２０ 第二トランジスタ ２２３ 第二電圧源 ２２４ 第二トライステート回路 ２３０ 短絡用トランジスタ ２６０ 短絡用ゲート線
Claims (21)
- 【請求項１】 第一ビット線へ結合している第一ダミー
セル及び第一メモリセル、第二ビット線へ結合している
第二ダミーセル及び第二メモリセル、前記第一ビット線
と前記第二ビット線との間に表れる電圧差を検知するセ
ンスアンプを有しているダイナミックランダムアクセス
メモリ回路において、前記第一ビット線と前記第二ビッ
ト線との間に表れる電圧差を独立的に制御し且つ前記電
圧差の検知に応答して少なくとも１つの入力／出力信号
をモニタすることによって前記センスアンプの感度をテ
ストすべく動作可能なテストシステムが設けられてお
り、前記テストシステムは、前記第一及び第二メモリセ
ルがディスエーブルされている期間中に、前記第一ビッ
ト線上へ所定の第一基準電荷を転送するために前記第一
ダミーセルをイネーブルさせ且つ前記第二ビット線上へ
所定の第二基準電荷を転送するために前記第二ダミーセ
ルをイネーブルさせることによって前記第一ビット線及
び前記第二ビット線の間に表れる電圧差を独立的に制御
する、ことを特徴とするダイナミックランダムアクセス
メモリ回路。 - 【請求項２】 請求項１において、前記テストシステム
が、更に、前記所定の第一基準電荷の前記第一ダミーセ
ルへの印加をイネーブルさせるための第一ボンドパッ
ド、及び前記所定の第二基準電荷の前記第二ダミーセル
への印加をイネーブルさせるための第二ボンドパッドを
有していることを特徴とするダイナミックランダムアク
セスメモリ回路。 - 【請求項３】 請求項２において、前記テストシステム
が、更に、前記第一ダミーセルの格納コンデンサを前記
所定の第一基準電荷へ充電するために前記第一ボンドパ
ッドへ接続している第一電圧源を有していることを特徴
とするダイナミックランダムアクセスメモリ回路。 - 【請求項４】 請求項２において、前記テストシステム
が、更に、前記第二ダミーセルの格納コンデンサを前記
所定の第二基準電圧へ充電するために前記第二ボンドパ
ッドへ接続している第二電圧源を有していることを特徴
とするダイナミックランダムアクセスメモリ回路。 - 【請求項５】 請求項２において、前記テストシステム
が、更に、前記第一ダミーセルと前記第一ボンドパッド
との間に位置している第一トランジスタ、及び前記第二
ダミーセルと前記第二ボンドパッドとの間に位置してい
る第二トランジスタを有しており、前記第一トランジス
タは、前記所定の第一基準電荷を前記第一ビット線へ転
送するために前記第一ダミーセルをイネーブルさせる前
にターンオフされ、且つ前記第二トランジスタは、前記
所定の第二基準電荷を前記第二ビット線へ転送するため
に前記第二ダミーセルをイネーブルさせる前にターンオ
フされることを特徴とするダイナミックランダムアクセ
スメモリ回路。 - 【請求項６】 請求項５において、前記テストシステム
が、更に、テストモード期間中に前記第一ボンドパッド
及び前記第一トランジスタを電気的に接続させるべく動
作可能な第一トライステート装置、及び前記テストモー
ド期間中に前記第二ボンドパッド及び前記第二トランジ
スタを電気的に接続させるべく動作可能な第二トライス
テート装置を有していることを特徴とするダイナミック
ランダムアクセスメモリ回路。 - 【請求項７】 請求項５において、前記テストシステム
が、更に、テストモード期間中に前記第一トランジスタ
及び前記第二トランジスタを電気的に分離させるべく動
作可能であり且つ通常モード期間中に前記第一トランジ
スタ及び前記第二トランジスタを電気的に短絡させるべ
く動作可能な短絡用トランジスタを有していることを特
徴とするダイナミックランダムアクセスメモリ回路。 - 【請求項８】 テストモードか通常モードのいずれかで
動作可能なダイナミックランダムアクセスメモリ回路に
おいて、 第一ビット線へ結合している第一ダミーセル及び第一メ
モリセル、 第二ビット線へ結合している第二ダミーセル及び第二メ
モリセル、 前記第一ビット線と前記第二ビット線との間に表れる電
圧差を検知し且つ前記検知した電圧差を表す信号を出力
するセンスアンプ、を有しており、前記通常モード期間
中に、前記第一メモリセルが選択的にイネーブルされて
第一メモリ電荷を前記第一ビット線上へ転送し且つ前記
第二メモリセルが選択的にイネーブルされて第二メモリ
電荷を前記第二ビット線上へ転送し、且つ前記出力信号
が前記転送されたメモリ電荷に関連する論理レベルを提
供し、且つテストモード期間中に、前記第一ダミーセル
が選択的にイネーブルされて所定の第一基準電荷を前記
第一ビット線上へ転送し且つ前記第二ダミーセルが同時
的に選択的にイネーブルされて増分だけ前記第一基準電
荷とは異なる所定の第二基準電荷を前記第二ビット線上
へ転送し、且つ前記出力信号が前記第一ビット線と前記
第二ビット線との間に表れる電圧差を独立的に制御する
ことにより且つ前記電圧差の検知に応答して前記センス
アンプによって発生される少なくとも１個の入力／出力
信号をモニタすることによって前記センスアンプの感度
を決定すために前記増分を検知するため前記センスアン
プの感度に関連する論理レベルを提供し、前記テストシ
ステムが前記第一ビット線と前記第二ビット線との間に
表れる電圧差を独立的に制御し、その期間中に前記第一
及び第二メモリセルがイネーブルされることがない、こ
とを特徴とするダイナミックランダムアクセスメモリ回
路。 - 【請求項９】 請求項８において、前記テストシステム
が、更に、前記所定の第一基準電荷の前記第一ダミーセ
ルへの印加をイネーブルさせるための第一ボンドパッ
ド、及び前記所定の第二基準電荷の前記第二ダミーセル
への印加をイネーブルさせるための第二ボンドパッドを
有していることを特徴とするダイナミックランダムアク
セスメモリ回路。 - 【請求項１０】 請求項９において、前記テストシステ
ムが、更に、前記第一ダミーセルの格納コンデンサを前
記所定の第一基準電荷へ充電するために前記第一ボンド
パッドへ接続している第一電圧源を有していることを特
徴とするダイナミックランダムアクセスメモリ回路。 - 【請求項１１】 請求項９において、前記テストシステ
ムが、更に、前記第二ダミーセルの格納コンデンサを前
記所定の第二基準電荷へ充電するために前記第二ボンド
パッドへ接続している第二電圧源を有していることを特
徴とするダイナミックランダムアクセスメモリ回路。 - 【請求項１２】 請求項９において、前記テストシステ
ムが、更に、前記第一ダミーセルと前記第一ボンドパッ
ドとの間に位置している第一トランジスタ、及び前記第
二ダミーセルと前記第二ボンドパッドとの間に位置して
いる第二トランジスタを有しており、前記第一トランジ
スタは、前記所定の第一基準電荷を前記第一ビット線へ
転送するために前記第一ダミーセルをイネーブルさせる
前にターンオフされ、且つ前記第二トランジスタは、前
記所定の第二基準電荷を前記第二ビット線へ転送するた
めに前記第二ダミーセルをイネーブルさせる前にターン
オフされることを特徴とするダイナミックランダムアク
セスメモリ回路。 - 【請求項１３】 請求項１２において、前記テストシス
テムが、更に、テストモード期間中に前記第一ボンドパ
ッド及び前記第一トランジスタを電気的に接続させるべ
く動作可能な第一トライステート装置、及びテストモー
ド期間中に前記第二ボンドパッド及び前記第二トランジ
スタを電気的に接続させるべく動作可能な第二トライス
テート装置を有していることを特徴とするダイナミック
ランダムアクセスメモリ回路。 - 【請求項１４】 請求項１２において、前記テストシス
テムが、更に、テストモード期間中に前記第一トランジ
スタ及び前記第二トランジスタを電気的に分離させるべ
く動作可能であり且つ通常モード期間中に前記第一トラ
ンジスタ及び前記第二トランジスタを電気的に短絡させ
るべく動作可能な短絡用トランジスタを有していること
を特徴とするダイナミックランダムアクセスメモリ回
路。 - 【請求項１５】 第一ビット線へ結合している第一メモ
リセル及び第一ダミーセル、及び第二ビット線へ結合し
ている第二メモリセル及び第二ダミーセルを有している
ダイナミックランダムアクセスメモリ回路内に位置され
ているセンスアンプの感度を決定する方法において、 前記第一及び第二メモリセルを前記第一及び第二ビット
線へ夫々メモリ電荷を転送することから分離し、 前記第一ダミーセル内に第一基準電荷を与え、 前記第一基準電荷を前記第一ダミーセルから前記第一ビ
ット線へ転送し、 前記第一基準電荷とは異なる第二基準電荷を前記第二ダ
ミーセル内に与え、 前記第二基準電荷を前記第二ダミーセルから前記第二ビ
ット線へ転送し、 前記第一ビット線及び前記第二ビット線の間に表れる電
圧差を検知し且つ前記検知した電圧差を表す信号を出力
し、 前記出力信号の論理値を予測論理値と比較してセンスア
ンプの感度を決定する、上記各ステップを有しているこ
とを特徴とする方法。 - 【請求項１６】 請求項１５において、更に、前記第一
基準電荷の大きさを独立的に制御し且つ前記第二基準電
荷の大きさを独立的に制御するステップを有しているこ
とを特徴とする方法。 - 【請求項１７】 請求項１６において、前記独立的に制
御する場合に、 第一電圧源を前記第一ダミーセルへ結合している第一ボ
ンドパッドへ接続し、 前記第一電圧源を使用して前記第一ダミーセル内のコン
デンサを前記第一基準電荷へ充電し、 第二電圧源を前記第二ダミーセルへ結合している第二ボ
ンドパッドへ接続し、 前記第二電圧源を使用して前記第二ダミーセル内のコン
デンサを前記第二基準電荷へ充電する、上記各ステップ
を有していることを特徴とする方法。 - 【請求項１８】 請求項１７において、更に、前記第一
基準電圧を前記第一ビット線へ転送する前及び前記第二
基準電圧を前記第二ビット線へ転送する前に、前記第一
ダミーセルと前記第一ボンドパッドとの間に位置してい
る第一トランジスタをターンオフし且つ前記第二ダミー
セルと前記第二ボンドパッドとの間に位置している第二
トランジスタをターンオフさせるステップを有している
ことを特徴とする方法。 - 【請求項１９】 請求項１８において、更に、前記第一
基準電荷を前記第一ダミーセル内に与える期間中に前記
第一ボンドパッド及び前記第一トランジスタを電気的に
接続させるために第一トライステート回路を制御し、且
つ前記第二基準電荷を前記第二ダミーセル内に与える期
間中に前記第二トランジスタ及び前記第二ボンドパッド
を電気的に接続させるために第二トライステート回路を
制御するステップを有していることを特徴とする方法。 - 【請求項２０】 請求項１８において、更に、前記第一
基準電荷を前記第一ダミーセル内に与える前及び前記第
二基準電荷を前記第二ダミーセル内に与える前に、前記
第一トランジスタ及び前記第二トランジスタを電気的に
分離させるために短絡用トランジスタを制御するステッ
プを有していることを特徴とする方法。 - 【請求項２１】 ダイナミックランダムアクセスメモリ
回路内に位置しているセンスアンプの感度を決定する方
法において、 第一ビット線上に第一基準電荷を与え、 第二ビット線上に第二基準電荷を与え、 前記第一ビット線及び前記第二ビット線の間に表れる電
圧差を検知し、 前記センスアンプの感度を決定するために前記第一電圧
差の検知に応答して前記センスアンプによって発生され
る少なくとも１個の入力／出力信号をモニタする、上記
各ステップを有していることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/287,803 US6067263A (en) | 1999-04-07 | 1999-04-07 | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
| US09/287803 | 1999-04-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315398A true JP2000315398A (ja) | 2000-11-14 |
Family
ID=23104425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000105920A Pending JP2000315398A (ja) | 1999-04-07 | 2000-04-07 | センスアンプの感度を決定するためのテストシステム及び方法を具備するダイナミックランダムアクセスメモリ回路 |
Country Status (4)
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|---|---|
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| EP (1) | EP1045397B1 (ja) |
| JP (1) | JP2000315398A (ja) |
| DE (1) | DE60040505D1 (ja) |
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|---|---|---|---|---|
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| DE69023467T2 (de) * | 1989-12-28 | 1996-06-20 | Ibm | Signalspielraumprüfsystem. |
| JP2947847B2 (ja) * | 1990-01-24 | 1999-09-13 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3076606B2 (ja) * | 1990-12-14 | 2000-08-14 | 富士通株式会社 | 半導体記憶装置およびその検査方法 |
| US5377152A (en) * | 1991-11-20 | 1994-12-27 | Kabushiki Kaisha Toshiba | Semiconductor memory and screening test method thereof |
| US5361232A (en) * | 1992-11-18 | 1994-11-01 | Unisys Corporation | CMOS static RAM testability |
| JPH07130198A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
| KR960012791B1 (ko) * | 1993-12-31 | 1996-09-24 | 삼성전자 주식회사 | 칩의 신뢰성검사를 위한 테스트회로와 이를 구비하는 반도체메모리장치 |
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-
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- 1999-04-07 US US09/287,803 patent/US6067263A/en not_active Expired - Fee Related
-
2000
- 2000-03-28 DE DE60040505T patent/DE60040505D1/de not_active Expired - Fee Related
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