KR100232315B1 - 동적 랜덤 액세스 메모리 - Google Patents
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Abstract
동적 랜덤 액세스 메모리(DRAM)는 로우 및 칼럼으로 구성된 메모리 셀의 어레이, 로우 어드레스에 응답하는 각 로우에서의 워드 라인 및 각 칼럼에서의 상보형 비트 라인 쌍을 포함한다, DRAM은 센스 인에이블 및 상보형 비트 라인 쌍 사이에 접속된 각 칼럼에서의 센스 증폭기를 또한 포함한다. 센스 증폭기는 교차 결합된 NFET의 쌍이며, NFET의 소스는 센스 증폭시 인에이블에 접속된다. 비트 라인 프리-차지는 상보형 비트 라인의 각 쌍에 접속된다. 비트 라인 프리-차지는 보수 비트 라인 쌍 및 기준 전압 사이에 접속된다. 레스트 제어 회로는 디스에이블된 센스 증폭기 및 테스트 제어 신호에 응답하는 프리-차지 상태의 비트 라인 쌍을 선택적으로 유지된다. 센스 증폭기 및 로드 인에이블 사이에 접속된 능동 센스 증폭기 로드는 센스 증폭기에서 데이터를 래치한다. 능동 센스 증폭기 로드는 센스 증폭기에 접속된 교차 결합된 PFET의 쌍이며, PEFT의 소스는 로드 인에이블에 접속된다. 선택적으로, 각 칼럼은 다수의 비트 라인 쌍을 포함할 수 있으며, 각 쌍은 먹스 입력에 접속된다. 이 실시예에서, 이 센스 증폭기는 먹스의 출력 및 센스 증폭기 인에이블 사이에 접속된다. 제어 회로는 센스 증폭기를 디스에이블시키기 위해 등화 전압을 사용하기 때문에, 셀 신호 마진은 새로운 방식으로 테스트될 수 있다. 센스 증폭기 기준 전압을 변경시키는 대신에 셀에서 저장된 전압이 변경된다. 따라서, 셀 신호 마진은 셀 신호 VS를 변경시키므로써 테스트된다. VS는 하이 및 로우 신호 마진 모두를 결정하기 위해 선택될 수 있다.
Description
제1도는 종래의 와이드 입출력 RAM을 개략적으로 도시한 도면.
제2(a)도는 종래의 세그먼트의 트랜지스터 레벨 횡단면 개략도.
제2(b)도는 제2(a)도의 횡단면도에 대한 타이밍도.
제3도는 종래의 기술 기법에 따른 테스트 가능한 RAM 비트 라인 등화를 도시한 도면.
제4(a)-(c)도는 본 발명의 바람직한 실시예에 따른 어레이 횡단면도, 센스 회로 및 제어 로직을 개략적으로 도시한 도면.
제5도는 본 발명의 바람직한 실시예에 따른 셀 신호 마진을 결정하기 위한 제4(a)-(c)도의 RAM에 대한 타이밍도.
제6도는 본 발명의 바람직한 실시예에 따른 DRAM 셀 신호 마진을 테스트하기 위한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
162L,162R : 등화 회로 163L,163R : 복구 라인
164L,164R : 고저항 통과 게이트 쌍 166 : 센스 증폭기
176 : 칼럼 스위치 185 : 제어 회로
196 : 인버터 200 : 딜레이
본 발명은 일반적으로 반도체 메모리(semiconductor memories)에 관한 것으로, 특히 반도체 메모리 셀 테스팅(cells testing)에 관한 것이다.
메모리 셀 결함 및 메모리 어레이 결함은 다수의 원인을 갖고 있으며, 그 원인에 따른 여러 가지 특징을 갖는다. 단일의 분리된 셀 고장(failure)이 어레이를 통해 제공될 때, 매우 자주 동일한 인접 지역의 다수의 셀이 고장을 일으킨다. 다중 셀(multi-cell) 고장이 발생될 때, 이들 고장은 워드 라인 고장(즉, 동일 워드 라인 어드레스를 갖는 셀의 고장), 비트(또는 칼럼(column)) 라인 고장(즉, 동일한 비트 어드레스를 갖는 셀의 고장), 또는 둘다로 특징될 수 있다. 이들 다중 셀 고장의 원인은 다양하다. 따라서, 메모리 어레이는 결함 셀을 식별하기 위해 광범위하게 테스트된다.
제1도는 종래의 와이드 입출력(wide I/O) 16Mb DRAM 칩을 개략적으로 도시한 도면이다. 칩(100)은 각각의 서브어레이(subarray)(106)에 두 개의 여분 칼럼(spare columns)을 제공하는 두 개의 용장 비트 라인(Redundant Bit Lines; RBL)을 구비한다. 각 서브어레이(106)는 2n비트 라인(Bit Line; BL) 쌍(108)(여기서, n은 전형적으로 5와 8 사이) 및 하나 이상의 용장 비트 라인 쌍(이 실시예에서는 2개)을 포함한다. 이하에 사용되는 바와 같이, 비트 라인에 대한 참조는 라인의 상보적 쌍(complementary pair)을 일컫는다. 각각의 서브어레이(106)는 서브어레이 블록(110)의 부분이다. 모든 서브어레이 블록(110)은 집단적으로, 전체 RAM 어레이를 형성한다. 따라서, 예를 들면 16Mb RAM은 각 1Mb의 16블럭(110)을 구비한다. 블록 크기, 서브어레이 크기 및 블록(110)당 서브어레이(106)의 수는 상호 관련이 있으며, 성능 및 설계 목적에 기초하여 선택된다.
서브어레이 블록(110)의 다수의 비트는, 하나의 워드 라인(112)이 선택되어 하이(high)로 구동될 때, 액세스(판독 또는 기록)된다. 액세스된 셀로부터의 데이터는 비트 라인(108) 및 용장 비트 라인(102,104)으로 동시에 제공된다. 용장 디코더가 여분 칼럼의 어드레스 여부를 결정하기에 충분한 만큼의 사전 설정된 최소의 딜레이(delay) 후, 각 서브어레이(106)에서 단일 비트 라인(108) 또는 용장 비트 라인(102,104)이 선택된다. 각 서브어레이에서, 선택된 비트 라인(108) 또는 용장 비트 라인(102,104)은 로컬 데이터 라인(local data line; LDL)(114)에 결합된다. LDL(114)은 마스터 데이터 라인(master data lines; MDLs)(116)에 결합된다. MDL(116)은 각 서브어레이 블록(110)에서의 대응하는 서브어레이(106)에 결합된다. 데이터는 서브어레이(106) 및 MDL(116)상의 칩의 입출력 사이에 전송된다.
제2도는 서브어레이(106)에서의 비트 라인(108)의 트래지스터 레벨 횡단면 개략도이다. 인접한 워드 라인(112,118)에 접속된 셀(120,122)은 또한 각 비트 라인 쌍의 반대편 라인(124,126)에도 접속된다. 따라서, 워드 라인(112)의 절반(예를 들어, 짝수의 어드레스를 갖는 워드 라인)은 비트 라인 쌍의 하나의 라인(124)상의 셀(120)을 선택한다. 반면에, 워드 라인(118)의 나머지 절반(홀수 어드레스된 워드 라인)은 비트 라인 쌍의 다른 라인(126)상의 셀(122)을 선택한다. 각 셀의 저장 커패시터(Cs)(128)는 전형적으로, 트렌치 커패시터(trench capacitor) 또는 어레이 밀도에 대한 스택 구조(stacked structure)이다. 각 비트 라인(124,126)은 본질적으로 동일한 커패시턴스(CBL)를 갖는다.
본 기술 분야에 알려진 바와 같이, FET가 전달될 최대 전압은 FET의 턴 온 또는 임계 전압(threshold voltage; VT)만큼 감소되는 게이트 전압(VG)이며, 즉, 저장 커패시터(128,138) 전압 VS=VGS-VT이다. 비트 라인 신호의 크기는 CS*VS/(CS+SBL)이다. 기록 동안, 비트 라인(124,126)(CBL)이 (Vh로 또한 언급되는)공급 전압 레벨 Vdd로 충전되고, 워드 라인(112,118)이 또한 Vdd일 경우, VS=Vdd-VT가 된다. 통상 셀을 판독하기에 앞서, 비트 라인은 소정의 알려진 전압, 즉 Vdd/2로 프리 차지(pre-charge)된다. 따라서, 비트 라인 신호 VSIG=CS(VS-Vdd/2)(CS+CBL)가 된다. VS=Vdd-VT또는 0일 때, VSIG=CS(Cdd/2-VT)/(CS+CBL) 또는 VSIG=-CS(Vdd/2)(CS+CBL)이다. 따라서, 비트 라인 신호 VSIG를 최대화하기 위해, 워드 라인(112,118)은 기록 동안, 전형적으로 적어도 Vdd+VT로 승압되어서, VS=Vdd가 셀에 기록되도록 한다. Vpp로 불리는 이 승압된 레벨은 통상 칩상에서 발생된다. Vpp=Vdd+VT일 때, VSIG=±CS(Vdd/2)(CS+CBL)이다.
제2(a)도의 회로는 제2(b)도의 타이밍도에 따라 동작한다. 셀의 저장 커패시터(128,138)를 충전하므로써, “1(one)”의 임의의 셀(120,122)에 저장된다. 셀(120 또는 122)을 선택하기에 앞서, 어레이는 정상 상태(steady-state)로 대기하거나, 또는 프리-차지 상태에 있다. 게이트(132)상의 등화 신호 EQ가 하이이므로, 비트 라인 쌍(124,126)상의 전압은 Vdd/2로 되며, 등화 트랜지스터(134)에 의해 등화된다. 워드 라인(word lines; WL)(112,118) 및 칼럼 선택 라인(column select lines; CSL)(136)은, 대기중일 때, 로우(low)로 유지된다. 종래의 RAMs에서, 각 워드 라인은 단순한 리셋 가능 래치(resetable latch)(도시되지 않음)에 의해 (만약 하이로 구동되지 않으면) 로우드 클램프(clamp)되었다.
칩의 로우 어드레스 스트로브(row address strobe; RAS) 신호가 인가될 때, 어드레스 지시가 액세스된다. EQ는 로우가 되고, 비트 라인 쌍을 각각 서로 분리시키고 Vdd/2 프리-차지 공급으로부터 분리시키며, 비트 라인 쌍의 각 라인을 Vdd/2로 부동시키다. 선택된 워드 라인(112)(또는 118)은 하이로 구동된다. 셀의 액세스, 게이트(130)는 선택된 워드 라인(112)상의 각 셀(120)에서 턴 온되며, 액세스된 셀의 저장 커패시터(128)를 비트 라인 쌍의 라인(124)에 결합시킨다. 따라서, VSIG는, 전하가 저장 커패시터(128) 및 라인(124) 사이에서 전송될 때 증가한다. 비트 라인 쌍(124,126)의 다른 라인(126)은 여전히 프리-차지 전압 레벨 Vdd/2에 있으며, 이는 센스 증폭기(sense amplifier)(140)에 대한 기준 전압으로서 동작한다.
전형적으로, 비트 라인 커패시턴스는 저장 커패시터(128)보다도 적어도 1차수(one order) 크기만큼 크다. 따라서, VSIG는, 통상 Vdd보다 적어도 1차수 크기 만큼 작다. 비트 라인(124) 및 저장 커패시터(128) 사이의 전하 전송을 최대화하기 위해, 워드 라인(112)은 Vpp≥Vdd+VT로 승압된다. 따라서, 쌍(124 또는 126)의 하나의 라인은 Vdd/2를 유지하며, 반면에, 다른 라인(126 또는 124)은 Vdd/2+VSIG=(Vdd/2)(1±CS)/(CS+CBL)으로 구동된다.
VSIG를 상승시키기에 충분한, 즉 VS를 비트 라인으로 전송하기에 충분한 딜레이(delay) 후, 센스 증폭기(140)는, 센스 증폭기 인에이블(sense amp enable; SAE) 라인(142)을 하이로 구동시키고, 그 후 그 인버스(inverse()(144)를 로우로 되게하므로써, 세트된다. VSIG는, 셀(120)에 저장된 데이터에 따라, 비트 라인 쌍(124,126)을 하이/로우 또는 로우/하이로 만드는 센스 증폭기에 의해 비트 라인 쌍(124,126)상에서 증폭 및 재구동된다. 비트 라인 쌍을 재구동시킴과 동시에, 센스 증폭기는 센싱된 데이터를 선택된 셀(120)에 다시 기록한다. 모든 비트 라인(124,126)이 재구동되었으면, 칼럼 선택 신호(column select signal; CSL)가 칼럼 I에 대한 칼럼 디코더를 활성화시키기 위해 발생된다. 따라서, CSL(146)을 하이로 구동시키면, 선택된 칼럼 i 비트 라인 쌍(124,126)을 게이트(152,154)를 통해 LDL(148,150)에 접속시키므로써 각각의 액서스된 서브어레이(106)내의 칼럼 i를 선택하도록 한다.
셀 고장의 하나의 원인은 부적당한 (셀) 신호 마진으로부터 발생한다. 초기의 제조 테스트 동안, 이상적인 동작 상태에서, 모든 셀은 양호한 것처럼 보일 수 있다. 그러나, 몇몇 셀에 기록함에 있어서, 모든 충전이 저장되거나 보유되는 것은 아니며(약한 “1”로 알려짐), 또는 CS가 완전히 방전되지 않을 수 있다(약한 “0”으로 알려짐). 이상적인 동작 조건이 아닌 경우, 이들 셀에 기록된 데이터를 일관성있게 반영하지 않을 수 있다. 이러한 셀 고장은 테스트 조건하에서는 허용될 수 있는 것처럼 보이지만, 시스템 메모리에서 사용되었을 때는, 셀이 단속적으로, 고장날 수 있다. 따라서, (한계 저장된 데이터 레벨을 갖는)이러한 셀을, 테스트 동안 식별하는 것은 중요하다.
제3도는 셀 신호 마진이 종래 기술 방식에 의해 테스트될 수 있는 비트 라인 쌍(124,126)을 도시한다. 이 종래의 테스트에서, 비트 라인 프리-차지 전압(VPRE)은 변화한다. 통상 제2(a)도에 대해 기술한 바와 같이, ΦEQ(132)는 복구 동안은 하이이며, 센스 동안은 로우이다. 프리-차지 FET(156,158)는 각 VPRE및 비트 라인(124,126)사이에 접속된다. 정상 동작 조건에서, VPRE는 Vdd/2로 세트된다. 그러나, 테스트 동안 VPRE는 VSIG를 감소시키기 위해 의도적으로 변화하며, 센스 증폭기 기준 전압을 변화시킨다. VPRE는 Vdd/2로부터 변하기 때문에, VSIG=CS(VS-VPRE)/(CS+CBL)이 된다. 따라서, 예를 들면, VPRE가 Vdd/2 이하로 감소될 경우, VPRE및 0V 사이의 차이는 감소되어서, 0 데이터 신호가 감소되도록 한다.
그러나, VPRE의 증가 또는 감소는 신호 마진에 관계없이 방식으로, 센스 증폭기(140) 동작에 영향을 미친다. 예를 들면, VPRE〈VTN이며, SAE가 센스증폭기를 세트하기 위해 하이로 구동될 때, 센스 증폭기에 교차 결합된 NFET 중 어느 것도 턴 온되지 않을 수 있다. 따라서, 센싱은 현저하게 느린 교차 결합된 PFET를 통해 이루어진다. 따라서, 종래의 RAM에 있어서, 센스 증폭기가 올바르게 기능하는 것을 보장하기 위해, VPRE를 VTN이하로 감소될 수 없다. 또한, VSIG는 VPRE에 종속적이기 때문에,VPRE를 Vdd/2로부터 현저하게 변화시키는 것은 테스팅 고장이 약한 신호 마진에 기인하는지, 즉 실제적인 오차인지, 혹은 신호상승에 대한 적당한 시간을 허용하지 않은 결과, 즉 잘못된 오차인지를 결정하는 것을 어렵게 한다. 그 밖의 다른 종래의 신호 마진 테스트 구성은 기준 셀 또는 특정 테스트 회로에 대한 부가적인 칩 공간을 필요로 하였다. 또한, 이들 다른 종래의 신호 마진 테스트 구성은 신뢰성이 높지 않았다.
본 발명의 목적은 반도체 메모리 테스트 시간을 감소시키는 것이다.
본 발명의 다른 목적은 반도체 메모리 테스트를 단순화하는 것이다.
본 발명의 또다른 목적은 결함 반도체 메모리 칩을 식별하는데 요구되는 시간을 감소시키는 것이다.
본 발명의 또다른 목적은 초기 반도체 메모리 칩 테스트 스크리닝(screening)을 단순화하는 것이다.
본 발명의 또다른 목적은 RAM 신호 테스트 정확성을 증가시키는 것이다.
본 발명의 또다른 목적은 신호 테스트에 제공된 RAM 칩 영역을 감소시키는 것이다.
본 발명의 또다른 목적은 RAM 셀 신호 마진 테스트 동안의 테스트에 의해 유발되는 노이즈를 감소시키는 것이다.
본 발명의 바람직한 실시예에서, 제어 회로는 센스 증폭기를 디스에이블시키기 위해 등화 전압을 이용한다. 따라서, 셀 신호 마진은 새로운 방식으로 테스트 될 수 있다. 종래의 신호 마진 테스트와 같이 센스 증폭기 기준 전압을 변화시키는 대신에, 셀 신호 마진은 셀 신호 VS를 변화시키므로써 테스트된다. 하이 및 로우 신호 마진 둘다를 결정하길 위해 VS가 선택될 수 있다. 비트 라인 쌍은 고저항 통과 게이트 쌍을 통해 센스 증폭기에 결합된다. 센스 동안, 고저항 통과 게이트는 비트 라인 쌍상에 저장된 전하와 함께 센스 증폭기에 대한 고저항 수동 로드(high-resistance passive load)로서 효과적으로 동작한다. 제어회로는, 등화 전압 또는 세트 전압을 센스 증폭기 및 능동 센스 증폭기 로드로 선택적으로 전달하는 것과 동시에 비트 라인 동화를 선택적으로 스위치 온 및 오프시킨다. 또한, 세트 된 후, 센스 증폭기는 저저항 칼럼 선택 통과 게이트를 통해 LDL에 선택적으로 접속된다. 따라서, 센스 증폭기는, 비트 라인 전압이 여전히 본질적으로 변화되지 않고 있을 때, 접속된 LDL 쌍중 하나를 즉시 방전시킨다. 따라서, 데이터는 센스 증폭기로부터 제2센트 증폭기 및 오프 칩(off chip)으로 전달된다. 데이터가 LDL로 전달된 후, 제어 회로는 능동 센스 앰프 로드를 인에이블시켜 센스 앰프의 하이사이드(high side)를 풀 업 레벨(full up leveel)로 되도록 한다.
동적 랜덤 액세스 메모리(dynamic random access memory ; DRAM)의 바람직한 실시예는 로우 및 칼럼으로 구성된 메모리 셀의 어레이, 로우 어드레스에 응답하는 각 로우에서의 워드 라인 및 각 칼럽에서의 상보적 비트 라인 쌍을 포함한다. DRAM은 센스 인에이블 및 상보적 비트 라인 쌍 사이에 접속된 각 칼럼내의 센스 증폭기와; 상보적 비트 라인의 각 쌍에 접속되며, 보수 비트 라인 쌍 및 기준 전압사이에 접속된 비트 라인 프리-차지와; 디스에이블된 센스 증폭기 및 테스트 제어 신호에 응답하여 프리-차지 상태의 비트 라인 쌍을 선택적으로 유지하기 위한 테스트 제어 회로를 더 포함한다. 센스 증폭기는 센스 증폭기 및 로드 인에이블 사이에 접속된 능동 증폭기 로드에 의해 래치(latch) 된다. 테스트 제어 회로는 테스트 제어 신호에 응답하여 디스에이블된 능동 센스 증폭기 로드를 선택적으로 유지하기 위한 수단을 더 포함한다.
테스트 제어 신호가 제1상태에 있을 때, 테스트 제어 회로는 제1타이밍 신호에 응답하여 비트 라인 프리-차지를 디스에이블시키며, 제2타이밍 신호에 응답하여 센스 증폭기 및 활성 센스 로드를 인에이블시킨다. 테스트 제어 신호가 제2상태에 있을 때, 비트 라인은 프리-차지된 상태에서 유지되며, 센스 증폭기 및 능동 센스 증폭기 로드는 디스에이블로 유지된다. 센스 증폭기 및 능동 센스 증폭기 로드는 기준 전압에서 센스 증폭기 인에이블 및 로드 인에이블을 유지시키므로써 디스에이블된다.
본 발명의 바람직한 실시예에서, 비트 라인 쌍은 고저항 통과 게이트 쌍을 통해 센스 증폭기에 결합된다. 센싱 동안, 고저항 통과 게이트는 비트 라인 쌍상에 저장된 전하와 함께 센스 증폭기에 대한 고저항 수동 로드로서 효과적으로 동작한다. 제어회로는, 센스 증폭기를 인에이블시키기 위해 동화 전압 또는 세트 전압을 선택적으로 통과시키는 것과 동시에 비트 라인 등화를 선택적으로 스위치 온 및 오프시킨다. 또한, 세트된 후, 센스 증폭기는, 저저항 칼럼 선택 통과 게이트를 통해 Vdd로 프리-차지된 LDL에 선택적으로 접속된다. 칼럼 선택 통과 게이트는 NFET이며, 비록 LDL가 Vdd로 프리-차지된다 하더라도, 능동 센스 증폭기 로드를 세트시키기 전에 데이터가 LDL에 전달되도록 한다. NFET 임계값은 LDL상의 Vdd프리-차지가 센싱된 데이터를 파괴하지 않도록 한다. 그러므로, 비트 라인 전압이 본질적으로 변화없이 유지되는 동안, 센스 증폭기는 접속된 LDL 쌍중 하나를 신속히 방전시킨다. 따라서, 데이터는 센스 증폭기로부터 두번째 센스 증폭기 및 오프 칩으로 전달된다. 데이터가 LDL로 전달된 후, 제어 회로는 능동 센스 증폭기 로드를 인에이블시켜 센스 증폭기의 하이측을 풀 업 레벨로 되도록 한다. 마지막으로, 고저항 통과 게이트상의 게이트 전압은, 센싱된 데이터를 어레이에 신속히 다시 기록함으로써 셀을 리프레싱(refreshing)하기 위해 선택 저항을 감소시키도록 승압된다.
또한, 동화 전압은 센스 증폭기를 디스에이블시키기 위해 제어 회로에 의해 제공되기 때문에, 셀 신호 마진은 새로운 방식으로 테스트될 수 있다. 종래의 신호 마진 테스트와 같이, 센스 증폭기 기준 전압을 변화시키는 대신에, 셀 신호 마진은 셀에 기록된 신호를 변화시키므로써 테스트된다. VS는 하이 및 로우 신호 마진 둘다를 결정하기 위해 선택될 수 있다. 제4(a)도는 2비트 라인 쌍에 의해 분할되는 센스 증폭기를 갖는 어레이 횡단면도를 개략적으로 도시하며, 제4(b)도는 본 발명에 따른 제어 로직을 개략적으로 도시한 도면이다. 각 센스 증폭기는, 본 발명의 정신에서 벗어나지 않고, 단일 비트 라인 쌍, 또는 둘 이상의 비트 라인 쌍에 접속될 수 있게 설계된다. 제4(c)도는 제4(a)도의 센스 증폭기, 칼럼 스위치(column switch) 및 먹스(mux)의 블록도이다.
제4(a)도는 2비트 라인 쌍, 즉 우측 쌍 및 좌측 쌍에 의해 분할되는 센스 증폭기(166)를 도시한다. 편의를 위해, 이들 쌍 및 각 쌍에서의 엘리먼트는 동일하게 L 또는 R에 의해 표시되며 구별된다. 따라서, 좌측 쌍의 셀은 160L로 표시되며, 우측 쌍의 셀은 160R로 표시된다. 각 비트 라인 쌍은, 실질적으로 전술한 바와 같이 동작하는 복구 라인(163L,163R)에 의해 게이팅되는 등화 회로(162L,162R)를 포함한다. 또한 이와 같은 분할된 센스 증폭기 구성에 있어서, 본 발명의 실시예에 따라, 각 비트 라인 쌍은 멀티플렉서(먹스)의 절반인 고저항 통과 게이트 쌍(164L,164R)으로 언급된다. 먹스(164)(164R과 조합된 164L)는, 선택된 비트 라인 쌍을 센스 증폭기(166)에 선택적으로 결합시키기 위해, 먹스 선택 라인(mux select lines; MSL) 및 MSR(165L,165R)에 의해 제어된다. 센스 증폭기(166)는 교차 결합된 NFET(168,170) 쌍이며, 제4(b)의 제어회로(185)로부터의 ΦN에 의해 인에이블된다. ΦN은 센스 증폭기 NFET(168, 170)의 소스에 접속된다. 센스 증폭기(166) 출력은 센스 증폭기 출력 쌍(BL,)에서 먹스(164)에 접속된다.
센스 증폭기는 BL,상의 커패시턴스를 최소화하도록 설계되어서, 제3(c)도의 ISIG로 표시된 화살표에 의해 지시되듯이, 판독 동안 비트 라인 쌍에 먹스 방향으로 낮은 RC를 감지하도록 한다. 이와 대조적으로 제3(c)도의 ISA로로 표시된 화살표에 의해 지시되듯이, 센스 증폭기(166)는 먹스 방향으로 높은 RC를 감지한다. 따라서, 센스 증폭기가 먹스 절반(164L,164R)을 통해 비트 라인 쌍에 결합될 때, 비트 라인 쌍상의 신호는 실질적으로 영향을 받지 않는 채로 센스 증폭기로 전달된다. 그러나, 센스 증폭기(166)가 세트될 때, 먹스 통과 게이트는 센스 증폭기에 대한 로드 저항처럼 동작하며, 비트 라인 쌍상의 전압은 여전히 본질적으로 영향을 받지 않는다.
센스 증폭기로부터의 데이터는 저저항 NFET 통과 게이트 쌍(178,180)인 칼럼 스위치(176)에 제공된다. 칼럼 스위치(176)는 CSLi(186)이 하이일 때, BL,에서의 센스 증폭기(166) 출력을 로컬 데이터 라인(local data lines; LDLS)(182,184)에 접속시킨다. 이들 칼럼 스위치 통과 게이트I178,180)는 먹스 절반(164L,164R)통과 게이트보다 실질적으로 더 낮은 저항을 갖는다. 따라서, 세트 센스 증폭기(166)가 칼럼 스위치(176)를 통해 LDL에 접속될 때, 비록 여전히 먹스 절반(164L,164R)이 선택되고, 전류가 선택된 먹스 절반을 통해 계속해서 흐른다해도, 센스 증폭기(166)를 통한 주요 전류는 LDL로부터의 ILDL이다. 칼럼 스위치(176)는 NFET쌍이기 때문에, (Vdd로)충전된 LDL 커패스턴스를 센스 증폭기에 결합시키는 것으로부터의 잠재적 방해는 본질적으로 제거된다. NFET 통과 게이트는, NFET 임계 전압 때문에 통상 이러한 결합을 기인된 노이즈를 효과적으로 감소시킨다. 따라서, 방해는 제거된다. LDL(182, 184)는 MDL를 통해 전형적인 센스 증폭기(도시되지 않음)에 접속된다. 이 두번째 센스 증폭기는, 센스 증폭기(166)가 충분한 신호를 LDLS(182,184)상에 인가하는 즉시, 센스 증폭기(166) 출력을 증폭시키므로써, 성능을 향상시키기 위해 본 발명에 의해 제공된 장점을 이용한다.
데이터가 LDL로 인가된 후, 센스 증폭기(166) 출력 쌍(BL,)에 접속되는 활성 센스 증폭기 노드, 즉 교차 결합된 PFET(172,174)는 센싱된 데이터를 래치하고, 그럼으로써, 정상 기록 동안, 풀 Vdd업 레벨을 제공하며 강화한다. ΦP, 제어회로(185)로부터의 활성 센스 증폭기 로드 인에이블은 교차 결합된 PFET(172,174)의 소스에 접속된다.
후지시마(Fujishima)등에 의한 "Shared-Sense Amp Control Signal Generating Circuit in Dynamic Tyhpe semiconductor Memory Device and Operating Method Therefor"란 명치의 본 명세서에 참조로 인용되는 미합중국 특허 제5,267,214호에 개시된 바와 같은 종래의 DRAM 센싱 구성과는 다르게, 이들 두 개의 교찰 결합된 PFET(172, 174)는 센스 증폭기의 부분이 아니다. 또한, 후지시마의 문헌에는 비트 라인이 저저항 통과 게이트에 의해 센스 증폭기에 접속된 RAM이 개시된다. 교차 결합된 NFET를 인에이블 및 셋팅시킨 후, 후지시마의 문헌에 개시된 통과 게이트에 대한 저저항은 더욱 감소되고, 비트 라인 토오가 게이트에 대한 구동은, 센스 증폭기의 교차 결합된 PFET 부분을 인에이블링함과 동시에 Vdd이상으로 승압되어서, 센스 증폭기는 비트 라인 쌍에 풀 전압 레벨을 다시 구동시킨다. 후지시마의 문헌에서 센스 증폭기의 이 PFET부분을 셋팅시킨 이후에만 칼럼 선택 통과 게이트가 개방되며, 따라서 전달된 오프 칩으로부터의 데이터를 딜레이시킨다.
이와 대조적으로 본 발명에 따라, 데이터는, 이 능동 로드를 셋팅시키기전에 오프 칩에 이미 전달된다. 또한, 액세스 타임은, 데이터를 오프 칩에 전송하기에 앞서, 비트 라인 쌍을 풀 전압 레벨로 방전 및 충전하기 위해 확장되지 않았었다. 대신에, 비트 라인 쌍은, 데이터가 대기 사용자에 대해 오프칩에 전달된 이후에 플레벨까지 구동되지만 여전히 센스 증폭기를 세트하도록 PEET 로드(172, 174)를 인에이블한 후이다.
본 발명의 바람직한 실시예에서, 블록의 제1비트가 판독된 후, 먹스 선택라인은, 센스 증폭기(166) 및 능동 센스 증폭기 로드로부터 지트 라인쌍으로 풀 레벨을 게이팅하기 위해, Vdd이상으로 승압된다. 먹스제어가 Vdd이상으로 승압될 때, 실질적으로 모든 센스 증촉기 전류 ISA는 비트 라인 쌍으로부터 흐른다.
제4(b)도의 특정 제어 회로(185)는 어레이, 센스 증폭기 및 능동 센스 증폭기로드에 정상 제어 및 테스트-특정 제어를 모두 제공한다. 제어회로(185) 입력, 즉 테스트 제어 신호(test control signal ; TSIG)는 하이를 유지하며, 테스트 동안만 로우로 구동된다. TSIG는 센스 증폭기 인에이블(sense amp enable;)을 발생시키기 위해 NAND 게이트(190)에서 ΦSA와 NAND된다.는 각각 VPRE및 ΦP 또는 ΦN 사이에 접속된 NEETS(192, 194)의 게이트에 직접 접속된다. 따라서,의 상태는 센스 증폭기 인에이블/디스에이블 위상 ΦN및 활성 센스 증폭기 로드 인에이블/디스에이블 위상 ΦP둘다의 레벨을 선택한다.는 인버터(196)로의 입력이다. 인버터(196)인 출력, SAE는 ΦN및 접지 사이에 접속된 NFET(198) 의 게이트에 접속된다. 또한는 딜레이(200)의 입력이며, 이 딜레이(200)의 출력은 PFET(202)의 게이트에 접속된다. PFET(202)는 Vdd에 대응하는 경고를 교차 결합된 PFETS(172, 174)에 제공하기 위한 Vdd및 φP사이에 접속된다.
TSIG는 ΦPRELΦPRER(ΦPREL,R)을 발생시키기 위해, 단일 NAND 게이트(204)에 의해 표시되는 하나 이상의 NAND게이트에서 ΦEQ와 또한 NAND된다. 바람직하게, ΦEQ는 각각 TSIG와 NAND되는 두 개의 독립적인 신호 Φ및 ΦEQR이다. 선택적으로 부가적인 L/R 선택 신호는 ΦPREL,R를 발생하기 위해 ΦEQ및 TSIG와 NAND될 수도 있다. 선택적으로, ΦPRER단순히 ΦEQ및 TSIG의 NAND로부터 발생된 신호와 동일할 수 있다.
정상 상태에서, 대기 동안,는 하이이며, TSIG는 통상 하이이다. ΦEQ및 ΦSA둘다는 로우이고, ΦPREL,R및는 하이를 유지해서, 비트 라인 및 ΦN및 ΦP둘다는(센스 증폭기(166)를 디스에이블하기 위해) VPRE이게 한다. 그러나 액세스 동안 SAE가 하이가 된 후(및는 로우), ΦP는(Vdd에서) 하이이며, ΦN은(접지에서) 로우이다. 따라서, NFET(198)는 턴 온될 때, 접지에 대한 경루를 센스 증폭기(160)에 선택적으로 제공하며, PFET(202)는 턴 온될 때, Vdd에 대한 경로를 센스 증폭기 활성 로드에 선택적으로 제공한다.
는, 센스 증폭기가 세트되며, 칼러 스위치(176)를 통해 L이(182, 184)로 전달될 때까지 딜레이(200)에 의해 딜레이된다. 본 발명의 바람직한 실시예에서 딜레이(200)는 그것으로부터의 신호를 재형성하는 인버터를 갖는 단순한 폴리실리콘 RC 딜레이(polysilicon RC)이다. 다른 변형 실시예에서, 딜레이(200)는 짝수 개, 특히 6에서 8개의 직렬로 접속된 인버터이다.
제5도는 본 발명의 바람직한 실싱예에 따른 제4(b)도의 로직을 사용하는 제4(a)도의 어레이상의 신호 마진 테스트를 수행하기 위한 타이밍도이다. 제6도는 본 발명의 바람직한 실시예에 따른 DRAM을 테스트하기 위한 흐름도이다. 통상, TSIG는 하이로 고정되며, VPRE는 Vdd/2에 홀딩된다. 전형적인 DRAM선택 기능을 제공하는는 워드 파린 WL, 비트 라인 등화 신호 ΦEQ및 센스 증폭기 인에이블 신호 ΦSA를 선택하며, 이를 구동시키는 전형적인 타이밍 체인(timing chain)을 구종시킨다. 정상 동작상태하에서의 VPRE는 Vdd/2로 유지되며, 테스트 동안만 변화한다. 테스트 동안, VPRE는, 공급 전압에 의해 제어되는 테스터(tester)를 제공하는 제어가능하고, 가변가능한 전압 전력 공급원으로부터 제공된다. NFETS(192, 194)는, 통상, 대기 동안가 하이이며, 그러나, 테스트 동안은 TSIG및가 로우일 때 VPRE를 ΦN및 ΦP에 결합시킨다. ΦPREL, ΦPRER는 등화 신호(φEQ) 및 테스트 제어 신호(TSIG) 둘다 하이일 때만 로우이다. 따라서, 각 비트 라인 쌍에서의 라인 쌍은,가 하이이고, 그러나, 테스트 동안은, TSIG및가 로우일 때, VPRE로 함께 고정된다. VPRE는 센스동안 비트 라인 및 센스 증폭기로부터 분리된다. 바람직하게 ΦP, ΦN및 ΦPREL,R은 다수의 비트 라인에 제공된 공통 라인이다. 선택적으로, ΦP, ΦN및 ΦPREL,R의 제어는 각 비트 라인 쌍에 대해 개별적으로 발생될 수 있다.
따라서, 본 발명에 따라, 근본적으로, 셀 신호 마진 측정을 두 단계 테스트를 갖는다. 먼저, “블럭 기록(block write)” 단계(240)에서, 감소된 신호는 모든 셀(160L, 160R)에 기록된다. 이 첫번째 단계(240) 동안, 비트 라인 전압 레벨은 테스트 전압 레벨(VTEST)로 강제된다. VTEST는 Vdd로부터 오프셋(offset) 되거나, Vdd의 일부에 의해 접지된 레벨이다. 테스트 전압을 로딩(loading)하면, 어레이로 약한 “1” 또는 0을 효과적으로 기록할 수 있다. 그 다음, 제2기초 단계(242)에서, 통상 어레이는 감소된 신호가 올바르게 센싱(판독)될 수 있는지를 판단하기 위해 판독된다. 따라서, 본 명세서에서 기술한 바와 같이, 이들 두 기초 단계 몇 몇몇 보조 단계를 수행함으로써, DRAM 신호 마진이 결정될 수 있다.
따라서, 처음에 블록 기록 단계(240)는및 TSIG가 로우로 구동될 때(244) 시작된다. 다음에, VPRE는 VTEST는 램프 업 또는 다운(ramp up of down)된다(이 예에서 다운)(246). TSIG는 로우이기 때문에, 모든 워드 라인 WLL 및 WLR은 위크 신호(VPRE)를 전체 어레이에 기록하기 위한 동시에 하이로 구동된다. 선택적으로, 어레이의 부분만이 개별적인 워드 라인 또는 워드 라인의 서브셋(subset)을 선택 및 구동시키므로써 테스트될 수 있다. 타이밍 동화 제어 위상 ΦEQ는, 정상 액세스 사이클 동안, 워드 라인 WLL 및 WLR과 함께 하이로 구동된다. 그러나 TSIG가 로우이기 때문에, ΦPREL,R가 여전히 하이를 유지하도록 ΦEQ는 블록된다. 워드 라인이 일단 하이가 되면, 타이밍 센스 증폭기 제어 위상ΦSA은 또한 상승하나, TSIG가 로우이기 때문에, 또한 블록된다. 따라서 ΦP및 ΦN은 여전히 VPRE에 있으며, 센스 증록기(166)는 여전히 디스에이블된다. 모든 셀에서의 테스트 전압 레벨(VPRE)을 VS로 저장한후,는 상숭하고, 기록 동작을 끝내며, RAM을 대기 상태(프리-차지)에 배치한다. 블록 기록 동안, ΦP및 ΦN는 VPRE에서 클래프(clamp)되며, 프리-차지(동화) 신호 ΦPREL,R는 여전히 하이를 유지하기 때문에, 센스 증폭기는 여전히 디스에이블되며, 비트 라인은 VPRE에서 여전히 클램프된다.
블록 기록이 완료되면, RAM은 복귀되고(248), RAM을 대기 상태에 배치하며, RAM을 정상 동작 상태로 복귀시킨다.상승(250)은 모든 워드 라인 및 ΦSA가 로우가 되도록 구동시킨다. 다음 단계(252)에서, VPRE는 Vdd/2로 램프 백(ramp back)되고, 모든 비트 라인 쌍 및 ΦP 및 ΦN 모두를 Vdd/2로 되게 한다. TSIG는, VPRE가 Vdd/2로 복구될 때까지 로우로 유지된다. TSIG가 상승하면(252), 블록기록 단계(240)는 완료되며, RAM은 정상 동작 상태에 있게 된다.
블록 기록 단계(240)후, RAM 어레이는, 소정의 셀 신호 한계가 초과되었는지(258)를 판단하기 위해 판독된다(254, 256). 판독동안의 정확한 결과는 신호 한계가 초과되지 않았으며(260), 몇몇 신호 마진이 여전히 남아있음을 지시한다. 따라서, 감소된 신호 레벨 VS에도 불구하고, 모든 셀이 정확하게 판독(258)(이 예에서 로우)할 경우, 전체 테스트는 조금 작은 신호로 반복된다(262)(이 예에서 조금 높은 VPRE 레벨). 이 테스트는 신호 한계가 초과되었으며(264), 테스트가 종료되었음을(266) 지시하도록 적어도 몇몇 셀이 고장날 때까지 반복될 수 있다. 제5도의 예에서, 감소된 VS는, 판독 단계가 적어도 하나의 셀에 하이가 저장되었음을 지시할 때 부정확한 결과를 가져온다.
따라서, 제5도에서, 판독 단계(242) 동안, TSIG는 하이로 유지되며, VPRE는 Vdd/2로 유지된다. 판독단계(242) 동안, TSIG는 하이로 유지되며, VPRE는 Vdd/2로 유지된다. 판독 단계(242)는가 로우인 제2주기로 시작된다. ΦEQL,R이 상승할 때, TSIG는 하이를 유지하기 때문에, ΦPRE는 동호 장치(210, 212)를 차단하도록 되며, NFETS(214, 216, 218, 220)를 차단하므로써, 비트 라인 쌍을 VPRE로부터 분리한다. 워드 라인 WLL이 상승할 때, 셀(160L)(감소된 VS를 갖는)을 비트라인 쌍 BLL,(이 첫번째 판독 액세스에서 BLL로)에 접속시킨다. 감소된 신호 VS가 비트 라인 쌍 BLL,으로 전송된 후 ΦSA는 다시 상승하며, 이 시간동안를 로우로 구동시킨다.의 로우는 NFETS(192, 194)를 턴 오프시키며, ΦP및 VPRE로부터 분리시킨다. 이와 동시에는 인버터(196)에서 인버팅되며, SAE를 하이로 구동시킨다. SAE의 하이는 ΦN을 접지로 되게 하기 위해 NFET(198)를 턴 온시키며, 이는 센스 증폭기(166)를 세트시킨다. VSIG에 따라, 센스 증폭기는 센스 증폭기 출력 BL,중 하나를 로우로 되게 한다.
센스 증폭기(166)가 세트될 때, 선택된 절반 먹스(164L)는 센스 증폭기(166)에 대한 매우 높은 저항 로드 저항기로서 동작한다. 따라서, 센스 증폭기는 비트 라인 쌍으로부터 풀링(pulling)하며, 비트라인은 근본적으로 센스 상태 Vdd/2 및 VSIG를 유지한다. 이 상태에서의 충분한 시간 후, 센스 증폭기는 비트 라인인 쌍중 하나를 먹스(164)를 통해 접지로 방전시킬 수 있음을 이해할 것이다.
센스 증폭기가 세트된 후, CSLi는 하이로 구동되고, 칼럼 스위치(176)는 로컬 데이터 라인(182, 184)을 센스 증폭기 출력 BL,각각에 접속시키도록 개방된다. 선택된 절반 먹스(164L)에 대조적으로, 칼럼 스위치 통과 게이트(178, 180)는 더 큰 폭 대 길이 비율(width to length ratio(W/L))을 가지며, 따라서, 더 낮은 저항을 나타낸다. 칼럼 스위치 통과 게이트(178, 180)는 설계되어서, 칼럼 스위치(176)가 선택될 때, 센스 증폭기로 흐르는 대부분의 전류는, 비트 라인 쌍으로부터의 매우 작은 전류를 제공하는 선택된 절반 먹스(164L)를 갖는 LDLS로부터 흐르게 한다. 또한, NFET 통과 게이트(178, 180)는 LDLS로부터 센스 증폭기(166)로 인가되는 전압을 제한하며, 여기에서 센싱된 데이터의 파괴를 방지한다.
따라서, 거의 동시에, 데이터는 센싱 및 LDLS(182, 184)로 인가되며, 그 후 제2센스 증폭기(도시되지 않음)에서의 재-센싱을 위해 MDLS로 인가된다. 이 모두는 교차 결합된 PFETS(172, 174)를 세팅하기 전에 발생한다. 이 종래의 DRAM에 대한 잠재성을 현저하게 감소시키며, 이는 중요한 장점이다.
계속해서,는 딜레이(200)로 인가되고, PFETS(202)의 게이트를 로우로되게 하며, 이는 ΦP를 Vdd로 구동시킨다. Vdd에서의 ΦP에 있어서, 교차 결합된 PFET(172, 174) 활성 센스 증폭기 로드는 센스 증폭기 하이의 부동 사이드(floating side)를 Vdd로 되게 한다. 결론적으로, 선택은 먹스 선택 저항을 감소시키기 위해, 선택된 먹스 절반(165L 또는 165R)에 대한 승압되어서, 데이터는 비트 라인 쌍 BL,로 즉시 인가되며, 따라서, 풀 레벨(full level)은 셀에 도로 기록된다.
테스트 동안의 각 판독 후,는 판독을 종료하기 위해 상승하며, RAM을 대시 상태에 있게 한다. 따라서,의 상승은 워드 라인 WLL을 리세트시키며, 로우로 되게 한다. 워드 라인이 하강한 후 ΦSA는 로우로 된다. 또한 ΦSA는, NFETS(192, 194)를 통해 ΦP및 ΦN을 VPRE로 되게 하기 위해를 하이로 구동시키는 NAND 게이트(190)에 의해 인버트된다. 센스 증폭기가 디스에이블되면, 동화신호 ΦEQ는 로우로 되며, NAND게이트(204)는 ΦPREL,R을 하이로 구동시키기 위해 ΦEQ를 인버트시킨다. 따라서, ΦPREL,R가 하이가 됨에 따라 동화 NFETS(210, 212)는 비트 라인 쌍을 함께 효과적으로 단락시키며, 반면에, VPRE(Vdd/2에서의)는 NFET(214, 216, 218, 220)를 통해 비트 라인 쌍으로 인가된다.
제5도의 RAS의 연속적인 하강으로 나타낸 바와같이, 이 전형적인 판독 액세스는 관심의 대상이 되는 모든 셀이 판독되어서 테스트될 때까지 반복된다. 임의 판독 동안, 액세스된 셀이 불충분한 비트 라인 신호를 제공할 경우, 센스 증폭기는 부정확하게 센싱(고장)할 것이다. 따라서, 어레이가 위크 1(weak ones)로 채워질 경우 부정확한 결과는 하나 이상의 제로(0)를 판독하며, 또는 이와 반대도 가능하다. 전술한 바와 같이, 모든 셀이 판독되었고, 셀 고장이 없는 경우, 신호 마진은(블럭 기록 동안 VPRE에 인가된) 테스트 전압을 초과한다. 셀이 고장날 때까지, 다소 작은 신호(즉, 이 예에서 다소 높은 VPRE)를 작는 이 테스트를 반복하므로써, 신호 마친이 결정될 수 있다. 또한 신호 마진에 대한 테스트된 어레이 셀이 하나의 로직 레벨(이 예에서 “제로(zero)” 신호 마친을 테스트 하기 위한 로우)에 높이게 하므로써, 이 테스트는 도한 다른 로직 레벨(예를 들어, 하이)에 대해 반복될 수 있다. 다른 로직 레벨에 대한 신호 마진은 블록 어레이 기록 동작 동안 VPRE를 적절하게 램핑(ramping)하므로써 결정될 수 있으며, 그 후, 통상 전술한 바와 같이 어레이를 판독한다.
따라서, DRAM은 본 발명에 따라 종래의 DRAM보다 특히 더 안정성이있고, 정확하게 신호에 대해 테스트될 수 있다. 또한 본 발명에 따라 DRAM을 테스트하는 것은 기준 셀을 포함하거나(기준 셀로부터의 오버헤드(overhead)를 발행하지 않으며), 용량성 결합 장치로부터의 오버헤드를 발생하는 것을 필요로 하지 않는다. 따라서, 종래의 DRAM에 의해 야기됐던 센스 타이밍 문제는 방지된다. 본 발명의 신호 마친 테스트 용량을 포함하는 DRAM의 부가적인 특징에 있어서, 전체 어레이는, 시스템 초기와 동안, VPRE를 각각 Vdd또는 접지 상태로 놓으므로써, 모두 1 또는 모두 0으로 초기화될 수 있다.
본 발명이 바람직한 실시예의 용어로 기술되었지만, 본 기술 분야에 통상의 지식을 가진 자에 의해 다양한 변경 및 수정이 특허청구된 발명으로부터 벗어나지 않고 가능함을 이해할 것이다. 특허 청구의범위를 본 발명의 정신에 해당하는 이러한 변경 및 수정을 포함하도록 의도되었다.
Claims (16)
- 동적 랜덤 액세스(a dynamic random access memory; DRAM)로서, 로우 및 칼럼(row and columns)로 구성된 메모리 셀의 어레이, 로우 어드레스(a row address)에 응답하는 각 상기 로우에서의 워드 라인(a word line), 각 상기 칼럼에서의 상보형 비트 라인 쌍(a pair of complementary bit lines)을 포함하는, 사기 DRAM은: 센스 인에이블(a sence enable) 및 상기 상보형 비트 라인 쌍 사이에 접속된 상기 칼럼 각각내의 센스 증폭기(a sence amp)와; 상보형 비트 라인의 각 쌍에 접속되며, 상기 보수 비트 라인 쌍 및 기준 전압(a reference voltage) 사이에 접소된 비트 라인 프리-차지( a bit line pre-charge)와; 디스에이블된 상기 센스 증폭기 및 테스트 제어 신호(a test control signal)에 응답하여 프리-차지 상태의 상기 비트 라인 쌍을 선택적으로 유지하기 위한 테스트 제어 수단(test control means)을 더 포함하는 동적 랜덤 액세스 메모리.
- 제1항에 있어서, 상기 센스 증폭기는 상기 센스 증폭기 및 로드 인에이블(a load enable) 사이에 접속된 능동 센스 증폭기 로드(무 active sense amp load)에 의해 래치(latch)되는 동적 랜덤 액세스 메모리.
- 제2항에 있어서, 상기 테스트 제어 수단은 상기 테스트 제어 신호에 응답하여 디스에이블된 상기 활성 센스 증폭기 로드를 선택적으로 유지하는 수단을 포함하는 동적 랜덤 액세스 메모리.
- 제2항에 있어서, 상기 테스트 제어 신호가 제1상태(a first state)에 있을때, 상기 테스트 제어 수단은 제1타이밍 신호(a first timing signal)에 응답하여 상기 비트 라인 프리-차지를 디스에이블하고, 제2타이밍 신호(a second timing signal)에 응답하여 상기 센스 증폭기 및 상기 능동 센스 로드를 인에이블하고, 상기 테스트 제어 신호가 제2상태(a second state)에 있을 때, 상기 비트 라인은 상기 프리-차지된 상태에서 유지되며, 상기 센스 증폭기 및 상기 활성 센스 증폭기 로드는 디스에이블된 채 유지되는 동적 랜덤 액세스 메모리.
- 제4항에 있어서, 상기 로드 인에이블은 상기 센스 증폭기 인에이블로부터 딜레이되는 동작 랜덤 액세스 메모리.
- 제5항에 있어서, 상기 센스 증폭기는 교차 결합된 NFET의 쌍(a pair of cross coupled NFETs)이며, 상기 NFET의 소스는 상기 센스 증폭기 인에이블된 접속되는 동적 랜덤 액세스 메모리.
- 제6항에 있어서, 상기 능동 센스 증폭기 로드는 교차 결합된 PFET 쌍이며, 상기 PFET의 소스는 상기 로드 인에이블에 접속되는 동적 랜덤 액세스 메모리.
- 제4항에 있어서, 상기 센스 증폭기 및 상기 능동 센스 증폭기 로드는 상기 기준 전압에서의 센스 증폭기 인에이블 및 로드 인에이블을 유지하므로써 디스에이블되는 동적 래덤 액세스 메모리.
- 동적 랜덤 액세스 메모리로서, 로우 및 칼럼으로 구성된 메모리 셀의 어레이, 로우 어드레스에 응답하는 각 상기 로우에서의 워드 라인, 각 상기 칼럼에서의 상보형 비트 라인 쌍을 포함하는, 상기 DRAM은: 센스 인에이블 및 상기 상보형 비트 라인 쌍 사이에 접속된 상기 칼럼 각각에서의 센스 증폭기로서, 상기 센스 증폭기는 교차 결합된 NFET의 쌍이며, 상기 NFET의 소스는 상기 세스 증폭기 인에이블에 접속되는, 상기 센스 증폭기와; 상기 센스 증폭기와 로드 인에이블 사이에 접속된 능동 센스 증폭기로서, 상기 능동 센스 증폭기 로드는 교차 결합된 PFET 쌍이고, 상기 PFET의 소스는 상기 로드 인에이블에 접속되는, 상기 능동 센스 증폭기 로드와; 상보형 비트 라인의 각 쌍에 접속되며, 상기 보수 비트 라인 쌍 및 기준 전압 사이에 접속된 비트 라인 프리-차지와; 디스에이블된 상기 센스 증폭기 및 상기 능동 센스 증폭기 로드 및 프리-차지 상태의 상기 비트 라인 쌍을 테스트 제어 신호에 응답하여 선택적으로 유지하기 위한 테스트 제어 수단을 더 포함하는 동적 랜덤 액세스 메모리.
- 제9항에 있어서, 상기 테스트 제어 신호가 제1상태에 있을 때, 상기 테스트 제어 수단은 제1타이밍 신호에 응답하여 상기 비트 라인 프리-차지를 디스에이블하고, 제2타이밍 신호에 응답하여 상기 센스 증폭기 및 상기 능동 센스 로드를 인에이블하고, 상기 테스트 제어 신호가 제2상태에 있을 때, 상기 비트 라인은 상기 프리-차지된 상태에서 유지되며, 상기 센스 증폭기 및 상기 능동 센스 증폭기 로드는 디스에이블되도록 유지되는 동적 랜덤 액세스 메모리.
- 제10항에 있어서, 상기 로드 인에이블은 상기 센스 증폭기 인에이블로부터 딜레이되는 동적 랜덤 액세스 메모리.
- 제9항에 있어서, 상기 센스 증폭기 및 상기 능동 센스 증폭기 로드는 센스 증폭기 인에이블 및 로드 인에이블을 상기 기준 전압으로 유지하므로써 디스에이블되는 동적 랜덤 액세스 메모리.
- 제9항에 있어서, 상기 칼럼의 각각은 다수의 비트 라인 쌍을 포함하고, 상기 다수의 비트 라인 쌍의 각 쌍은 먹스 입력(a mux input)에 접속되며, 상기 센스 증폭기는 상기 먹스의 출력 및 상기 센스 증폭기 인에이블 사이에 접속되는 동적 랜덤 액세스 메모리.
- 동적 랜덤 액세스 메모리로서, 로우 및 칼럼으로 구성된 메모리 셀의 어레이, 로우 어드레스에 응답하는 각 상기 로우에서의 워드 라인, 각 상기 칼럼에서의 다수의 상보형 비트 라인 쌍을 포함하는, 상기 DRAM은: 상기 칼럼 각각에서의 먹스(a mux)로서, 상기 다수의 비트 라인 쌍은 상기 먹스로부터의 입력에 접속되는, 상기 먹스와; 센스 인에이블 및 상기 먹스의 출력 사이에 접속된 상기 칼럼 각각에서의 센스 증폭기로서, 상기 센스 증폭기는 교차 결합된 NFET의 쌍이며, NFET의 소스는 상기 센스 증폭기 인에이블에 접속되는, 상기 센스 증폭기와; 상기 센스 증폭기와 로드 인에이블 사이에 접속된 능동 센스 증폭기 로드로서, 상기 능동 센스 증폭기 로드는 교차 결합된 PFET의 쌍이고, 상기 PFET의 소스는 상기 로드 인에이블에 접속되는, 상기 능동 센스 증폭기 로드와, 상보형 비트 라인의 각 쌍에 접속되며, 상기 상보형 비트 라인 쌍 및 기준 전압 사이에 접속된 비트 라인 프리-차지와; 테스트 제어 신호가 제1상태에 있을 때, 제1타이밍 신호에 응답하는 상기 비트 라인 프리-차지를 디스에이블하고, 제2타이밍 신호에 응답하는 상기 센스 증폭기 및 상기 능동 센스 로드를 인에이블하는 테스트 제어 수단으로서, 상기 테스트 제어 신호가 제2상태에 있을 때, 상기 비트 라인은 상기 프리-차지된 상태에서 유지되며, 상기 센스 증폭기 및 상기 능동 센스 증폭기 로드는 디스에이블된 상태에서 유지되는 동적 랜덤 액세스 메모리.
- 제14항에 있어서, 상기 로드 인에이블은 상기 센스 증폭기 인에이블로부터 딜레이되는 동적 랜덤 액세스 메모리.
- 제14항에 있어서, 상기 센스 증폭기 및 상기 능동 센스 증폭기 로드는 센스 증폭기 인에이블 및 로드 인에이블을 상기 기준 전압으로 유지시키므로써 디스에이블되는 동적 랜덤 액세스 메모리.
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