KR100716663B1 - 반도체 메모리 장치의 프리차지(Ｐｒｅ-Ｃｈａｒgｅ)를제어하는 회로. - Google Patents

반도체 메모리 장치의 프리차지(Ｐｒｅ-Ｃｈａｒgｅ)를제어하는 회로. Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 소자의 비트 라인 센스앰프에 관한 것이며, 더 자세히는 비트 라인 센스앰프의 프리차지(Pre-Charge)를 제어하는 회로에 관한 것이다. 본 발명에서는 반도체 메모리 장치의 센스앰프에서 액티브(active) 동작, 읽기/쓰기(read/write) 동작, 리프레쉬(refresh) 동작 등을 한 후에 프리차지(Pre-Charge) 동작을 하는 경우, 테스트 신호와 테스트 옵션을 이용함으로써 프리차지(Pre-Charge) 동작을 하는 방식인 선택(alternative)방식과 비 선택(non-alternative)방식을 하나의 프리차지(Pre-Charge) 제어회로에서 선택하여 구동할 수 있다.
센스앰프, BLEQ, Pre-Charge, EQUALIZING

Description

반도체 메모리 장치의 프리차지(Ｐｒｅ-Ｃｈａｒｅ)를 제어하는 회로. {CIRCUIT FOR CONTROLLING A PRE-CHARGE OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 메모리 코어의 구조를 도시한 블록도.
도 2는 비트 라인 센싱(sensing) 회로를 상세히 도시한 회로도.
도 3은 종래의 비 선택(non-alternative)방식의 프리차지 제어부를 도시한 회로도.
도 4는 종래의 비 선택(non-alternative)방식의 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램.
도 5는 종래의 선택(alternative) 방식의 프리차지 제어부를 도시한 회로도.
도 6은 종래의 선택(alternative)방식의 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램.
도 7은 비트 라인 센스앰프에 연결된 본 발명의 일 실시 예 및 이 실시 예에 따른 센싱(sensing) 회로를 도시한 블록도.
도 8은 본 발명의 일 실시 예에 따른 프리차지 제어부를 상세히 도시한 회로도.
도 9는 본 발명의 일 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램.
도 10은 본 발명의 이 실시 예에 따른 프리차지 제어부를 상세히 도시한 회로도.
도 11은 본 발명의 이 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램.
도 12는 비트 라인 센스앰프에 연결된 본 발명의 삼 실시 예에 따른 프리차지 제어부를 도시한 블록도.
도 13은 본 발명의 삼 실시 예에 따른 프리차지 제어부를 상세히 도시한 회로도.
도 14는 본 발명의 삼 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램.
* 도면의 주요부분에 대한 부호의 설명
100 : 비트 라인 센스앰프(BLSA)
200, 200b : 프리차지 제어부
300, 400 : 셀 어레이(Cell Array)
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트 라인 센스앰프의 프리차지(Pre-Charge)를 제어하는 회로에 관한 것이다.
반도체 메모리 장치의 집적도가 증가함에 따라, 전력 소모를 줄이고 소자의 신뢰성을 확보하기 위하여, 사용되는 내부 전원 전압도 계속 낮아지고 있다. 이에 따라 전력소비는 자연스럽게 줄어드는 반면 반도체 메모리장치를 구성하는 회로들 및 소자들이 감지해야 할 전압 및 전류의 범위는 점점 더 축소되고 있다. 즉, 전압 및 전류에 대한 마진이 줄어들고 있다. 따라서, 보다 정밀한 감지동작을 수행하는 회로들 및 소자들에 관한 연구가 활발히 진행되고 있고, 이와 병행해서 전송하여야 할 신호들을 전송받는 회로들 및 소자들이 충분히 감지할 수 있는 범위로 증폭하여 주는 센싱회로들에 대한 필요성이 그 어느 때보다 중요하게 인식되고 있다. 전술한 바와 같이 현재의 반도체 메모리장치의 동작 전원전압이 점점 낮아지는 추세이므로 상보적인 두 가지의 신호들이 지닌 전압차이를 감지하기란 쉽지 않다. 이러한 전압감지의 어려움을 보완하기 위하여 반도체 메모리장치 내부의 소정영역에 메모리 셀에 저장되어 있는 데이터를 증폭시켜주기 위한 비트 라인 센스앰프(BLSA)가 존재한다.
도 1은 메모리 코어의 구조를 도시한 블록도이다.
도 1을 참조하면, 셀 어레이(Cell Array)와 셀 어레이(Cell Array) 사이에 비트 라인 센스앰프 어레이(BLSA Array)가 존재하여 메모리 셀에 저장되어 있는 데이터를 증폭시켜준다.
도 2는 비트 라인 센싱(sensing) 회로를 상세히 도시한 회로도이다.
도 2를 참조하면, 비트 라인 센스앰프(BLSA,10)는 메모리 셀 어레이(Cell Array,20,30)에 저장되어 있던 데이터를 비트 라인(BLU, BLD)과 비트 라인 바(BLUb, BLDb)를 통해 읽어들여 그 전위차를 감지하고 이를 메모리 셀 어레이(Cell Array,20,30)에 저장되는 데이터에서 로직'하이'(high)로 사용되는 전원전압과 로직'로우'(low)로 사용되는 접지전압으로 증폭시키는데 그 목적이 있다.
전술한 동작을 센싱(sensing) 동작이라고 하는데, 이는 DRAM에서 워드 라인을 열어주는 액티브(active) 동작에서 수행되며, 액티브(active) 동작 후 읽기/쓰기(read/write) 동작 혹은 리프레쉬(refresh) 동작이 수행된다. 그 이후에는 다음에 수행될 액티브(active) 동작을 위해서는 비트 라인(BLU, BLD)과 비트 라인 바(BLUb, BLDb)가 같은 전위를 가지도록 만들어주는 프리차지(Pre-Charge)동작이 수행 되어야 한다.
프리차지(Pre-Charge) 동작에는 비 선택(non-alternative)방법과 선택(alternative)방법이 있는데, 도 2를 참조하여 비 선택(non-alternative)방법을 설명하면, BISH/BISL트랜지스터 사이에 있는 N1/N2트랜지스터 각각의 게이트에는 BLEQ신호가 물려있는데 만약, BLEQ신호의 논리레벨이 로직'하이'(high)가 되어 활성화되면 즉, 프리차지 동작이 일어나면 VBLP전압 - 비트 라인 프리차지(Pre-Charge) 전원으로서 코어전압(VCORE)의 전위레벨을 반으로 나눈 전위레벨을 갖는다. - 을 비트 라인(BLU, BLD)과 비트 라인 바(BLUb, BLDb)로 전달하게 된다. 이때, BISH/BISL 바깥쪽에 존재하는 N3/N4트랜지스터에도 각각의 게이트에 BLEQ신호가 물 려있어서 동시에 구동된다. 여기서, N3/N4트랜지스터의 역할은 제1비트 라인(BLU)과 제1비트 라인 바(BLUb) 제2비트 라인(BLD)과 제2비트 라인 바(BLDb)의 전위가 서로 같아지는 통로역할을 하는데, N3/N4트랜지스터가 동시에 구동되면서 N3트랜지스터에 연결된 제1비트 라인(BLU)과 제1비트 라인 바(BLUb)와 N4트랜지스터에 연결된 제2비트 라인(BLD)과 제2비트 라인 바(BLDb)를 선택하여 구동하지 못하므로 비 선택(non-alternative)방법이라 한다.
마찬가지로, 도 2를 참조하여 선택(alternative)방법을 설명하면, BISH/BISL 바깥쪽에 존재하는 N3/N4트랜지스터의 게이트에 BLEQ신호 대신에 N3트랜지스터의 게이트에는 BLEQH가 물려있고 N4트랜지스터의 게이트에 BLEQL이 물려있어서 제1셀 어레이가 선택되어 액티브(active) 동작, 읽기/쓰기(read/write) 동작, 리프레쉬(refresh) 동작 등을 하면 BLEQL신호를 활성화시켜 N4게이트는 턴 온(TURN ON) 시키고, BLEQH신호는 비 활성화시켜 N3게이트는 턴 오프(TURN OFF) 시킨다. 즉, N3트랜지스터에 연결된 제1비트 라인(BLU)과 제1비트 라인 바(BLUb)는 연결을 끊어서 전위차를 갖게 되고, N4트랜지스터에 연결된 제2비트 라인(BLD)과 제2비트 라인 바(BLDb)는 연결해서 전위차가 없도록 한다. 또한, 제2셀 어레이가 선택되는 경우에는 반대로 BLEQL신호를 비 활성화시켜 N4게이트는 턴 오프(TURN OFF), BLEQH신호는 활성화시켜 N3게이트는 턴 오프(TURN ON) 시킨다. 여기서 N3트랜지스터에 연결된 제1비트 라인(BLU)과 제1비트 라인 바(BLUb)와 N4트랜지스터에 연결된 제2비트 라인(BLD)과 제2비트 라인 바(BLDb)를 선택하여 구동하므로 선택(alternative)방법이라 한다.
도 3은 종래의 비 선택(non-alternative)방식의 프리차지 제어부를 도시한 회로도이다.
도 3을 참조하면, 종래의 비 선택(non-alternative)방식의 프리차지 제어부는, 제1셀 어레이의 센싱(sensing) 동작시 활성화되는 BSBI신호와 제2셀 어레이의 센싱(sensing) 동작시 활성화되는 BSBJ신호를 입력받아 제1셀 어레이 및 제2셀 어레이에서 동시에 프리차지(Pre-Charge) 동작을 수행하는 것을 제어하는 BLEQ신호를 출력하는 것을 알 수 있다.
도 4는 종래의 비 선택(non-alternative)방식의 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램이다.
도 4를 참조하면, 종래의 비 선택(non-alternative)방식의 프리차지 제어부의 입력 파형에 따른 출력 파형은, 제1셀 어레이 또는 제2셀 어레이 중 어느 하나의 셀 어레이가 선택되어 BSBI신호와 BSBL신호 중 어느 하나의 신호가 로직'로우'(LOW)로 활성화되면 BLEQ신호가 로직'하이'(HIGH)로 활성화되는 것을 알 수 있다.
도 5는 종래의 선택(alternative) 방식의 프리차지 제어부를 도시한 회로도이다.
도 5를 참조하면, 종래의 선택(alternative) 방식의 프리차지 제어부는, 제1셀 어레이의 센싱(sensing) 동작시 활성화되는 BSBI신호와 제2셀 어레이의 센싱(sensing) 동작시 활성화되는 BSBJ신호를 입력받아 제1셀 어레이의 프리차지(Pre-Charge) 동작을 수행하는 것을 제어하는 BLEH신호와 제2셀 어레이의 프리차 지(Pre-Charge) 동작을 수행하는 것을 제어하는 BLEL신호 및 비트 라인에 VBLP전압을 공급하는 것을 제어하는 BLEQ신호를 출력하는 것을 알 수 있다.
도 6은 종래의 선택(alternative)방식의 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램이다.
도 6을 참조하면, 종래의 선택(alternative)방식의 프리차지 제어부의 입력 파형에 따른 출력 파형은, 제1셀 어레이 또는 제2셀 어레이 중 어느 하나의 셀 어레이가 선택되어 BSBI신호와 BSBL신호 중 하나만 로직'로우'(LOW)로 활성화되어도 BLEQ신호가 로직'하이'(HIGH)로 활성화되는 것은 비 선택(non-alternative)방식과 같지만, BSBI가 로직'로우'(LOW)로 활성화되었을 때에만 BLEQH가 로직'하이'(HIGH)로 활성화되고, BSBL이 로직'로우'(LOW)로 활성화되었을 때에만 BLEQL가 로직'하이'(HIGH)로 활성화되는 부분이 추가되어 셀 어레이의 선택하는 것에 따라 프리차지동작을 제어하는 것이 가능하다.
그런데, 종래에는 상기에서 전술한 선택(alternative)방식의 프리차지 제어부와 비 선택(non-alternative)방식의 프리차지 제어부 중 한 가지만을 선택해서 반도체 메모리 장치의 센스앰프에 적용할 수 있었으며, 한번 방식이 선택되면 이를 바꾸기 위해서는 새로운 회로를 구성해야하는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 프리차지제어부에서 사용자의 제어에 따라 선택(alternative)방식과 비 선 택(non-alternative)방식을 선택하여 사용할 수 있는 반도체 메모리 장치의 프리차지(Pre-Charge)를 제어하는 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1셀 어레이; 제2셀 어레이; 상기 제1셀 어레이와 상기 제2셀 어레이에 공동으로 연결되는 비트 라인 센스앰프; 상기 제1셀 어레이의 센싱(sensing)동작시 활성화되는 제1선택신호와 상기 제2셀 어레이의 센싱(sensing)동작시 활성화되는 제2선택신호에 응답하고 테스트신호 및 테스트 옵션에 따라서 상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어부; 및 상기 프리차지 제어부의 제어를 받아 프리차지(Pre-Charge)동작을 수행하는 프리차지(Pre-Charge) 동작부를 구비하는 반도체 메모리 장치가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1셀 어레이; 제2셀 어레이; 상기 제1셀 어레이와 상기 제2셀 어레이에 공동으로 연결되는 비트 라인 센스앰프; 상기 제1셀 어레이의 센싱(sensing)동작시 활성화되는 제1선택신호와 상기 제2셀 어레이의 센싱(sensing)동작시 활성화되는 제2선택신호에 응답하고 테스트 신호에 따라서 상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어부; 및 상기 프리차지 제어부의 제어를 받아 프리차지(Pre-Charge)동 작을 수행하는 프리차지(Pre-Charge) 동작부를 구비하는 반도체 메모리 장치가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 제1셀 어레이; 제2셀 어레이; 상기 제1셀 어레이와 상기 제2셀 어레이에 공동으로 연결되는 비트 라인 센스앰프; 상기 제1셀 어레이의 센싱(sensing)동작시 활성화되는 제1선택신호와 상기 제2셀 어레이의 센싱(sensing)동작시 활성화되는 제2선택신호에 응답하고 테스트 옵션에 따라서 상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어부; 및 상기 프리차지 제어부의 제어를 받아 프리차지(Pre-Charge)동작을 수행하는 프리차지(Pre-Charge) 동작부를 구비하는 반도체 메모리 장치가 제공된다.
본 발명에서는 반도체 메모리 장치의 센스앰프에서 액티브(active) 동작, 읽기/쓰기(read/write) 동작, 리프레쉬(refresh) 동작 등을 한 후에 프리차지(Pre-Charge) 동작을 하는 경우, 사용자가 제어를 함으로써 선택(alternative)방식과 비 선택(non-alternative)방식을 선택하여 사용할 수 있도록 한다. 이를 위해서는 프리차지제어부에서 사용자의 제어에 따라 선택(alternative)방식과 비 선택(non-alternative)방식이 선택되도록 하는 구조가 필요한바, 여기서는 외부에서 입력되는 테스트 신호를 이용하거나, 회로 내부의 테스트 옵션을 선택할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 소개하기로 한다.
도 7은 비트 라인 센스앰프에 연결된 본 발명의 일 실시 예 및 이 실시 예에 따른 센싱(sensing) 회로를 도시한 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 프리차지 제어부를 상세히 도시한 회로도이다.
도 7과 도 8을 참조하면, 제1셀 어레이(Cell Array, 300)와, 제2셀 어레이(Cell Array, 400)와, 제1셀 어레이(Cell array, 300)와 제2셀 어레이(Cell Array, 400)에 공동으로 연결되는 비트 라인 센스앰프(100)와, 제1셀 어레이(Cell Array, 300)의 센싱(sensing)동작시 활성화되는 제1선택신호(BSBI)와 제2셀 어레이(400)의 센싱(sensing)동작시 활성화되는 제2선택신호(BSBJ)에 응답하고 테스트신호(TM_NALTB) 및 테스트 옵션(T/O1 and T/O2)에 따라서 제1셀 어레이(300)와 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어부(200), 및 프리차지 제어부(200)의 제어를 받아 프리차지(Pre-Charge)동작을 수행하는 프리차지(Pre-Charge) 동작부(600)를 구비하고, 제1셀 어레이(300) 또는 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이와 비트 라인 센스앰프(100)가 연결되는 것을 제어하는 셀 어레이 연결부(500)을 더 구비한다.
여기서, 프리차지(Pre-Charge) 동작부(600)는, 제1셀 어레이(300)의 프리차지(Pre-Charge) 동작을 수행하는 제1셀 어레이 프리차지 부(520)와, 제2셀 어레이(400)의 프리차지(Pre-Charge) 동작을 수행하는 제2셀 어레이 프리차지 부(540), 및 제1셀 어레이(300)와 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge) 동작을 수행할 때 프리차지(Pre-Charge) 전압(VBLP)을 공급하는 것을 제어하는 프리차지 전압공급부(560)을 구비한다.
또한, 프리차지 제어부(200)는, 출력되는 제1프리차지 제어신호(BLEQH)의 논리레벨을 결정함으로써 제1셀 어레이 프리차지 부를(520) 제어하는 제1셀 어레이 프리차지 제어부(240)와, 출력되는 제2프리차지 제어신호(BLEQL)의 논리레벨을 결정함으로써 제2셀 어레이 프리차지 부(540)를 제어하는 제2셀 어레이 프리차지 제어부(260), 및 출력되는 전압공급 제어신호(BLEQ)의 논리레벨을 결정함으로써 프리차지 전압공급부(560)을 제어하는 전압공급 제어부(220)를 포함한다.
여기서, 전압공급 제어부(220)는, 제1선택신호(BSBI)와 제2선택신호(BSBJ)를 인코딩하여 출력되는 전압공급 제어신호(BLEQ)의 논리레벨을 결정한다.
그리고, 전압공급 제어부(220)는, 제1선택신호(BSBI)를 일 입력으로 받고 제2선택신호(BSBJ)를 이 입력으로 받아 부정논리곱하여 출력하는 제1낸드게이트(NAND1)와, 제1낸드게이트(NAND1)의 출력신호를 입력받아 위상을 반전하여 출력하는 제1인버터(INV1), 및 제1인버터(INV1)의 출력신호를 입력받아 위상을 반전하여 전압공급 제어신호(BLEQ)로서 출력하는 제2인버터(INV2)를 구비한다.
또한, 프리차지 제어부(200) 중 제1셀 어레이 프리차지 제어부(240)는, 테스트 신호(TM_NALTB)와 제2선택신호(BSBJ)를 인코딩하여 출력되는 제1테스트 인코딩 신호(t_incoding_1)의 논리레벨을 결정하는 제1테스트 인코딩부(242)와, 제1테스트 인코딩 신호(t_incoding_1) 또는 제2선택신호(BSBJ) 중 어느 하나의 신호를 선택하여 제1테스트 선택신호(t_select_1)로서 출력하는 제1옵션(T/O1)와, 제1테스트 선 택신호(t_select_1)와 제1선택신호(BSBI)를 인코딩하여 출력되는 제1프리차지 제어신호(BLEQH)의 논리레벨을 결정하는 제1프리차지 인코딩부(246)를 구비한다.
그리고, 제1셀 어레이 프리차지 제어부(240) 중 제1테스트 인코딩부(242)는, 제2선택신호(BSBJ)를 일 입력으로 받고 테스트 신호(TM_NALTB)를 이 입력으로 받아 부정논리합하여 출력하는 제1노어게이트(NOR1), 및 제1노어게이트(NOR1)의 출력신호를 입력받아 위상을 반전하여 제1테스트 인코딩 신호(t_incoding_1)로서 출력하는 제3인버터(INV3)을 구비한다.
그리고, 제1셀 어레이 프리차지 제어부(240) 중 제1프리차지 인코딩부(246)는, 제1테스트 선택신호(t_select_1)를 일 입력으로 받고 제1선택신호(BSBI)를 이 입력으로 받아 부정논리곱하여 출력하는 제2낸드게이트(NAND2)와, 제2낸드게이트(NAND2)의 출력신호를 입력받아 위상을 반전하여 출력하는 제4인버터(INV4), 및 제4인버터(INV4)의 출력신호를 입력받아 위상을 반전하여 제1프리차지 제어신호(BLEQH)로서 출력하는 제5인버터(INV5)를 구비한다.
또한, 프리차지 제어부(200) 중 제2셀 어레이 프리차지 제어부(260)는, 테스트 신호(TM_NALTB)와 제1선택신호(BSBI)를 인코딩하여 출력되는 제2테스트 인코딩 신호(t_incoding_2)의 논리레벨을 결정하는 제2테스트 인코딩부(262)와, 제2테스트 인코딩 신호(t_incoding_2) 또는 제1선택신호(BSBI) 중 어느 하나의 신호를 선택하여 제2테스트 선택신호(t_select_2)로서 출력하는 제2옵션(T/O2)와, 제2테스트 선택신호(t_select_2)와 상기 제2선택신호(BSBJ)를 인코딩하여 출력되는 제2프리차지 제어신호(BLEQL)의 논리레벨을 결정하는 제2프리차지 인코딩부(266)를 구비한다.
그리고, 프리차지 제어부(260) 중 제2테스트 인코딩부(262)는, 제1선택신호(BSBI)를 일 입력으로 받고 테스트신호(TM_NALTB)를 이 입력으로 받아 부정논리합하여 출력하는 제2노어게이트(NOR2), 및 제2노어게이트(NOR2)의 출력신호를 입력받아 위상을 반전하여 제2테스트 인코딩 신호(t_incoding_2)로서 출력하는 제6인버터(INV6)를 구비한다.
그리고, 프리차지 제어부(260) 중 제2프리차지 인코딩부(266)는, 제2테스트 선택신호(t_select_2)를 일 입력으로 받고 제2선택신호(BSBJ)를 이 입력으로 받아 부정논리곱하여 출력하는 제3낸드게이트(NAND3)와, 제3낸드게이트(NAND3)의 출력신호를 입력받아 위상을 반전하여 출력하는 제7인버터(INV7), 및 제7인버터(INV7)의 출력신호를 입력받아 위상을 반전하여 제2프리차지 제어신호(BLEQL)로서 출력하는 제8인버터(INV8)를 구비한다.
도 9는 본 발명의 일 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형은, 옵션(T/O1, T/O2)을 제1선택으로 할 때, 테스트 신호는 유효화 - 프리차지 제어부의 출력이 테스트 신호의 변동에 영향을 받는다. - 된다. 그리고, 옵션(T/O1, T/O2)을 제2선택으로 할 때, 테스트 신호는 무효화 - 프리차지 제어부의 출력이 테스트 신호의 변동에 영향을 받지않는다. - 된다.
옵션(T/O1, T/O2)의 제1선택에 의해 유효화된 테스트신호(TM_NALTB)가 로직'로우'(LOW)로 활성화되어 입력될 때, 제1선택신호(BSBI) 또는 제2선택신호(BSBJ)가 로직'로우'(LOW)로 활성화되면, 제1프리차지 동작신호(BLEQH)와 제2프리차지 동작신호(BLEQL) 및 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
또한, 옵션(T/O1, T/O2)의 제1선택에 의해 유효화된 테스트신호(TM_NALTB)가 로직'하이'(HIGH)로 비 활성화되어 입력될 때, 제1선택신호(BSBI)가 로직'로우'(LOW)로 활성화되고 제2선택신호(BSBJ)가 로직'하이'(HIGH)로 비 활성화되면, 제1프리차지 동작신호(BLEQH)와 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
또한, 옵션(T/O1, T/O2)의 제1선택에 의해 유효화된 테스트신호(TM_NALTB)가 로직'하이'(HIGH)로 비 활성화되어 입력될 때, 제1선택신호(BSBI)가 로직'하이'(HIGH)로 비 활성화되고 제2선택신호(BSBJ)가 로직'로우'(LOW)로 활성화되면, 제2프리차지 동작신호(BLEQL)와 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
그리고, 옵션(T/O1, T/O2)의 제2선택에 의해 테스트신호(TM_NALTB)를 무효화할 때, 제1선택신호(BSBI) 또는 제2선택신호(BSBJ)가 로직'로우'(LOW)로 활성화되면, 제1프리차지 동작신호(BLEQH)와 제2프리차지 동작신호(BLEQL) 및 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
그리고, 제1선택신호(BSBI)와 제2선택신호(BSBJ)가 로직'하이'(HIGH)로 비 활성화되면, 옵션(T/O1, T/O2) 및 테스트신호(TM_NALTB)가 무효화되어 제1프리차지 동작신호(BLEQH)와 제2프리차지 동작신호(BLEQL) 및 제3프리차지 동작신호(BLEQ)를 로직'로우'(LOW)로 비 활성화하여 출력한다.
이상에서 살펴본 봐와 같이 본 실시 예를 적용한 센스앰프의 프리차지 제어부는 사용자가 옵션의 제1선택 - 테스트 신호가 유효화될 때 - 을 선택하고 테스트 신호의 논리레벨을 조절함으로써 선택(alternative)방식과 비 선택(non-alternative)방식을 선택하여 사용할 수 있고, 옵션의 제2선택 - 테스트 신호가 무효화될 때 - 을 선택함으로써 비 선택(non-alternative)방식으로 고정하여 사용할 수도 있다. 즉, 메모리 장치의 센스앰프에서 프리차지 제어를 할 때 사용자의 제어에 의해 선택(alternative)방식과 비 선택(non-alternative)방식을 선택하여 사용하는 것이 가능하다.
도 10은 본 발명의 이 실시 예에 따른 프리차지 제어부를 상세히 도시한 회로도로서 상기 도 8과 동일한 엘리먼트에 대해서는 동일한 도면 부호를 부여하였다.
도 7과 도 10을 참조하면, 제1셀 어레이(Cell Array, 300)와, 제2셀 어레이(Cell Array, 400)와, 제1셀 어레이(Cell array, 300)와 제2셀 어레이(Cell Array, 400)에 공동으로 연결되는 비트 라인 센스앰프(100)와, 제1셀 어레이(Cell Array, 300)의 센싱(sensing)동작시 활성화되는 제1선택신호(BSBI)와 제2셀 어레이(400)의 센싱(sensing)동작시 활성화되는 제2선택신호(BSBJ)에 응답하고 테스트신호(TM_NALTB)에 따라서 제1셀 어레이(300)와 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어부(200), 및 프리차지 제어부(200)의 제어를 받아 프리차지(Pre-Charge)동 작을 수행하는 프리차지(Pre-Charge) 동작부(600)를 구비하고, 제1셀 어레이(300) 또는 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이와 비트 라인 센스앰프(100)가 연결되는 것을 제어하는 셀 어레이 연결부(500)을 더 구비한다.
여기서, 프리차지(Pre-Charge) 동작부(600)는, 제1셀 어레이(300)의 프리차지(Pre-Charge) 동작을 수행하는 제1셀 어레이 프리차지 부(520)와, 제2셀 어레이(400)의 프리차지(Pre-Charge) 동작을 수행하는 제2셀 어레이 프리차지 부(540), 및 제1셀 어레이(300)와 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge) 동작을 수행할 때 프리차지(Pre-Charge) 전압(VBLP)을 공급하는 것을 제어하는 프리차지 전압공급부(560)을 구비한다.
또한, 프리차지 제어부(200)는, 출력되는 제1프리차지 제어신호(BLEQH)의 논리레벨을 결정함으로써 제1셀 어레이 프리차지 부를(520) 제어하는 제1셀 어레이 프리차지 제어부(240a)와, 출력되는 제2프리차지 제어신호(BLEQL)의 논리레벨을 결정함으로써 제2셀 어레이 프리차지 부(540)를 제어하는 제2셀 어레이 프리차지 제어부(260a), 및 출력되는 전압공급 제어신호(BLEQ)의 논리레벨을 결정함으로써 프리차지 전압공급부(560)을 제어하는 전압공급 제어부(220)를 포함한다.
여기서, 전압공급 제어부(220)는, 제1선택신호(BSBI)와 제2선택신호(BSBJ)를 인코딩하여 출력되는 전압공급 제어신호(BLEQ)의 논리레벨을 결정한다.
그리고, 전압공급 제어부(220)는, 제1선택신호(BSBI)를 일 입력으로 받고 제2선택신호(BSBJ)를 이 입력으로 받아 부정논리곱하여 출력하는 제4낸드게이트(NAND4)와, 제4낸드게이트(NAND4)의 출력신호를 입력받아 위상을 반전하여 출력 하는 제9인버터(INV9), 및 제9인버터(INV9)의 출력신호를 입력받아 위상을 반전하여 전압공급 제어신호(BLEQ)로서 출력하는 제10인버터(INV10)를 구비한다.
또한, 프리차지 제어부(200) 중 제1셀 어레이 프리차지 제어부(240a)는, 테스트 신호(TM_NALTB)와 제2선택신호(BSBJ)를 인코딩하여 출력되는 제1테스트 인코딩 신호(t_incoding_1)의 논리레벨을 결정하는 제1테스트 인코딩부(242a)와, 제1테스트 인코딩 신호(t_incoding_1)와 제1선택신호(BSBI)를 인코딩하여 출력되는 제1프리차지 제어신호(BLEQH)의 논리레벨을 결정하는 제1프리차지 인코딩부(246a)를 구비한다.
그리고, 제1셀 어레이 프리차지 제어부(240a) 중 제1테스트 인코딩부(242a)는, 제2선택신호(BSBJ)를 일 입력으로 받고 테스트 신호(TM_NALTB)를 이 입력으로 받아 부정논리합하여 출력하는 제3노어게이트(NOR3), 및 제3노어게이트(NOR3)의 출력신호를 입력받아 위상을 반전하여 제1테스트 인코딩 신호(t_incoding_1)로서 출력하는 제11인버터(INV11)을 구비한다.
그리고, 제1셀 어레이 프리차지 제어부(240a) 중 제1프리차지 인코딩부(246)는, 제1테스트 인코딩 신호(t_incoding_1)를 일 입력으로 받고 제1선택신호(BSBI)를 이 입력으로 받아 부정논리곱하여 출력하는 제5낸드게이트(NAND5)와, 제5낸드게이트(NAND5)의 출력신호를 입력받아 위상을 반전하여 출력하는 제12인버터(INV12), 및 제12인버터(INV12)의 출력신호를 입력받아 위상을 반전하여 제1프리차지 제어신호(BLEQH)로서 출력하는 제13인버터(INV13)를 구비한다.
또한, 프리차지 제어부(200) 중 제2셀 어레이 프리차지 제어부(260a)는, 테 스트 신호(TM_NALTB)와 제1선택신호(BSBI)를 인코딩하여 출력되는 제2테스트 인코딩 신호(t_incoding_2)의 논리레벨을 결정하는 제2테스트 인코딩부(262a)와, 제2테스트 인코딩 신호(t_incoding_2)와 상기 제2선택신호(BSBJ)를 인코딩하여 출력되는 제2프리차지 제어신호(BLEQL)의 논리레벨을 결정하는 제2프리차지 인코딩부(266a)를 구비한다.
그리고, 프리차지 제어부(260a) 중 제2테스트 인코딩부(262a)는, 제1선택신호(BSBI)를 일 입력으로 받고 테스트신호(TM_NALTB)를 이 입력으로 받아 부정논리합하여 출력하는 제4노어게이트(NOR4), 및 제4노어게이트(NOR4)의 출력신호를 입력받아 위상을 반전하여 제2테스트 인코딩 신호(t_incoding_2)로서 출력하는 제14인버터(INV14)를 구비한다.
그리고, 프리차지 제어부(260a) 중 제2프리차지 인코딩부(266a)는, 제2테스트 인코딩 신호(t_incoding_2)를 일 입력으로 받고 제2선택신호(BSBJ)를 이 입력으로 받아 부정논리곱하여 출력하는 제6낸드게이트(NAND6)와, 제6낸드게이트(NAND6)의 출력신호를 입력받아 위상을 반전하여 출력하는 제15인버터(INV15), 및 제15인버터(INV15)의 출력신호를 입력받아 위상을 반전하여 제2프리차지 제어신호(BLEQL)로서 출력하는 제16인버터(INV16)를 구비한다.
도 11은 본 발명의 이 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램이다.
도 11을 참조하면, 본 발명의 일 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형은, 테스트신호(TM_NALTB)가 로직'로우'(LOW)로 활성화되어 입력될 때, 제1선택신호(BSBI) 또는 제2선택신호(BSBJ)가 로직'로우'(LOW)로 활성화되면, 제1프리차지 동작신호(BLEQH)와 제2프리차지 동작신호(BLEQL) 및 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
그리고, 테스트신호(TM_NALTB)가 로직'하이'(HIGH)로 비 활성화되어 입력될 때, 제1선택신호(BSBI)가 로직'로우'(LOW)로 활성화되고 제2선택신호(BSBJ)가 로직'하이'(HIGH)로 비 활성화되면, 제1프리차지 동작신호(BLEQH)와 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
또한, 테스트신호(TM_NALTB)가 로직'하이'(HIGH)로 비 활성화되어 입력될 때, 제1선택신호(BSBI)가 로직'하이'(HIGH)로 비 활성화되고 제2선택신호(BSBJ)가 로직'로우'(LOW)로 활성화되면, 제2프리차지 동작신호(BLEQL)와 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
그리고, 제1선택신호(BSBI)와 제2선택신호(BSBJ)가 로직'하이'(HIGH)로 비 활성화되면, 테스트신호(TM_NALTB)가 무효화되어 제1프리차지 동작신호(BLEQH)와 제2프리차지 동작신호(BLEQL) 및 제3프리차지 동작신호(BLEQ)를 로직'로우'(LOW)로 비 활성화하여 출력한다.
즉, 전술한 일 실시 예에서는 사용자가 테스트신호와 옵션을 둘 다 사용하여 센스앰프의 프리차지 제어부에서 선택(alternative)방식과 비 선택(non-alternative)방식을 선택했지만, 본 실시 예에서는 테스트신호만을 사용하여 센스앰프의 프리차지 제어부에서 선택(alternative)방식과 비 선택(non-alternative)방식을 선택한다.
도 12는 비트 라인 센스앰프에 연결된 본 발명의 삼 실시 예에 따른 프리차지 제어부를 도시한 블록도로서 상기 도 7과 동일한 엘리먼트에 대해서는 동일한 도면 부호를 부여하였다.
도 7은 테스트 신호를 입력받아 프리차지 제어부의 출력을 제어하는데 반해 도 8은 테스트 신호를 입력받지 않고 내부의 옵션만으로 프리차지 제어부를 출력한다.
도 13은 본 발명의 삼 실시 예에 따른 프리차지 제어부를 상세히 도시한 회로도로서 상기 도 8과 동일한 엘리먼트에 대해서는 동일한 도면 부호를 부여하였다.
도 12와 도 13을 참조하면,
제1셀 어레이(Cell Array, 300)와, 제2셀 어레이(Cell Array, 400)와, 제1셀 어레이(Cell array, 300)와 제2셀 어레이(Cell Array, 400)에 공동으로 연결되는 비트 라인 센스앰프(100)와, 제1셀 어레이(Cell Array, 300)의 센싱(sensing)동작시 활성화되는 제1선택신호(BSBI)와 제2셀 어레이(400)의 센싱(sensing)동작시 활성화되는 제2선택신호(BSBJ)에 응답하고 테스트 옵션(T/O1 and T/O2)에 따라서 제1셀 어레이(300)와 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어부(200b), 및 프리차지 제어부(200b)의 제어를 받아 프리차지(Pre-Charge)동작을 수행하는 프리차 지(Pre-Charge) 동작부(600)를 구비하고, 제1셀 어레이(300) 또는 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이와 비트 라인 센스앰프(100)가 연결되는 것을 제어하는 셀 어레이 연결부(500)을 더 구비한다.
여기서, 프리차지(Pre-Charge) 동작부(600)는, 제1셀 어레이(300)의 프리차지(Pre-Charge) 동작을 수행하는 제1셀 어레이 프리차지 부(520)와, 제2셀 어레이(400)의 프리차지(Pre-Charge) 동작을 수행하는 제2셀 어레이 프리차지 부(540), 및 제1셀 어레이(300)와 제2셀 어레이(400) 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge) 동작을 수행할 때 프리차지(Pre-Charge) 전압(VBLP)을 공급하는 것을 제어하는 프리차지 전압공급부(560)을 구비한다.
그리고, 프리차지 제어부(200b)는, 출력되는 제1프리차지 제어신호(BLEQH)의 논리레벨을 결정함으로써 제1셀 어레이 프리차지 부를(520) 제어하는 제1셀 어레이 프리차지 제어부(240b)와, 출력되는 제2프리차지 제어신호(BLEQL)의 논리레벨을 결정함으로써 제2셀 어레이 프리차지 부(540)를 제어하는 제2셀 어레이 프리차지 제어부(260b), 및 출력되는 전압공급 제어신호(BLEQ)의 논리레벨을 결정함으로써 프리차지 전압공급부(560)을 제어하는 전압공급 제어부(220)를 포함한다.
여기서, 전압공급 제어부(220)는, 제1선택신호(BSBI)와 제2선택신호(BSBJ)를 인코딩하여 출력되는 전압공급 제어신호(BLEQ)의 논리레벨을 결정한다.
그리고, 전압공급 제어부(220)는, 제1선택신호(BSBI)를 일 입력으로 받고 제2선택신호(BSBJ)를 이 입력으로 받아 부정논리곱하여 출력하는 제7낸드게이트(NAND7)와, 제7낸드게이트(NAND7)의 출력신호를 입력받아 위상을 반전하여 출력 하는 제17인버터(INV17), 및 제17인버터(INV17)의 출력신호를 입력받아 위상을 반전하여 전압공급 제어신호(BLEQ)로서 출력하는 제18인버터(INV18)를 구비한다.
또한, 프리차지 제어부(200b) 중 제1셀 어레이 프리차지 제어부(240b)는, 제2선택신호(BSBJ) 또는 전원전압레벨을 갖는 신호(VDD) 중 어느 하나의 신호를 선택하여 제3테스트 선택신호(t_select_3)로서 출력하는 제3옵션(T/O3)과, 제3테스트 선택신호(t_select_3)와 제1선택신호(BSBI)를 인코딩하여 출력되는 제1프리차지 제어신호(BLEQH)의 논리레벨을 결정하는 제1프리차지 인코딩부(246b)를 구비한다.
여기서, 제1셀 어레이 프리차지 제어부(240b) 중 제1프리차지 인코딩부(246b)는, 제3테스트 선택신호(t_select_3)를 일 입력으로 받고 제1선택신호(BSBI)를 이 입력으로 받아 부정논리곱하여 출력하는 제8낸드게이트(NAND8)와, 제8낸드게이트(NAND8)의 출력신호를 입력받아 위상을 반전하여 출력하는 제19인버터(INV19), 및 제19인버터(INV19)의 출력신호를 입력받아 위상을 반전하여 제1프리차지 제어신호(BLEQH)로서 출력하는 제20인버터(INV20)를 구비한다.
또한, 프리차지 제어부(200b) 중 제2셀 어레이 프리차지 제어부(260b)는, 제1선택신호(BSBI) 또는 전원전압레벨을 갖는 신호(VDD) 중 어느 하나의 신호를 선택하여 제4테스트 선택신호(t_select_4)로서 출력하는 제4옵션(T/O4)과, 제4테스트 선택신호(t_select_4)와 상기 제2선택신호(BSBJ)를 인코딩하여 출력되는 제2프리차지 제어신호(BLEQL)의 논리레벨을 결정하는 제2프리차지 인코딩부(266b)를 구비한다.
여기서, 제2셀 어레이 프리차지 제어부(260b) 중 중 제2프리차지 인코딩 부(266b)는, 제4테스트 선택신호(t_select_4)를 일 입력으로 받고 제2선택신호(BSBJ)를 이 입력으로 받아 부정논리곱하여 출력하는 제9낸드게이트(NAND9)와, 제9낸드게이트(NAND9)의 출력신호를 입력받아 위상을 반전하여 출력하는 제21인버터(INV21), 및 제21인버터(INV21)의 출력신호를 입력받아 위상을 반전하여 제2프리차지 제어신호(BLEQL)로서 출력하는 제22인버터(INV22)를 구비한다.
도 14는 본 발명의 삼 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형을 도시한 타이밍다이어그램으로서 상기 도 9과 동일한 엘리먼트에 대해서는 동일한 도면 부호를 부여하였다.
도 14를 참조하면, 본 발명의 삼 실시 예에 따른 프리차지 제어부의 입력에 따른 출력 파형은, 옵션(T/O3, T/O4)을 제1선택으로 할 때, 제1선택신호(BSBI) 또는 제2선택신호(BSBJ)가 로직'로우'(LOW)로 활성화되면, 제1프리차지 동작신호(BLEQH)와 제2프리차지 동작신호(BLEQL) 및 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
그리고, 옵션(T/O3, T/O4)의 제2선택으로 할 때, 제1선택신호(BSBI)가 로직'로우'(LOW)로 활성화되고 제2선택신호(BSBJ)가 로직'하이'(HIGH)로 비 활성화되면, 제1프리차지 동작신호(BLEQH)와 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
그리고, 옵션(T/O3, T/O4)의 제2선택으로 할 때, 제1선택신호(BSBI)가 로직'하이'(HIGH)로 비 활성화되고 제2선택신호(BSBJ)가 로직'로우'(LOW)로 활성화되면, 제2프리차지 동작신호(BLEQL)와 제3프리차지 동작신호(BLEQ)를 로직'하이'(HIGH)로 활성화하여 출력한다.
그리고, 제1선택신호(BSBI)와 제2선택신호(BSBJ)가 로직'하이'(HIGH)로 비 활성화되면, 옵션(T/O3, T/O4)이 무효화되어 제1프리차지 동작신호(BLEQH)와 제2프리차지 동작신호(BLEQL) 및 제3프리차지 동작신호(BLEQ)를 로직'로우'(LOW)로 비 활성화하여 출력한다.
즉, 전술한 이 실시 예에서는 사용자가 테스트신호를 사용하여 센스앰프의 프리차지 제어부에서 선택(alternative)방식과 비 선택(non-alternative)방식을 선택했지만, 본 실시 예에서는 테스트옵션을 사용하여 센스앰프의 프리차지 제어부에서 선택(alternative)방식과 비 선택(non-alternative)방식을 선택한다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명에서는 반도체 메모리 장치의 센스앰프에서 액티브(active) 동작, 읽기/쓰기(read/write) 동작, 리프레쉬(refresh) 동작 등을 한 후에 프리차지(Pre-Charge) 동작을 하는 경우, 테스트 신호와 테스트 옵션을 이용함으로써 프 리차지(Pre-Charge) 동작을 하는 방식인 선택(alternative)방식과 비 선택(non-alternative)방식을 하나의 프리차지(Pre-Charge) 제어회로에서 선택하여 구동할 수 있다.

Claims (51)

  1. 제1셀 어레이;
    제2셀 어레이;
    상기 제1셀 어레이와 상기 제2셀 어레이에 공동으로 연결되는 비트 라인 센스앰프;
    상기 제1셀 어레이의 센싱(sensing)동작시 활성화되는 제1선택신호와 상기 제2셀 어레이의 센싱(sensing)동작시 활성화되는 제2선택신호에 응답하고 테스트신호 및 테스트 옵션에 따라서 상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어수단; 및
    상기 프리차지 제어수단의 제어를 받아 프리차지(Pre-Charge)동작을 수행하는 프리차지(Pre-Charge) 동작수단
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1셀 어레이 또는 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이와 상기 비트 라인 센스앰프가 연결되는 것을 제어하는 셀 어레이 연결수단을 더 구비하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 프리차지(Pre-Charge) 동작수단은,
    상기 제1셀 어레이의 프리차지(Pre-Charge) 동작을 수행하는 제1셀 어레이 프리차지 수단;
    상기 제2셀 어레이의 프리차지(Pre-Charge) 동작을 수행하는 제2셀 어레이 프리차지 수단; 및
    상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge) 동작을 수행할 때 프리차지(Pre-Charge) 전압을 공급하는 것을 제어하는 프리차지 전압공급수단
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 프리차지 제어수단은,
    출력되는 제1프리차지 제어신호의 논리레벨을 결정함으로써 상기 제1셀 어레이 프리차지 수단을 제어하는 제1셀 어레이 프리차지 제어수단;
    출력되는 제2프리차지 제어신호의 논리레벨을 결정함으로써 상기 제2셀 어레이 프리차지 수단을 제어하는 제2셀 어레이 프리차지 제어수단; 및
    출력되는 전압공급 제어신호의 논리레벨을 결정함으로써 상기 프리차지 전압 공급수단을 제어하는 전압공급 제어수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 전압공급 제어수단은,
    상기 제1선택신호와 상기 제2선택신호를 인코딩하여 출력되는 상기 전압공급 제어신호의 논리레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 전압공급 제어수단은,
    상기 제1선택신호를 일 입력으로 받고 상기 제2선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제1인버터; 및
    상기 제1인버터의 출력신호를 입력받아 위상을 반전하여 상기 전압공급 제어신호로서 출력하는 제2인버터
    를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서,
    상기 제1셀 어레이 프리차지 제어수단은,
    상기 테스트 신호와 상기 제2선택신호를 인코딩하여 출력되는 제1테스트 인코딩 신호의 논리레벨을 결정하는 제1테스트 인코딩수단;
    상기 제1테스트 인코딩 신호 또는 상기 제2선택신호 중 어느 하나의 신호를 선택하여 제1테스트 선택신호로서 출력하는 제1옵션;
    상기 제1테스트 선택신호와 상기 제1선택신호를 인코딩하여 출력되는 제1프리차지 제어신호의 논리레벨을 결정하는 제1프리차지 인코딩수단
    를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1테스트 인코딩수단은,
    상기 제2선택신호를 일 입력으로 받고 상기 테스트 신호를 이 입력으로 받아 부정논리합하여 출력하는 제1노어게이트; 및
    상기 제1노어게이트의 출력신호를 입력받아 위상을 반전하여 상기 제1테스트 인코딩 신호로서 출력하는 제3인버터
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 제1프리차지 인코딩수단은,
    상기 제1테스트 선택신호를 일 입력으로 받고 제1선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제2낸드게이트;
    상기 제2낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제4인버터; 및
    상기 제4인버터의 출력신호를 입력받아 위상을 반전하여 상기 제1프리차지 제어신호로서 출력하는 제5인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제4항에 있어서,
    상기 제2셀 어레이 프리차지 제어수단은,
    상기 테스트 신호와 상기 제1선택신호를 인코딩하여 출력되는 제2테스트 인코딩 신호의 논리레벨을 결정하는 제2테스트 인코딩수단;
    상기 제2테스트 인코딩 신호 또는 상기 제1선택신호 중 어느 하나의 신호를 선택하여 제2테스트 선택신호로서 출력하는 제2옵션;
    상기 제2테스트 선택신호와 상기 제2선택신호를 인코딩하여 출력되는 제2프리차지 제어신호의 논리레벨을 결정하는 제2프리차지 인코딩수단
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제2테스트 인코딩수단은,
    상기 제1선택신호를 일 입력으로 받고 상기 테스트신호를 이 입력으로 받아 부정논리합하여 출력하는 제2노어게이트; 및
    상기 제2노어게이트의 출력신호를 입력받아 위상을 반전하여 제2테스트 인코딩 신호로서 출력하는 제6인버터
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 제2프리차지 인코딩수단은,
    상기 제2테스트 선택신호를 일 입력으로 받고 제2선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제3낸드게이트;
    상기 제3낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제7인버터; 및
    상기 제7인버터의 출력신호를 입력받아 위상을 반전하여 제2프리차지 제어신호로서 출력하는 제8인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제4항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제1선택일 때, 상기 테스트 신호를 유효화시키고 상기 제1선택신호와 상기 제2선택신호에 응답하여 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호의 논리레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제1선택이고, 상기 테스트 신호가 활성화될 때, 상기 제1선택신호 또는 상기 제2선택신호가 활성화되면, 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제1선택이고, 상기 테스트 신호가 비 활성화될 때, 상기 제1선택신호가 활성화되고 상기 제2선택신호가 비 활성화되면, 상기 제1프리차지 제어신호와 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제1선택이고, 상기 테스트 신호가 비 활성화될 때, 상기 제1선택신호가 비 활성화되고 상기 제2선택신호가 활성화되면, 상기 제2프리차지 제어신호와 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제4항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제2선택일 때, 상기 테스트 신호를 무효화시키고 상기 제1선택신호와 상기 제2선택신호에 응답하여 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호의 논리레벨을 결정하는 것을 특징 으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제2선택일 때, 상기 제1선택신호 또는 상기 제2선택신호가 활성화되면, 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제4항에 있어서,
    상기 프리차지 제어수단은,
    상기 제1선택신호와 상기 제2선택신호가 모두 비 활성화될 때, 상기 테스트 옵션과 상기 테스트 신호를 무효화시키고, 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호를 비 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제1셀 어레이;
    제2셀 어레이;
    상기 제1셀 어레이와 상기 제2셀 어레이에 공동으로 연결되는 비트 라인 센스앰프;
    상기 제1셀 어레이의 센싱(sensing)동작시 활성화되는 제1선택신호와 상기 제2셀 어레이의 센싱(sensing)동작시 활성화되는 제2선택신호에 응답하고 테스트 신호에 따라서 상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어수단; 및
    상기 프리차지 제어수단의 제어를 받아 프리차지(Pre-Charge)동작을 수행하는 프리차지(Pre-Charge) 동작수단
    를 구비하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 제1셀 어레이 또는 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이와 상기 비트 라인 센스앰프가 연결되는 것을 제어하는 셀 어레이 연결수단을 더 구비하는 반도체 메모리 장치.
  22. 제20항 또는 제21항에 있어서,
    상기 프리차지(Pre-Charge) 동작수단은,
    상기 제1셀 어레이의 프리차지(Pre-Charge) 동작을 수행하는 제1셀 어레이 프리차지 수단;
    상기 제2셀 어레이의 프리차지(Pre-Charge) 동작을 수행하는 제2셀 어레이 프리차지 수단; 및
    상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge) 동작을 수행할 때 프리차지(Pre-Charge) 전압을 공급하는 것을 제어하는 프리차지 전압공급수단
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 프리차지 제어수단은,
    출력되는 제1프리차지 제어신호의 논리레벨을 결정함으로써 상기 제1셀 어레이 프리차지 수단을 제어하는 제1셀 어레이 프리차지 제어수단;
    출력되는 제2프리차지 제어신호의 논리레벨을 결정함으로써 상기 제2셀 어레이 프리차지 수단을 제어하는 제2셀 어레이 프리차지 제어수단; 및
    출력되는 전압공급 제어신호의 논리레벨을 결정함으로써 상기 프리차지 전압공급수단을 제어하는 전압공급 제어수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서,
    상기 전압공급 제어수단은,
    상기 제1선택신호와 상기 제2선택신호를 인코딩하여 출력되는 상기 전압공급 제어신호의 논리레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 전압공급 제어수단은,
    상기 제1선택신호를 일 입력으로 받고 상기 제2선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제4낸드게이트;
    상기 제4낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제9인버터; 및
    상기 제9인버터의 출력신호를 입력받아 위상을 반전하여 상기 전압공급 제어신호로서 출력하는 제10인버터
    를 구비하는 것을 특징으로 하는 반도체 장치.
  26. 제23항에 있어서,
    상기 제1셀 어레이 프리차지 제어수단은,
    상기 테스트 신호와 상기 제2선택신호를 인코딩하여 출력되는 제1테스트 인코딩 신호의 논리레벨을 결정하는 제1테스트 인코딩수단;
    상기 제1테스트 인코딩 신호와 상기 제1선택신호를 인코딩하여 출력되는 제1프리차지 제어신호의 논리레벨을 결정하는 제1프리차지 인코딩수단
    를 구비하는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서,
    상기 제1테스트 인코딩수단은,
    상기 제2선택신호를 일 입력으로 받고 상기 테스트 신호를 이 입력으로 받아 부정논리합하여 출력하는 제3노어게이트; 및
    상기 제3노어게이트의 출력신호를 입력받아 위상을 반전하여 상기 제1테스트 인코딩 신호로서 출력하는 제11인버터
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제26항에 있어서,
    상기 제1프리차지 인코딩수단은,
    상기 제1테스트 인코딩 신호를 일 입력으로 받고 제1선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제5낸드게이트;
    상기 제5낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제12인버터; 및
    상기 제12인버터의 출력신호를 입력받아 위상을 반전하여 상기 제1프리차지 제어신호로서 출력하는 제13인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제23항에 있어서,
    상기 제2셀 어레이 프리차지 제어수단은,
    상기 테스트 신호와 상기 제1선택신호를 인코딩하여 출력되는 제2테스트 인코딩 신호의 논리레벨을 결정하는 제2테스트 인코딩수단;
    상기 제2테스트 인코딩 신호와 상기 제2선택신호를 인코딩하여 출력되는 제2프리차지 제어신호의 논리레벨을 결정하는 제2프리차지 인코딩수단
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제29항에 있어서,
    상기 제2테스트 인코딩수단은,
    상기 제1선택신호를 일 입력으로 받고 상기 테스트신호를 이 입력으로 받아 부정논리합하여 출력하는 제4노어게이트; 및
    상기 제4노어게이트의 출력신호를 입력받아 위상을 반전하여 제2테스트 인코딩 신호로서 출력하는 제14인버터
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제29항에 있어서,
    상기 제2프리차지 인코딩수단은,
    상기 제2테스트 인코딩 신호를 일 입력으로 받고 제2선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제6낸드게이트;
    상기 제6낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제15인버터; 및
    상기 제15인버터의 출력신호를 입력받아 위상을 반전하여 제2프리차지 제어신호로서 출력하는 제16인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제22항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 신호가 활성화될 때, 상기 제1선택신호 또는 상기 제2선택신호가 활성화되면, 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제22항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 신호가 비 활성화될 때, 상기 제1선택신호 또는 상기 제2선택신호에 응답하여 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호의 논리레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제33항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 신호가 비 활성화될 때, 상기 제1선택신호가 활성화되고 상기 제2선택신호가 비 활성화되면, 상기 제1프리차지 제어신호와 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제33항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 신호가 비 활성화될 때, 상기 제1선택신호가 비 활성화되고 상기 제2선택신호가 활성화되면, 상기 제2프리차지 제어신호와 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제22항에 있어서,
    상기 프리차지 제어수단은,
    상기 제1선택신호와 상기 제2선택신호가 모두 비 활성화될 때, 상기 테스트 신호를 무효화시키고, 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호를 비 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제1셀 어레이;
    제2셀 어레이;
    상기 제1셀 어레이와 상기 제2셀 어레이에 공동으로 연결되는 비트 라인 센스앰프;
    상기 제1셀 어레이의 센싱(sensing)동작시 활성화되는 제1선택신호와 상기 제2셀 어레이의 센싱(sensing)동작시 활성화되는 제2선택신호에 응답하고 테스트 옵션에 따라서 상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge)동작이 수행되는 것을 제어하는 프리차지 제어수단; 및
    상기 프리차지 제어수단의 제어를 받아 프리차지(Pre-Charge)동작을 수행하는 프리차지(Pre-Charge) 동작수단
    를 구비하는 반도체 메모리 장치.
  38. 제37항에 있어서,
    상기 제1셀 어레이 또는 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이와 상기 비트 라인 센스앰프가 연결되는 것을 제어하는 셀 어레이 연결수단을 더 구비하는 반도체 메모리 장치.
  39. 제37항 또는 제38항에 있어서,
    상기 프리차지(Pre-Charge) 동작수단은,
    상기 제1셀 어레이의 프리차지(Pre-Charge) 동작을 수행하는 제1셀 어레이 프리차지 수단;
    상기 제2셀 어레이의 프리차지(Pre-Charge) 동작을 수행하는 제2셀 어레이 프리차지 수단; 및
    상기 제1셀 어레이와 상기 제2셀 어레이 중 적어도 어느 하나의 셀 어레이에서 프리차지(Pre-Charge) 동작을 수행할 때 프리차지(Pre-Charge) 전압을 공급하는 것을 제어하는 프리차지 전압공급수단
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제39항에 있어서,
    상기 프리차지 제어수단은,
    출력되는 제1프리차지 제어신호의 논리레벨을 결정함으로써 상기 제1셀 어레이 프리차지 수단을 제어하는 제1셀 어레이 프리차지 제어수단;
    출력되는 제2프리차지 제어신호의 논리레벨을 결정함으로써 상기 제2셀 어레이 프리차지 수단을 제어하는 제2셀 어레이 프리차지 제어수단; 및
    출력되는 전압공급 제어신호의 논리레벨을 결정함으로써 상기 프리차지 전압공급수단을 제어하는 전압공급 제어수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제40항에 있어서,
    상기 전압공급 제어수단은,
    상기 제1선택신호와 상기 제2선택신호를 인코딩하여 출력되는 상기 전압공급 제어신호의 논리레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제41항에 있어서,
    상기 전압공급 제어수단은,
    상기 제1선택신호를 일 입력으로 받고 상기 제2선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제7낸드게이트;
    상기 제7낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제17인버터; 및
    상기 제17인버터의 출력신호를 입력받아 위상을 반전하여 상기 전압공급 제어신호로서 출력하는 제18인버터
    를 구비하는 것을 특징으로 하는 반도체 장치.
  43. 제40항에 있어서,
    상기 제1셀 어레이 프리차지 제어수단은,
    상기 제2선택신호 또는 전원전압레벨을 갖는 신호 중 어느 하나의 신호를 선택하여 제3테스트 선택신호로서 출력하는 제3옵션;
    상기 제1선택신호와 상기 제3테스트 선택신호를 인코딩하여 출력되는 제1프리차지 제어신호의 논리레벨을 결정하는 제1프리차지 인코딩수단
    를 구비하는 것을 특징으로 하는 반도체 장치.
  44. 제43항에 있어서,
    상기 제1프리차지 인코딩수단은,
    상기 제3테스트 선택신호를 일 입력으로 받고 제1선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제8낸드게이트;
    상기 제8낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제19인버터; 및
    상기 제19인버터의 출력신호를 입력받아 위상을 반전하여 상기 제1프리차지 제어신호로서 출력하는 제20인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  45. 제40항에 있어서,
    상기 제2셀 어레이 프리차지 제어수단은,
    상기 제1선택신호 또는 전원전압레벨을 갖는 신호 중 어느 하나의 신호를 선택하여 제4테스트 선택신호로서 출력하는 제4옵션;
    상기 제2선택신호와 상기 제4테스트 선택신호를 인코딩하여 출력되는 제1프리차지 제어신호의 논리레벨을 결정하는 제1프리차지 인코딩수단
    를 구비하는 것을 특징으로 하는 반도체 장치.
  46. 제45항에 있어서,
    상기 제2프리차지 인코딩수단은,
    상기 제4테스트 선택신호를 일 입력으로 받고 제2선택신호를 이 입력으로 받아 부정논리곱하여 출력하는 제9낸드게이트;
    상기 제9낸드게이트의 출력신호를 입력받아 위상을 반전하여 출력하는 제21인버터; 및
    상기 제21인버터의 출력신호를 입력받아 위상을 반전하여 제2프리차지 제어신호로서 출력하는 제22인버터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  47. 제39항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제1선택일 때, 상기 제1선택신호 또는 상기 제2선택신호가 활성화되면, 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  48. 제39항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제2선택일 때, 상기 제1선택신호 또는 상기 제2선택신호에 응답하여 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호의 논리레벨을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  49. 제48항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제2선택일 때, 상기 제1선택신호가 활성화되고 상기 제2선택신호가 비 활성화되면, 상기 제1프리차지 제어신호와 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  50. 제48항에 있어서,
    상기 프리차지 제어수단은,
    상기 테스트 옵션이 제2선택일 때, 상기 제1선택신호가 비 활성화되고 상기 제2선택신호가 활성화되면, 상기 제2프리차지 제어신호와 상기 전압공급 제어신호를 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  51. 제39항에 있어서,
    상기 프리차지 제어수단은,
    상기 제1선택신호와 상기 제2선택신호가 모두 비 활성화될 때, 상기 테스트 옵션을 무효화시키고, 상기 제1프리차지 제어신호와 상기 제2프리차지 제어신호 및 상기 전압공급 제어신호를 비 활성화하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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