JP4285511B2 - 半導体メモリデバイス - Google Patents
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Description
ゲインセルとは、ゲートに付加されている容量成分に電荷を保持してデータ記憶を行うアンプトランジスタを備え、その保持電荷量に応じて読み出し時にアンプトランジスタがオンするか否かに応じて、記憶データを読み出しビット線の電圧変化に変換して読み出すメモリセルである。
図示のメモリセルMCaは、1つの書き込みトランジスタWTと、2つの読み出しトランジスタ、すなわちセレクトトランジスタSTおよびアンプトランジスタATとを有する。
アンプトランジスタATのソースが接地電圧(コモンソース線CSL)に接続され、ドレインがセレクトトランジスタSTのソースに接続され、ゲートがストレージノードSNに接続されている。
セレクトトランジスタSTのドレインが読み出しビット線RBLに接続され、ゲートが読み出しワード線RWLに接続されている。
図2において、図1に示す構成のメモリセルMCaが列(カラム)方向に複数配列されている。複数のメモリセルMCaは、読み出しビット線RBLと書き込みビット線WBL、すなわちビット線対を共有する。
このビット線対には、それぞれPMOSトランジスタからなる2つのプリチャージトランジスタPTr,PTwを有するプリチャージ回路50が接続されている。プリチャージトランジスタPTrは、そのソースとドレインの一方が読み出しビット線RBLに接続され、他方が電圧VRBLの供給線に接続されている。プリチャージトランジスタPTwは、そのソースとドレインの一方が書き込みビット線WBLに接続され、他方が電圧VWBLの供給線に接続されている。2つのプリチャージトランジスタPTr,PTwは、共通のプリチャージ・イネーブル信号PREにより制御される。
このセンスアンプSAは、図示のように、PMOSトランジスタ21とNMOSトランジスタ22からなるインバータの入力と出力が互いにクロス接続されている。
2つのPMOSトランジスタ21の共通ソースと電源電圧線との間に、ローアクティブのSAイネーブル反転信号(/SAEP)により制御されるPMOSトランジスタ23が接続されている。また、2つのNMOSトランジスタ22の共通ソースと接地電圧との間に、ハイアクティブのSAイネーブル信号SAENにより制御されるNMOSトランジスタ24が接続されている。この2つのSAイネーブル信号(SAENと/SAEP)は、それぞれ、行(ロウ)方向に並ぶ他のセンスアンプSA(不図示)と共有されている。
このようなクロスカップル・ラッチ型センスアンプSAを用いるメモリセル制御系回路は、たとえば特許文献1に記載されている。
BLセレクタ6Bは、読み出しビット線RBLとグローバル読み出しビット線GRBLとの間に接続されているNMOSスイッチ61rと、書き込みビット線WBLとグローバル書き込みビット線GWBLとの間に接続されているNMOSスイッチ61wとからなる。
図3(A)に示す時間T0までの期間は、ローアクティブのプリチャージ・イネーブル信号PREが“L”レベルであるので、図2の2つのプリチャージトランジスタPTr,PTwが共にオンしている。このため、読み出しビット線RBLに電圧VRBL(たとえば電源電圧Vdd=1.8[V])が設定(プリチャージ)され、書き込みビット線WBLに、電圧VRBLよりも低い電圧VWBL(たとえば1.4[V])が設定(プリチャージ)されている。時間T0でプリチャージ・イネーブル信号PREを非活性(“H”レベル)にして、読み出しビット線RBLおよび書き込みビット線WBLを、上記プリチャージの電圧を保持したままフローティング状態にする。
図3(D)と図3(E)に示すように、時間T2にてSAイネーブル信号SAENを“H”レベルにして活性化し、SAイネーブル反転信号(/SAEP)を“L”レベルにして活性化する。これにより図2のクロスカップル・ラッチ型センスアンプSAが動作し、読み出しビット線RBLと書き込みビット線WBLの電圧との微小電位差(約0.4[V])を振幅1.8[V]の信号に増幅する。この読み出しビット線RBLが書き込みビット線WBLより高い信号が、メモリセルMCa内の“L”データに対応する。
その後、図2に示すBLセレクタ6Bを構成するNMOSスイッチ対61r,61wをオンするために、図3(F)のYスイッチ信号YSWを“H”レベルにして、読み出した“L”データを後段の回路に伝送する。
この動作は、ストレージノードSNの保持データが“H”レベルを持つ以外、電圧レベル制御(図4(A)〜図4(F))は、上記“L”データ読み出し時と同じである。
この“H”データ読み出しでは、ストレージノードSNの保持データが、図1のアンプトランジスタATがオン可能な閾値電圧より高い電圧レベルに設定され、かつ、当該読み出し時にも、その電圧関係が維持されているとする。
したがって、図4(B)の時間T1にて、読み出しワード線RWLが活性化してセレクトトランジスタSTがオンしたときに、アンプトランジスタATのソースとドレイン間に電圧が印加されることから、当該アンプトランジスタATもオンする。よって、読み出しビット線RBLの電圧は、オン状態のセレクトトランジスタSTおよびアンプトランジスタATを介してコモンソース線CSLにディスチャージされる。すると図4(G)に示すように、読み出しビット線RBLの電圧は、書き込みビット線WBLの電圧よりも低い電圧となる電圧反転が生じる。
図4(D)と図4(E)に示すように時間T2にてセンスアンプSAを活性化すると、読み出しビット線RBLと書き込みビット線WBLの電圧との上記電圧反転後の電位差をセンスアンプSAが振幅1.8[V]の信号に増幅する。この読み出しビット線RBLが書き込みビット線WBLより低い信号が、メモリセルMCa内の“H”データに対応する。
その後、図4(F)に示すようにYスイッチ信号YSWを“H”レベルにして、図2のBLセレクタ6Bを活性化し、読み出した“H”データを後段の回路に伝送する。
図5と図6の動作のいずれにおいても、書き込みワード線WWLの活性化前(時間T4より前)に、上述した読み出し動作を行い、書き込みビット線WBLに再書き込みするための電圧をセットしておく必要がある。これは、以下の理由による。
このような半導体メモリでランダムアクセスのためには、同一行内で、たとえば1バイト(8ビット)等の所定数を単位としたメモリセルの書き込みが必要である。そのとき、書き込み対象のカラムユニットにおけるグローバル書き込みビット線GWBLに書き込みデータを不図示の書き込み回路からセットし、Yスイッチ信号YSWを活性化して、この書き込みデータで書き込みビット線WBLの電位を強制的に更新する。
図5および図6の時間T3の前までは、図3と図4を用いて説明した読み出し動作である。よって、ここでの説明を省略する。
具体的には、“L”データ書き込みの場合、図5(H)に示すようにグローバル読み出しビット線GRBLにハイレベル(=1.8[V])の電圧が設定され、図5(I)に示すようにグローバル書き込みビット線GWBLにローレベル(=0[V])の電圧が設定されている。
これに対し、“H”データ書き込みの場合、図6(H)に示すようにグローバル読み出しビット線GRBLにローレベル(=0[V])の電圧が設定され、図6(I)に示すようにグローバル書き込みビット線GWBLにハイレベル(=1.8[V])の電圧が設定されている。
一方、タイミングチャートを示していない非書き込み対象セルを含むカラムユニットでは、Yスイッチ信号YSWが“H”レベルに遷移しないため、ビット線対は時間T3直前の状態を、時間T3経過後も維持する。
このとき前述したように、Yスイッチ信号YSWにより選択されていないカラムユニットでは、元々書き込まれていたストレージノード電圧を増幅したデータが書き込みビット線WBLに読み出されている。したがって、書き込みワード線WWLの活性化によって、この読み出されたデータが非選択メモリセルのストレージノードSNに再度書き込まれ、これによりリフレッシュ動作が実行される。
蓄積電荷は、主に書き込みトランジスタWTのソース側拡散層と基板間の容量と、当該ソース側拡散層と書き込みトランジスタWTのゲート間の容量と、アンプトランジスタATのMOSゲート容量(寄生容量を含む)とに蓄積されている。したがってストレージノードSNの電圧は、書き込みトランジスタWTでの拡散層接合リーク、アンプトランジスタATでのゲートリーク等により減少していく。このため、書き込み後に一定時間を経過するたびに再書き込み(リフレッシュ)を行う必要がある。上記構成では、同一行に接続されている他のメモリセルの書き込み時に、このリフレッシュを実行できる。
しかし、読み出しビット線RBL、書き込みビット線WBLの寄生抵抗および容量負荷がメモリ規模の増大とともに増えている。
したがって、実際に読み出しを開始する図4の時間T1から、ビット線対が反転して十分に電位差が開く時間T2までに時間を要し、このことが読み出し動作の高速化の妨げとなっている。
また、クロスカップル・ラッチ型センスアンプSAが行う反転動作では、読み出しビット線RBL、書き込みビット線WBLが中間電位である期間が長い。このため、図2のセンスアンプSAを構成するCMOSインバータ(PMOSトランジスタ21とNMOSトランジスタ22)に大きな貫通電流が流れ、そのことが低消費電力化の妨げとなっている。
さらに、負荷の大きい読み出しビット線RBL、書き込みビット線WBLの充放電電流が大きく、このことが低消費電力化の妨げとなっている。
この反転動作では、上記ビット線対の寄生抵抗および負荷容量の増大によって、読み出しビット線RBL、書き込みビット線WBLの電圧反転を開始する図5および図6の時間T3から、実際に書き込みが可能となる時間T4までに時間を要し、そのことが書き込み動作の高速化の妨げとなっている。
さらに、この書き込み動作では予め読み出し動作を行う必要があり、読み出し動作では、上記したようにビット線対の電圧が反転して十分に電位差が開く時間を待つ必要から、書き込みサイクル時間がなお一層長くなっている。
この書き込み時の反転動作は、外から与えられる書き込みデータによって強制的になされる。この反転動作が開始される図5および図6の時間T3では、それより前の時間T2でセンスアンプSAが活性化しているため、読み出しビット線RBL、書き込みビット線WBLが中間電位である期間が長い。このため、図2のセンスアンプSAを構成するCMOSインバータに大きな貫通電流が流れ、そのことが低消費電力化の妨げとなっている。
さらに、負荷の大きい読み出しビット線RBL、書き込みビット線WBLの充放電電流が大きく、低消費電力化の妨げとなっている。しかも、ストレージノードに直接接続しない読み出しビット線RBLの電圧振幅が、書き込み動作として必要なため、読み出しビット線RBLの電圧をスイングする時に電流消費し、低消費電力化の妨げとなっている。
しかし、この構成はセンス動作高速化を目的としたものであり、DRAMセルへの再書き込み動作のためビット線対は0[V]と電源電圧Vddとの電位差を増幅する。そのため、読み出し動作、書き込み動作時に活性化したビット線対に多大な充放電電流が発生し、このことが低消費電力化の妨げとなっている。
本発明では好適に、前記電圧出力制御回路は、前記第2センス線の電位に応じて、前記書き込みビット線を第1電源電圧の供給線に接続することによって、当該書き込みビット線に前記ハイレベル電圧を出力する第1出力状態と、前記書き込みビット線を第2電源電圧の供給線に接続することによって、当該書き込みビット線に前記ローレベル電圧を出力する第2出力状態と、前記書き込みビット線を、前記第1電源電圧の供給線と前記第2電源電圧の供給線の何れに対しても接続しない非接続状態との3状態を持つ3ステートバッファである。
本発明では好適に、ビット線スイッチ制御回路と読み出し制御回路とを有し、前記読み出しビット線スイッチを制御する信号を、前記読み出し制御回路から出力され前記センスアンプを制御する信号と共用する。
あるいは、前記センスアンプが、インバータを含み、当該インバータの閾値を参照電圧とするシングルエンド型センスアンプである。
あるいは、前記センスアンプが、内部のNMOSトランジスタの閾値を参照電圧とするシングルエンド型センスアンプである。
図8に、半導体メモリデバイスの概略的なブロック図を示す。
図解されている半導体メモリデバイスは、図1に示すメモリセルMCaをマトリクス状に多数配置しているメモリセルアレイ1と、その周辺回路とを有する。
周辺回路は、図8に示すように、Xアドレスデコーダ(X-Addressデコーダ)2、Yアドレスデコーダ(Y-Addressデコーダ)3、ロウデコーダ4、カラム回路6、ビット線分離(BLI:Bit Line Isolation)回路8、I/Oバッファ(Input/Output Buffer)9、WBL接続制御回路10、および、制御回路11を含む。
この半導体メモリデバイスはBLI回路8とWBL接続制御回路10を有することが大きな特徴の1つである。BLI回路8およびWBL接続制御回路10の詳細は後述する。
Yアドレスデコーダ3は、入力するYアドレス信号(Y-Address)をデコードし、その結果をカラム回路6に送る回路である。
ロウデコーダ4は、書き込みワード線WWLを選択して所定電圧を印加するためのWWLデコーダ4Aと、読み出しワード線RWLを選択して所定電圧を印加するためのRWLデコーダ4Bとを有する。
カラム回路6は、詳細は後述するが、クロスカップル・ラッチ型センスアンプ(以下、単にセンスアンプ(Sense Amplifier)という)SAのアレイ6Aと、Yアドレスデコーダ3のデコード結果に基づいてビット線対RBL,WBLを選択するBLセレクタ6Bと、ビット線BL(正確にはセンス線)のプリチャージ回路(BL・PCH)6Cとを有する。
書き込みワード線WWLは書き込みワード線WWL(0)〜WWL(N)の合計(N+1)本設けられ、同様に、読み出しワード線RWLは読み出しワード線RWL(0)〜RWL(N)の合計(N+1)本設けられている。
また、書き込みビット線WBLは書き込みビット線WBL(0)〜WBL(M)の合計(M+1)本設けられ、同様に、読み出しビット線RBLは読み出しビット線RBL(0)〜RBL(M)の合計(M+1)本設けられている。
さらに、カラム回路6内のSAアレイ6Aに接続されているローカルビット線として、読み出しビット線RBLのセンス線(以下、RBLセンス線という)RBL_SA(0)〜RBL_SA(M)と、書き込みビット線WBLのセンス線(以下、WBLセンス線という)WBL_SA(0)〜WBL_SA(M)とが設けられている。RBLセンス線RBL_SAが本発明の「第1センス線」に該当し、WBLセンス線WBL_SAが本発明の「第2センス線」に該当する。
BLI回路8内に、CMOSトランスファゲートのPMOSトランジスタを制御するために、CMOSトランスファゲートのNMOSトランジスタを制御するBL分離信号BLIを反転するインバータINVrを有する。
BLスイッチ80(0)〜80(M)の各々が本発明の「ビット線制御スイッチ」の例に該当する。
BLスイッチ80(0)〜80(M)の各々はBL分離信号BLIにより制御される。BL分離信号BLIは、BLI制御回路11Cから供給される。
接続制御部10A(0)〜10A(M)の各々は、書き込みバッファWBUFと、リセットトランジスタ10rtとを含む。接続制御部10A(0)の書き込みバッファWBUFは、WBLセンス線WBL_SA(0)と書き込みビット線WBL(0)との間に接続され、接続制御部10A(M)の書き込みバッファWBUFは、WBLセンス線WBL_SA(M)と書き込みビット線WBL(M)との間に接続されている。各書き込みバッファWBUFの正論理制御入力に書き込みイネーブル信号WEが入力可能で、負論理制御入力にインバータINVwの出力信号が入力可能となっている。
実際のメモリセルアレイ1は、図9に示すように、複数(ここでは4つ)のセルアレイブロック1−0,1−1,1−2,1−3からなる。
セルアレイブロック1−0,1−1,1−2,1−3の各々にロウデコーダ4、カラム回路6、BLI回路8およびWBL接続制御回路10が設けられている。各ロウデコーダ4において、図8ではWWLデコーダ4AとRWLデコーダ4Bを有するが、図9では、この2つのデコーダの機能を統合したワード線デコーダ4ABを備える。
Xセレクタ20からは、セルアレイブロック1−0を選択するためのXセレクト信号X_SEL0、セルアレイブロック1−1を選択するためのXセレクト信号X_SEL1、セルアレイブロック1−2を選択するためのXセレクト信号X_SEL2、セルアレイブロック1−3を選択するためのXセレクト信号X_SEL3が、対応するセルアレイブロックのロウデコーダ4に出力される。
Yセレクタ30からは、セルアレイブロック1−0に対応したカラム回路6を選択するためのYセレクト信号Y_SEL0、セルアレイブロック1−1に対応したカラム回路6を選択するためのYセレクト信号Y_SEL1、セルアレイブロック1−2に対応したカラム回路6を選択するためのYセレクト信号Y_SEL2、セルアレイブロック1−3に対応したカラム回路6を選択するためのYセレクト信号Y_SEL3が、対応するカラム回路6に出力される。
YSWゲート回路60は、制御回路11内の書き込み制御回路11Bから出力されるYスイッチ・イネーブル信号YSWEと、Yセレクタ30から出力されるYセレクト信号Y_SEL0〜Y_SEL3のいずれか一の信号とを入力し、これらの信号から、BLセレクタ6Bに出力するYスイッチ信号YSWを生成する回路である。
なお、制御回路11内のBLI制御回路11Cからは、BL分離信号BLIが、4つのBLI回路8の各々に出力可能となっている。また、制御回路11内の書き込み制御回路11Bからは、書き込みイネーブル信号WEが、4つのWBL接続制御回路10の各々に出力可能となっている。さらに、制御回路11からは、書き込みイネーブル信号WE、RWLイネーブル信号RWLEおよびWWLイネーブル信号WWLEが各々、4つのロウデコーダ4に出力可能となっている。
つぎに、ビット線対RBL,WBLに接続されているメモリセル制御系回路の構成を説明する。
図10に、ビット線対RBL,WBLに接続されているメモリセルMCaからSAアレイ6Aまでの回路を示す。
図10において、図1に示す構成のメモリセルMCaが列(カラム)方向に複数(N個)配列されている。複数のメモリセルMCaは、読み出しビット線RBLと書き込みビット線WBL(ビット線対RBL,WBL)を共有する。
より詳細には、読み出しビット線RBLとRBLセンス線RBL_SAとの間に、NMOSトランジスタからなるBLスイッチ8irと、PMOSトランジスタからなるBLスイッチ8irpが並列に接続されている(BLスイッチ80i)。
このうちBLスイッチ8irがBL分離信号BLIにより制御され、BLスイッチ8irpが、BL分離信号BLIをインバータINVrにより反転したBL分離反転信号(/BLI)により制御される。
インバータINVrは図示のようにカラムユニットの近くに設けてもよいし、BLI制御回路11C内に設け、そこから4つの制御信号を供給してもよい。
前述したように、BLI回路8内のBLスイッチ80(i)は、読み出しビット線RBLとRBLセンス線RBL_SAとの接続を制御するNMOSトランジスタである。
このように、読み出しビット線RBLの、RBLセンス線RBL_SAを介したセンスアンプSAに対する電気的な分離が可能な構成を有することが本実施形態の大きな特徴の一つである。
リセットトランジスタ10rtは、書き込みビット線WBLと接地電圧との間に接続されているNMOSトランジスタである。
PMOSトランジスタ44は、リセットトランジスタ10rtと共に、インバータINVwの出力(書き込みイネーブル信号WEの反転信号)により制御される。NMOSトランジスタ43は、書き込みイネーブル信号WEにより制御される。
ここで「バッファ」はハイレベルの第1電源とローレベルの第2電源から電源供給を受け、入力される“H”レベルと“L”レベルの信号振幅を第1電源電圧と第2電源電圧との電源電圧差に増幅する機能を有することを意味する。
この機能は、本例のようにSAのアレイ6Aが、後述するようにクロスカップル・ラッチ型センスアンプからなる場合は必ずしも必要でないが、センスアンプによる信号振幅を補助する意味で好ましい。
プリチャージトランジスタPTrは、そのドレインが読み出しビット線RBLに接続され、ソースが電圧VRBLの供給線に接続されている。プリチャージトランジスタPTwは、そのドレインが書き込みビット線WBLに接続され、ソースが電圧VWBLの供給線に接続されている。2つのプリチャージトランジスタPTr,PTwは、共通のプリチャージ・イネーブル信号PREにより制御される。
このセンスアンプSAは、図示のように、PMOSトランジスタ21とNMOSトランジスタ22からなるインバータの入力と出力が互いにクロス接続されている。
2つのPMOSトランジスタ21の共通ソースと電源電圧線との間に、ローアクティブのSAイネーブル反転信号(/SAEP)により制御されるPMOSトランジスタ23が接続されている。また、2つのNMOSトランジスタ22の共通ソースと接地電圧との間に、ハイアクティブのSAイネーブル信号SAENにより制御されるNMOSトランジスタ24が接続されている。この2つのSAイネーブル信号(SAENと/SAEP)は、それぞれ、行(ロウ)方向に並ぶ他のセンスアンプSA(不図示)と共有されている。
BLセレクタ6Bは、RBLセンス線RBL_SAとグローバル読み出しビット線GRBLとの間に接続されているNMOSスイッチ61rと、WBLセンス線WBL_SAとグローバル書き込みビット線GWBLとの間に接続されているNMOSスイッチ61wとからなるスイッチの対(NMOSスイッチ対)を、センス線対RBL_SA,WBL_SAごとに備える。
図解されているXセレクタ20は、初段の4つのインバータINV0〜INV3、中段の4つのナンド回路NAND0〜NAND3、後段に接続されている他の4つのインバータINV4〜INV7から構成されている。
Xセレクタ20は、XアドレスビットX0,X1を入力し、そのデコード結果に応じて、Xセレクト信号X_SEL0〜X_SEL3のいずれかを活性化する(たとえばハイレベルにする)回路である。
図解されているYセレクタ30は、初段の4つのインバータINV8〜INV11、中段の4つのナンド回路NAND4〜NAND7、後段に接続されている他の4つのインバータINV12〜INV15から構成されている。
Yセレクタ30は、YアドレスビットY0,Y1を入力し、そのデコード結果に応じて、Yセレクト信号Y_SEL0〜Y_SEL3のいずれかを活性化する(たとえばハイレベルにする)回路である。
このN個のロウデコーダユニット40は、図11に示すXセレクタ20によって選択(活性化)された1つのXセレクト信号X_SELによって動作し、Xアドレス信号におけるXアドレスビットX0,X1以外のビットのデコード結果に応じた1対のワード線対(読み出しワード線RWLと書き込みワード線WWL)を活性化するための回路である。なお、図13には、XアドレスビットX0,X1以外のビットのデコード結果によりN個のロウデコーダユニット40の何れかを活性化する回路部分は図示を省略している。
インバータINV16,17とナンド回路NAND8によって読み出しワード線RWLの活性化回路が構成される。そのうちナンド回路NAND8の一方入力にRWLイネーブル信号RWLEが印加される。書き込みイネーブル信号WEは非アクティブ時(読み出し時)にローレベルを持つ。このとき、インバータINV16の出力がハイレベルとなり、これがナンド回路NAND8の他方入力に与えられる。したがって、ナンド回路NAND8出力がローレベルとなり、これがインバータINV17により反転されて、ナンド回路NAND10の一方入力に印加されるRWL活性信号RWLACTがアクティブ(ハイレベル)になる。
このときナンド回路NAND10の他方入力に印加されるXセレクト信号X_SEL(Xセレクト信号X_SEL0〜X_SEL3のいずれか)がアクティブ(ハイレベル)ならば、ナンド回路NAND10の出力がローレベルとなり、インバータINV9の出力に接続されている読み出しワード線RWLがハイレベルで活性化される。
書き込みイネーブル信号WEは書き込み時にアクティブとなってハイレベルとなる。この書き込みイネーブル信号WEがナンド回路NAND9の一方入力に入力され、他方入力にWWLイネーブル信号WWLEが入力される。したがって、書き込みイネーブル信号WEとWWLイネーブル信号WWLEがともにアクティブ(ハイレベル)のときに、ナンド回路NAND9の出力がローレベルとなり、これがインバータINV18により反転されて、ナンド回路NAND11の一方入力に印加されるWWL活性信号WWLACTがアクティブ(ハイレベル)になる。
このときナンド回路NAND11の他方入力に印加されるYセレクト信号Y_SEL(Yセレクト信号Y_SEL0〜Y_SEL3のいずれか)がアクティブ(ハイレベル)ならば、ナンド回路NAND11の出力がローレベルとなり、インバータINV20の出力に接続されている書き込みワード線WWLがハイレベルで活性化される。
図解されているYSWゲート回路60は、1つのナンド回路NAND12と、その出力に接続されている1つのインバータINV21とからなる。
ナンド回路NAND12の一方入力にYスイッチ・イネーブル信号YSWEが入力され、他方入力に図12に示すYセレクタ30により選択(活性化)された1つのYセレクト信号Y_SELが入力される。このYスイッチ信号YSWとYセレクト信号Y_SELがともに活性化(ハイレベル)のときに、ナンド回路NAND12の出力がローレベルとなり、インバータINV21から活性化レベル(ハイレベル)のYスイッチ信号YSWが、図10のBLセレクタ6Bに出力される。
図解されているアンプ回路6Cは、図10では図示を省略しているが、各カラム回路6内に設けられている。
アンプ回路6Cは、カレントミラー型アンプであり、2つのPMOSトランジスタ62r,62wと、3つのNMOSトランジスタ63r,63wおよび64とを有する。NMOSトランジスタ63rのゲートにグローバル読み出しビット線GRBLが接続され、NMOSトランジスタ63wのゲートにグローバル書き込みビット線GWBLが接続されている。
電源電圧Vddの供給線に、ソースとゲートが各々共通接続されているPMOSトランジスタ62r,62wが接続され、接地電圧の供給線に、ソースが共通接続されているNMOSトランジスタ63r,63wが、NMOSトランジスタ64を介して接続されている。PMOSトランジスタ62rとNMOSトランジスタ63rのドレイン同士が共通接続され、その共通接続点が、PMOSトランジスタ62r,62wのゲートに接続されている。PMOSトランジスタ62wとNMOSトランジスタ63wのドレイン同士が共通接続され、その共通接続点から出力電圧Voが出力可能となっている。なお、この出力電圧Voに代えて不図示のラッチ回路からデータの入力が可能である。
このアンプ回路6Cは、NMOSトランジスタ64のゲートに供給されるメインアンプ・イネーブル信号MAEによって活性化される。
図示したBLIドライバ110は、所定数のバッファからなる遅延部111と、2つの負論理入力のアンド回路(等価的なノア回路であることから、以下、ノア回路NORという)NOR0,1とを有する。
ノア回路NOR0の一方入力に、遅延部111を介してRWLイネーブル信号RWLEが入力可能になっている。ノア回路NOR0の他方入力が、ノア回路NOR1の出力に接続されている。ノア回路NOR1の一方入力が、BL分離信号BLIが出力されるノア回路NOR0の出力に接続されている。ノア回路NOR1の他方入力に、プリチャージ・イネーブル信号PREが入力可能になっている。
つぎに、図16の回路における動作、すなわちビット線分離信号制御について、図17のタイミングチャートを用いて説明する。この説明では図10、図13、図16等を適宜参照する。
図17において、符号Tpcが「プリチャージ期間」、符号Tsbが「スタンバイ期間」、符号Trが「読み出し期間」を、それぞれ表す。なお、図17は、これら4期間の各種信号レベルの組み合わせを説明するものであり、実際の動作において各期間の順番は任意である。
プリチャージ・イネーブル信号PREが不活性(“H”レベル)に遷移してから、RWLイネーブル信号RWLEが活性化(“H”レベル)に遷移するまではスタンバイ期間Tsbと称する。
これらの期間中、図16のノア回路NOR0の一方入力が“L”レベルであるため、その出力信号であるBL分離信号BLIが“H”レベルを持つ(図17(C))。
すると、図16の遅延部111により規定される遅延時間Tdを経過した後に、ノア回路NOR0の出力が反転し、BL分離信号BLIが“L”レベルに遷移する(図17(C))。よって、図10のBLスイッチ8ir,8iwがオフし、ビット線対RBLとセンス線対RBL_SAとが電気的に切り離される。なお、この読み出し期間Tr中、不図示の書き込みイネーブル信号WEが“L”レベルであるため、図10の書き込みバッファWBUFが入出力の非接続状態であり、またリセットトランジスタ10rtがオンして、書き込みビット線WBLを接地電圧に接続している。
さらに、図13に示す回路においてRWLイネーブル信号RWLEが“H”レベルに遷移すると、インバータINV17から出力されるRWL活性信号RWLACTが活性化レベル(“H”レベル)になり、その結果、読み出しワード線RWLの電位が“H”レベルとなって活性化される。この読み出しワード線RWLの活性化は、Xアドレス信号のXアドレスビットX0,X1によって選択されたメモリセルブロックにおいて、Xアドレス信号の他のビットをデコードした結果に応じ、そのブロック内の一の読み出しワード線RWLに対して行われる。
その結果、当該活性化された読み出しワード線RWLの所定メモリセルのストレージノードSNに記憶されているデータが読み出される。なお、読み出し動作の詳細は後述する。
この状態で書き込みイネーブル信号WEが活性化し、WWLイネーブル信号WWLEが活性化すると、図13のナンド回路NAND9の出力が反転し、WWL活性信号WWLACTが活性レベルの“H”レベルになる。その結果、書き込みワード線WWLが活性化する。なお、この書き込みワード線WWLの活性化は、Xアドレス信号のXアドレスビットX0,X1によって選択されたメモリセルブロックにおいて、Xアドレス信号の他のビットをデコードした結果に応じ、そのブロック内の一の書き込みワード線WWLに対して行われる。
その結果、当該活性化された書き込みワード線WWLの所定メモリセルのストレージノードSNに、予め書き込みビット線WBLに設定されている電圧(書き込みデータ)が書き込まれる。書き込み動作の詳細は後述する。
以上より、最初のプリチャージ期間Tpcの状態が再現される。
図18(A)〜図18(K)に、図1のストレージノードSNの“H”データを読み出すときのタイミングチャートを示す。
図18において、時間Tr0が読み出し期間Trの開始時間であり、それ以前に図17で説明したプリチャージ期間Tpcとスタンバイ期間Tsbの制御が行われる。
また、書き込みイネーブル信号WEが“L”レベルであることから(図18(C))、図10に示す書き込みバッファWBUFによって書き込みビット線WBLとWBLセンス線WBL_SAとが非接続となっており、書き込みビット線WBLはリセットトランジスタ10rtによって接地されている(図18(I))。
さらに、図18(H)に示すように、Yスイッチ信号YSWが“L”レベルである。これは、図14においてナンド回路NAND14に入力されているYスイッチ・イネーブル信号YSWEが非活性の“L”レベルであるため、ナンド回路NAND14の出力が“H”レベル、よってYスイッチ信号YSWが“L”レベルとなるからである。これにより、上記プリチャージ時のビット線対とセンス線対は、図10のグローバルビット線対GRBL,GWBLから電気的に切り離されている。
すると、図18(J)に示すように、RBLセンス線RBL_SA読み出しが(たとえば電源電圧Vdd=1.8[V])に、WBLセンス線WBL_SAが、電圧VRBLよりも低い電圧VWBL(たとえば1.8[V])に各々プリチャージされる。このとき、BL分離信号BLIが“H”レベル(=1.8[V])であることから(図18(E))、読み出しビット線RBLとRBLセンス線RBL_SAが電気的に接続されて同電位となる。これにより、図18(I)に示すように、読み出しビット線RBLにもプリチャージ電圧(VRBL=1.8[V])が伝達される。
また、図15のPMOSトランジスタ65r,65wがオンして、グローバル読み出しビット線GRBLおよびグローバル書き込みビット線GWBLが電源電圧Vdd(=1.8[V])にプリチャージされている(図18(K))。
プリチャージの終了後は、図18(A)に示すように、プリチャージ・イネーブル信号PREを“L”レベルにして、読み出しビット線RBLおよびセンス線対(RBL_SA,WBL_SA)、ならびに、グローバルビット線対(GRBL,GWBL)をプリチャージ状態でフローティングにしておく。
このセンス線対における電圧関係の逆転は、図18(E)に示すBL分離信号BLIが“L”レベル(=0[V])に推移する時間Tr1までに起こる。言い換えると、上記ビット線電圧関係の逆転が起きて読み出し可能な電圧差となるように、図16に示す遅延部111の遅延時間Tdが決められている。
この振幅増幅の途中(時間Tr3)にて、読み出しワード線RWLの電圧を立ち下げる(図18(B))。
このセンス動作が開始されたときは、BL分離信号BLIが“L”レベルであり、読み出しビット線RBLは、センスアンプと切り離されているが、読み出しワード線RWLがハイレベルのままであると、セル電流が流れ消費電流が増加する。したがって、図18(B)の時間Tr3にて読み出しワード線RWLを“L”レベルに立ち下げる。よって、このときからセル電流がオフして読み出しビット線RBLのディスチャージが止まり、これにより大きな負荷の読み出しビット線RBLの振幅変化を抑えることが可能で、結果として低消費電力となる。
時間Tr4になると、グローバルビット線対GRBL,GWBLがセンス線対RBL_SA,WBL_SAに接続される。そのため、グランドレベルのRBLセンス線RBL_SAに接続されたグローバル読み出しビット線GRBLの電位がディスチャージされ、1.8[V]から下がり始める。ただし、負荷容量に応じた電荷配分によりグランドレベルまでは電位低下しない。
時間Tr5にて必要な制御信号を、プリチャージ状態に戻すと、当該読み出し動作が終了する。
図19(A)〜図19(K)に、図1のストレージノードSNの“L”データを読み出すときのタイミングチャートを示す。これらの図および以下の説明では、既に説明した“H”データ読み出し時と異なる点のみ説明する。
ただし、“L”データ読み出し時には、図1のアンプトランジスタATがオンしないため、読み出しワード線RWLが時間Tr0で上がっても、読み出しビット線RBLの放電が起こらない。したがって、図19(I)および図19(J)に示すように、読み出しビット線RBLおよびRBLセンス線RBL_SAの電圧が電源電圧Vddのままである。
そして時間Tr1にて、BL分離信号BLIを立ち下げ、続く時間Tr2にてセンスアンプSAを活性化する。これにより、書き込みイネーブル信号WEが常時“L”レベルで書き込みバッファWBUFにより書き込みビット線WBLから切り離されている軽負荷のWBLセンス線WBL_SAが、プリチャージ電圧の1.4[V]からグランドレベルに電圧振幅する。
その後は、“H”レベル読み出し時と同様にして、Yスイッチ信号YSWを活性化し、図15のアンプ回路6Cを動作させてデータ読み出しを行う。
また、読み出しビット線RBL、書き込みビット線WBLの電位増幅をしないので、センスアンプSAの消費電力も少ない。
また、高速センス動作では、センスアンプSAの入力ノード電位が、電源電圧Vddとグランドレベルとの間の電位である時間がより短くなる。したがって、センスアンプSAのPMOSトランジスタ21とNMOSトランジスタ22からなるインバータを流れる貫通電流を少なくでき、この意味でもセンスアンプSAの消費電力を少なくできる。
つぎに、メモリセルへのデータ書き込み動作を説明する。
データ書き込みには、図1のストレージノードSNの電圧をハイレベルにする“H”データ書き込みと、ローレベルにする“L”データ書き込みがある。このそれぞれの書き込みにおいて、書き込み前のストレージノードSNが“H”データの場合と“L”データの場合がある。
これに対し書き込み動作では、図20(H)および図21(H)に示すようにYスイッチ信号YSWを立ち上げる前に、図20(C)および図21(C)に示すように、書き込みイネーブル信号WEを“H”レベルに立ち上げる。このとき(時間Tw0)から書き込み期間Twが開始する。
このような半導体メモリでランダムアクセスのためには、同一行内で、たとえば1バイト(8ビット)等の所定数を単位としたメモリセルの書き込みが必要である。そのとき、書き込み対象のカラムユニットにおけるグローバル書き込みビット線GWBLに書き込みデータをセットし、Yスイッチ信号YSWを活性化して、この書き込みデータで書き込みビット線WBLの電位を強制的に更新する。
メモリセルに記憶されているデータを読み出しビット線RBLに読み出したときは、セル記憶データと読み出しデータは論理が反転している(図18(J)および図19(J)参照)。したがって、書き込みビット線WBLに、セル記憶データの論理と対応したリフレッシュ電圧が本来なら出現していなければならない(図3および図4では出現している)。
しかし、本実施形態では読み出し時にビット線対RBL,WBLをセンス線対RBL_SA,WBL_SAと切り離し、しかも書き込みビット線WBLは接地電圧で保持しているため(図18(I)および図19(I))、このままではリフレッシュ動作ができない。
具体的には、“L”データ書き込みの場合、図20(K)に示すようにグローバル読み出しビット線GRBLにハイレベル(=1.8[V])の電圧が設定され、グローバル書き込みビット線GWBLにローレベル(=0[V])の電圧が設定されている。
これに対し、“H”データ書き込みの場合、図21(K)に示すようにグローバル読み出しビット線GRBLにローレベル(=0[V])の電圧が設定され、グローバル書き込みビット線GWBLにハイレベル(=1.8[V])の電圧が設定されている。
図17を用いて既に説明した回路動作によって、書き込みイネーブル信号WEが“H”レベルになると、これに対応して書き込みビット線WBLの接地電圧印加が解除されると共に書き込みバッファWBUFが動作し、入力電圧に応じて出力を電源電圧Vddまたは0[V]にドライブする。このため、とくにWBLセンス線WBL_SAが“H”レベルの図20の場合、書き込みバッファWBUFが、その出力に接続されている書き込みビット線WBLを0[V]から電源電圧Vdd(=1.8[V])にドライブする(図20(I))。一方、図21の場合は、書き込みビット線WBL電位変化は生じない。なお、図20(E)および図21(E)に示すように、BL分離信号BLIが“L”レベルを維持するため、読み出しビット線RBLとRBLセンス線RBL_SAは電気的に切り離されたままである。
このとき、読み出しビット線RBLは、メモリセルアレイ側の負荷を切り離したまま電圧反転するため、RBLセンス線RBL_SAの反転は高速である。また、読み出しビット線RBLを振幅させないので、その分、アンプ回路6Cの消費電力が少なくなる。この反転が高速であることは、センスアンプSAの入力が中間電圧、すなわちグランドレベルの電圧と電源電圧Vddとの間の電圧になっている時間が短いことを意味する。よって、センスアンプSAが反転動作するときの貫通電流を少なくでき、その意味でも低消費電力が達成される。
つぎに、書き込み時の非選択セルに対するリフレッシュ動作を説明する。
図22(A)〜図22(K)に、ストレージノード電圧が“H”の場合のタイミングチャートを、図23(A)〜図23(K)に、ストレージノード電圧が“L”の場合のタイミングチャートを、それぞれ示す。
リセットトランジスタ10rtは、図10ではNMOSトランジスタにより接地電圧に固定する構成にしているが、PMOSトランジスタにより電源電圧Vddに固定することができる。または、電源電圧Vddと接地電圧の任意中間電位にリセットする構成も可能である。書き込みビット線WBLのリセット電圧はメモリセルの保持特性、特に書き込みトランジスタWTのオフリーク電流の大小に影響するため、その影響を考慮して最適な電位設定にすることが望ましい。
NMOSトランジスタまたはPMOSトランジスタのみで上記BLスイッチを構成した場合、読み出しビット線RBL、書き込みビット線WBLの電圧の上限は、BLスイッチのゲート電圧から、BLスイッチの閾値電圧Vthだけ落ちた電圧となる。このため、書き込み時にBL分離信号BLIの活性化電圧を昇圧、または降圧する必要がある。さらに、PMOSトランジスタでBLスイッチを構成する場合は、NMOSトランジスタで構成したときとBL分離信号BLIの活性化論理が反反転する。
これに対し、図23のようにBLスイッチをトランスファゲートで構成した場合、BLスイッチの素子数が増え、BL分離信号BLIとWBL分離信号BLIWの各々を相補信号とする必要があるため配線領域が増加する、というデメリットがある。しかし、BL分離信号BLIとWBL分離信号BLIWとの活性化信号レベルを昇圧する必要がない。よって周辺回路の構成が簡略化できるというメリットがある。
図解されている回路では、BLスイッチ80(i)の制御信号を、SAイネーブル信号SAENとSAイネーブル反転信号(/SAEP)と共通にしている。つまり、SAイネーブル信号SAENをBLスイッチ8irpのゲートに印加し、SAイネーブル反転信号(/SAEP)をBLスイッチ8irのゲートに印加している。
この回路構成では、図10に比べて制御信号数が減る点が有利である。
図解されているセンスアンプSAでは、PMOSトランジスタ21とNMOSトランジスタ22からなるインバータを1つ有し、その入力をRBLセンス線RBL_SAに接続し、出力をWBLセンス線WBL_SAに接続している。このセンスアンプSAは、いわゆるシングルエンド型と称され、そのインバータの閾値が参照電圧となる。この回路は、センスアンプ構成素子数が少なく、電圧VWBLによる書き込みビット線WBL_SAのプリチャージ制御、および、プリチャージ電圧が不要、と言う点がある。具体的には、図25のプリチャージ回路50においては、プリチャージトランジスタPTwが省略されている。
図26に示すセンスアンプSAは、WBLセンス線WBL_SAと接地電圧との間に縦続接続されているNMOSトランジスタ25n,24を有し、NMOSトランジスタ25nのゲートが入力になっている。この構成では、NMOSトランジスタ25nの閾値電圧が参照電圧となる。
図27に示すセンスアンプSAは、電源電圧とWBLセンス線WBL_SAとの間に、PMOSトランジスタ23,25pを縦続接続させ、PMOSトランジスタ25pの閾値電圧が参照電圧となる。
クロスカップル型のセンスアンプSAにておいて正確に電位差をセンス動作するにあたって、センスノードの容量アンバランスは誤読み出しの原因となる。そこで、負荷回路70を新たに追加している。負荷回路70は、RBLセンス線RBL_SAに負荷としての書き込みバッファWBUFの入力インバータと同様な付加回路10xを接続し、WBLセンス線WBL_SAに負荷としてのBLスイッチ80(i)と同様なCMOSトランスゲートを接続することによって、負荷容量の均衡化を図っている。
アンプ回路6CおよびセンスアンプSAの低消費電力化は、データ書き込み動作の項目中で述べたように、書き込み対象セルと同一行の非選択のセルを含むカラムユニットにおいても得られる利益である。
Claims (10)
- メモリセルがアレイ状に配列されているメモリセルアレイと、
前記メモリセルのデータ出力ノードに接続され、前記メモリセルアレイ内の一方向に並ぶ複数のメモリセルで共有されている読み出しビット線と、
前記メモリセルのデータ入力ノードに接続され、前記複数のメモリセルで共有されている書き込みビット線と、
前記読み出しビット線の電圧をセンスするセンスアンプと、
前記センスアンプに接続されている第1および第2センス線と、
前記第1センス線と前記読み出しビット線との電気的な接続と非接続を制御する読み出しビット線スイッチと、
前記第2センス線と前記書き込みビット線間に接続され、当該第2センス線の電位に応じて、前記書き込みビット線に対し、前記メモリセルに書き戻すべきハイレベル電圧またはローレベル電圧を出力する出力状態と、前記出力状態を解除した状態とを制御可能な電圧出力制御回路と、
を有する半導体メモリデバイス。 - 前記電圧出力制御回路は、前記第2センス線の電位に応じて、前記書き込みビット線を第1電源電圧の供給線に接続することによって、当該書き込みビット線に前記ハイレベル電圧を出力する第1出力状態と、前記書き込みビット線を第2電源電圧の供給線に接続することによって、当該書き込みビット線に前記ローレベル電圧を出力する第2出力状態と、前記書き込みビット線を、前記第1電源電圧の供給線と前記第2電源電圧の供給線の何れに対しても接続しない非接続状態との3状態を持つ3ステートバッファである
請求項1に記載の半導体メモリデバイス。 - ビット線スイッチ制御回路と書き込み制御回路とを有し、
前記読み出しビット線スイッチを制御する信号を前記ビット線スイッチ制御回路から供給し、
前記電圧出力制御回路を制御する信号を前記書き込み制御回路から供給する
請求項1に記載の半導体メモリデバイス。 - ビット線スイッチ制御回路と読み出し制御回路とを有し、
前記読み出しビット線スイッチを制御する信号を、前記読み出し制御回路から出力され前記センスアンプを制御する信号と共用する
請求項1に記載の半導体メモリデバイス。 - 前記センスアンプが、ハイレベルの第1電源電圧とローレベルの第2電源電圧との間に接続され、前記第1センス線の電圧と前記第2センス線の電圧とを差動電圧センスし、前記第1電源電圧と前記第2電源電圧とに増幅するクロスカップル・ラッチ型センスアンプである
請求項1に記載の半導体メモリデバイス。 - 前記センスアンプが、インバータを含み、当該インバータの閾値を参照電圧とするシングルエンド型センスアンプである
請求項1に記載の半導体メモリデバイス。 - 前記センスアンプが、内部のNMOSトランジスタの閾値を参照電圧とするシングルエンド型センスアンプである
請求項1に記載の半導体メモリデバイス。 - 前記電圧出力制御回路が前記書き込みビット線に対する前記出力状態を解除するときにオンして当該書き込みビット線に一定電圧を印加するリセットスイッチが、前記書き込みビット線に接続されている
請求項1に記載の半導体メモリデバイス。 - ビット線スイッチ制御回路は、前記読み出しビット線スイッチを、メモリセルにアクセスしないスタンバイ状態ではオンするように制御する回路である
請求項1に記載の半導体メモリデバイス。 - ビット線スイッチ制御回路は、前記読み出しビット線スイッチを、前記読み出しワード線が活性化して前記読み出しビット線を放電しはじめてから一定期間でオフし、メモリセルにアクセスしないスタンバイ状態になると再び前記読み出しビット線スイッチをオンするように制御する回路である
請求項1に記載の半導体メモリデバイス。
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WO2011114866A1 (en) * | 2010-03-17 | 2011-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US8593858B2 (en) * | 2010-08-31 | 2013-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of semiconductor device |
US8902637B2 (en) * | 2010-11-08 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device comprising inverting amplifier circuit and driving method thereof |
JP2013137853A (ja) * | 2011-12-02 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 記憶装置および記憶装置の駆動方法 |
CN103247331B (zh) * | 2012-02-13 | 2016-01-20 | 中国科学院微电子研究所 | 半导体存储器件及其访问方法 |
KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
US9589611B2 (en) * | 2015-04-01 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
US10630293B2 (en) * | 2017-03-31 | 2020-04-21 | Adanced Micro Devices, Inc. | High speed transmitter |
US10217494B2 (en) * | 2017-06-28 | 2019-02-26 | Apple Inc. | Global bit line pre-charging and data latching in multi-banked memories using a delayed reset latch |
US10665292B1 (en) * | 2018-12-26 | 2020-05-26 | Micron Technology, Inc. | Sensing techniques using charge transfer device |
US11776591B2 (en) * | 2019-09-26 | 2023-10-03 | Arm Limited | Concurrent access techniques utilizing wordlines with the same row address in single port memory |
CN111370043B (zh) * | 2020-03-06 | 2022-01-21 | 展讯通信(上海)有限公司 | Sram存储阵列和存储器 |
CN111951848B (zh) * | 2020-08-18 | 2023-09-01 | 上海交通大学 | 一种嵌入式动态随机存储器增益单元及其操作方法 |
CN116564375B (zh) * | 2023-07-12 | 2023-12-01 | 长鑫存储技术有限公司 | 存储器及其配置方法和读取控制方法 |
CN117316228A (zh) * | 2023-09-27 | 2023-12-29 | 北京超弦存储器研究院 | 一种存储电路、存储器及其访问方法、电子设备 |
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JPS62226494A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | メモリ |
JP3357382B2 (ja) * | 1991-05-28 | 2002-12-16 | 株式会社日立製作所 | 多ポートメモリ |
US5619456A (en) * | 1996-01-19 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Synchronous output circuit |
JP3823550B2 (ja) * | 1998-07-17 | 2006-09-20 | ヤマハ株式会社 | メモリーセルの読出・書込回路 |
JP2001291389A (ja) * | 2000-03-31 | 2001-10-19 | Hitachi Ltd | 半導体集積回路 |
US6787835B2 (en) * | 2002-06-11 | 2004-09-07 | Hitachi, Ltd. | Semiconductor memories |
US7075842B2 (en) * | 2004-02-13 | 2006-07-11 | Fujitsu Limited | Differential current-mode sensing methods and apparatuses for memories |
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