JPS62226494A - メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックメモリに係り、特に高速・高集積
・低消′１１に電力で高Ｓ／Ｎなダイナミックメモリの
セル構造、配置、駆動方式、センス方式に関する。

〔従来の技術〕

従来ダイナミックメモリ（以下ＤＲＡＭ）セルの主流は
１ケのトランジスタと１ケのキャパシターから成る、い
わゆる１トランジスタ（以下ＩＴ）セルであった。しか
しＩＴセルにはセル内に増幅機能がないために高集積・
大容量化とともにセル内のキャパシタの容量を大きくせ
ざるを得なく、これがセルの構造を複雑にし、より製造
が困難になりつつある。このような理由で今後のＤＲＡ
Ｍの高集積化には他の増幅作用をもつメモリセル、たと
えば３トランジスタ（３Ｔ）セルを見直す必要に迫られ
ている。しかし従来の３Ｔセルでは、低速動作、高消費
電力、高雑音あるいは低集積度などといった解決すべき
課題が残されていた。

〔発明が解決しようとする問題点〕

第２図はこれらのａ題を説明するための３Ｔセルの中で
最もセル面積が小さいといわれている従来例である。こ
れらの動作の詳細は、１９７２年アイ・イー・イー・イ
ー・インターナショナル・ソリッド・ステート・サーキ
ツッ・コンファレンス第１０頁（１９７２ＩＥＥＦ、Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ−８ｔａｔｅＣ
ｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｏ＊Ｄｉｇｅｓｔ
　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、ｐｌＯ）な
らびに電子通信学会誌’７５／６゜ｖｏ（１，，５８−
Ｃ，Ｎｏ６．Ｐ３２７に述べられているが、ここではま
ず動作の概略を第２図を用いて説明する。以下、特にこ
とわらない場合は、トランジスタはＮチャネルＭＯＳト
ランジスタを示す６メモリセルＭＣを構成するトランジ
スタＱ□ＱＳ、ＱＲはそれぞれ書きこみ用、記録情報蓄
積用。

読み出し用トランジスタである。メモリセルの動作は以
下のように行われる。まずプリチャージトランジスタの
ゲート端子ＴＰに５ｖのパルスが印加され、５ｖが印加
されている電源端子ＴＶによりデータ線に４Ｖが充電（
プリチャージ）される。

ここでトランジスタのしきい値電圧を１ｖと仮定しであ
る。ＴＰ端子がＯｖとなってデータ線をフローティング
状態にした後で選択されたワード線Ｗｏに１．５　ｖの
パルス電圧を印加する。もしＱｓのゲート電圧が記憶情
報“１″に対応する４Ｖであれば、ＱｓとＱＲは導通す
るためにデータ線電圧はｏｖに向って放電する。一方Ｑ
ｓのゲート電圧が記憶情報Ｉｔ　ＯＩＩに対応する０■
であれば、Ｑｓは非導通なのでデータ線電圧は４ｖのま
まである。これらのデータｍ電圧は、Ｙデコーダからの
選択信号がＴＹに印加されることによってＩ／○線に出
力され、チップ外部へデータ出力となって出力される。

書きこみ動作は、上記の読み出し動作がほぼ十分完了し
た時点、たとえば図中ａ点で、ワード電圧を５ｖにする
ことによって行われる。すなわちＩ１０線によってデー
タ線に入力された４ｖあるいはＯｖの書きこみ情報は、
ワード電圧が５ｖのためそのまま、Ｑｓのゲート電圧と
して書きこまれる。尚、選択ワード線Ｗｏ上の書きこみ
を必要としない他のメモリセルでは、それに対応するデ
ータ線に読み出された電圧がそのまま再書きこみされる
。

このような従来セルの問題点は以下のように要約される
。

■高集積化するためのメモリセル面積は小さく抑えねば
ならないが、そのためにＱＲ，ＱＳの大きさは小さくせ
ざるを得ない。このために、ＱＲとＱｓとでデータ線を
放電する際の駆動能力に限界があり、高集積化とともに
寄生容量の増大するデータ線を高速に放電できなくなる
。特に読み出し時に１．５Ｖのような低電圧のワード電
圧が印加される本図のような３Ｔセルではこの低速化が
深刻な問題となる。

■メモリセルに高レベル電圧（４ｖ）を書きこむ場合、
工／○線に接続されている（図中省略）書きこみ回路内
の最終段トランジスタとＱｖ、　ＱＲ。

Ｑｓに電流が流れるために、すなわちいわゆるレシオ動
作するために消費電力が増大し、またＱｓのゲートへの
高レベル電圧が低下してメモリセルの電圧マージンが低
下してしまう問題がある。さらに再書きこみされるメモ
リセルについても問題がある。すなわちＱｓのゲートが
Ｏｖの場合には。

読み出された結果のデータ線電圧は４ｖのフローティン
グ状態であり、ワード線が５ｖになってこの４ｖの電圧
がそのメモリセルのゲートに書きこまれる。この場合、
やはりＱＲ，ＱＳには電流が流れるので４ｖよりも低下
した電圧が再書きこみされてしまう。すなわち再書きこ
みされたメモリセルについても電圧マージンが低下して
しまう。

■前述の動作から明らかなように、ある着目するメモリ
セルが再書きこみされる毎に、メモリセル内のＱｓのゲ
ート電圧が高低と反転してしまう。

このためメモリのテストが複雑化するので、再書きこみ
回数を計数する論理を同じチップに内蔵させる必要があ
る。これは回路設計を複雑にしてしまう。

■読み出し時、あるいはプリチャージ時に多数のデータ
線が、Ｏｖと４ｖの間を同時に充放電するために、アレ
ー内に各種結合容量を通して過大な雑音を導入する。た
とえば非選択ワード線電圧が変動し、それに接続される
メモリセルのＱｗを通して記憶電荷がデータ線に漏洩し
、リフレッシュ特性を劣化させるなどの問題点を生じる
。さらには充放電の電圧変動が４ｖと大きいために消費
電力が増大したりといった問題もある。

本発明の目的はこれらの諸問題を解決することにある。

〔問題点を解決するための手段〕

上記目的は、３Ｔセルのごときデータ読み出し端子とデ
ータ書きこみ端子をそれぞれもつメモリセルを、データ
対線の電気的特性がほぼ平衡になるように、当該データ
読み出し端子とデータ書きこみ端子を該データ対線に結
線することで達成される。

〔作用〕

これによって微小なメモリセルからの読み出し信号を差
動センスアンプで高速に検出でき、また書きこみ動作も
完全差動形で可能となるので安定動作させることができ
る。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。本発
明の特長は、 ■複数の３ＴのメモリセルＭＣをデータ対線（たとえば
Ｄｏ、　Ｄｏ）の寄生容量が平衡するように結線する。

図では読み出しならびに書きこみ端子ＴＲ，ＴＶをセル
単位で分離し、それぞれをデータ対線に結線し、さらに
ＴＲ，ＴＷの電気特性は必ずしも同じではないので同じ
データ対線上でセル毎に交互に結線している。さらにこ
れらのＭＣ共通に差動センスアンプＳＡを各データ対線
に設けていることである。データ対線のいずれか一方に
ＭＣから読み出された信号電圧は、残りの一方のデータ
電圧を参照電圧としてセンスアンプＳＡで増幅されるこ
とになる。もしその感度が高ければ、第１図のように、
ＭＣを十分長時間読み出し続ける必要がなく、第２図（
ｂ）のように、微小な読み出し信号電圧がデータ線に現
われた時点でセンスアンプの助けを借りて増幅できる。

この分高速化できることになる。ここで参照電圧を発生
するための一手段として、ダミーセルＤＣが配置されて
いる。

■センスアンプはＮチャネルとＰチャネルトランジスタ
でフリップフロップで構成されているために、増幅後の
データ対線は必ず逆相になってその電圧レベルは固定さ
れる。このため、図中のように読み出しと書きこみ端子
がそれぞれデータ対線に分離結線されていれば、書きこ
み時にメモリセル内のＱＲ，ＱＳを貫通する電流は流れ
ないので低消費電力である。また再書きこみ時には、デ
ータ線は従来のようにフローティング状態ではないので
十分な電圧レベルが再書きこみされる。

■読み出し、再書きこみ毎にＱｓのゲート電圧が反転す
ることはない。これは読み出しと書きこみ端子ＴＲ，Ｔ
Ｖをデータ対線に分離結線しているためである。

■データ線のプリチャージ電圧がメモリセルへの高低の
書きこみ電圧のほぼ中間値なので、同時に充放電する電
圧レベルは従来のほぼ半分になるのでデータ線の充放電
に伴う消費電力はほぼ半分になる。また充放電がデータ
対線でほぼ同時に行われるようにすれば、他の導体、た
とえばワード線やシリコン基板などへの結合電圧は相殺
し、低雑音化できる。

■データ対線をＤｏ、ＤｏとＤｏ’、Ｄｏ’　というよ
うに２分割し、その真中にセンスアンプやプリチャージ
関連回路を配置し、いずれか一方のデータ対線の属する
サブアレーＭＡを選択すれば、データ対線の充放電に関
係するデータ線の寄生容量は半減するのでさらに低消＊
電力化する６以下、第１図（ｂ）のタイミング図を用い
てさらに詳細に説明する。

今、ワード線Ｗｏが選択されそれに接続されているメモ
リセルＭＣが選択された場合を考える。

プリチャージ端子ＴＰに印加された５ｖのパルス電圧が
オフすると、各データ線はプリチャージ電源端子ＴＶ電
圧である２、５　ｖにプリーチャージされた後、フロー
ティング状態となる。その後選択したいメモリサブアレ
ーＭＡ側の選択信号Ｓ。

のみをオンの状態に保持し、非選択側の選択信号Ｓ１を
オフにする。その後１．５　■の電圧がワード線Ｗｏと
ダミーワード線ＤＷｏに印加され読み出し動作が開始す
る。このワード線電圧は、以下の理由で低い値に制御さ
れている。すなわち書きこみトランジスタＱｗのゲート
にもこのワード線電圧は境加されるので、蓄積トランジ
スタＱｓのゲート電圧がＯＶ（情報ｉｔ　Ｏ″′）の場
合に、データ線ＤｏからＱｗを通して電流が流れて本来
ＯｖであるべきＱｓのゲート電圧が上昇するのを抑える
ためである。トランジスタのしきい値電圧■Ｔを１ｖと
仮定すると、ワード電圧が１．５　■であれば、Ｑｓの
ゲート電圧はＯｖから０．５　ｖ（１，５Ｖ−Ｖｔ　）
　ニ上昇するが、ＱｓのＶＴも１ｖなので読み出し時に
誤まってＱｓがオンすることはない。さて以上のように
してワード電圧が印加されると、メモリセルＭＣ内のＱ
ｓのゲート電圧が５Ｖ（情報ＩＩ　］、　１１　）の場
合には、図中に示されるように、データ線−〇〇はＱＳ
、ＱＲがオンするためにＯｖに向って放電する。一方Ｄ
Ｏも後述するようなダミーセルＤＣによって放電される
。

ここでＤＣによる放電速度を後述するような手段でＭＣ
による放電速度よりも遅くしておけば、データ対線Ｄｏ
、Ｄｏ間には差動電圧が生じ、それがセンスアンプＳΔ
に入力される。この後でＮチャネルで構成され放電方向
に増幅するフリップフロップＱＮ、ＱＮ’ならびにＰチ
ャネルで構成され充電方向に増幅するフリップフロップ
Ｑｐ、Ｑｐ’　をＴＳ、ＴＡにパルス印加することによ
って起動する。これによってＳＡは動作し、図中のよう
にＤｏはほぼ２．５　ｖからＯｖに放電し、Ｄｏはほぼ
２．５　ｖから５ｖに充電する。この増幅された差動信
号はＹ選択（ＴＹにパルス印加）によってＩ１０線に差
動出力されデータ出力Ｄ　ｏ　ｕ　ｔとなる。

同様にＭＯのＱｓのゲート電圧がＯＶ（情報″０”）を
読み出す場合には、Ｑｓはカットオフなので百０は２．
５　ｖの状態に保持されるが、Ｄｏは上述のようにＤＣ
によって放電される。この差動信号は１′ｌ　ＴＷ読み
出しとは逆相なので、これに応じてセンスアンプＳＡは
正しく弁別し増幅できる。

このようにダミーセルＤＣによるデータ線の放電波形を
、メモリセルＭＣによる記憶情報に対応したデータ線の
２ケの波形（“１″の場合は放電波形、“Ｏ″の場合は
２．５　ｖの一定電圧）の間（理想的には中間波形）に
設定すれば、記憶情報に対応した差動信号をセンスアン
プＳＡは正しく増幅し、データ出力することができる。

以上の動作は、データ対線の電気特性、特にデータ対線
の寄生容量が平衡していてはじめて可能である。なぜな
らメモリセルＭＣが増幅作用をもっているとしても、デ
ータ対線の差動電圧が十分増幅される以前の微少信号を
センスアンプで高速に増幅しているためである。記憶情
報に対応した差動の微少信号の極性を正しくセンスアン
プで増幅するには、センスアンプからみた負荷容量であ
るデータ対線の寄生容量が完全に平衡しているほど望ま
しい。

これを実現するために第１図では、従来のメモリセル内
の回路結線（第２図）に対して、読み出しと書きこみ端
子ＴＲとＴＷを分離し、それぞれをデータ対線に結線し
ている。さらにＴＲとＴＷの両端子は寄生容量などの点
で異なる特性を持つために、データ対線に接続する端子
をメモリセル毎に交互にかえてデータ対線の寄生容量を
平衡させていることが特長である。

書きこみ動作は、センスアンプによる増幅がほぼ完了し
た時点でワード電圧を６ｖ以上に昇圧することにより行
われる。データ入力Ｄｉ１１に応じてＩ１０線に強制的
に差動電圧が印加され、それに応じて選択されたＹ選択
トランジスタＱｙ、　Ｑｙ’を通してセンスアンプＳＡ
のフリップフロップは設定される。この結果、データ対
線Ｄｏ、Ｄｏに現われたＯｖと５ｖの差動電圧の一方が
ＭＣのＱｗを通してＱｓのゲートに入力され書きこみが
完了する。ワード電圧は６ｖ以上でＱｗのＶＴは１ｖで
あるから、データ線の５■はそのままＱｓのゲート電圧
となる。尚、Ｄｏが５ｖの場合、丁０はＯｖであるから
、従来のようにＱｓとＱＲに電流は流れることはない、
またＤｏがＯＶの場合にも。

π０が５ｖであってもＱｓはカットオフのためにＱｓと
ＱＲを通して電流は流れることもない、したがって低消
費電力である。この利点は読み出しと書きこみ端子を分
離し、差動動作するデータ対線にそれぞれを結線してい
ることによるものである６尚、ワード線Ｗｏ上の他のメ
モリセルは再書きこみされねばならないが、この動作は
上述したワード線を６ｖ以上に昇圧した時点で、センス
アンプで増幅完了した電圧レベルがそのまま、それぞれ
のメモリセルＱｓのゲートに入力されることによって行
われる。同様に他のワード線、たとえばＷｌが選択され
た場合、ダミーワード線ＯＷＬを選択すれば読み出し、
＠きこみ動作が行えることは自明である。

第３図は、読み出し時にデータ対線に現われる記憶情報
゛′１”　　１１　Ｑ　１１に対応した２種の電圧波形
の間にダミーセルからの電圧波形を設定するためのダミ
ーセルならびにその駆動方式の一実施例である。第１図
ではダミーセルの概念を示したが。

実際のダミーセルとしては以下の実施例が適用される。

第３図は第１図のダミーセル内にダミーセルのプリチャ
ージ電圧を供給するトランジスタを設けた例である。前
述したように読み出しあるいは書きこみ動作が完了した
時点で、選択されたメモリセルに５ｖあるいはＯｖが再
書きこみあるいは書きこみが行われる。しかし同時にダ
ミーセルにもメモリセルとは逆相の電圧が書きこまれる
。

このダミーセルに書きこまれる電圧は、ランダムアクセ
スメモリである限り常に一定ではない、しかし読み出し
時には常に一定の電圧波形をデータ線に出力する必要が
ある。したがってプリチャージ期間中に、それ以前の不
定なＱｏｓのゲート電圧を一定電圧に設定する必要があ
る。これは、端子ＴＰ’　をプリチャージ期間中にオン
にして端子ＴＶ’からある一定電圧をダミーセルの蓄積
トランジスタＱｎｓに供給することによって実現される
。

たとえば上記一定電圧を２．５　ｖに選定すれば。

この電圧はメモリセル内のＱｏｓに対応するＱｓのゲー
ト電圧はＯｖあるいは５ｖの中間値なので、ダミーセル
を構成する各トランジスタの大きさをメモリセルの対応
するトランジスタとほぼ同じにすれば読み出されたこと
によってデータ線に出力する電圧波形は、メモリセルが
読み出されたことによってとり得るデータ線波形の間に
設定することができる。この様子を第３図（ｂ）に示し
た。

ただし図では、メモリセルとダミーセルのデータ線波形
の相互の関係を強調するためにはセンスアンプＳＡはオ
フの状態で示されている。もちろんダミーセルの読み出
し波形は、上記のＴＶ’　から供給される一定電圧の値
やＱＤＲのトランジスタの大きさを変えコンダクタンス
を変えることによって任意に制御できる。またこれまで
はトランジスタのしきい値電圧Ｖｔは一定と仮定してき
たが。

目的に応じて駆動能力すなわちコンダクタンスを変える
ために各々のトランジスタのＶＴを選択的に変えること
もできる。たとえばメモリセル内のトランジスタに対応
するダミーセル内のトランジスタのＶｔをメモリセル内
のそれらとは異なる値に設定することによって、あるい
はダミーセルあるいはメモリセル内の各々のトランジス
タのＶＴを異なる値に設定することによってメモリセル
によるデータ線電圧波形とダミーセルによるデータ線波
形の相互の関係をｍｖｓすることもできる。

以上はダミーセルをそれぞれのサブアレーにＭＡ、ＭＡ
’設けた例を示したが、場合によってはダミーセルをセ
ンスアンプＳＡ部に設はサブアレーＭＡ、ＭＡ’に対し
て共通に設はチップ面積を縮小することもできる。

さらに第１図ではセンスアンプはＮチャネルＭｏＳトラ
ンジスタとＰチャネルＭＯＳトランジスタで構成した例
を示したが、ＰチャネルＭＯＳトランジスタＱｐ、　Ｑ
ｐ’だけで構成することもできる。すなわちセンスアン
プＳＡのレイアウト面積が大きすぎてメモリセルのレイ
アウトピッチ以内にレイアウトできない場合には、ＱＮ
、ＱＮ’　を省くこともできる。なぜならデータ線を増
幅する。

すなわち放電する機能はメモリセルならびにダミーセル
にもあるためである。すなわち微小信号電圧がデータ対
線に読み出された後、ＴＡにパルスを印加してＱｐとＱ
ｐ’　から成るフリップフロップをオンすれば、Ｄｏ、
Ｄｏの中の高電圧側のデータ線はＱｐ、　Ｑｐ’から成
るセンスアンプでほぼ２．５Ｖから５ｖに向って充電さ
れ、Ｄｏ、Ｄｏの中の低電圧側のデータ線はメモリセル
あるいはダミーセルによってほぼ２．５　ｖからＯｖに
向って放電されるからである。

尚、第１図のメモリセルでは、読み出し時のワード電圧
（第１図の１．５　　Ｖ）とメモリセル内の１−ランジ
スタ、特にＱｗのしきい値電圧ＶＴの関係が特性上重要
である。第２図の従来のメモリセルに於いて、ＱｗのＶ
ｔを選択的に高くすれば、それに見あってＱＲのゲート
電圧を高くできるので高性能化できることは、すでに特
公昭５４−１５６５２で公知である。この考え方を第１
図のセルのＱｗに、４用すれば、同様に高性能化でき、
またこのためにΔＯ Ｑｗのゲート直下の基板表面をＱｗとＱｓのｎ層接続部
（後述の第４，５図）を含めてボロンなどのイオン打込
み技術などで選択的に高濃度化すれば、ＱｗのＶＴを選
択的に高くできる他に、蓄積部のｎ層部に収集されるα
線によるソフトエラー現象を低レベルに抑えることがで
きる。また第２図のメモリセルでは読み出し時のワード
電圧とメモリセルを構成するトランジスタのＶＴの差の
電圧をいかに一定に制御するかが重要である。これにつ
いては、帷子通信学会論文誌’７５／６ｖｏｆｆｉ。

５８−ＣＮα６ｔ　ｐｐ、２３７〜３３４に詳しく述べ
られている。このような場合には、チップ外部電源電圧
が変動しても常に上記読み出しワード電圧が一定になる
ように、チップ内に外部電源電圧の変動に依らない読み
出しワード電圧用電源を用いて、それをもとにワード電
圧を発生させればよい。これは一種の電圧リミッタ回路
であり、できればこの出力電圧、すなわちワード電圧は
ＶＴの製造ばらつきによる変動し補正されているのが望
ましい。こうすれば読み出しワード電圧とＶＴの差は、
外部電源変動や製造ばらつきに依らずほぼ一定となるの
で高性能化が期待できる。このような電圧リミッタ回路
は、特願昭５６−１６８６９８．特願昭５７−２２００
８３に詳しく述べられている。

第４図は、本発明の一部である第１図のメモリセルの平
面図、第５図はその断面図、第６図は隣接セルとの結線
状態を示す平面図（ただし第１１図（ｄ）の例）である
、ワード線Ｗはポリシリコン、モリブデンあるいはタン
グステンから形成されたシリサイドあるいはポリサイド
である。データ線りはシリサイドあるいはアルミニウム
などで形成される。データ線とメモリセル外部のｎ　層
の接続はポリシリコンなどで形成されるＰＤを介して行
われる。グランド配線ｖＳはコンタクトＣ３部のｎ層と
アルミニウムあるいはシリサイドなどで形成される。

第７図は、メモリセル内の記憶ノード部に蓄積容量Ｃｓ
を付加して、α線照射によるソフトエラーに対して耐性
をもたせた構造を示している。

（、）はＣｓの電極Ｅの一端を独立して配線した回路例
であり、（ｂ）はその平面図、（ｃ）はその断面図であ
る。Ｃ８はＰＡＤの真上の領域を利用して作られている
。ひとつの応用例として電極Ｅに、Ｑｓのゲートに記憶
情報に対応して蓄積される５ｖとＯｖの中間値である２
、５　ｖ電源を印加すれば、Ｃｓの両電極に印加される
電圧は２．５■となり、ＥにＯｖや５ｖを印加する場合
に比べて半減するのでその分Ｃｓを形成する絶縁膜を薄
くでき、その容量値を耐圧を犠牲にすることなく大きく
できる。（ｂ）、（ｃ）においてＣ８を形成する絶縁膜
としては、熱酸化膜、ナイトライド膜、五酸化タンタル
膜あるいはそれらの多層膜などを使えばよい。またｆｆ
ｔ極Ｅはタングステン、シリサイドやポリシリコンなど
で形成される。

第８図は、第７図に於いてＥとｖＳを共通にした他の実
施例である。ただし電極Ｅとメモリセルとデータ線の接
続部の座ぶとんＰＤＩを同じマスク層にした場合も合せ
て示しである。第７図に比べて、Ｅの電極処理は太くで
きるのでその全低抵抗化できる。このためにＥの材料と
しては、第７図のアルミニウム（ＶＳ）などに対して、
タングステンシリサイドあるいはポリサイドなどの比較
的高抵抗の材料も使用することができる。またＰＤｌと
ＰＤ２を異なる層にしであるので、それらの層を近接し
てレイアウトでき、ワード線方向のピッチをその分小さ
くできる。さらに第７図のＥとｖＳを共通化した分だけ
断面構造が平坦化でき、微細化するに従って高歩留とな
る。

以上、これまでの実施例は、読み出しワード線と書きこ
みワード線を共通化した３Ｔセルについて述べてきた。

このメモリセルは最もメモリセル面積が小さいが、ワー
ド線を共通化しているためにやや動作マージンが狭い。

これに対して両ワード線を分離した第９図に示す３Ｔセ
ルが公知である。これらのセルは、読み出しワード線Ｗ
Ｒをオンにしてセルを読み出した後にオフにし、次に書
きこみワード線ＷＷをオンにする。これによって読み出
しや書きこみ、あるいは再書きこみが行われる。このメ
モリセルに対しても本発明の一部を適用すれば高性能の
メモリが得られる。すなわち電気的に平衡になるように
データ対線を結線する方法ならびにセンスアンプを配置
する第１図の考え方はきわめて有効である。もちろん第
７，８図のように記憶ノード部にＣｓを付加した構造も
考えられる。第１０図にその一例を示した。ＷＲｏ。

ＤＷＲｏをオンにすると、たとえばメモリセルのＱｇに
５ｖが蓄積されている場合、前述したようにデータ対線
に微少な差動電圧が現われる。その後、センスアンプＳ
Ａをオンすると５ｖと０■に増幅される。その後の動作
は前述と同様である。

第１１図は１以上述べたきた各種の３Ｔセルに共通に適
用できるもので、データ対線り、Ｄを電気的に平衡させ
るためのメモリセルの結線法をまとめて示したものであ
る。（ａ）は、メモリセル内の読み出し端子ＴＲと書き
こみ端子ＴＷを共通にして同じデータ線に接続し、メモ
リセル毎に交互にデー“夕対線り、Ｄ−に結線して平衡
させる方法である。（ｂ）は複数のセル単位でデータ対
線に結線させる方法である。（ｃ）は１ケのメモリセル
単位でメモリセル内のＴＲ，ＴＶを交互にデータ対線に
結線させろ方法である。（ｄ）は複数のセル電位でＴＲ
，”Ｉ’Ｗを交互に結線させる方法（第６図に対Ｇ）で
ある。（ｅ）はデータ対線を途中で交叉させる方法であ
る。またこれらの結線法は３Ｔセルのダイナミックメモ
リに限定されることはない。読み出し線と書きこみ線を
それぞれもついかなるメモリセルにおいても、データ対
線が電気的に平衡になるように上記読み出し線と書きこ
み線をデータ対線に結線すれば本発明の目的は達せられ
る。

また各データ対線にセンスアンプを配置した例を示して
きたが、メモリセルならびにダミーセルに増幅作用をも
たせれば、各データ対線のセンスアンプは省略し、Ｉ１
０線に差動のセンスアンプを共通に配置することもでき
る。この場合チップ面積を縮小できる利点がある。

〔発明の効果〕

以上、本発明によって高速・高集積・低消費電力でしか
も高Ｓ／Ｎなメモリが提供されることは自明である。

本発明によればデータ対線の電気的平衡が保たれる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例である回路図、（ｂ）
はその動作タイミング図、第２図は従来の３トランジス
タを用いたダイナミックメモリの回路図とタイミング図
、第３図は本発明のダミーセルの回路図とその動作を示
す図、第４図は本発明のメモリセルの平面図、第５図は
その断面図、第６図は本発明のメモリアレー内に於ける
メモリセルの配置図、第７，８図は本発明の蓄積容量を
付加したメモリセルの回路図、平面図及び断面図、第９
図は本発明による他のダイナミックメモリセルの回路図
、第１０図は本発明の他の実施例で回路図とその動作タ
イミングを示した図、第１１図はデータ対線を電気的に
平衡化するための本発明のメモリセルの結線方式を示す
図である。 ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、Ｄ、Ｄ
・・・データ対線、Ｗ・・・ワード線、ＳＡ・・・セン
スアンプ、Ｉｌｏ・・・入出力データ線。 乎　１　図 。。。６　　　ｏ°′ Ｕ・・・メｔリヒルの側ヒ１を獣しｔ冑Ｉト□シーす、
柄６１．・・・ワード−１（へ線ン■・・・工選び１聚 ＴＶ　・ブリ＋ヤージ°■電）１刺番蚤Ｑｖ−Ｙ選Ａ人
トランシ゛スタ （ｄ） Ｗｏ木ン ＱｏＳ−ダミーセルの蓄利１川トランクスタｐＷｏ・・
グミーワード彰良 ＱＩＩＰ・・・プリケヤージトヲンジスタ第　４　目 八 ｐ５・・データ対楳 ＶＳ・・・アース（１ランド）課 ＣＩ　、？Ｌｉｂｒｏｒｉらａ＋＝ＰＯｋＤ、５２４０
１ヒするコンタクト ｃｊ、、、１ｌｋＰＤｉ！！Ｔ６コンタクＦＣ３＝、”
’ｔヒＶＳ’Ｅ七畦＆Ｔ５コ〉タクト早　５　η （ｂン Ｗ−・・ワード織 ＶＳ−・了−ス（１ランド）ポ灸 ｌ−・了１ソし−シコン ２・・・晩林Ｊ関 ＰＤ・・座、３ｚビん 早　６　口 第　７　目 （α） （ｂ） （Ｃン （Ｃ） Ｅ　−、、［柚 ？、ＩＯ口 邦−劇−ｈ暑ねＬテ”−７楳 ０　　データ影に

Claims (1)

【特許請求の範囲】
1. １、データ読み出し端子とデータ書きこみ端子をそれぞ
   れもつメモリセルを、データ対線の電気的特性がほぼ平
   衡になるように、当該データ読み出し端子とデータ書き
   こみ端子を該データ対線に結線したメモリ。