JPH0414436B2 - - Google Patents

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JPH0414436B2
JPH0414436B2 JP59136110A JP13611084A JPH0414436B2 JP H0414436 B2 JPH0414436 B2 JP H0414436B2 JP 59136110 A JP59136110 A JP 59136110A JP 13611084 A JP13611084 A JP 13611084A JP H0414436 B2 JPH0414436 B2 JP H0414436B2
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JP
Japan
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bit line
potential
memory cell
vcc
present
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Keiji Oota
Toshio Mitsumoto
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 ＜発明の技術分野＞ 本発明はダイナミツク型半導体記憶装置の改良
に関し、更に詳細にはダイナミツクメモリ素子の
高性能化を可能にする新規な構成を備えたダイナ
ミツク型半導体記憶装置に関するものである。
＜発明の技術的背景とその問題点＞ 従来のダイナミツクメモリ素子のメモリセル構
成にあつては情報の入出力に供する相補なるビツ
ト線の負荷容量の製造上のばらつき等により動作
マージンが悪化する等の問題点があつた。
即ち、従来から用いられているＮチヤネル
MOSダイナミツクメモリ素子の回路は例えば第
８図に示すように構成されている。
第８図において、Ｓはセンスアンプであり、２
１及び２２は相補なるビツト線である。また２３
及び２３′はメモリセルであり、２４及び２４′は
ダミーセルである。Wi及びWjはワード線であり
WD0及びWD1はダミーワード線、φPはプリチヤー
ジ信号である。
２５及び２５′は蓄積容量であり、２６及び２
６′は所望の蓄積容量２５及び２５′を選択してビ
ツト線２１及び２２に電気的に接続するためのト
ランスフアゲートである。
ここで２５及び２５′の容量値をCSとする。
２７及び２７′はダミー蓄積容量であり、その
容量値をCDとする。
２８及び２８′はダミー蓄積容量７及び７′を選
択的にビツト線２１及び２２に接続するためのト
ランスフアゲートであり、２９及び２９′はプリ
チヤージ期間にダミー蓄積容量２７及び２７′を
初期化するためのゲートである。
３０及び３０′はビツト線容量であり、その容
量値をCBとする。
第９図および第１０図は第８図の動作を説明す
るためのタイミング図であり、第９図はメモリセ
ルより低電位（論理“０”）を読み出す場合を示
しており、第１０図はメモリセルより高電位（論
理“１”）を読み出す場合を示している。
第８図においてビツト線２１側のメモリセルが
選択された場合には、ビツト線２２側のダミーセ
ル２４′が選択され、またビツト線２２側のメモ
リセルが選択された場合には、ビツト線２１側の
ダミーセル２４が選択される。
ここでは、ワード線Wiおよびダミーワード線
WD0が高電位になり、メモリセル２３およびダミ
ーセル２４′が選択される場合について説明する。
ここでワード線Wiおよびダミーワード線WW0
には電源電圧（Vcc）以上に昇圧された電圧が印
加されるものとする。またプリチヤージ信号φp
が高電位であるプリチヤージ期間において、ビツ
ト線２１および２２は、電源電圧（Vcc）までプ
リチヤージされているものとする。
() メモリセル２３の容積容量２５に接地電位
（GND）が記憶されている場合 プリチヤージ信号φpが低電位に下降した能
動期間に入り、時刻t1にワード線信号が入力さ
れるとビツト線２１側の電位VB1は、 VB1＝CB／CB＋CS・Vcc となる。
一方、ダミーセル側のビツト線２２の電位
VB2は、 VB2＝CB／CB＋CD・Vcc となる。
従つてセンスアツプＳに入力される作動電位
ΔV1は次の様になる。
ΔV1＝VB2−VB1＝（CB／CB＋CD−
CB／CB＋CS）・Vcc () メモリセル２３の蓄積容量２５に電源電位
（Vcc）が記憶されている場合 この場合にはビツト線２１側の電位VB1は変
化せず、 VB1＝Vcc である。
一方、ダミーセル側のビツト線２２の電位
VB2は（）と同様に、 VB2＝CB／CB＋CD・Vcc となる。
従つてセンスアンプＳに入力される差動電位
ΔV2は次の様になる。
ΔV2＝VB1−VB2＝（１−CB／CB
＋CD）・Vcc ここで上記（）および（）のいずれの場合
においても、センスアンプＳに入力される差動電
位が同じになるようにダミーセルの蓄積容量値
CDを決定したとすると、センスアンプＳに入力
される差動電位ΔVは、 ΔV＝ΔV1＝ΔV2＝1/2・CS／CB＋
CS・Vcc……（式１） になる。
上記差動電位は、時刻t2以降にセンスアンプＳ
が活性化されることにより、所望の値まで増幅さ
れる。
このような従来方式においては、ビツト線２１
および２２の負荷容量のバランスやダミーセルと
メモリセルの容量比が非常に重要であるが、製造
上のばらつき等により、いずれも最適値を保つの
が困難であり、動作マージンが悪化する等の欠点
があつた。
また昨今の微細加工技術の進歩により、大規模
なメモリ素子を実現する試みがなされているが、
必然的にメモリセル面積が小さくなり、従つてメ
モリセル内の蓄積容量はますます減少する傾向に
あり、センスアンプを駆動するのに必要な差動電
圧が得られなくなるという問題が生じてきた。
＜発明の目的及び構成＞ 本発明は上記諸点に鑑みてなされたものであ
り、本発明は、従来と同一の蓄積容量を用いた場
合には、センスアンプに入力される差動電圧を従
来方式に比較して非常に大きくでき、或いは従来
方式と同一の差動電圧を得るには、メモリセルの
蓄積容量を非常に小さく構成でき、また従来方式
で必要とされる相補なるビツト線の負荷容量バラ
ンスに対する神経質な考慮が不要となり、パター
ン設計の自由度が非常に大きくなり、ダミーセル
を用いないため、ダミーセルとメモリセルの容量
比を考慮する必要がなく、さらにメモリアレイの
減少、周辺回路の簡単化が可能である等の種々の
非常に勝れた利点を有するダイナミツク型半導体
記録装置を提供することを目的とするものであ
り、この目的を達成するため、本発明のダイナミ
ツク型半導体記憶装置は、情報の入出力に供する
相補なる第１及び第２のビツト線と、情報を記憶
する蓄積容量手段と、この蓄積容量手段を指定す
る第１及び第２の選択手段とを備え、前記の相補
なるビツト線の第１のビツト線に前記の第１の選
択手段を介して前記の蓄積容量手段の一端を接続
し、この蓄積容量手段の他端を前記の第２の選択
手段を介して前記の相補なるビツト線の第２のビ
ツト線に接続してなるメモリセル構造を有するよ
うに構成されている。
＜発明の実施例＞ 以下、図面を参照して本発明の一実施例を詳細
に説明する。
第１図は本発明によるダイナミツク型半導体記
憶装置の一実施例の構成を示す回路図であり、Ｎ
チヤンネルMOS回路で構成されている。
第１図において、Ｓはセンスアンプであり、１
および２は相補になる第１および第２のビツト
線、３および３′は本発明における特徴的なメモ
リセル、さらにWiおよびWjはワード線である。
４および４′は蓄積容量であり、その一端はそ
れぞれの所望のメモリセルを選択するための第１
の選択手段を構成するトランスフアゲート５ある
いは５′のソースドレイン路を介して相補なるビ
ツト線の第１のビツト線１に接続され、他端は所
望のメモリセルを選択するための第２の選択手段
を構成するトランスフアゲート６あるいは６′を
介して相補なるビツト線の第２のビツト２に接続
される。
また上記トランスフアゲート５および６のゲー
トはそれぞれワード線Wiに接続され、上記トラ
ンスフアゲート５′および６′のゲートはそれぞれ
ワード線Wjに接続される。
９および９′はそれぞれビツト線１および２の
ビツト線容量である。
ここで、メモリセル蓄積容量４および４′の蓄
積容量値をCSとし、ビツト線容量９および９′の
容量値をCBとする。
次に、上記第１図に示したダイナミツク型半導
体記憶装置の動作を第２図乃至第５図に示すタイ
ミング図を参照して説明する。
今、第１図に示す回路構成において、プリチヤ
ージ期間（プリチヤージ信号φpが高電位の期間）
にビツト線１および２は、あらかじめ電源電位
（Vcc）までプリチヤージされているものとする。
また、ここでは便宜的にビツト線１をＢ、ビツ
ト線２をとして、Ｂ：高電位かつ：低電位を
論理“１”に、またＢ：低電位かつ：高電位を
論理“０”とし、メモリセル３が選択される場合
について説明する。
論理“１”の書込み 本発明の一実施例における論理“１”の書込
みの場合のタイミング図を第２図に示す。プリ
チヤージ期間が終了し、プリチヤージ信号φp
が下降し、能動期間に入り、ワード線Wiに電
源電圧（Vcc）以上の選択信号を与えてメモリ
セル３を選択し、ビツト線Ｂに電源電位
（Vcc）、ビツト線Ｂに接地電位（GND）を与
えることによつて蓄積容量４のノード７は電源
電位（Vcc）に、またノード８は接地電位
（GND）になることで電荷が蓄積される。
能動期間が終了しワード線Wiの電位が接地
電位（GND）まで下降し、トランスフアゲー
ト５および６が遮断されると共に、ビツト線Ｂ
およびは電源電位（Vcc）までプリチヤージ
されるが、ノード７および８はビツト線Ｂおよ
びと切離されているので各々の電位は変化せ
ず、４に蓄積された電荷は保持される。
論理“０”の書き込み 本発明の一実施例における論理“０”の書き
込みの場合のタイミング図を第３図に示す。
論理“１”の書き込みと同様にメモリセル３
を選択し、ビツト線Ｂに接地電位（GND）、ビ
ツト線に電源電位（Vcc）を与えることによ
つて蓄積容量４のノード７は接地電位（GND）
に、またノード８は電源電位（Vcc）になるこ
とで電荷が蓄積される。
能動期間終了後は論理“１”の書き込みと全
く同様に、蓄積容量４に蓄積された電荷は保持
される。
論理“１”の読み出し 本発明の一実施例における論理“１”に読み
出しの場合のタイミング図を第４図に示す。
プリチヤージ信号φpが下降し能動期間に入
ると、電源電位（Vcc）にプリチヤージされた
ビツト線Ｂおよびは電源から切離されてフロ
ーテイング状態になる。時刻t1にワード線Wiに
電源電圧（Vcc）以上の選択信号を与えてメモ
リセル３を選択する。この場合は、メモリセル
３のノード８にはあらかじめ接地電位（GND）
が与えられていたためにビツト線の電位VB2
は電源電圧（Vcc）以下の電位となり、またビ
ツト線Ｂの電位VB1は電源電圧（Vcc）以上の
電位となる。
ここでビツト線Ｂおよびの電位VB1および
VB2はそれぞれ、 VB1＝CB＋3CS／CB＋2CS・Vcc VB2＝CB＋CS／CB＋2CS・Vcc となる。
従つて、センスアンプＳに入力される差動信
号電圧ΔVは、 ΔV＝VB1−VB2＝2CS／CB＋2CS・V
cc……（式２） になる。
次に時刻t2でセンスアンプＳを活性化し、所
望の電圧まで上記差動信号を増幅すると共に、
蓄積容量４への再書き込みを行なう。
論理“０”の読み出し 論理“０”の読み出しの場合のタイミング図
を第５図に示す。
論理“１”の読み出しと同様にメモリセル３
を選択する。
この場合はメモリセル３のノード７は接地電
位（GND）が与えられていたためにビツト線
Ｂの電位VB1は電源電圧（Vcc）以下の電位と
なり、またビツト線の電位VB2は電源電圧
（Vcc）以上の電位となる。
ここでビツト線Ｂおよびの電位VB1および
VB2は、それぞれ VB1＝CB＋CS／CB＋2CS・Vcc， VB2＝CB＋3CS／CB＋2CS・Vcc である。
従つて、センスアンプＳに入力される差動信
号電圧ΔVは、 ΔV＝VB2−VB1＝2CS／CB＋2CS・V
cc……（式３） になる。
この値は論理“１”の読み出しと同様であ
る。
次にセンスアンプＳを活性化しての場合と同
様にして増幅を行なう。
ここで（式２）および（式３）と従来例の（式
１）を比較すると、明らかに本発明による回路例
における差動信号電圧が大きいことがわかる。
第６図は従来回路と本発明による実施例との差
動信号電圧の特性を示す図である。
第６図において特性１０は（式３）による本発
明の実施例における特性であり、特性１１は（式
１）による従来回路の特性である。
本発明の実施例によれば、CB／CSの実用的な
範囲（CB／CS＝５〜15）において従来方式に比
べ３倍から４倍近い差動信号電圧が得られる。
本発明の実施例によれば、上述のように同一の
蓄積容量のメモリセルを用いて従来方式に比べ非
常に大きな差動信号電圧が得られることになり、
また従来と同一の差動信号電圧を得る場合では、
メモリセルの蓄積容量を従来方式に比べ非常に小
さくすることができ、従つてメモリセル面積を小
さくすることが出来る。さらにダミーセルを用い
ないため、ダミーセルとメモリセルの容量比を考
慮する必要がなく、またメモリアレイの減少、周
辺回路の簡単化が可能なことから、動作余裕が大
きく、且つ大規模なダイナミツクメモリ素子の実
現に大きく寄与することになる。
また説明を簡単にするために、上記した実施例
の説明において相補なるビツト線の容量を同一と
して説明したが、このことが本発明に制限を与え
るものではない。
この点に関し本発明の特長を更に明確にするた
め、相補なるビツト線１および２の容量をそれぞ
れCB1およびCB2とし、CB1＋CB2＝2CBなる条件の
もとでセンスアンプＳに入力される差動信号電圧
を求めた場合のビツト線容量比に対する差動信号
電圧の特性を第７図に示す。
第７図ではCB／CS＝10とした場合における本
発明による実施例の差動信号電圧と相補なるビツ
ト線の容量比の関係を示している。
ここでこの第７図に示すグラフからも明らかな
ように、本発明の実施例によれば、相補なるビツ
ト線１および２の容量CB1およびCB2の和が一定で
あれば、CB1とCB2との差が大きくなる程、上記差
動信号電圧が増加することから、本発明による効
果を最大限に利用するには、出来る限り一方のビ
ツト線の容量を小さくすることであり、それによ
つてより大きな差動信号電圧が得られることにな
る。このことは本発明の実施例における非常に大
きな効果であつて、従来方式のように相補なるビ
ツト線の負荷容量を同一にしなければならないと
いう制限を全く排除するものであり、パターン設
計上の自由度が非常に大きくなる。
尚、本発明を説明するために、上記実施例では
ＮチヤネルMOS回路を用いたが、本発明は、そ
の素子を実現するための製造プロセスを限定する
ものではなく、ＰチヤネルMOSプロセス、
CMOSプロセス、SOIプロセス、バイポーラプロ
セス等に適用することができる。
＜発明の効果＞ 以上の如く本発明によれば、従来と同一の蓄積
容量を用いた場合にはダイナミツク型半導体記憶
装置のセンスアンプに入力される差動電圧を従来
のものに比較して非常に大きくすることが出来、
また従来のものと同一の差動電圧を得るには、蓄
積容量を非常に小さく構成することが出来る。更
に本発明においてはダイナミツク型半導体記憶装
置の相補なるビツト線の負荷容量バランスに対す
る神経質な考慮が不要となり、パターン設計の自
由度が増大すると共に、ダミーセルを用いる必要
がないため、ダミーセルとメモリセルの容量比を
考慮する必要がなく、したがつてメモリアレイの
減少および周辺回路の簡単化が可能となる。ま
た、昨今の微細加工技術に進歩によつて、メモリ
セルを構成する蓄積容量部以外の素子は、蓄積容
量部と比較して十分に小型化することが出来るた
め、本発明によるメモリセル構成は大規模メモリ
素子のメモリセルとして非常に優れた特性を有す
るものであり、従つて本発明は大規模ダイナミツ
クメモリ素子の実現に大きく寄与することが出来
るものである。
【図面の簡単な説明】
第１図は本発明の一実施例装置の構成を示す回
路図、第２図乃至第５図はそれぞれ本発明による
一実施例装置における動作を説明するためのタイ
ミング図、第６図は本発明による一実施例と従来
方式のセンスアンプに入力される差動信号電圧特
性の相違を示すグラフ、第７図は本発明による一
実施例において、相補なるビツト線間の読み出し
時における差動信号電圧と、相補なるビツト線の
負荷容量比との関係を示すグラフ、第８図は従来
方式におけるダイナミツクメモリ素子の構成を示
す回路図、第９図および第１０図はそれぞれ従来
方式におけるダイナミツクメモリ素子の動作を説
明するためのタイミング図である。 Ｓ……センスアンプ、Wi，Wj……ワード線、
φp……プリチヤージ信号、CS……メモリセル内
蓄積容量値、CB，CB1，CB2……ビツト線容量値、
１，Ｂ……第１のビツト線、２，……第２のビ
ツト線、３，３′……メモリセル、４，４′……メ
モリセル内蓄積容量、５，５′……メモリセル内
トランスフアゲート（第１の選択手段）、６，
６′……メモリセル内トランスフアゲート（第２
の選択手段）。

Claims (1)

    【特許請求の範囲】
  1. １ 情報の入出力に供する相補なる第１及び第２
    のビツト線と、情報を記憶する蓄積容量手段と、
    該蓄積容量手段を指定する第１及び第２の選択手
    段とを備え、前記相補なるビツト線の第１のビツ
    ト線に前記第１の選択手段を介して前記蓄積容量
    手段の一端を接続し、該蓄積容量手段の他端を前
    記第２の選択手段を介して前記相補なるビツト線
    の第２のビツト線に接続してなるメモリセル構造
    を有してなるダイナミツク型半導体記憶装置であ
    つて、前記相補なるビツト線の第１のビツト線の
    負荷容量と第２のビツト線の負荷容量との配分に
    差を設けて、あるいは差を設けることを許容して
    前記相補なる第１及び第２のビツト線を配設せし
    むるように成したことを特徴とするダイナミツク
    型半導体記憶装置。
JP59136110A 1984-06-29 1984-06-29 ダイナミック型半導体記憶装置 Granted JPS6116099A (ja)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2712175B2 (ja) * 1987-05-06 1998-02-10 三菱電機株式会社 半導体記憶装置
JPH02168492A (ja) * 1988-12-21 1990-06-28 Nec Corp ダイナミックｒａｍのメモリセル
JP2622179B2 (ja) * 1988-12-29 1997-06-18 シャープ株式会社 ダイナミック型半導体記憶装置
US6198151B1 (en) 1997-10-24 2001-03-06 Nippon Steel Semiconductor Corp. Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same
JPH11232868A (ja) * 1998-02-10 1999-08-27 Nippon Foundry Inc 半導体記憶集積回路
DE19837407A1 (de) * 1998-08-18 1999-10-21 Siemens Ag Dynamischer Speicher
JPWO2003052829A1 (ja) * 2001-12-14 2005-04-28 株式会社日立製作所 半導体装置及びその製造方法
US6888187B2 (en) * 2002-08-26 2005-05-03 International Business Machines Corporation DRAM cell with enhanced SER immunity
US7164595B1 (en) * 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52154314A (en) * 1976-06-17 1977-12-22 Ibm Twooelement memory cell
JPS60164989A (ja) * 1984-02-08 1985-08-28 Toshiba Corp ダイナミツク型ランダムアクセスメモリ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5512576A (en) * 1978-07-12 1980-01-29 Nec Corp Integrated memory cell
JPS60239993A (ja) * 1984-05-12 1985-11-28 Sharp Corp ダイナミツク型半導体記憶装置
US4715015A (en) * 1984-06-01 1987-12-22 Sharp Kabushiki Kaisha Dynamic semiconductor memory with improved sense signal

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52154314A (en) * 1976-06-17 1977-12-22 Ibm Twooelement memory cell
JPS60164989A (ja) * 1984-02-08 1985-08-28 Toshiba Corp ダイナミツク型ランダムアクセスメモリ

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Publication number Publication date
US5329479A (en) 1994-07-12
JPS6116099A (ja) 1986-01-24

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