KR100218305B1 - 분산형 센스앰프를 갖는 디램 - Google Patents

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Abstract

본 발명은 분산형 센스앰프를 갖는 디램에 관한 것으로, 종래에는 리프레쉬 사이클이 길어 셀이 데이터를 저장하는 기간이 길고, 디램 동작시 많은 파워를 소모하는 문제점이 있다. 따라서 본 발명은 워드라인과 비트라인으로 이루어진 메모리 셀 어레이를 다수로 분리하고 이 분리된 메모리셀 어레이에 센스앰프를 배치하여 사용함으로써 셀 데이터 센싱시의 노이즈를 현저하게 줄이고, 리프레쉬 사이클 타임을 줄여서 셀이 데이터를 유지해야 하는 시간을 감소시켜서 디램의 수율을 개선하고, 특히 파워소모룰 줄여 저전압에도 사용할 수 있도록 한다.

Description

분산형 센스앰프를 갖는 디램
제1도는 종래 센스앰프를 갖는 디램의 구조도.
제2도는 제1도에 대한 각 신호의 동작 타이밍도.
제3도는 제1도를 간단하게 나타낸 블록도.
제4도는 본 발명 분산형 센스앰프를 갖는 디램의 구조도.
제5도는 제4도에 대한 각 신호의 동작 타이밍도.
제6도는 본 발명에 대한 일실시예.
제7도는 본 발명에 대한 다른 실시예.
* 도면의 주요부분에 대한 부호의 설명
100 : 메모리 셀 어레이 200 : 센스앰프
300 : 입출력 제어부 400 : 선택부
500 : 전송 제어부 MN : 엔모스 트랜지스터
MP : 피모스 트랜지스터 CS: 셀 캐패시터
CBL: 비트라인 캐패시터
본 발명은 분산형 센스앰프를 갖는 디램에 관한 것으로, 특히 비트라인의 축전용량을 효과적으로 조절하여 센싱을 용이하게 하고, 리프레쉬 기간을 줄임과 아울러 메모리 셀 어레이를 분리하여 사용함으로써 전력 소모를 대폭 줄일 수 있도록 한 분산형 센스앰프를 갖는 디램에 관한 것이다.
종래 센스 엠프를 갖는 디램의 구조는, 제1도에 도시된 바와같이, WL1, WL2,...WLn으로 이루어진 n개의 워드라인과, (BL1,BL1b), (BL2,BL2b), (BL3,BL3b)...(BLK,BLKb)의 쌍으로 이루어지며 각각 캐패시터(CBL1,CBL1b), (CBL2,CBL2b),...(CBLK,CBLKb)를 갖는 k개의 비트라인과, 폴디드(folded) 비트라인 방식으로 셀 캐패시터(Cs)와 엔모스 트랜지스터를 갖는 메모리 셀(CELL)을 포함하는 메모리 셀 어레이(100)와 ; 상기 각각의 비트라인에 엔모스 트랜지스터와 피모스 트랜지스터가 교차로 쌍을 이루며 전원전압단(VCC)과 접지전압(VSS) 사이에 순차적으로 직렬연결된 피모스 트랜지스터(MSP), 이퀄라이저용 엔모스 트랜지스터(MEQ) 및 풀-다운용 엔모스 트랜지스터(MSN)의 온/오프동작에 따라 센싱동작을 행하는 센스앰프(SA1,SA2,...SAk)로 구성된 센스앰프 어레이(200)와 ; 입출력 선택신호(Ysel)에 따라 상기 센스앰프(SA1,SA2,...SAk)에서 센싱한 신호를 입출력 라인(IO LINE)을 통해 출력시키거나 입력데이터를 입력받는 입출력 제어부(300)로 구성된다.
이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.
제2도의 (b)에서와 같이 비트라인 등화신호(BLEQ), 앰프 등화신호(SAEQ)신호 및 피모스형 앰프 구동신호(SPB)가 하이상태이고, 엔모스형 앰프구동신호(SN)가 로우상태이면, 등화용 엔모스트랜지스터(MNEQ1,MNEQ2,...,MNEQK)가 턴온되어 각 쌍의 비트라인(BL1,BL1b),(BL2,BL2b),(BL3,BL3b)...(BLK,BLKb)은 등화상태가 되고, 앰프구동용 모스트랜지스터(MSP)(MSN)는 오프되고, 센스앰프 등화용 모스트랜지스터(MEQ)는 턴온상태가 되므로 센스앰프(SA1,....,SAk)는 동작하지 않는다.
이때, 1개의 워드라인이 제2도의 (a)에서와 같이 VSS에서 VCC+(는 0보다 큰 값)으로 천이하게 되면, 메모리 셀(CELL)의 셀 캐피시터(Cs)에 저장되어 있던 전하(charge)가 셀 트랜지스터(Tc)를 통하여 비트라인(BL)으로 이동하게 됨에따라 상기 비트라인(BL)과 전하 공유(charge sharing)가 일어나게 되어서 ½VCC로 프리차지 되어 있던 비트라인(BL)과 비트라인(BLb) 사이에는V만큼의 전압 차이가 생기게 된다.
이런상태에서, 제2도의 (b)에서와 같이 비트라인 등화신호(BLEQ), 앰프 등화신호(SAEQ)신호 및 앰프 구동신호(SPB)가 하이상태에서 로우상태로 천이하고 앰프 구동신호(SN)가 로우상태에서 하이상태로 천이하게 되면, 앰프구동용 피모스 트랜지스터(MSP)(MSN)가 턴온되고 센스앰프 등화용 트랜지스터(MEQ)는 턴오프됨에 따라 센스 앰프(SA1,...,SAk)가 구동된다.
즉, 비트라인(BL)의 전압이 비트라인(BLb)의 전압보다 △V만큼 높으므로 센스앰프에서 피모스 트랜지스터(P1)가 턴온되고 엔모스 트랜지스터(N1)가 턴오프됨에 따라 앰프구동용 피모스트랜지스터(MSP)를 통해 전달되는 전원전압단(VCC)의 전압에 의해 비트라인(BL)의 전압은 상승되고, 상기 센스앰프에서 피모스 트랜지스터(P2)는 턴오프되고 엔모스 트랜지스터(N2)가 턴온됨에 따라 비트라인(BLb)은 앰프 구동용 엔모스 트랜지스터(MSN)를 통한 접지전압측(VSS)에 의해 전압이 떨어진다.
다시말하면, 센스앰프(SA1~SAk)는 비트라인(BL)과 (BLb)을 센싱하기 시작하면, 상기 비트라인(BL/BLb)은 VCC/VSS로 각각 천이하게 된다.
상기 센스 앰프(SA1~SAk)에 의해 센싱이 완료된 상태에서 입출력 제어부(300)의 입출력 선택신호(Ysel)가, 제2도의 (라)에서와 같이, 로우상태(VSS)에서 하이(VCC)로 변하면 엔모스 트랜지스터(MN20∼MN2n)(MN30∼MN3n)이 턴온되므로, 상기 입출력 제어부(300)의 입출력 라인(IO/IOb)에 제2도의 (마)에서와 같이 센스 앰프(SA1~SAk)에서 센싱된 신호가 인가된다.
상기에서 비트라인 (BL)과 (BLb) 사이에 생기는 전압차이V는 셀 자체의 캐패시터인 Cs와 비트라인의 캐패시터인 CBL과의 관계에 의해서 나타나며, 그 값은 비트라인이 ½VCC로 프리차지 되었다고 가정할 때 다음과 같은 식으로 표현 할 수 있다.
상기 (1)식에서 보는 바와같이 센스 앰프(SA)의 노이즈 마진과 관계되는V는 셀 캐패시터와 비트라인 캐패시터의 비로 나타나는 것을 알 수 있다.
그리고, 상기 셀 캐패시터(Cs)에 전하가 충전되어 있지 않으면 비트라인(BL)의 전하가 셀 트랜지스터(TC)를 통해 셀 캐패시터(Cs)에 충전됨에 따라 비트라인(BL)의 전압은 비트라인(BLb)의 전압보다 낮아지게 되고, 비트라인(BL,BLb)은 센싱앰프에 의해 VSS/VCC로 천이하게 된다.
이상에서와 같이 동작하는 종래기술인 제1도를 간단하게 블럭화하면, 제3도에서와 같이, 다수의 비트라인 쌍과 상기 각 쌍당 하나의 센스 앰프(SA)를 가지며, n개의 워드라인(WLn)을 가지고, 비트라인의 데이터를 선택적으로 입출력 데이터로 보내는 입출력 회로(300)로 구성되어 있다.
그러나, 상기에서와 같은 종래기술에 있어서, 리프레쉬 사이클이 길어 셀이 데이터를 저장하는 기간이 길고, 디램 동작시 많은 파워를 소모하는 문제점이 있다.
따라서, 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 셀 데이터 센싱시의 노이즈를 현저하게 개선하고, 리프레쉬 사이클타임을 줄여 셀이 데이터를 저장하는 시간을 감소시켜 디램의 수율을 개선하도록 한 분산형 센스앰프를 갖는 디램을 제공함에 있다.
본 발명의 다른 목적은 워드라인과 비트라인으로 이루어진 메모리 셀 어레이를 분리하여 구동되는 워드라인이 존재하는 메모리 셀 어레이만 동작하도록 하여 파워소모를 대폭 줄이도록 한 분산형 센스앰프를 갖는 디램을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명 분산형 센스앰프를 갖는 디램은 구성은, 쌍으로 이루어진 k개의 비트라인과 n개의 워드라인을 갖는 셀 어레이를 p개의 선택수단을 이용하여 p+1개의 메모리 셀 어레이로 분리하고, 이 p+1개로 분리된 셀 어레이에 각각 센스앰프를 배치하고, 상기 비트라인에 나타난 신호를 읽어들이거나 비트라인에 신호를 쓰는 입출력 제어수단을 상기에서 분리된 비트라인의 한쪽에만 배치하여 구성한다.
이하, 본 발명을 첨부한 도면에 의거하여 상세히 살펴보면 다음과 같다.
제4도는 본 발명의 분산형 센스앰프를 갖는 디램의 구조도로서, 이에 도시한 바와같이, 쌍으로 이루어진 k개의 비트라인과 n개의 워드라인을 갖는 메모리 셀 어레이를 3개의 스위치(SW1,SW2,SW3)를 이용하여 n/4개씩의 워드라인,,,과 길이가 ¼로 줄어든 k쌍의 비트라인을 갖는 4개의 메모리 셀 어레이(1001~1004)로 분리하고, 상기에서 분리된 영역에 용량이 작은 센스앰프(SA)를 상기 k쌍의 비트라인에 배치하고, 상기 비트라인에 나타난 신호를 읽어들이거나 비트라인에 신호를 쓰는 입출력 제어부(300)를 상기에서 분리된 비트라인의 한쪽에만 배치하여 구성한다.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.
제4도에서와 같이 각각 쌍으로 이루어진 k개의 비트라인(BL1,BL1b),(BL2,BL2b),....,(BLk,BLkb)과 n개의 워드라인(WL1~WLn)을 갖는 셀 어레이를 엔모스 트랜지스터로 이루어진 제1내지 제3스위치(SW1,SW2,SW3)를 이용하여 4개의 메모리 셀 어레이(1001,1002,1003,1004)로 분리하여 ¼개씩의 워드라인,,,을 갖고, 길이가 ¼ 줄어든 비트라인에 종래의 센스 앰프보다 작은 센스앰프(SA)가 배치되므로 종래에 비해 4배의 센스앰프를 갖게 된다.
또한, 각 쌍의 비트라인당 달려있는 셀(CELL)의 수도 종래의 ¼이 된다.
비트라인(BL,BLb)에 나타난 신호를 읽어들이거나 상기 비트라인(BL,BLb)에 신호를 인가하는 입출력 제어부(300)는 4개로 분리된 비트라인 쌍중 한쪽에만 배치되며, 상기 제1내지 제3스위치(SW1~SW3)의 동작에 의하여 입출력 제어부(300)에 인접되지 않은 비트라인도 상기 입출력 제어부(300)에 연결될 수 있다.
이상에서와 같이 분리되어 구성된 디램의 동작에 대하여 제5도에 도시한 각신호의 타이밍도에 의거하여 살펴보면, 제5도의 (b)에서와 같이 먼저VCC로 프리차지 되어있던 제1내지 제3스위치(SW1~SW3)가 로우상태로 되면 그 제1내지 제3스위치(SW1~SW3)를 구성하는 엔모스 트랜지스터가 턴오프상태가 되어 비트라인(BL,BLb)이 4개로 전기적으로 분리된다.
곧이어, n개의 워드라인(WL1~WLn)중 1개의 워드라인이 VCC+△의 전압으로 천이하게 되면 이 워드라인이 속한 비트라인(BL)과 비트라인(BLb)에는 종래에서와 같은 동작에 의해서 제5도의 (e)에서와 같이 전위차 △V가 나타나게 된다. 여기서 △V는 종래보다 비트라인 캐패시터(CBL)가 ¼이 되므로 상기 (1)식에 의하여 4배로 큰 값이되므로 종래에 비해 센싱 노이즈측면에서 유리하다고 볼 수 있다.
다음에 상기의 워드라인이 속한 메모리 셀 어레이의 센스앰프(SA)가 제5도의(다)에서와 같은 센스앰프 구동신호에 의해 인에이블되면, 상기 센스앰프(SA)가 비트라인(BL,BLb)을 센싱하기 시작하고 어느정도 센싱이 진행된 후 제5도의 (b)에서와 같은 스위칭신호에 의해 제1내지 제3스위치(SW1~SW3)중 입출력 제어부(300)쪽으로 있는 스위치만 하이상태가 된다.
예를들어, 구동된 워드라인이 두 번째 메모리 셀 어레이(1002)에 속하는 것이라면 제1스위치(SW1)로는 로우신호가, 제2 및 제3스위치(SW2)(SW3)로는 하이신호가 인가되어 두 번째 메모리 셀 어레이(1002)의 센스앰프(SA)에서 센싱한 신호가 제2스위치(SW2)를 통해 세 번째 메모리 셀 어레이(1003)로 전달되고, 다시 세 번째 메모리 셀 어레이(1003)의 센싱신호는 네 번째 셀 어레이(1004)로 전달된다.
그러면, 상기 두 번째 메모리 셀 어레이(1002)에서의 비트라인과 세 번째 및 네 번째 메모리 셀 어레이(1003)(1004)의 비트라인으로 센싱된 신호가 전달되면서 전하공유(CHARGE SHARING) 현상이 일어나서, 상기 두 번째 셀 어레이(1002)에서 비트라인(BL,BLb)의 전위차가 줄어드는 반면에 입출력 제어부(300)쪽에 있는 세 번째와 네 번째 메모리 셀 어레이(1003)(1004)의 비트라인(BL,BLb)에는 새로운 전위차가 생기게 된다.
이때 다시 제5도의 (d)에서와 같은 센스앰프 구동신호를 세 번째와 네 번째 메모리 셀 어레이(1003)(1004)에 있는 센스앰프 어레이(2003)(2004)로 출력하여, 상기증폭(2003)(2004)를 구동하여 비트라인(BL,BLb)으로부터 센싱한 제5도의 (f)에 서와 같은 신호를 입출력 제어부(300)로 출력한다.
상기 입출력 제어부(300)로 입출력 선택신호가 입력되면 그의 출력단에는 제5도의 (g)에서와 같은 입출력 데이터로 나타나게 된다.
그리고, 비트라인(BL,BLb)에 연결된 메모리 셀(CELL)로의 재저장을 좀더 빨리하기 위해 세 번째및 네 번째 메로리 셀 어레이(1003)(1004)의 센스앰프 어레이(2003)(2004)가 인에이블되어 비트라인(BL,BLb)의 전위차를 벌려 재저장을 가속화하게 된다.
또한, 디램의 리프레쉬 동작시 전체 메모리 셀을 리프레쉬하기 위한 리프레쉬 사이클을 줄일 수 있고, 리프레쉬 사이클에 줄어 들더라도 파워소모가 늘어나지 않는 장점이 있다.
가령, 제4도에 도시한 디램을 리프레쉬할 경우 제1내지 제3 스위치(SW1~SW3)는 로우 어드레스 스트로브신호가 액티브동안 로우상태가 되어 메모리 셀 어레이를 4개의 메모리 셀 어레이(1001)(1002)(1003)(1004)로 분리시키며, 그 분리된 메모리 셀 어레이(1001)(1002)(1003)(1004)에서 워드라인이 동시에 액티브되어 모든 센스앰프에서 리프레쉬가 일어날 수 있으므로 노말 동작 사이클을 이용한 리프레쉬보다 ¼의 사이클로 리프레쉬 동작을 완료할 수 있다.
이상에서와 같이, 본 발명은 비트라인 캐패시터가 ¼로 줄어든 상태에서 리프레쉬 동작이 완료되므로 전위차V가 종래보다 4배가 되며, 파워소모도 필요로 하지 않는 메모리 셀 어레이를 동작시키지 않다가 필요할 경우에만 동작시키므로 줄일 수 있다.
제6도는 본 발명의 일실시예로서 그의 구성을 살펴보면, 폴리드방식으로 셀과 라인 각각에 캐패시터를 갖는 쌍으로 이루어진 k개의 로컬 비트라인(BLk,BLkb) 및 라인 각각에 캐패시터를 갖고 데이터만을 전송하는 쌍으로 이루어진 k개의 글로벌 비트라인(BLGk,BLGkb)과 n개의 워드라인을 갖는 메로리 셀 어레이를 p개의 스위치(SW1~SW3)을 이용하여 p+1개의 메모리 셀 어레이(10011)(10022)(10033)(10044)로 분리하고, 이 분리된 메모리 셀 어레이(10011)(10022)(10033)(10044)에 상기 로컬 비트라인(BLk,BLkb)의 데이터를 상기 글로벌 비트라인(BLGk,BLGkb)으로 전송 또는 차단함을 제어하는 전송 제어수단(50011)(50022)(50033)(50044)를 배치하고, 상기 글로벌 비트라인(BLGk,BLGkb)과 연결되어 상기 전송 제어수단(50011)(50022)(50033)(50044) 다음단에 감지수단(20011)(20022)(20033)(20044)을 배치하고, 상기 글로벌 비트라인(BLGk,BLGkb)에 나타난 신호를 읽어들이기 위한 입출력 제어부(300)를 상기에서 분리된 글로벌 비트라인의 한쪽에만 배치하여 구성한다.
이와같이 구성된 디램의 동작을 제6도에 의거하여 살펴보면, 먼저 VCC로 프리차지 되어있던 선택수단인 제1내지 제3스위치(SW1~SW3)가 로우상태로 되면, 상기 제1내지 제3스위치(SW1~SW3)를 구성하는 엔모스 트랜지스터가 턴오프상태가 되어 비트라인(BL,BLb)이 4개로 전기적으로 분리된다.
곧이어, n개의 워드라인(WL1~WLn)중 1개의 워드라인이 VCC+의 전 압으로 천이하게 되면 이 워드라인이 속한 비트라인(BL)과 비트라인(BLb)에는 제4도에서 설명한 동작과 동일하게 전위차V가 나타나게 된다.
이때 상기의 워드라인이 동작함과 동시에 전송 제어수단인 엔모스 트랜지스터의 게이트로 하이상태의 블럭 선택신호(BS)가 인가되어 상기 엔모스 트랜지스터를 턴온시켜 로컬 비트라인(BL,BLb)의 데이터를 글로벌 비트라인(BLG,BLGb)으로 전송한다. 상기에서 워드라인이 구동되지 않는 셀 어레이에서의 전송 제어수단인 엔모스 트랜지스터의 게이트에는 로우신호가 인가하여 로컬 비트라인(BL,BLb)과 글로벌 비트라인(BLG,BLGb)은 분리되어 움직이지 않는 상태를 유지한다.
다음에 상기의 워드라인이 속한 셀 어레이의 센스앰프(SA)가 센스앰프 구동신호에 의해 인에이블되면, 상기 센스앰프(SA)가 글로벌 비트라인(BLG,BLGb)을 센싱하기 시작하고 어느정도 센싱이 진행되고 나면 스위칭신호에 의해 제1내지 제3 스위치(SW1~SW3)중 입출력 제어부(300)쪽으로 있는 스위치만 하이상태가 된다.
예를들어, 구동된 워드라인이 첫 번째 메모리 셀 어레이(10011)에 속하는 것이라면, 제1, 제2, 제3스위치(SW1)(SW2)(SW3)로 하이신호가 인가하여 첫 번째 셀 어레이와 두 번째, 세 번째, 네 번째까지의 셀 어레이(10022)(10033)(10044)를 연결하여 준다.
그 결과, 첫 번째 메모리 셀 어레이(10011)의 센스앰프(SA)에서 센싱한 신호가 제1스위치(SW1)를 통해 두 번째 메모리 셀 어레이(10022)로 전달되고, 다시 세 번째와 네 번째 메모리 셀 어레이(10033)(10044)로 전달한다.
또한 구동된 워드라인이 세 번째 메모리 셀 어레이(10033)에 속하는 것이라면 제1, 제2스위치(SW1)(SW2)로는 로우신호가 그리고 제3스위치(SW3)로는 하이신호가 인가하여 세 번째 셀 어레이(10033)와 네 번째 셀 어레이(10044)를 연결하여 준다.
따라서, 센스앰프 구동신호에 의해 센스앰프 어레이(20033)(20044)의 센스앰프가 센싱한 신호가 입출력 제어부(300)로 전달된다.
이때 상기 입출력 제어부(300)로 입출력 선택신호가 입력되면 그의 출력단에는 입출력 데이터가 나타나게 된다.
이상에서와 같이 셀을 갖는 로컬 비트라인과 셀을 갖지 않는 글로벌 비트라인으로 사용할 경우 본 발명인 제4도에 비교하여 보면, 노말 동작시에 파워소모가 줄어든다.
즉, 워드라인이 구동되지 않는 메모리 셀 어레이에서는 로컬 비트라인이 글로벌 비트라인과 분리되어 움직이지 않으며 단지 글로벌 비트라인만이 벌어지게되므로 상기 글로벌 비트라인의 캐패시터 값이 로컬 비트라인보다 작은 경우에는 파워소모를 줄일 수 있다.
제7도는 제6도에서 분리된 메모리 셀 어레이(10011)(10022)(10033)(10044)를 또다시 블럭 선택신호(BS)에 의해 동작하는 전송 제어수단인 엔모스 트랜지스터를 이용하여 다수개의 메모리 셀 어레이로 분리시켜 파워소모를 더욱더 개선하도록 한다.
즉, 워드라인이 구동되는 메모리 셀 어레이의 블럭 선택신호(BS)만 하이상태로 인가하여 로컬 비트라인의 길이를 줄일 수 있도록 함으로써 노말 동작시나 리프레쉬 동작시의 파워 소모를 줄일 수 있다.
이상에서 상세히 설명한 바와같이 본 발명은 워드라인과 비트라인으로 이루어진 메모리 셀 어레이를 다수로 분리하고 이 분리된 메모리 셀 어레이에 센스앰프를 배치하여 사용함으로써 셀 데이터 센싱시의 노이즈를 현저하게 줄이고, 리프레쉬 사이클 타임을 줄여서 셀이 데이터를 유지해야 하는 시간을 감소시켜서 디램의 수율을 개선하고, 특히 파워소모를 줄여 저전압에도 사용할 수 있도록 한 효과가 있다.

Claims (11)

  1. 쌍으로 이루어진 k개의 비트라인과 n개의 워드라인을 갖는 메모리 셀 어레이를 p개의 선택수단을 이용하여 p+1개의 메모리 셀 어레이로 분리하고, 이 p+1개로 분리된 메모리 셀 어레이에 각각 센스앰프를 배치하고, 상기 비트라인에 나타난 신호를 읽어들이거나 비트라인에 신호를 쓰는 입출력 제어수단을 상기에서 분리된 비트라인의 한쪽에만 배치하여 구성함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  2. 제1항에 있어서, 선택수단은 스위치임을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  3. 제2항에 있어서, 스위치는 모스 트랜지스터로 구성함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  4. 제1항에 있어서, 워드라인은(1/분리되는 메모리 셀 어레이 개수)로 분리함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  5. 제1항에 있어서, 비트라인은(분리되는 셀 어레이 개수)배의 쌍으로 분리함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  6. 제5항에 있어서, 비트라인은(1/분리되는 셀 어레이 개수)의 길이를 갖도록 구성함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  7. 폴리드방식으로 셀과 라인 각각에 캐패시터를 갖는 쌍으로 이루어진 k개의 로컬 비트라인 및 라인 각각에 캐패시터를 갖고 데이터만을 전송하는 쌍으로 이루어진 k개의 글로벌 비트라인과 n개의 워드라인을 갖는 메모리 셀 어레이를 p개의 선택수단을 이용하여 p+1개의 메모리 셀 어레이로 분리하고, 이 분리된 메모리 셀 어레이에 상기 로컬 비트라인의 데이터를 상기 글로벌 비트라인으로 전송 또는 차단함을 제어하는 전송 제어수단을 배치하고, 상기 글로벌 비트라인과 연결되어 전송 제어수단 다음단에 감지수단을 배치하고, 상기 글로벌 비트라인에 나타난 신호를 읽어들이기 위한 입출력 제어수단을 상기에서 분리된 글로벌 비트라인의 한쪽에만 배치하여 구성함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  8. 제7항에 있어서, 전송 제어수단은 쌍으로 이루어진 각각의 로컬 비트라인과 쌍으로 이루어진 각각의 글로벌 비트라인을 연결하여 주어 데이터의 송수신이 가능하도록 함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  9. 제8항에 있어서, 전송 제어수단은 모스 트랜지스터로 구성함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  10. 제9항에 있어서, 전송 제어수단은 로컬 비트라인 또는 글로벌 비트라인의 갯수와 동일개로 이루어짐을 특징으로 하는 분산형 센스앰프를 갖는 디램.
  11. 제7항에 있어서, 분리된 메모리 셀 어레이를 전송 제어수단을 이용하여 다수개의 어레이로 분리하여 사용함을 특징으로 하는 분산형 센스앰프를 갖는 디램.
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