KR100699848B1 - 코어 구조가 개선된 상 변화 메모리 장치 - Google Patents

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Abstract

코어 구조가 개선된 상 변화 메모리 장치가 개시된다. 본 발명의 실시예에 따른 상 변화 메모리 장치는 메모리 셀 블록, 복수개의 글로벌 비트라인들 및 상기 메모리 셀 블록의 상단과 하단에서 복수개의 로컬 비트라인들을 상기 복수개의 글로벌 비트라인들 중에서 대응되는 글로벌 비트라인에 번갈아 연결시키는 비트라인 선택회로들을 구비한다. 상기 로컬 비트라인들 중에서 인접한 로컬 비트라인들을 통하여 흐르는 전류의 방향이 서로 반대이다. 상기 상 변화 메모리 장치는 상기 로컬 비트라인들의 전압을 디스차지 시키는 복수개의 디스차지 회로들을 더 구비하고, 상기 디스차지 회로들은 상기 메모리 셀 블록의 상단과 하단에서 대응되는 로컬 비트라인에 번갈아 연결된다. 본 발명에 따른 상 변화 메모리 장치는 메모리 셀의 사이즈가 작아 지더라도 비트라인 선택회로나 비트라인 디스차지 회로의 배치를 용이하게 할 수 있는 장점이 있다.

Description

코어 구조가 개선된 상 변화 메모리 장치{Phase change random access memory having improved core structure}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a) 및 1(b)는 두 가지 상태에 따른 상변화 메모리 셀을 각각 나타내는 도면이다.
도 2는 도 1의 상 변화 메모리 셀의 등가 회로도이다.
도 3은 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
본 발명은 상 변화 메모리 장치에 관한 것으로서, 특히 비트라인 선택회로 및 디스차지 회로의 배치를 변경시켜 코어 구조를 개선시킨 상 변화 메모리 장치에 관한 것이다. PRAM (Phase Change Random Access Memory)은 OUM(Ovonic Unified Memory)로 불리기도 한다. OUM은 가열되었다가 냉각되면 두 가지 상태 중 하나의 상태로 유지되며 가열 및 냉각에 의하여 또다시 상태가 변할 수 있는 캘코제나이드 합금(chalcogenide alloy)과 같은 상 변화 물질로 구성된다.
여기서 두 가지 상태란 결정(crystalline) 상태와 비 정질(amorphous) 상태를 의미한다. PRAM에 관해서는 미국 특허 번호 US 6,487,113 및 US 6,480438에서 설명된 바 있다. PRAM은 결정 상태에서의 저항은 낮고 비 정질 상태에서의 저항은 높다. PRAM은 저항 값에 따라 논리 값이 0 또는 1로 결정된다. 결정 상태는 셋(set) 또는 논리 0 에 대응되고 비 정질 상태는 리셋(reset) 또는 논리 1 에 대응된다. PRAM 의 상 변화 물질이 비 정질 상태가 되기 위해서 저항 열에 의하여 상 변화 물질의 녹는점 이상으로 가열된다. 그리고 빠른 속도로 냉각된다. 상 변화 물질을 결정 상태로 만들기 위하여 상 변화 물질은 일정시간 동안 녹는점 이하의 온도로 가열된 후 냉각된다.
상 변화 메모리의 핵심은 캘코제나이드(chalcogenide)와 같은 상 변화 물질이다. 상 변화 물질은 일반적으로 GST 합금이라고 불리는 게르마늄(germanium(Ge)), 안티모니(antimony(Sb)) 및 텔루리움(tellurium(Te))을 포함한다. GST 합금은 가열 및 냉각에 의하여 비 정질 상태(리셋 또는 1 )와 결정 상태(셋 또는 0 )로 빠르게 변화될 수 있는 성질 때문에 메모리 장치에 유용하게 사용될 수 있다. 비 정질 상태에서 상 변화 물질은 낮은 반사성과 높은 저항을 가지고 결정상태에서 상 변화 물질은 높은 반사성과 낮은 저항을 가진다.
캘코제나이드 물질로 만들어진 메모리 셀은 상부 전극, 캘코제나이드 층, 하부전극콘택, 하부전극 및 억세스 트랜지스터를 구비한다. 프로그래밍 된 셀을 독출하는 동작은 캘코제나이드 물질의 저항을 측정함에 의하여 수행된다. 여기서 프로그래밍이란 메모리 셀을 리셋 상태 또는 셋 상태 중 하나의 상태로 만들어 일정한 논리 값을 가지도록 하는 동작이다. 메모리 셀에 데이터를 쓰는 동작은, 캘코제나이드를 녹는점 이상으로 가열시킨 후 빠르게 냉각시켜 비 정질 상태가 되도록 하거나 또는 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
도 1(a) 및 1(b)는 두 가지 상태에 따른 상 변화 메모리 셀을 각각 나타내는 도면이다.
메모리 셀(10)은 상 변화 물질(14)위에 형성되는 전도성의 상부 전극(12)을 구비한다. 전도성의 하부 전극 콘택(BEC)(16)은 상부 전극(12) 및 상 변화 물질(14)을 전도성의 하부 전극(18)과 연결시킨다.
도 1(a)를 참조하면, 메모리 셀(10)은 셋 상태 또는 0 상태에 있다. 이 상태에서 상 변화 물질(14)은 결정 상태이다. 도 1(b)를 참조하면, 메모리 셀(10)은 리셋 상태 또는 1 상태에 있다. 이 상태에서 상 변화 물질(14)은 비 정질 상태이다. 도 1(a) 및 도 1(b)는 모두 메모리 셀(10)을 통하여 흐르는 전류를 제어하는 억세스 트랜지스터(20)를 개시한다. 메모리 셀(10)에 전류가 흐르면 하부 전극 콘택(16)은 상 변화 물질(14)을 가열시켜 상태를 변화시키는 히터로서 동작한다.
도 2는 도 1의 상 변화 메모리 셀의 등가 회로도이다.
도 2를 참조하면, 워드 라인(WL)은 셀(C)의 활성화를 제어한다. 셀을 통하여 흐르는 전류(ICELL)와 비트라인(BL)은 메모리 셀을 프로그램 하는데 이용된다.
도 3은 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
도 3을 참조하면, 상 변화 메모리 장치(300)는 복수개의 메모리 셀 블록들(CBLK), 메모리 셀 블록들(CBLK)의 워드라인(미도시)을 구동하는 워드라인 구동회로(미도시)를 구비하는 워드라인 구동블록들(WDU), 메모리 셀 블록들(CBLK)의 비트라인(BL)을 선택하는 비트라인 선택회로들(YSEL)을 구비하는 비트라인 선택블록들(YPASS), 비트라인(BL)의 전압을 디스차지 시키는 디스차지 회로들(BLD)을 구비하는 디스차지 블록들(YDCU)을 구비한다.
비트라인 선택회로들(YSEL)은 대응되는 로컬 비트라인(BL)에 연결되며 비트라인을 선택한다. 그리고, 디스차지 회로들(BLD)은 비트라인의 전압을 디스차지 시킨다. 도 3에는 이해를 돕기 위하여 칼럼 디코더(YDEC), 센스 증폭 회로(SA) 및 기입 드라이버(WD)를 구비하는 블록이 더 개시된다. 메모리 셀 블록들(CBLK)의 구조는 모두 동일하므로 하나의 메모리 셀 블록의 동작을 중심으로 설명한다.
비트라인 선택회로들(YSEL1~YSELn)은 선택신호(Y1~Yn)에 응답하여 턴 온 또는 턴 오프 되는 모스 트랜지스터들이다. 비트라인(Bl1~BLn)에 연결된 메모리 셀(미도시)을 선택하기 위하여 비트라인 선택회로들(YSEL1~ YSELn)은 선택신호(Y1~Yn)에 응답하여 턴 온 되고 그러면 비트라인(BL1~, BLn)이 선택된다. 디스차지 회로들(BLD1~BLDn)은 비트라인(BL1~BLn)의 전압 레벨을 접지 전압 레벨로 디스차지 하기 위하여 이용된다. 디스차지 회로들(BLD1~ BLDn)은 선택신호(Y1~Yn)를 반전시킨 반 전 선택신호(Y1b~Ynb)에 응답하여 턴 온 또는 턴 오프 되는 모스 트랜지스터들이다. 도 3에서 알 수 있듯이, 하나의 비트라인 마다 하나의 비트라인 선택회로 및 하나의 비트라인 디스차지 회로가 연결된다. 인접한 비트라인들에 각각 연결되는 비트라인 선택회로와 비트라인 디스차지 회로가 메모리 셀 블록(CBLK)의 한쪽 부분에만 배치되므로 메모리 셀의 사이즈가 작아 질수록 비트라인 선택회로나 비트라인 디스차지 회로의 래이 아웃이 힘들고 나아가 일면배치가 불가능하게 되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 비트라인 선택회로 및 디스차지 회로의 배치를 변경시켜 코어 구조를 개선시킨 상 변화 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 상 변화 메모리 장치는 메모리 셀 블록, 복수개의 글로벌 비트라인들 및 상기 메모리 셀 블록의 상단과 하단에서 복수개의 로컬 비트라인들을 상기 복수개의 글로벌 비트라인들 중에서 대응되는 글로벌 비트라인에 번갈아 연결시키는 비트라인 선택회로들을 구비한다.
상기 로컬 비트라인들 중에서 인접한 로컬 비트라인들을 통하여 흐르는 전류의 방향이 서로 반대이다. 상기 메모리 셀 블록은 상 변화 물질로 구성되는 메모리 셀들을 구비하며, 상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움 (Te)을 구비한다. 상기 상 변화 메모리 장치는 상기 로컬 비트라인들의 전압을 디스차지 시키는 복수개의 디스차지 회로들을 더 구비하고, 상기 디스차지 회로들은 상기 메모리 셀 블록의 상단과 하단에서 대응되는 로컬 비트라인에 번갈아 연결된다.
상기 디스차지 회로들은 각각 상기 메모리 셀 블록의 상단과 하단 중에서 대응되는 비트라인 선택회로가 배치되는 곳에 함께 배치된다. 상기 디스차지 회로들 각각은 대응되는 비트라인 선택회로가 대응되는 로컬 비트라인에 연결되는 지점에 연결된다. 상기 비트라인 선택회로들 각각은 선택 신호에 응답하여 상기 글로벌 비트라인과 대응되는 로컬 비트라인을 연결 또는 차단하는 엔모스 트랜지스터이고, 상기 디스차지 회로는 반전 선택 신호에 응답하여 턴 온 또는 턴 오프 되는 엔모스 트랜지스터이다. 상기 비트라인 선택회로들 각각은 반전 선택 신호에 응답하여 상기 글로벌 비트라인과 대응되는 로컬 비트라인을 연결 또는 차단하는 피모스 트랜지스터이고, 상기 디스차지 회로는 상기 반전 선택 신호에 응답하여 턴 온 또는 턴 오프 되는 엔모스 트랜지스터이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상 변화 메모리 장치는 메모리 셀 블록, 복수개의 글로벌 비트라인들, 상기 메모리 셀 블록의 상단과 하단에서 복수개의 로컬 비트라인들을 상기 복수개의 글로벌 비트라인들 중에서 대응되는 글로벌 비트라인에 번갈아 연결시키는 비트라인 선택회로들 및 상기 메모리 셀 블록의 상단과 하단 중에서 대응되는 비트라인 선택회로가 배치되는 곳에 함께 배치되어 대응되는 로컬 비트라인들의 전압을 디스차지 시키는 복수개의 디스차지 회로들을 구비한다. 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상 변화 메모리 장치는 복수개의 글로벌 비트라인들, 대응되는 비트라인 선택회로를 통하여 상기 복수개의 글로벌 비트라인들 중에서 대응되는 글로벌 비트라인에 연결되는 복수개의 로컬 비트라인들을 구비하는 메모리 셀 블록 및 상기 로컬 비트라인들의 전압을 디스차지 시키는 복수개의 디스차지 회로들을 구비한다. 상기 비트라인 선택회로는 상기 로컬 비트라인들을 상기 메모리 셀 블록의 상단과 하단에서 대응되는 상기 글로벌 비트라인에 번갈아 연결시키며, 상기 디스차지 회로들은 상기 메모리 셀 블록의 상단과 하단에서 대응되는 로컬 비트라인에 번갈아 연결된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 상 변화 메모리 장치(400)는 메모리 셀 블록(CBLK), 복수개의 글로벌 비트라인들(GBL1~GBLn) 및 복수개의 로컬 비트라인들(BL)을 메모리 셀 블록(CBLK)의 상단과 하단에서 대응되는 글로벌 비트라 인(GBL1~GBLn)에 번갈아 연결시키는 비트라인 선택회로들(YSEL)을 구비한다.
도 4에는 복수개의 메모리 셀 블록(CBLK)들 및 메모리 셀 블록(CBLK)의 각각에 대응되는 복수개의 글로벌 비트라인들(GBL1~GBLn), 비트라인 선택회로들(YSEL)이 개시되며, 이 이외에도 메모리 셀 블록들(CBLK)의 워드라인(미도시)을 구동하는 워드라인 구동회로(미도시)를 구비하는 워드라인 구동블록들(WDU), 메모리 셀 블록들(CBLK)의 비트라인(BL)을 선택하는 비트라인 선택회로들(YSEL)을 구비하는 비트라인 선택블록들(YPASS), 비트라인(BL)의 전압을 디스차지 시키는 디스차지 회로들(BLD)을 구비하는 디스차지 블록들(YDCU)이 개시된다.
비트라인 선택회로들(YSEL)은 글로벌 비트라인(GBL1~GBLn)과 대응되는 로컬 비트라인들(BL)을 연결한다. 또한, 도 4에는 칼럼 디코더(YDEC), 센스 증폭 회로(SA) 및 기입 드라이버(WD)를 구비하는 블록이 더 개시된다.
도 4에 도시된 상 변화 메모리 장치(400)의 메모리 셀 블록(CBLK)은 상 변화 물질로 구성되는 메모리 셀들을 구비하며, 상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비한다. 도 4의 메모리 셀 블록들(CBLK) 사이에 배치된 워드라인 구동 블록들(WDU)은 양쪽에 인접한 메모리 셀 블록들(CBLK)을 드라이빙 한다. 그러나, 본 발명의 실시예가 도 4의 워드라인 구동블록들(WDU)의 구조에 한정되는 것은 아니며 하나의 메모리 셀 블록(CBLK)에 하나의 워드라인 구동블록(WDU)이 대응되는 구조에도 본 발명의 실시예가 적용될 수 있음을 당업자라면 이해할 수 있을 것이다. 메모리 셀 블록들(CBLK)의 구조는 모두 동일하므로 하나의 메모리 셀 블록(CBLK1)의 동작을 중심으로 설명한다. 도 4의 메모리 셀 블록 (CBLK1)은 설명의 편의를 위하여 복수개의 로컬 비트라인들 중에서 4개의 로컬 비트라인들(BL1~BL4)이 대응되는 글로벌 비트라인(GBL1)에 연결되는 구조를 도시한다.
도 3의 종래의 상 변화 메모리 장치(300)와 달리 도 4의 본 발명의 실시예에 따른 상 변화 메모리 장치(400)의 비트라인 선택회로들(YSEL1~YSEL4)은 메모리 셀 블록(CBLK1)의 상단과 하단에 배치된다. 그리고 대응되는 비트라인(BL1~BL4)을 메모리 셀 블록(CBLK1)의 상단과 하단에서 글로벌 비트라인(GBL1)에 번갈아 연결시킨다. 즉, 인접한 비트라인들(BL1~BL4)을 글로벌 비트라인(GBL1)에 연결시키는 비트라인 선택회로들(YSEL1~YSEL4)이 메모리 셀 블록(CBLK1)의 상단과 하단에 번갈아 배치됨으로써 메모리 셀(미도시)의 크기가 작아지더라도 비트라인 선택회로들(YSEL1~YSEL4)의 래이 아웃이 가능해진다.
인접한 로컬 비트라인들(BL1~Bl4)을 글로벌 비트라인(GBL1)에 연결하는 비트라인 선택회로들(YSEL1~YSEL4)이 메모리 셀 블록(CBLK1)의 상단과 하단에 번갈아 배치되므로 인접한 로컬 비트라인들(Bl1~BL4)을 통하여 흐르는 전류의 방향이 서로 반대가 된다.
비트라인 선택회로(YSEL1~YSEL4)는 선택 신호(Y1~Y4)에 응답하여 글로벌 비트라인(GBL1)과 로컬 비트라인(BL1~BL4)을 연결 또는 차단하는 모스 트랜지스터이다. 좀 더 설명하면, 비트라인 선택회로(YSEL1~YSEL4)는 제 1 단이 대응되는 로컬 비트라인(Bl1~BL4)에 연결되고 선택 신호(Y1~Y4)가 게이트에 인가되며 제 2 단이 글로벌 비트라인(GBL1)에 연결되는 엔모스 트랜지스터이다.
선택 신호(Y1~Yn)는 로컬 비트라인(BL1~BLn)을 선택하기 위하여 입력되는 어드레스가 디코딩 된 신호이다.
반도체 메모리 장치(400)는 로컬 비트라인(BL1~BLn)의 전압을 디스차지 시키는 디스차지 회로(BLD1~BLDn)를 더 구비할 수 있다. 디스차지 회로(BLD1~BLDn)는 메모리 셀 블록(CBLK1)의 상단과 하단에서 로컬 비트라인(BL1~BLn)에 번갈아 연결된다.
즉, 디스차지 회로(BLD1~BLD4)는 메모리 셀 블록(CBLK1)의 상단과 하단 중에서 비트라인 선택회로(YSEL1~YSEL4)가 대응되는 로컬 비트라인(BL1~BL4)에 연결되는 위치에 함께 배치된다.
즉, 비트라인(BL1)에 연결된 비트라인 선택회로(YSEL1)가 메모리 셀 블록(CBLK1)의 하단의 비트라인 선택블록(YPASS1A)에 배치되므로 비트라인(BL1)에 연결되는 디스차지 회로(BLD1)도 메모리 셀 블록(CBLK1)의 하단의 디스차지 블록(YDCU1A)에 배치된다. 반대로, 비트라인(BL2)에 연결된 비트라인 선택회로(YSEL2)가 메모리 셀 블록(CBLK1)의 상단의 비트라인 선택블록(YPASS1B)에 배치되므로 비트라인(BL2)에 연결되는 디스차지 회로(BLD2)도 메모리 셀 블록(CBLK1)의 상단의 디스차지 블록(YDCU1B)에 배치된다.
다시, 비트라인(BL3)에 연결된 비트라인 선택회로(YSEL3)가 메모리 셀 블록(CBLK1)의 하단의 비트라인 선택블록(YPASS1A)에 배치되므로 비트라인(BL3)에 연결되는 디스차지 회로(BLD3)도 메모리 셀 블록(CBLK1)의 하단의 디스차지 블록(YDCU1A)에 배치된다.
이와 같은 방법으로 디스차지 회로들(BLD1~BLD4) 각각은 대응되는 비트라인 선택회로(YSEL1~YSEL4)가 대응되는 로컬 비트라인(BL1~BL4)에 연결되는 지점에 연결된다.
디스차지 회로(BLD1~BLD4)는 선택 신호(Y1~Y4)를 반전시킨 반전 선택 신호(Y1b~Y4b)에 응답하여 로컬 비트라인(BL1~BL4)의 전압을 디스차지 시키는 모스 트랜지스터이다.
좀 더 설명하면, 디스차지 회로(BLD1~BLD4)는 제 1 단이 대응되는 로컬 비트라인(BL1~BL4)에 연결되고 게이트에 반전 선택신호(Y1b~Y4b)가 각각 인가되며 제 2 단이 접지 전압(VSS)에 연결되는 엔모스 트랜지스터이다. 예를 들어, 비트라인(BL1)이 선택되는 경우 비트라인 선택회로(YSEL1)는 하이 레벨의 선택 신호(Y1)에 응답하여 턴 온 되고 글로벌 비트라인(GBL1)과 로컬 비트라인(Bl1)이 연결된다. 이때 반전 선택 신호(Y1b)는 로우 레벨이므로 디스차지 회로(BLD1)는 턴 오프 된다.
비트라인(Bl1)이 선택되지 아니하는 경우, 비트라인 선택회로(YSEL1)는 로우 레벨의 선택 신호(Y1)에 응답하여 턴 오프 되고 글로벌 비트라인(GBL1)과 로컬 비트라인(Bl1)은 분리된다. 그러면, 반전 선택 신호(Y1b)는 하이 레벨이므로 디스차지 회로(BLD1)가 턴 온 되고 비트라인(Bl1)의 전압 레벨이 디스차지 회로(BLD1)에 의해서 접지 전압 레벨로 된다. 여기서, 비트라인(Bl1~BL4)이 접지 전압(VSS) 레벨로 디스차지 되는 것은 하나의 실시예일 뿐 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 선택 신호(Y1~Y4)의 레벨에 따른 상 변화메모리 장치(400)의 동작은 위에서 설명된 것에 한정되는 것이 아니며 회로 구성에 따라 달라짐을 당업자라면 이해할 수 있을 것이다.
도 4에 개시된 본 발명의 실시예에 따른 상 변화 메모리 장치(400)는 메모리 셀 사이즈가 작아지고 집적도가 향상되어도 비트라인 선택 회로와 디스차지 회로를 배치하는 어려움을 줄일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 상 변화 메모리 장치(500)는 비트라인 선택회로(YSEL1~YSEL4)의 구조가 도 4의 비트라인 선택 회로(YSEL1~YSEL4)의 구조와 다른 점을 제외하면 나머지 회로의 구조는 동일하다. 따라서, 비트라인 선택회로(YSEL1~YSEL4)의 구조에 대하여 설명된다.
도 4에서 비트라인 선택회로(YSEL1~YSEL4)는 엔모스 트랜지스터이지만 도 5에서 비트라인 선택회로(YSEL1~YSEL4)는 반전 선택 신호(Y1b~Y4b)에 응답하여 글로벌 비트라인(GBL1)과 로컬 비트라인(BL1~BL4)을 연결 또는 차단하는 피모스 트랜지스터이다. 비트라인 선택회로(YSEL1~YSEL4)는 도 4에서와 반대로 반전 선택 신호(Y1b~Y4b)를 게이트로 수신하여 동작한다. 트랜지스터의 구조가 도 4에서와 다르지만 게이트로 인가되는 신호의 레벨도 도 4에서와 반대이므로 동작 원리는 도 4 및 도 5의 비트라인 선택회로(YSEL1~YSEL4)가 동일하다.
즉, 비트라인(BL1)이 선택되는 경우 선택 신호(Y1)가 하이 레벨로 발생되면 반전 선택 신호(Y1b)는 로우 레벨이므로 피모스 트랜지스터인 비트라인 선택회로(YSEL1)는 반전 선택 신호(Y1b)에 응답하여 턴 온 되고 글로벌 비트라인(GBL1)과 로컬 비트라인(Bl1)이 연결된다. 이때 반전 선택 신호(Y1b)는 로우 레벨이므로 디스차지 회로(BLD1)는 턴 오프 된다. 비트라인(Bl1)이 선택되지 아니하는 경우 선택 신호(Y1)가 로우 레벨로 발생되면 반전 선택 신호(Y1b)는 하이 레벨이므로 피모스 트랜지스터인 비트라인 선택회로(YSEL1)는 하이 레벨의 반전 선택 신호(Y1b)에 응답하여 턴 오프 되고 글로벌 비트라인(GBL1)과 로컬 비트라인(Bl1)은 분리된다.
그러면, 반전 선택 신호(Y1b)는 하이 레벨이므로 디스차지 회로(BLD1)가 턴 온 되고 비트라인(Bl1)의 전압 레벨이 디스차지 회로(BLD1)에 의해서 접지 전압(VSS) 레벨로 된다. 도 5의 상 변화 메모리 장치(500)는 도 4에서와 달리 비트라인 선택회로(YSEL)와 디스차지 회로(BLD)를 제어하는데 있어서 하나의 신호, 즉 반전 선택 신호(Y1b~Y4b) 만을 이용하므로 도 4의 상 변화메모리 장치(400)에 비하여 제어가 간단하다.
또한, 본 발명의 실시예가 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)으로 구성되는 상 변화 물질을 구비하는 상 변화 메모리에 대하여 설명하고 있으나 인가되는 전류 또는 전압에 의하여 상태가 변화되는 어떠한 적당한 물질에 의해서 만들어진 메모리 장치에도 적용될 수 있다는 것을 당업자라면 알 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 메모리 셀의 사이즈가 작아 지더라도 비트라인 선택회로나 비트라인 디스차지 회로의 배치를 용이하게 할 수 있는 장점이 있다.

Claims (20)

  1. 메모리 셀 블록 ;
    복수개의 글로벌 비트라인들 ; 및
    상기 메모리 셀 블록의 상단과 하단에 나누어 배치되며, 상기 메모리 셀 블록의 상단과 하단에서 복수개의 로컬 비트라인들을 상기 글로벌 비트라인들 중에서 대응되는 글로벌 비트라인에 번갈아 연결시키는 비트라인 선택회로들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서,
    상기 로컬 비트라인들 중에서 인접한 로컬 비트라인들을 통하여 흐르는 전류의 방향이 서로 반대인 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1항에 있어서, 상기 메모리 셀 블록은,
    상 변화 물질로 구성되는 메모리 셀들을 구비하며,
    상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서,
    상기 로컬 비트라인들의 전압을 디스차지 시키는 복수개의 디스차지 회로들을 더 구비하고,
    상기 디스차지 회로들은,
    상기 메모리 셀 블록의 상단과 하단에서 대응되는 로컬 비트라인에 번갈아 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4항에 있어서, 상기 디스차지 회로들은 각각,
    상기 메모리 셀 블록의 상단과 하단 중에서 대응되는 비트라인 선택회로가 배치되는 곳에 함께 배치되는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 4항에 있어서, 상기 디스차지 회로들 각각은,
    대응되는 비트라인 선택회로가 대응되는 로컬 비트라인에 연결되는 지점에 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 6항에 있어서, 상기 비트라인 선택회로들 각각은,
    선택 신호에 응답하여 상기 글로벌 비트라인과 대응되는 로컬 비트라인을 연결 또는 차단하는 엔모스 트랜지스터이고, 상기 디스차지 회로는 반전 선택 신호에 응답하여 턴 온 또는 턴 오프 되는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 6항에 있어서, 상기 비트라인 선택회로들 각각은,
    반전 선택 신호에 응답하여 상기 글로벌 비트라인과 대응되는 로컬 비트라인 을 연결 또는 차단하는 피모스 트랜지스터이고,
    상기 디스차지 회로는 상기 반전 선택 신호에 응답하여 턴 온 또는 턴 오프 되는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  9. 메모리 셀 블록 ;
    복수개의 글로벌 비트라인들 ;
    상기 메모리 셀 블록의 상단과 하단에 나누어 배치되며, 상기 메모리 셀 블록의 상단과 하단에서 복수개의 로컬 비트라인들을 상기 복수개의 글로벌 비트라인들 중에서 대응되는 글로벌 비트라인에 번갈아 연결시키는 비트라인 선택회로들 ; 및
    상기 메모리 셀 블록의 상단과 하단 중에서 대응되는 비트라인 선택회로가 배치되는 곳에 함께 배치되어 대응되는 로컬 비트라인들의 전압을 디스차지 시키는 복수개의 디스차지 회로들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 9항에 있어서,
    상기 로컬 비트라인들 중에서 인접한 로컬 비트라인들을 통하여 흐르는 전류의 방향이 서로 반대인 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 9항에 있어서, 상기 비트라인 선택회로들 각각은,
    선택 신호에 응답하여 상기 글로벌 비트라인과 상기 로컬 비트라인들 중에서 대응되는 것을 연결 또는 차단하는 엔모스 트랜지스터이고,
    상기 디스차지 회로들은 각각,
    상기 선택 신호를 반전시킨 반전 선택 신호에 응답하여 대응되는 로컬 비트라인의 전압을 디스차지 시키는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 9항에 있어서, 상기 비트라인 선택회로들 각각은,
    반전 선택 신호에 응답하여 상기 글로벌 비트라인과 상기 로컬 비트라인들 중에서 대응되는 것을 연결 또는 차단하는 피모스 트랜지스터이고,
    상기 디스차지 회로들 각각은,
    상기 반전 선택 신호에 응답하여 대응되는 로컬 비트라인의 전압을 디스차지 시키는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 9항에 있어서, 상기 디스차지 회로들 각각은,
    대응되는 비트라인 선택회로가 대응되는 로컬 비트라인에 연결되는 지점에 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 9항에 있어서, 상기 메모리 셀 블록은,
    상 변화 물질로 구성되는 메모리 셀들을 구비하며,
    상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 복수개의 글로벌 비트라인들 ;
    대응되는 비트라인 선택회로를 통하여 상기 글로벌 비트라인들 중에서 대응되는 글로벌 비트라인에 연결되는 복수개의 로컬 비트라인들을 구비하는 메모리 셀 블록 ; 및
    상기 로컬 비트라인들의 전압을 디스차지 시키는 복수개의 디스차지 회로들을 구비하고,
    상기 비트라인 선택회로는,
    상기 메모리 셀 블록의 상단과 하단에 나누어 배치되며, 상기 로컬 비트라인들을 상기 메모리 셀 블록의 상단과 하단에서 대응되는 상기 글로벌 비트라인에 번갈아 연결시키며,
    상기 디스차지 회로들은,
    상기 메모리 셀 블록의 상단과 하단에서 대응되는 상기 로컬 비트라인에 번갈아 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 15항에 있어서,
    상기 로컬 비트라인들 중에서 인접한 로컬 비트라인들을 통하여 흐르는 전류의 방향이 서로 반대인 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 15항에 있어서, 상기 디스차지 회로들 각각은,
    대응되는 비트라인 선택회로가 대응되는 로컬 비트라인에 연결되는 지점에 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 15항에 있어서, 상기 메모리 셀 블록은,
    상 변화 물질로 구성되는 메모리 셀들을 구비하며,
    상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 15항에 있어서, 상기 비트라인 선택회로들 각각은,
    선택 신호에 응답하여 상기 글로벌 비트라인과 상기 로컬 비트라인들 중에서 대응되는 것을 연결 또는 차단하는 엔모스 트랜지스터이고,
    상기 디스차지 회로들은 각각,
    상기 선택 신호를 반전시킨 반전 선택 신호에 응답하여 대응되는 로컬 비트라인의 전압을 디스차지 시키는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제 15항에 있어서, 상기 비트라인 선택회로들 각각은,
    반전 선택 신호에 응답하여 상기 글로벌 비트라인과 상기 로컬 비트라인들 중에서 대응되는 것을 연결 또는 차단하는 피모스 트랜지스터이고,
    상기 디스차지 회로들 각각은,
    상기 반전 선택 신호에 응답하여 대응되는 로컬 비트라인의 전압을 디스차지 시키는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
KR100688540B1 (ko) * 2005-03-24 2007-03-02 삼성전자주식회사 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치
KR100699848B1 (ko) * 2005-06-21 2007-03-27 삼성전자주식회사 코어 구조가 개선된 상 변화 메모리 장치
KR100688553B1 (ko) * 2005-06-22 2007-03-02 삼성전자주식회사 코어 사이즈를 감소시킨 반도체 메모리 장치
KR100714475B1 (ko) * 2006-01-11 2007-05-04 삼성전자주식회사 상변화 메모리 장치
US7839672B1 (en) 2006-12-18 2010-11-23 Marvell International Ltd. Phase change memory array circuits and methods of manufacture
KR101255324B1 (ko) 2007-08-10 2013-04-16 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR101245298B1 (ko) * 2007-10-11 2013-03-19 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR101317754B1 (ko) * 2007-10-12 2013-10-11 삼성전자주식회사 상 변화 메모리 장치
KR20090037696A (ko) * 2007-10-12 2009-04-16 삼성전자주식회사 상 변화 메모리 장치
KR101384357B1 (ko) 2007-11-20 2014-04-15 삼성전자주식회사 상 변화 메모리 장치 및 이의 비트라인 디스차지 방법
US7889536B2 (en) * 2007-12-17 2011-02-15 Qimonda Ag Integrated circuit including quench devices
US7869257B2 (en) * 2007-12-17 2011-01-11 Qimonda Ag Integrated circuit including diode memory cells
JP4907563B2 (ja) * 2008-01-16 2012-03-28 パナソニック株式会社 半導体記憶装置
US8040719B2 (en) * 2008-11-26 2011-10-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices having bit line discharge control circuits therein that provide equivalent bit line discharge control
KR101097434B1 (ko) 2009-06-10 2011-12-23 주식회사 하이닉스반도체 비트 라인 디스차지 블록을 구비하는 상변화 메모리 장치 및 그 제조방법
KR101094918B1 (ko) * 2009-12-23 2011-12-15 주식회사 하이닉스반도체 글로벌 비트 라인을 구비한 상변화 메모리 장치 및 그 구동방법
US8363443B2 (en) * 2010-02-01 2013-01-29 Unity Semiconductor Corporation Circuits and techniques to compensate data signals for variations of parameters affecting memory cells in cross-point arrays
US20110261613A1 (en) * 2010-04-27 2011-10-27 Mosaid Technologies Incorporated Phase change memory array blocks with alternate selection
KR101786496B1 (ko) 2010-10-19 2017-10-19 삼성전자주식회사 메모리 장치, 이의 제조 방법, 및 상기 메모리 장치를 포함하는 메모리 시스템
KR101893145B1 (ko) 2011-12-06 2018-10-05 삼성전자주식회사 메모리 시스템들 및 그것들의 블록 복사 방법들
US9893280B2 (en) * 2015-02-06 2018-02-13 Toshiba Memory Corporation Memory device
KR20190139082A (ko) 2018-06-07 2019-12-17 삼성전자주식회사 메모리 장치의 비트 에러율 균등화 방법
KR102478221B1 (ko) * 2018-07-09 2022-12-15 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
KR20210032225A (ko) * 2019-09-16 2021-03-24 에스케이하이닉스 주식회사 메모리 장치
CN111179991B (zh) * 2019-12-31 2022-06-03 清华大学 阻变存储阵列及其操作方法、阻变存储器电路
KR102446186B1 (ko) * 2021-01-25 2022-09-22 한양대학교 산학협력단 피드포워드 패스 기반의 방전 회로 및 이를 포함하는 상변화 메모리 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076840A (ko) * 1996-05-29 1997-12-12 문정환 분산형 센스앰프를 갖는 디램
KR20020071181A (ko) * 2001-03-05 2002-09-12 삼성전자 주식회사 계층적 비트 라인 구조를 갖는 반도체 메모리 소자

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
JP4090817B2 (ja) * 2001-09-13 2008-05-28 株式会社東芝 定電圧発生回路及び半導体記憶装置
JP3948292B2 (ja) * 2002-02-01 2007-07-25 株式会社日立製作所 半導体記憶装置及びその製造方法
US6778421B2 (en) 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
JP4190238B2 (ja) 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4167513B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
JP2005092963A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性記憶装置
US6982902B2 (en) * 2003-10-03 2006-01-03 Infineon Technologies Ag MRAM array having a segmented bit line
JP4567963B2 (ja) * 2003-12-05 2010-10-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4153901B2 (ja) * 2004-06-15 2008-09-24 シャープ株式会社 半導体記憶装置
US7453716B2 (en) * 2004-10-26 2008-11-18 Samsung Electronics Co., Ltd Semiconductor memory device with stacked control transistors
KR100699848B1 (ko) * 2005-06-21 2007-03-27 삼성전자주식회사 코어 구조가 개선된 상 변화 메모리 장치
KR100688553B1 (ko) * 2005-06-22 2007-03-02 삼성전자주식회사 코어 사이즈를 감소시킨 반도체 메모리 장치
US7456420B2 (en) * 2006-03-07 2008-11-25 International Business Machines Corporation Electrode for phase change memory device and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970076840A (ko) * 1996-05-29 1997-12-12 문정환 분산형 센스앰프를 갖는 디램
KR20020071181A (ko) * 2001-03-05 2002-09-12 삼성전자 주식회사 계층적 비트 라인 구조를 갖는 반도체 메모리 소자

Also Published As

Publication number Publication date
US7227776B2 (en) 2007-06-05
US7460386B2 (en) 2008-12-02
US20070195591A1 (en) 2007-08-23
US20060285380A1 (en) 2006-12-21
KR20060133740A (ko) 2006-12-27
JP2007004966A (ja) 2007-01-11

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