JP4353336B2 - 半導体記憶装置及びそのプログラム方法 - Google Patents

Description

本発明は半導体記憶装置及びそのプログラム方法に関し、特に、相変化材料のように、電気抵抗が可逆的に変化しうる可変抵抗材料を用いた半導体記憶装置及びそのプログラム方法に関する。

パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能であるが、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。

メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。

最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。

ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまうため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。

大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。

一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１，２参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。

相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。

ＰＲＡＭに限らず、およそ全ての半導体記憶装置は、製造不良などによって欠陥メモリセルが生じるのが実情である。このような欠陥メモリセルは、通常、冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。

一般に、欠陥のあるアドレスは、複数のヒューズ素子を含むプログラム回路に記憶される。そして、欠陥のあるアドレスに対してアクセスが要求されると、上記プログラム回路によってこれが検出され、その結果、欠陥メモリセルではなく冗長メモリセルに対して代替アクセスが行われることになる。

ヒューズ素子の切断方法としては、大きく分けて、大電流によって溶断する方法と、レーザビームの照射によって破壊する方法の２通りの方法が知られている。前者の方法は、レーザートリマーなどの高価な装置が不要であるとともに、ヒューズ素子が正しく切断されたか否かを簡単に自己診断できるなどの利点を有している。しかしながら、大電流によってポリシリコンなどからなるヒューズ素子を溶断するためには、かなりの大電流が必要である。このため、半導体記憶装置の内部に大規模なヒューズ切断回路や診断回路を組み込んでおく必要があり、これによりチップ面積の増大をもたらすという問題がある。

これに対し、後者の方法は、半導体記憶装置の内部にヒューズ切断回路などを組み込んでおく必要がないため、チップ面積を縮小することができる。しかしながら、この方法では、レーザビームの照射によってパッシベーション膜が破壊されてしまうことから、ここから水分などが侵入し、製品の信頼性を低下させる原因となることがあった。

他方、近年においては、アンチヒューズと呼ばれる素子を用いて欠陥アドレスを記憶する方法が提案されている（特許文献３，４参照）。アンチヒューズとは、通常のヒューズ素子とは逆に、初期状態においては非導通状態であり、書き込み操作を行うと導通状態となる素子である。しかしながら、アンチヒューズに対して書き込み操作を行っても、その導通状態には大きなばらつきが生じることから、アンチヒューズが非導通状態であるか導通状態であるかを判定するためにはセンス回路などが必要であり、これにより回路規模が大きくなるという問題があった。

このように、欠陥アドレスを記憶するためのプログラム回路は、その種類によって一長一短があり、ＰＲＡＭにおいてもこの点を考慮して適切なプログラム回路を選択する必要がある。ところで、ＰＲＡＭは不揮発性メモリであることから、ＰＲＡＭのメモリセル自体をプログラム回路の一部として用いることが考えられる。つまり、製造時において、記憶すべき欠陥アドレスに応じ、メモリセルに含まれる相変化材料を結晶状態又はアモルファス状態としておく方法が考えられる。

しかしながら、相変化材料の結晶化温度は１５０℃程度と比較的低い。このため、ウェハ状態で正しくプログラムを完了しても、パッケージング時や実装時に行われるリフローによって全て結晶化してしまい、プログラムした内容が消去されてしまう。このため、ＰＲＡＭのメモリセル自体をプログラム回路の一部として用いることは、現実的に困難である。

他方、電圧パルスの印加によって電気抵抗が変化する磁気抵抗材料を用いたＲＲＡＭ（Resistive Random Access Memory）も知られている。しかしながら、ＲＲＡＭにおいても、リフローによってプログラム内容が変化する可能性があることから、メモリセル自体をプログラム回路の一部として用いるのは困難であると考えられる。

このように、パッケージング前や実装前にＰＲＡＭやＲＲＡＭのメモリセルに欠陥アドレスなどの情報を記憶させても、この情報をパッケージング後や実装後に亘って保持することは困難であった。

以上の問題は、欠陥アドレスを記憶するためのプログラム回路のみならず、データ領域とは別にユーザプログラムやベンダープログラムを記録するためのプログラム回路を設ける場合においても生じる問題である。例えば、フラッシュメモリなどにおいては、ユーザ領域とは別に、１回限りの書き込みが可能なＯＴＰ（One Time Programming）領域が備えられていることがある。ＯＴＰ領域には、ユーザプログラムやベンダープログラムなどが記録され、一旦ＯＴＰ領域に記録されたプログラムはその後消去することができない。つまり、不可逆的な不揮発記録を行うことができる。このようなＯＴＰ領域をＰＲＡＭやＲＲＡＭなどに設ける場合、ＰＲＡＭ素子やＲＲＡＭ素子をＯＴＰ領域用に用いると、リフローによってプログラム内容が破壊される問題が生じる。
特開２００６−２４３５５号公報 特開２００５−１５８１９９号公報 特開２０００−１３２９９２号公報 特開２０００−２０８６３７号公報

したがって、本発明の目的は、電気抵抗が可逆的に変化しうる可変抵抗材料を有する改良された半導体記憶装置を提供することである。

また、本発明の他の目的は、電気抵抗が可逆的に変化しうる可変抵抗材料を用いて不可逆的に情報を記録可能な半導体記憶装置を提供することである。

また、本発明のさらに他の目的は、改良されたプログラム回路を備える不揮発性の半導体記憶装置を提供することである。

また、本発明のさらに他の目的は、電気抵抗が可逆的に変化しうる可変抵抗材料を有する記憶素子に対してパッケージング前や実装前に記憶させた情報を、パッケージング後や実装後に亘って保持することが可能な半導体記憶装置を提供することである。

また、本発明のさらに他の目的は、このような半導体記憶装置に対するプログラム方法を提供することである。

本発明の一側面による半導体記憶装置は、電気抵抗が可逆的に変化しうる可変抵抗材料を含む記録層と、前記記録層と接する電極層とからなる記録ユニット及び不揮発性メモリ素子と、前記記録ユニットに電流を流すことにより、前記記録ユニットを構成する前記記録層と前記電極層とを物理的に分離させる書き込み回路と、前記記録ユニットに電圧を印加することにより、前記記録ユニットを構成する前記記録層と前記電極層との接続状態を検出する検出回路と、を備え、前記記録ユニットを構成する前記記録層と前記電極層との接触面積は、前記不揮発性メモリ素子を構成する前記記録層と前記電極層との接触面積よりも大きい、ことを特徴とする。

可変抵抗材料の種類については特に限定されないが、相状態によって電気抵抗が異なる相変化材料や、電圧パルスの印加によって電気抵抗が変化する磁気抵抗材料を用いることができる。特に相変化材料は比較的融点が低いため、本発明における記録層の材料として最も好適である。

本発明によれば、記録層に含まれる可変抵抗材料の抵抗状態によって情報を記憶するのではなく、記録層と電極層との物理的接触の有無によって情報を記憶している。つまり、記録層と電極層とが物理的に接触していればこれらに電流が流れ、記録層と電極層とが物理的に接触していなければこれらに電流が流れないことから、不可逆的に情報を記憶することが可能となる。

このようにして不可逆的に記録された情報は、種々の用途に使用することが可能となる。例えば、上述した記録層と電極層からなる記録ユニットに欠陥アドレスを記憶させれば、プログラム回路のヒューズ素子として利用することが可能となる。或いは、記録ユニットにベンダープログラムなどを記憶させれば、ＯＴＰ領域のメモリセルとして利用することが可能となる。これらの場合、ユーザデータが格納されるメモリセルが不揮発性メモリ素子を有しており、この不揮発性メモリ素子が上述した記録ユニットとほぼ同じ構成を有していることが好ましい。これによれば、不揮発性メモリ素子とヒューズ素子を同一工程で形成することが可能となる。

また、本発明の他の側面による半導体記憶装置は、可逆的な不揮発記録が可能な第１のメモリセルと、不可逆的な不揮発記録が可能な第２のメモリセルとを備え、第１及び第２のメモリセルは、いずれも、電気抵抗が可逆的に変化しうる可変抵抗材料を含む記録層と、前記記録層と接する電極層とを含み、前記第２のメモリセルを構成する前記記録層と前記電極層との接触面積は、前記第１のメモリセルを構成する前記記録層と前記電極層との接触面積よりも大きい、ことを特徴とする。

本発明によれば、ユーザデータを第１のメモリセルに記録し、欠陥アドレスやベンダープログラムなどを第２のメモリセルに記録することができる。第１のメモリセルと第２のメモリセルは、互いにほぼ同じ構成を有していることが好ましく、この場合、第１のメモリセルは記録層に含まれる可変抵抗材料の電気抵抗を変化させることによって可逆的な不揮発記録を行うことができ、第２のメモリセルは記録層と電極層とを物理的に分離させることによって不可逆的な不揮発記録を行うことができる。

また、本発明の一側面による半導体記憶装置のプログラム方法は、複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記ビット線と前記ワード線との交点に配置された複数のメモリセルと、欠陥のあるメモリセルのアドレスを記憶するヒューズ素子を備え、前記メモリセル及び前記ヒューズ素子は、いずれも記録層及び電極層を有し、前記記録層は、電気抵抗が可逆的に変化しうる可変抵抗材料を含み、前記ヒューズ素子を構成する前記記録層と前記電極層との接触面積は、前記不揮発性メモリ素子を構成する前記記録層と前記電極層との接触面積よりも大きい、半導体記憶装置に対して欠陥アドレスをプログラムするプログラム方法であって、欠陥のあるメモリセルのアドレスを特定するアドレス特定ステップと、特定された欠陥アドレスに応じて、所定のヒューズ素子を構成する前記記録層と前記電極層とを物理的に分離させる書き込みステップとを備えることを特徴とする。

本発明によれば、記録層と電極層との物理的接触の有無によってヒューズ素子に欠陥アドレスを保持させていることから、パッケージング前や実装前に記憶させた欠陥アドレスを、パッケージング後や実装後に亘って保持することが可能となる。

このように、本発明によれば、記録層に含まれる可変抵抗材料の抵抗状態によって情報を記憶するのではなく、記録層と電極層との物理的接触の有無によって情報を記憶していることから、可変抵抗材料を用いた不可逆的な情報の記憶が可能となる。したがって、本発明をＰＲＡＭに適用すれば、メモリセルに含まれる不揮発性メモリ素子については記録層に含まれる相変化材料の相状態によって情報を保持し、ヒューズ素子については記録層と電極層との物理的接触の有無によって情報を保持することが可能となる。

これにより、ＰＲＡＭやＲＲＡＭのように、電気抵抗が可逆的に変化しうる可変抵抗材料を用いた半導体記憶装置において、欠陥アドレスやベンダープログラムなど不可逆的な不揮発記録が要求される情報をパッケージング前や実装前に記憶させることが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置の全体構成を模式的に示すブロック図である。

図１に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ１００を有している。メモリセルアレイ１００に対しては、外部からアドレス信号ＡＤＤを供給することによりアクセス可能であり、アクセスされたメモリセルに対して入出力データＤＱの授受が行われる。メモリセルアレイ１００に対するアクセスはアクセス制御回路１１０によって行われ、入出力データＤＱの授受はＩ／Ｏ回路１２０によって行われる。

アドレス信号ＡＤＤは、プログラム回路２００を経由することにより内部アドレスＩＡＤＤとなり、アクセス制御回路１１０に供給される。プログラム回路２００は、メモリセルアレイ１００に含まれる欠陥アドレスを記憶する回路であり、記憶された欠陥アドレスが供給されると、これを代替アドレスに置換してアクセス制御回路１１０に供給する。これにより、アクセス制御回路１１０はメモリセルアレイ１００に含まれる冗長メモリセルに対してアクセスを行うことから、欠陥のあるアドレスが救済される。

後述するように、プログラム回路２００には複数のヒューズセットが含まれている。プログラム回路２００に欠陥アドレスを書き込む場合には、ヒューズセット選択回路１３０の出力であるヒューズセット選択信号ＤＥＣ１〜ＤＥＣｍを用いて所定のヒューズセットを選択し、この状態でプログラム回路２００に欠陥アドレスを供給する。ヒューズセット選択回路１３０によるヒューズセット選択信号ＤＥＣ１〜ＤＥＣｍの生成は、例えば入力データをデコードすることによって行うことができる。

図２は、メモリセルアレイ１００の構成を示す回路図である。

図２に示すように、メモリセルアレイ１００は、複数のビット線Ｂ１〜Ｂａと、これらビット線と交差する複数のワード線Ｗ１〜Ｗｂと、ビット線とワード線との交点に配置された複数のメモリセルＭＣとを有している。各メモリセルＭＣは、対応するビット線と基準電位（又はソース配線）との間に直列に接続された不揮発性メモリ素子ＰＣ及びトランジスタＴｒによって構成されている。トランジスタＴｒの制御端子は、対応するワード線に接続されている。

図３は、不揮発性メモリ素子ＰＣの構造を示す断面図である。

図３に示すように、不揮発性メモリ素子ＰＣは、層間絶縁膜１０１と、層間絶縁膜１０１に埋め込まれた下部電極層１０２と、層間絶縁膜１０１上に設けられた記録層１０３及び上部電極層１０４とを備えて構成されている。上部電極層１０４は、ビット線に接続される電極層である。或いは、上部電極層１０４自体がビット線であっても構わない。また、下部電極層１０２は、下層の配線層１０５に接続されており、この配線層１０５を介して対応するトランジスタＴｒ（図示せず）に接続される。

下部電極層１０２は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極層１０２の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。

記録層１０３は、電気抵抗が可逆的に変化しうる可変抵抗材料によって構成され、本実施形態においては相変化材料によって構成されている。記録層１０３を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ_２Ｔｅ_３、ＧｅＴｅ等の２元系元素、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ_２Ｔｅ_４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ_８１Ｇｅ_１５Ｓｂ_２Ｓ_２等の４元系元素が挙げられる。

カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。

図４は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。

カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図４の曲線Ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図４の曲線Ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱し、ある程度の時間この状態を維持した後、冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。

記録層１０３に書き込み電流を流した場合、記録層１０３のうち、下部電極層１０２の直上部分が発熱する。つまり、記録層１０３に書き込み電流を流すことにより、図５に示す相変化領域Ｐにおいて、カルコゲナイド材料の相状態を変化させることができる。相変化領域Ｐは下部電極層１０２と接する領域である。したがって、相変化領域Ｐが結晶状態であれば、下部電極層１０２と上部電極層１０４との間は低抵抗状態となり、相変化領域Ｐがアモルファス状態であれば、下部電極層１０２と上部電極層１０４との間は高抵抗状態となる。この差を利用して、不揮発性メモリ素子ＰＣに情報を記憶することが可能となる。

メモリセルアレイ１００は、このような不揮発性メモリ素子ＰＣを有するメモリセルＭＣを多数備えており、これにより、所望のユーザデータを記憶することができる。

図６は、プログラム回路２００の構成を示すブロック図である。

図６に示すように、プログラム回路２００は、複数のヒューズセット２０１〜２０ｍと、アドレス置換回路２１０とを備えている。ヒューズセット２０１〜２０ｍは、それぞれ欠陥アドレスを記憶する回路単位であり、したがって本例では、ｍ個の欠陥アドレスを記憶できることになる。ヒューズセット２０１〜２０ｍには、それぞれ対応するヒューズセット選択信号ＤＥＣ１〜ＤＥＣｍが供給されており、欠陥アドレスの書き込み時においてヒューズセット２０１〜２０ｍを個別に選択することができる。また、各ヒューズセット２０１〜２０ｍにはアドレス信号ＡＤＤが共通に供給されており、記憶している欠陥アドレスとの一致を検出すると、検出信号ＨＩＴ１〜ＨＩＴｍを活性化させる。

検出信号ＨＩＴ１〜ＨＩＴｍは、アドレス置換回路２１０に供給される。検出信号ＨＩＴ１〜ＨＩＴｍのいずれかが活性化すると、アドレス置換回路２１０はアドレス信号ＡＤＤを代替アドレスに変換し、これを内部アドレスＩＡＤＤとしてアクセス制御回路１１０に供給する。一方、検出信号ＨＩＴ１〜ＨＩＴｍがいずれかも非活性状態であれば、アドレス置換回路２１０はアドレス信号ＡＤＤを変換することなく、そのまま内部アドレスＩＡＤＤとしてアクセス制御回路１１０に供給する。

図７は、一つのヒューズセット２０ｉの構成を示す回路図である。

図７に示すように、一つのヒューズセット２０ｉは、アドレス信号ＡＤＤの各ビット（Ａ０〜Ａｎ）にそれぞれ対応する複数の単位回路２２０〜２２ｎと、これら単位回路２２０〜２２ｎからの一致信号Ｃ０〜Ｃｎを受けるＡＮＤ（論理積）回路２３０によって構成されている。単位回路２２０〜２２ｎは、それぞれ欠陥アドレスの対応する１ビットを記憶する回路であり、アドレス信号ＡＤＤの対応する１ビットと一致した場合、一致信号Ｃ０〜Ｃｎをハイレベルに活性化させる。

したがって、ＡＮＤ回路２３０は、全ての一致信号Ｃ０〜Ｃｎがハイレベルになると、検出信号ＨＩＴｉをハイレベルに活性化させる。検出信号ＨＩＴｉは、図６に示したようにアドレス置換回路２１０に供給される。

図８は、一つの単位回路２２ｊの基本構成を示すブロック図である。

図８に示すように、一つの単位回路２２ｊは、記録ユニットを構成するヒューズ素子Ｆを有している。ヒューズ素子Ｆの一端は電源配線に接続されており、他端である接点Ｎは検出回路２４０、書き込み回路２５０及びラッチ回路２６０に接続されている。

検出回路２４０はヒューズ素子Ｆの接続状態を検出する回路であり、半導体記憶装置のリセット時に活性化されるパワーオン信号ＰＯＮに応答して検出動作を行う。また、書き込み回路２５０はヒューズ素子Ｆを切断するための回路であり、ヒューズ切断信号ＦＣＵＴ、アドレス信号ＡＤＤの対応するビットＡｊ及び対応するヒューズセット選択信号ＤＥＣｉに応答して切断動作を行う。さらに、ラッチ回路２６０は、接点Ｎの論理レベルをラッチする回路であり、ラッチされた論理レベルは判定回路２７０に供給される。判定回路２７０は、ラッチされた論理レベルとアドレス信号ＡＤＤの対応するビットＡｊの論理レベルとを比較する回路であり、これらが一致している場合には、一致信号Ｃｊを活性化させる。

図９は、ヒューズ素子Ｆの構造を示す断面図である。

図９に示すように、ヒューズ素子Ｆは、図３に示した不揮発性メモリ素子ＰＣとほぼ同じ構成を有している。つまり、層間絶縁膜１０１と、層間絶縁膜１０１に埋め込まれた下部電極層１０２と、層間絶縁膜１０１上に設けられた記録層１０３及び上部電極層１０４とを備えて構成されている。上部電極層１０４は、電源配線に接続される電極層である。或いは、上部電極層１０４自体が電源配線であっても構わない。また、下部電極層１０２は、下層の配線層１０５に接続されており、この配線層１０５が図８に示した接点Ｎとなる。

これら、層間絶縁膜１０１、下部電極層１０２、記録層１０３、上部電極層１０４及び配線層１０５は、不揮発性メモリ素子ＰＣを構成するこれら要素と同一工程で同時に形成される。したがって、ヒューズ素子Ｆを形成するための追加工程は不要である。

このように、ヒューズ素子Ｆは不揮発性メモリ素子ＰＣと同じ構成を有しているが、ヒューズ素子Ｆに含まれる記録層１０３は、相変化材料層の相状態を変化させることにより情報を記憶するのではなく、記録層１０３と下部電極層１０２との物理的接触の有無によって情報を記憶する。

つまり、製造直後の初期状態においては、図９に示すように、記録層１０３と下部電極層１０２とが接触していることから、この場合、ヒューズ素子Ｆには電流が流すことができる。したがって、図８に示した検出回路２４０を活性化させて記録層１０３と下部電極層１０２との間に電源電圧を印加すると、接点Ｎの電位はほぼ電源電位となる。

これに対し、図８に示した書き込み回路２５０を活性化させると、記録層１０３と下部電極層１０２との間に大電流が流れ、図４の曲線Ｑに示すように、記録層１０３は相変化材料の融点Ｔｍを大幅に超えて加熱される。その結果、図１０に示すように、記録層１０３と下部電極層１０２との界面近傍において破壊が生じ、空洞Ｒが形成される。これにより、記録層１０３と下部電極層１０２とは物理的に分離されることから、ヒューズ素子Ｆには電流が流れなくなる。したがって、図８に示した検出回路２４０を活性化させて記録層１０３と下部電極層１０２との間に電源電圧を印加しても、接点Ｎの電位はほぼグランド電位となる。

このようにして記録層１０３と下部電極層１０２を物理的に分離すると、これらを再び接触状態に戻すことはできない。したがって、ヒューズ素子Ｆは、レーザビームの照射などによって切断する通常のヒューズ素子と同様、情報を不可逆的に記憶することが可能となる。

ここで、ヒューズ素子Ｆを構成する記録層１０３の材料としてカルコゲナイド材料などの相変化材料を用いているのは、次の理由による。第１に、カルコゲナイド材料などの相変化材料は、アルミニウム（Ａｌ）やポリシリコンなど他の導電材料に比べて融点がかなり低く、破壊により空洞Ｒを形成しやすい点が挙げられる。第２に、本実施形態による半導体記憶装置は、メモリセルＭＣが不揮発性メモリ素子ＰＣを有しているため、不揮発性メモリ素子ＰＣを形成する工程にてヒューズ素子Ｆを同時に形成することができるからである。

ヒューズ素子Ｆを構成する記録層１０３は、相変化材料を含んでいることから、図９のように非切断状態、つまり、記録層１０３と下部電極層１０２とが接触している状態であっても、ヒューズ素子Ｆの抵抗値にはばらつきが生じうる。一般には、成膜直後においてはアモルファス状態であり、その後のリフロー工程などによって結晶状態となる。このため、非切断状態であるヒューズ素子Ｆは、十分に低抵抗状態となるはずである。しかしながら、実際には、記録層１０３と下部電極層１０２との接触面積が小さくなると、初期状態における抵抗値のばらつきが大きくなる傾向がある。特に、下部電極層１０２の径をメモリセル並みに微細化すると、非切断状態であってもヒューズ素子Ｆが高抵抗状態となる可能性が高くなる。

このような点を考慮して、本実施形態では、不揮発性メモリ素子ＰＣに含まれる下部電極層１０２の径Ｄ１（図３参照）と、ヒューズ素子Ｆに含まれる下部電極層１０２の径Ｄ２（図９参照）との関係を
Ｄ１＜Ｄ２
に設定している。このように設定することにより、ヒューズ素子Ｆにおける記録層１０３と下部電極層１０２との接触面積が拡大することから、非切断状態にあるヒューズ素子Ｆをより確実に低抵抗状態とすることが可能となる。但し、この点は本発明において必須ではない。

図１１は、単位回路２２ｊのより具体的な構成を示す回路図である。

図１１に示す回路は、ヒューズ素子Ｆの他端である接点Ｎとグランド配線との間に直列接続されたトランジスタ２４１，２４２を有している。これらトランジスタ２４１，２４２は、図８に示した検出回路２４０に相当する。トランジスタ２４１のゲートには、半導体記憶装置のリセット時に活性化されるパワーオン信号ＰＯＮが供給される。一方、トランジスタ２４２のゲートは電源電位に固定され、トランジスタ２４１に流れる電流量を制限する電流制限素子として機能する。したがって、ヒューズ素子Ｆは、パワーオン信号ＰＯＮが活性化すると、一時的にグランド配線に接続されることになる。但し、トランジスタ２４２によって電流が制限されていることから、トランジスタ２４１がオンしても、ヒューズ素子Ｆが切断されることはない。

また、図１１に示す回路は、ヒューズ素子Ｆの他端である接点Ｎとグランド配線との間に直列接続されたトランジスタ２５１〜２５３をさらに有している。これらトランジスタ２５１〜２５３は、図８に示した書き込み回路２５０に相当する。トランジスタ２５１のゲートには対応するヒューズセット選択信号ＤＥＣｉが供給され、トランジスタ２５１のゲートにはヒューズ切断信号ＦＣＵＴが供給され、トランジスタ２５３のゲートにはアドレス信号ＡＤＤの対応するビットＡｊが供給される。トランジスタ２５１〜２５３は、ヒューズ素子Ｆを切断可能なオン電流を流すことが可能であり、これにより、トランジスタ２５１〜２５３が全てオンすると、ヒューズ素子Ｆは図９に示す非切断状態から図１０に示す切断状態に変化する。

また、図１１に示すインバータ２６１とトランジスタ２６２，２６３は、図８に示したラッチ回路２６０に相当する。インバータ２６１の入力端は接点Ｎに接続されている。また、トランジスタ２６２は、接点Ｎとグランド配線との間に接続されており、トランジスタ２６２のゲートにはインバータ２６１の出力がフィードバックされる。さらに、トランジスタ２６３のゲートには、対応するヒューズセット選択信号ＤＥＣｉの反転信号が供給される。かかる構成により、パワーオン信号ＰＯＮが一時的に活性化すると、ヒューズ素子Ｆが非切断状態であればインバータ２６１の出力はローレベルとなり、ヒューズ素子Ｆが切断状態であればインバータ２６１の出力はハイレベルとなる。

但し、ヒューズセット選択信号ＤＥＣｉが活性レベル（ハイレベル）である期間は、トランジスタ２６３がオフ状態となることから、ラッチ動作は行われない。これは、ヒューズ素子Ｆの切断電流量をトランジスタ２５１〜２５３によって正しく制御するためである。

さらに、図１１に示すＥＸＮＯＲ（排他的否論理和）回路２７１は、図８に示した判定回路２７０に相当する。ＥＸＮＯＲ回路２７１は、アドレス信号ＡＤＤの対応するビットＡｊとインバータ２６１の出力を受け、これらが一致すると一致信号Ｃｊをハイレベルとする。

ヒューズ素子Ｆの切断は、ウェハ状態で行われる動作試験において欠陥のあるメモリセルのアドレスを特定した後、特定された欠陥アドレスに応じて行われる。

図１２は、プログラム回路２００に対するプログラム方法を説明するためのフローチャートである。

まず、ウェハ状態で動作試験を行い、これによって欠陥アドレスを検出する（ステップＳ１１）。次に、検出された欠陥アドレスのいずれかを一つを特定し（ステップＳ１２）、ヒューズセット選択信号ＤＥＣ１〜ＤＥＣｍを用いていずれか一つのヒューズセットを選択する（ステップＳ１３）。ヒューズセットの選択は、図１に示したヒューズセット選択回路１３０によって入力データをデコードすることによって行う。これにより、ヒューズセット選択信号ＤＥＣ１〜ＤＥＣｍのいずれか（例えばＤＥＣｉ）が活性化し、対応するヒューズセット２０ｉに対する欠陥アドレスの書き込みが可能な状態となる。

この状態で、ヒューズ切断信号ＦＣＵＴをハイレベルに活性化させるとともに、欠陥アドレスを供給する（ステップＳ１４）。これにより、選択されたヒューズセット２０ｉに含まれるヒューズ素子Ｆのうち、欠陥アドレスの対応するビットが「１」であるヒューズ素子Ｆには、トランジスタ２５１〜２５３を介して切断電流が流れることになる。これにより、ヒューズ素子Ｆを構成する記録層１０３と下部電極層１０２とが物理的に分離され、ヒューズ素子Ｆは切断される。これに対し、欠陥アドレスの対応するビットが「０」であるヒューズ素子Ｆには切断電流が流れず、記録層１０３と下部電極層１０２とは物理的に接触した状態が保たれる。

そして、他にプログラムすべき欠陥アドレスがあれば（ステップＳ１５：ＹＥＳ）、ステップＳ１２に戻って欠陥アドレスの特定を行う。一方、他にプログラムすべき欠陥アドレスが無ければ（ステップＳ１５：ＮＯ）、一連のプログラム処理を終了する。

以上により、各欠陥アドレスがプログラム回路２００に含まれるヒューズセット２０１〜２０ｍのいずれかに書き込まれる。したがって、リセット動作によってパワーオン信号ＰＯＮを一時的に活性化させると、ラッチ回路２６０に欠陥アドレスがラッチされ、判定回路２７０を用いたアドレス判定が可能な状態となる。そして、外部から欠陥アドレスが実際に供給されると、検出信号ＨＩＴ１〜ＨＩＴｍのいずれかが活性化し、アドレス置換回路２１０によって代替アドレスへの置換が行われる。

以上説明したように、本実施形態による半導体記憶装置では、ヒューズ素子Ｆが相変化材料からなる記録層１０３を含んでおり、記録層１０３と下部電極層１０２とを物理的に分離させることによって不可逆的に欠陥アドレスを記録している。このため、レーザビームを用いてヒューズ素子を切断することによって欠陥アドレスを記憶するタイプの半導体記憶装置とは異なり、パッシベーション膜が破壊されることがなく、製品の信頼性を高めることが可能となる。しかも、切断時にレーザビームを用いないことから、ヒューズ素子Ｆの近傍（例えばヒューズ素子Ｆの上方など）に他の素子や配線などを配置することができる。つまり、ヒューズ素子Ｆの近傍がデッドスペースとならないことから、集積度を高めることが可能となる。

また、相変化材料は比較的融点が低いことから、ポリシリコンなどからなるヒューズ素子を大電流によって溶断するタイプと比べて、切断が非常に容易且つ確実であるという利点も有する。具体的には、本実施形態によるヒューズ素子Ｆを切断するのに必要な電圧は２〜３Ｖ程度、切断に要する時間は数十〜数百μｓ程度である。また、ヒューズ素子Ｆの切断前の抵抗値は約数Ｋ〜数十ＫΩであるのに対し、切断後の抵抗値はＭΩオーダーとなるこのため、アンチヒューズのように、非導通状態であるか導通状態であるかを判定するセンス回路なども不要である。

さらに、本実施形態では、メモリセルＭＣに含まれる不揮発性メモリ素子ＰＣとヒューズ素子Ｆとがほぼ同じ構造を有していることから、これらを同一工程で形成することが可能となり、ヒューズ素子Ｆを形成するための追加工程が不要である。しかも、本実施形態では、不揮発性メモリ素子ＰＣに含まれる下部電極層１０２の径Ｄ１よりも、ヒューズ素子Ｆに含まれる下部電極層１０２の径Ｄ２を大きく設定していることから、初期状態における抵抗値のばらつきを低減することが可能となる。

このように、本実施形態では、ヒューズ素子Ｆに含まれる下部電極層１０２の径Ｄ２を大きくすることによって、初期状態における抵抗値のばらつきを低減しているが、初期状態においてヒューズ素子Ｆが低抵抗状態となっているか否かを確認可能な手段を設ければ、より信頼性を高めることが可能となる。以下、初期状態におけるヒューズ素子Ｆの抵抗状態を確認可能な第２の実施形態について説明する。

図１３は、本発明の好ましい第２の実施形態において用いられる単位回路２２ｊの回路図であり、初期状態においてヒューズ素子Ｆが低抵抗状態となっているか否かを確認するための回路が付加されている。具体的には、アドレス信号ＡＤＤの対応するビットＡｊとテスト信号ＴＥＳＴを受けるＡＮＤ回路２８０が追加され、その出力がＥＸＮＯＲ回路２７１に供給された構成を有している。その他の構成については、図１１に示した回路と同じである。

テスト信号ＴＥＳＴは、通常時においてハイレベルであり、テスト時においてローレベルとなる信号である。したがって、通常時は図１１に示した回路と全く同じ動作をするが、テスト時においてはＥＸＮＯＲ回路２７１の一方の入力信号がローレベルに固定される。したがって、テスト時においては、アドレス信号ＡＤＤの値にかかわらず、一致信号Ｃｊはヒューズ素子Ｆが低抵抗状態であるか高抵抗状態であるかを示すことになる。つまり、ヒューズ素子Ｆが低抵抗状態であれば一致信号Ｃｊはハイレベルとなり、ヒューズ素子Ｆが高抵抗状態であれば一致信号Ｃｊはローレベルとなる。

図１４は、本実施形態にて用いられるヒューズセット２０ｉの構成を示すブロック図である。

図１４に示すヒューズセット２０ｉは、図７に示したヒューズセット２０ｉと異なり、イネーブル回路３００及びＡＮＤ回路２３１が追加されている。各単位回路２２０〜２２ｎ及びイネーブル回路３００にはテスト信号ＴＥＳＴが供給され、イネーブル回路３００には無効化信号ＥＣＵＴが供給されている。ＡＮＤ回路２３１は、一致信号Ｃ０〜Ｃｎを受ける回路であり、これらが全てハイレベルとなると判定信号ＰＡＳＳｉをハイレベルに活性化させる。

また、ＡＮＤ回路２３０の入力には、イネーブル回路３００の出力であるイネーブル信号Ｅが追加されている。このため、本実施形態では、一致信号Ｃ０〜Ｃｎだけでなく、イネーブル信号Ｅについてもハイレベルとなった場合に、検出信号ＨＩＴｉが活性化する。その他の構成については、図７に示したヒューズセット２０ｉと同じである。

図１５は、イネーブル回路３００の回路図である。

図１５に示すように、イネーブル回路３００は、トランジスタ２５３のゲートに無効化信号ＥＣＵＴが供給され、ＡＮＤ回路２８０の一入力端が電源電位及びグランド電位に固定されている点において、図１３に示した単位回路２２ｊと異なる。その他の構成については、図１３に示した単位回路２２ｊと同じである。

図１６は、本実施形態におけるプログラム方法を説明するためのフローチャートである。

本実施形態によるプログラム方法は、欠陥アドレスの検出（ステップＳ１１）のあとに、ヒューズセットのテスト（ステップＳ２１）と不良ヒューズセットの無効化（ステップＳ２２）が追加されている点において、図１２に示したプログラム方法と相違している。尚、これら追加されたステップＳ２１，Ｓ２２は、ステップＳ１１より前に実行しても構わない。

ヒューズセットのテスト（ステップＳ２１）は、テスト信号ＴＥＳＴをローレベルに活性化させることにより行う。この時点では、まだいずれのヒューズ素子Ｆも切断されていないことから、正しく低抵抗状態となっていれば、一致信号Ｃ０〜Ｃｎは全てハイレベルとなるはずである。したがって、単位回路２２０〜２２ｎに含まれるヒューズ素子Ｆが全て低抵抗状態となっているならば、ＡＮＤ回路２３１の出力である判定信号ＰＡＳＳｉはハイレベルとなるはずである。

しかしながら、いずれかのヒューズ素子Ｆが高抵抗状態となっている場合には、対応する単位回路２２ｊの出力である一致信号Ｃｊがローレベルとなることから、当該ヒューズセット２０ｉの判定信号ＰＡＳＳｉは活性化せず、ローレベルのままとなる。

このような不良ヒューズセットは、欠陥アドレスを正しく記憶することができないため、無効化処理を行う（ステップＳ２２）。不良ヒューズセットの無効化は、無効化信号ＥＣＵＴをハイレベルに活性化させた状態で、無効化すべき不良ヒューズセットに対応するヒューズセット選択信号ＤＥＣｉをハイレベルに活性化させることにより行う。これにより、不良ヒューズセットに含まれるイネーブル回路３００のヒューズ素子Ｆが切断される。イネーブル回路３００のヒューズ素子Ｆが切断されると、イネーブル回路３００の出力であるイネーブル信号Ｅはローレベルに固定され、使用できない状態となる。

このようにしてヒューズセットの選別を行った後は、既に説明した手順にしたがって欠陥アドレスの書き込みを行う（ステップＳ１２〜ステップＳ１５）。このとき、ステップＳ１３におけるヒューズセットの選択は、イネーブル信号Ｅがハイレベルである正常なヒューズセットの中から行い、イネーブル信号Ｅがローレベルである不良ヒューズセットからは選択しない。これにより、初期状態における抵抗値のばらつきによって欠陥アドレスを正しく記憶できないヒューズセットの使用を回避することができ、信頼性をより高めることが可能となる。

このように、本実施形態では、高抵抗状態となっているヒューズ素子を含むヒューズセットを無効化しているが、初期化によってヒューズ素子Ｆが低抵抗化する手段を設ければ、無効化されるヒューズセットを救済することが可能となる。以下、初期化によってヒューズ素子Ｆを低抵抗化可能な第３の実施形態について説明する。

図１７及び図１８は、それぞれ本発明の好ましい第３の実施形態において用いられる単位回路２２ｊ及びイネーブル回路３００の回路図である。

図１７及び図１８に示すように、本実施形態において用いられる単位回路２２ｊ及びイネーブル回路３００には、初期化によってヒューズ素子Ｆを低抵抗化するための回路が付加されている。具体的には、トランジスタ２５２，２５３と並列接続されたトランジスタ２５４が追加され、そのゲートに電源電位が供給された構成を有している。その他の構成については、図１３及び図１５に示した回路とそれぞれ同じである。

トランジスタ２５４は、ヒューズ素子Ｆに初期化電流を流すためのトランジスタであり、トランジスタ２５２がオフしている状態でトランジスタ２５１がオンすると、ヒューズ素子Ｆには初期化電流が流れる。初期化電流は、切断時に流す電流よりも小さく、ヒューズ素子Ｆに含まれる記録層１０３が図４に示した曲線Ｂに従って加熱されるレベルに設定される。このため、トランジスタ２５１がオンすると、ヒューズ素子Ｆに含まれる記録層１０３は結晶化され、低抵抗状態となる。

図１９は、本実施形態におけるプログラム方法を説明するためのフローチャートである。

本実施形態によるプログラム方法は、欠陥アドレスの検出（ステップＳ１１）のあとに、ヒューズセットのテスト（ステップＳ３１）、不良ヒューズセットの初期化（ステップＳ３２）、初期化の成否判定（ステップＳ３３）及び不良ヒューズセットの無効化（ステップＳ３４）が追加されている点において、図１２に示したプログラム方法と相違している。尚、これら追加されたステップＳ３１〜３４は、ステップＳ１１より前に実行しても構わない。

ヒューズセットのテスト（ステップＳ３１）は、上述したステップＳ２１と同じであり、テスト信号ＴＥＳＴをローレベルに活性化させることにより行う。上述の通り、この時点では、まだいずれのヒューズ素子Ｆも切断されていないことから、単位回路２２０〜２２ｎに含まれるヒューズ素子Ｆが全て低抵抗状態となっていれば、判定信号ＰＡＳＳｉはハイレベルとなるはずである。

しかしながら、いずれかのヒューズ素子Ｆが高抵抗状態となっている場合には、対応する単位回路２２ｊの出力である一致信号Ｃｊがローレベルとなることから、当該ヒューズセット２０ｉの判定信号ＰＡＳＳｉは活性化せず、ローレベルのままとなる。

このような不良ヒューズセットは、このままでは欠陥アドレスを正しく記憶することができないため、これを救済すべく、初期化処理を行う（ステップＳ３２）。不良ヒューズセットの初期化は、ヒューズ切断信号ＦＣＵＴをローレベルとした状態で、初期化すべき不良ヒューズセットに対応するヒューズセット選択信号ＤＥＣｉをハイレベルに活性化させることにより行う。これにより、不良ヒューズセットに含まれる全てのヒューズ素子Ｆには初期化電流が流れ、ヒューズ素子Ｆに含まれる記録層１０３が結晶化される。これにより、高抵抗状態であったヒューズ素子Ｆも低抵抗状態に変化する。

次に、再びヒューズセットのテストを行うことにより、初期化が成功したか否かを判定する（ステップＳ３３）。その結果、初期化に失敗したヒューズセット、つまり、初期化を行ってもなお判定信号ＰＡＳＳｉがローレベルとなるヒューズセットについては、無効化処理を行う（ステップＳ３４）。無効化処理（ステップＳ３４）は、上述したステップＳ２２と同じであり、無効化信号ＥＣＵＴをハイレベルに活性化させた状態で、無効化すべき不良ヒューズセットに対応するヒューズセット選択信号ＤＥＣｉをハイレベルに活性化させることにより行う。対応するイネーブル信号Ｅはローレベルに固定され、当該ヒューズセットは使用できない状態となる。

このようにしてヒューズセットの選別を行った後は、既に説明した手順にしたがって欠陥アドレスの書き込みを行う（ステップＳ１２〜ステップＳ１５）。ここでも、ステップＳ１３におけるヒューズセットの選択は、イネーブル信号Ｅがハイレベルである正常なヒューズセットの中から行い、イネーブル信号Ｅがローレベルである不良ヒューズセットからは選択しない。

このように、本実施形態では、不良ヒューズセットに対して初期化を行っていることから、初期状態において高抵抗状態となっているヒューズ素子Ｆを低抵抗状態に変化させることができる。これにより、無効化されるヒューズセットをほとんど無くすことが可能となる。尚、本実施形態では、初期化処理（ステップＳ３２）を不良ヒューズセットに対してのみ実行しているが、ヒューズセット選択信号ＤＥＣ１〜ＤＥＣｍを全てハイレベルとすることにより、全てのヒューズセット２０１〜２０ｍに対して初期化処理を行っても構わない。

次に、本発明の第４の実施形態について説明する。

図２０は、本発明の好ましい第４の実施形態による半導体記憶装置の全体構成を模式的に示すブロック図である。

図２０に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ１００、アクセス回路１１０及びＩ／Ｏ回路１２０に加え、ＯＴＰ領域４００を備えている。メモリセルアレイ１００、アクセス回路１１０及びＩ／Ｏ回路１２０については、図１に示したものと同様である。図２０では、プログラム回路２００及びヒューズセット選択回路１３０が省略されているが、図１に示した半導体記憶装置と同様、これらを備えていても構わない。

ＯＴＰ領域４００は、ユーザプログラムやベンダープログラムを記録するための領域であり、一旦ＯＴＰ領域４００に記録されたプログラムはその後消去することができない。つまり、不可逆的な不揮発記録を行うことができる。

図２１は、ＯＴＰ領域４００の構成を示すブロック図である。

図２１に示すように、ＯＴＰ領域４００は、デコーダ４１０と、複数のＯＴＰレジスタ４０１〜４０ｍによって構成されている。デコーダ４１０は、アドレス信号ＡＤＤをデコードすることにより、対応する選択信号ＳＥＬ１〜ＳＥＬｍを活性化させる回路である。これら選択信号ＳＥＬ１〜ＳＥＬｍは、それぞれ対応するＯＴＰレジスタ４０１〜４０ｍに供給される。

各ＯＴＰレジスタ４０ｉ（ｉ＝１〜ｍ）は、いずれも単位回路４２０〜４２ｎによって構成されている。各単位回路４２０〜４２ｎの具体的な回路構成については、ビットＡｊの代わりに対応する選択信号ＳＥＬｉが用いられる他は、図１１又は図１７に示した単位回路２２ｊと同じ回路構成を有している。したがって、単位回路４２０〜４２ｎに含まれるヒューズ素子Ｆを切断することによって、ｎ＋１ビットのデータＤＡＴＡを不可逆的に不揮発記録することができる。単位回路４２０〜４２ｎの出力ＤＡＴＡは、図２０に示すＩ／Ｏ回路１２０に供給され、外部に出力される。

このような構成により、本実施形態による半導体記憶装置においては、可逆的な不揮発記録が必要なユーザデータについてはメモリセルアレイ１００に記録し、不可逆的な不揮発記録が必要なユーザプログラムやベンダープログラムについてはＯＴＰ領域４００に記録することができる。このため、ベンダープログラムなどをパッケージング前や実装前にＯＴＰ領域４００に記憶させた場合であっても、リフローによってプログラム内容が破壊されることがない。

尚、上述した第４の実施形態では、ＯＴＰ領域４００が図６に示したプログラム回路２００と類似の構成を有しているが、ＯＴＰ領域４００の構成がこれに限定されるものではない。したがって、例えば図２に示すメモリセルアレイ１００と同様、ワード線とビット線の交点にメモリセルＭＣがアレイ状に配列されたマトリクス構成を有していても構わない。

次に、本発明の第５の実施形態について説明する。

図２２は、本発明の好ましい第５の実施形態による半導体記憶装置の全体構成を模式的に示すブロック図である。

図２２に示すように、本実施形態による半導体記憶装置においては、ＯＴＰ領域５００がメモリセルアレイ１００の一部を構成している。つまり、ユーザ領域を構成するメモリセルとＯＴＰ領域を構成するメモリセルが同じメモリセルアレイ内に混在している。図２２においても、プログラム回路２００及びヒューズセット選択回路１３０が省略されているが、図１に示した半導体記憶装置と同様、これらを備えていても構わない。

図２３は、本実施形態におけるメモリセルアレイ１００の構成を示す図である。図２３（ａ）に示す例では、ユーザ領域５１０とＯＴＰ領域５００がロウアドレスによって区別されており、図２３（ｂ）に示す例では、ユーザ領域５１０とＯＴＰ領域５００がカラムアドレスによって区別されている。このような構成によれば、メモリセルアレイ１００に対する通常のアクセスによって、ＯＴＰ領域５００に記録されたユーザプログラムやベンダープログラムなどを読み出すことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、記録層を構成する可変抵抗材料として、カルコゲナイド材料などの相変化材料を用いているが、電気抵抗が可逆的に変化しうる可変抵抗材料であれば、相変化材料に限定されない。したがって、電圧パルスの印加によって電気抵抗が変化する磁気抵抗材料を用いても構わない。この場合、メモリセルＭＣについても同じ磁気抵抗材料を用いることにより、いわゆるＲＲＡＭを構成することが好ましい。このような磁気抵抗材料としては、ＰｒＣａＭｎＯ系材料、例えば、Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３などを挙げることができる。

但し、記録層を構成する可変抵抗材料としては、上記実施形態のように、相変化材料を選択することが最も好ましい。相変化材料は比較的融点が低いため、電流の印加によって空洞を形成しやすいからである。

また、上記実施形態では、記録層と下部電極層とを物理的に分離させることによって欠陥アドレスを記憶しているが、記録層から分離させる電極層は下部電極層に限定されず、記録層と接する他の電極層（例えば、上部電極層）であっても構わない。

また、上記実施形態では、記録層と下部電極層とを物理的に分離させることによって欠陥アドレスやベンダープログラムなどを記憶しているが、記憶させる情報としてはこれらに限られるものではない。例えば、ロット番号などの個体情報であっても構わないし、チップの機能を切り替えるためのいわゆるヒューズオプションに関する情報であっても構わない。

本発明の好ましい第１の実施形態による半導体記憶装置の全体構成を模式的に示すブロック図である。 メモリセルアレイ１００の構成を示す回路図である。 不揮発性メモリ素子ＰＣの構造を示す断面図である。 カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。 不揮発性メモリ素子ＰＣ内の相変化領域Ｐの位置を説明するための断面図である。 プログラム回路２００の構成を示すブロック図である。 一つのヒューズセット２０ｉの構成を示す回路図である。 一つの単位回路２２ｊの基本構成を示すブロック図である。 ヒューズ素子Ｆの構造を示す断面図である。 ヒューズ素子Ｆに空洞Ｒが形成された状態を示す断面図である。 単位回路２２ｊのより具体的な構成を示す回路図である。 第１の実施形態におけるプログラム方法を説明するためのフローチャートである。 本発明の好ましい第２の実施形態において用いられる単位回路２２ｊの回路図である。 第２の実施形態において用いられるヒューズセット２０ｉの構成を示すブロック図である。 イネーブル回路３００の回路図である。 第２の実施形態におけるプログラム方法を説明するためのフローチャートである。 本発明の好ましい第３の実施形態において用いられる単位回路２２ｊの回路図である。 本発明の好ましい第３の実施形態において用いられるイネーブル回路３００の回路図である。 第３の実施形態におけるプログラム方法を説明するためのフローチャートである。 本発明の好ましい第４の実施形態による半導体記憶装置の全体構成を模式的に示すブロック図である。 ＯＴＰ領域４００の構成を示すブロック図である。 本発明の好ましい第５の実施形態による半導体記憶装置の全体構成を模式的に示すブロック図である。 本発明の好ましい第５の実施形態におけるメモリセルアレイ１００の構成を示す図であり、（ａ）はユーザ領域５１０とＯＴＰ領域５００がロウアドレスによって区別された例を示し、（ｂ）はユーザ領域５１０とＯＴＰ領域５００がカラムアドレスによって区別された例を示している。

符号の説明

１００ メモリセルアレイ
１０１ 層間絶縁膜
１０２ 下部電極層
１０３ 記録層
１０４ 上部電極層
１０５ 配線層
１１０ アクセス制御回路
１２０ Ｉ／Ｏ回路
１３０ ヒューズセット選択回路
２００ プログラム回路
２０１〜２０ｍ ヒューズセット
２１０ アドレス置換回路
２２０〜２２ｎ 単位回路
２３０，２３１，２８０ ＡＮＤ回路
２４０ 検出回路
２４１，２４２，２５１〜２５４，２６２，２６３ トランジスタ
２５０ 書き込み回路
２６０ ラッチ回路
２６１ インバータ
２７０ 判定回路
２７１ ＥＸＮＯＲ回路
３００ イネーブル回路
４００，５００ ＯＴＰ領域
４０１〜４０ｍ ＯＴＰレジスタ
４１０ デコーダ
４２０〜４２ｎ 単位回路
５１０ ユーザ領域
ＡＤＤ アドレス信号
Ｃ０〜Ｃｎ 一致信号
ＤＥＣ１〜ＤＥＣｍ ヒューズセット選択信号
ＤＱ 入出力データ
Ｅ イネーブル信号
ＥＣＵＴ 無効化信号
Ｆ ヒューズ素子
ＦＣＵＴ ヒューズ切断信号
ＨＩＴ１〜ＨＩＴｍ 検出信号
ＩＡＤＤ 内部アドレス
ＭＣ メモリセル
ＰＡＳＳｉ 判定信号
ＰＣ 不揮発性メモリ素子
ＰＯＮ パワーオン信号
Ｒ 空洞
ＴＥＳＴ テスト信号

Claims (22)

1. 電気抵抗が可逆的に変化しうる可変抵抗材料を含む記録層と、前記記録層と接する電極層とからなる記録ユニット及び不揮発性メモリ素子と、
   前記記録ユニットに電流を流すことにより、前記記録ユニットを構成する前記記録層と前記電極層とを物理的に分離させる書き込み回路と、
   前記記録ユニットに電圧を印加することにより、前記記録ユニットを構成する前記記録層と前記電極層との接続状態を検出する検出回路と、を備え、
   前記記録ユニットを構成する前記記録層と前記電極層との接触面積は、前記不揮発性メモリ素子を構成する前記記録層と前記電極層との接触面積よりも大きい、
   ことを特徴とする半導体記憶装置。
2. 前記検出回路により検出された接続状態を示す論理値を保持するラッチ回路をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記不揮発性メモリ素子は、前記記録ユニットとほぼ同じ構成を有していることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記記録ユニットの前記電極層の径の値は、前記不揮発性メモリ素子の前記電極層の径の値よりも大きい、ことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記記録ユニットは、前記不揮発性メモリ素子を含むメモリセルであって欠陥のあるメモリセルのアドレスを記憶するヒューズ素子として用いられることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記記録ユニットは、プログラムを記憶するＲＯＭ素子として用いられることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
7. 前記記録ユニットの前記記録層に含まれる前記可変抵抗材料を所定の抵抗状態に初期化させる初期化回路をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
8. 前記可変抵抗材料は、相状態によって電気抵抗が異なる相変化材料であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
9. 前記可変抵抗材料は、電圧パルスの印加によって電気抵抗が変化する磁気抵抗材料であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
10. 複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記ビット線と前記ワード線との交点に配置された複数のメモリセルと、欠陥のあるメモリセルのアドレスを記憶するヒューズ素子を備える半導体記憶装置であって、
    前記メモリセル及び前記ヒューズ素子は、いずれも記録層及び電極層を有し、
    前記記録層は、電気抵抗が可逆的に変化しうる可変抵抗材料を含み、
    前記ヒューズ素子を構成する前記記録層と前記電極層との接触面積は、前記不揮発性メモリ素子を構成する前記記録層と前記電極層との接触面積よりも大きい、
    ことを特徴とする半導体記憶装置。
11. 前記ヒューズ素子は、前記メモリセルに含まれる不揮発性メモリ素子とほぼ同じ構成を有している、ことを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記可変抵抗材料は、相状態によって電気抵抗が異なる相変化材料であることを特徴とする請求項１０又は１１に記載の半導体記憶装置。
13. 前記不揮発性メモリ素子は、前記記録層に含まれる前記相変化材料の相状態によって情報を保持し、前記ヒューズ素子は、前記記録層と前記電極層との物理的接触の有無によって情報を保持することを特徴とする請求項１２に記載の半導体記憶装置。
14. 前記ヒューズ素子に書き込み電流を流すことにより、前記記録層と前記電極層とを物理的に分離させる書き込み回路と、前記ヒューズ素子に初期化電流を流すことにより、前記記録層に含まれる前記相変化材料を結晶化させる初期化回路をさらに備え、
    前記書き込み電流の電流量は、前記初期化電流の電流量よりも大きいことを特徴とする請求項１２又は１３に記載の半導体記憶装置。
15. 前記可変抵抗材料は、電圧パルスの印加によって電気抵抗が変化する磁気抵抗材料であることを特徴とする請求項１０又は１１に記載の半導体記憶装置。
16. 請求項１０乃至１５のいずれか一項に記載の半導体記憶装置に欠陥アドレスをプログラムするプログラム方法であって、
    欠陥のあるメモリセルのアドレスを特定するアドレス特定ステップと、特定された欠陥アドレスに応じて、所定のヒューズ素子を構成する前記記録層と前記電極層とを物理的に分離させる書き込みステップとを備えることを特徴とする半導体記憶装置のプログラム方法。
17. 前記ヒューズ素子に含まれる前記記録層の抵抗状態を判定する判定ステップをさらに備え、
    前記書き込みステップは、前記記録層が低抵抗状態であると判定されたヒューズ素子を複数個用いることを特徴とする請求項１６に記載の半導体記憶装置のプログラム方法。
18. 前記ヒューズ素子に初期化電流を流すことにより、前記記録層に含まれる前記相変化材料を結晶化させる初期化ステップをさらに備えることを特徴とする請求項１６又は１７に記載の半導体記憶装置のプログラム方法。
19. 前記初期化ステップを行っても前記記録層が低抵抗状態とならないヒューズ素子を無効化する無効化ステップをさらに備えることを特徴とする請求項１８に記載の半導体記憶装置のプログラム方法。
20. 可逆的な不揮発記録が可能な第１のメモリセルと、不可逆的な不揮発記録が可能な第２のメモリセルとを備え、
    前記第１及び第２のメモリセルは、いずれも、電気抵抗が可逆的に変化しうる可変抵抗材料を含む記録層と、前記記録層と接する電極層とを含み、
    前記第２のメモリセルを構成する前記記録層と前記電極層との接触面積は、前記第１のメモリセルを構成する前記記録層と前記電極層との接触面積よりも大きい、
    ことを特徴とする半導体記憶装置。
21. 前記第１のメモリセルは、前記記録層に含まれる可変抵抗材料の電気抵抗を変化させることによって可逆的な不揮発記録を行うことが可能であり、
    前記第２のメモリセルは、前記記録層と前記電極層とを物理的に分離させることによって不可逆的な不揮発記録を行うことが可能であることを特徴とする請求項２０に記載の半導体記憶装置。
22. 前記第１のメモリセルと前記第２のメモリセルが同じメモリセルアレイ内に混在していることを特徴とする請求項２０又は２１に記載の半導体記憶装置。

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