JP2008181633A - 半導体記憶装置及びそのプログラム方法 - Google Patents
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Abstract
【解決手段】 本発明による半導体記憶装置は、層間絶縁膜101と、層間絶縁膜101に埋め込まれた下部電極層102と、層間絶縁膜101上に設けられた記録層103及び上部電極層104とからなる記録ユニットを備える。記録ユニットに所定の電流を流すと、記録層103は融点を大幅に超えて加熱され、記録層103と下部電極層102との界面近傍に空洞Rが形成される。その結果、記録層103と下部電極層102とは物理的に分離されることから、記録ユニットには電流が流れなくなる。記録層103と下部電極層102を物理的に分離すると、これらを再び接触状態に戻すことはできない。したがって、情報を不可逆的に記憶することが可能となる。
【選択図】図10
Description
D1<D2
に設定している。このように設定することにより、ヒューズ素子Fにおける記録層103と下部電極層102との接触面積が拡大することから、非切断状態にあるヒューズ素子Fをより確実に低抵抗状態とすることが可能となる。但し、この点は本発明において必須ではない。
101 層間絶縁膜
102 下部電極層
103 記録層
104 上部電極層
105 配線層
110 アクセス制御回路
120 I/O回路
130 ヒューズセット選択回路
200 プログラム回路
201〜20m ヒューズセット
210 アドレス置換回路
220〜22n 単位回路
230,231,280 AND回路
240 検出回路
241,242,251〜254,262,263 トランジスタ
250 書き込み回路
260 ラッチ回路
261 インバータ
270 判定回路
271 EXNOR回路
300 イネーブル回路
400,500 OTP領域
401〜40m OTPレジスタ
410 デコーダ
420〜42n 単位回路
510 ユーザ領域
ADD アドレス信号
C0〜Cn 一致信号
DEC1〜DECm ヒューズセット選択信号
DQ 入出力データ
E イネーブル信号
ECUT 無効化信号
F ヒューズ素子
FCUT ヒューズ切断信号
HIT1〜HITm 検出信号
IADD 内部アドレス
MC メモリセル
PASSi 判定信号
PC 不揮発性メモリ素子
PON パワーオン信号
R 空洞
TEST テスト信号
Claims (22)
- 電気抵抗が可逆的に変化しうる可変抵抗材料を含む記録層と、前記記録層と接する電極層と、前記記録層と前記電極層との間に電流を流すことにより、前記記録層と前記電極層とを物理的に分離させる書き込み回路と、前記記録層と前記電極層との間に電圧を印加することにより、前記記録層と前記電極層との接続状態を検出する検出回路とを備えることを特徴とする半導体記憶装置。
- 前記検出回路により検出された接続状態を示す論理値を保持するラッチ回路をさらに備えることを特徴とする請求項1に記載の半導体記憶装置。
- 複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記ビット線と前記ワード線との交点に配置された複数の不揮発性メモリ素子を有するメモリセルとをさらに備え、
前記不揮発性メモリ素子は、前記記録層と前記電極層からなる記録ユニットとほぼ同じ構成を有していることを特徴とする請求項1又は2に記載の半導体記憶装置。 - 前記記録ユニットを構成する前記記録層と前記電極層との接触面積は、前記不揮発性メモリ素子を構成する前記記録層と前記電極層との接触面積よりも大きいことを特徴とする請求項3に記載の半導体記憶装置。
- 前記記録ユニットは、欠陥のあるメモリセルのアドレスを記憶するヒューズ素子として用いられることを特徴とする請求項3又は4に記載の半導体記憶装置。
- 前記記録ユニットは、プログラムを記憶するROM素子として用いられることを特徴とする請求項3又は4に記載の半導体記憶装置。
- 前記記録層に含まれる前記可変抵抗材料を所定の抵抗状態に初期化させる初期化回路をさらに備えることを特徴とする請求項1乃至6のいずれか一項に記載の半導体記憶装置。
- 前記可変抵抗材料は、相状態によって電気抵抗が異なる相変化材料であることを特徴とする請求項1乃至7のいずれか一項に記載の半導体記憶装置。
- 前記可変抵抗材料は、電圧パルスの印加によって電気抵抗が変化する磁気抵抗材料であることを特徴とする請求項1乃至7のいずれか一項に記載の半導体記憶装置。
- 複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記ビット線と前記ワード線との交点に配置された複数のメモリセルと、欠陥のあるメモリセルのアドレスを記憶するヒューズ素子を備える半導体記憶装置であって、
前記メモリセルは、対応するビット線に直列接続された記録層及び電極層を有し、前記記録層は、電気抵抗が可逆的に変化しうる可変抵抗材料を含み、前記ヒューズ素子は、前記メモリセルに含まれる不揮発性メモリ素子とほぼ同じ構成を有していることを特徴とする半導体記憶装置。 - 前記ヒューズ素子を構成する前記記録層と前記電極層との接触面積は、前記不揮発性メモリ素子を構成する前記記録層と前記電極層との接触面積よりも大きいことを特徴とする請求項10に記載の半導体記憶装置。
- 前記可変抵抗材料は、相状態によって電気抵抗が異なる相変化材料であることを特徴とする請求項10又は11に記載の半導体記憶装置。
- 前記不揮発性メモリ素子は、前記記録層に含まれる前記相変化材料の相状態によって情報を保持し、前記ヒューズ素子は、前記記録層と前記電極層との物理的接触の有無によって情報を保持することを特徴とする請求項12に記載の半導体記憶装置。
- 前記ヒューズ素子に書き込み電流を流すことにより、前記記録層と前記電極層とを物理的に分離させる書き込み回路と、前記ヒューズ素子に初期化電流を流すことにより、前記記録層に含まれる前記相変化材料を結晶化させる初期化回路をさらに備え、
前記書き込み電流の電流量は、前記初期化電流の電流量よりも大きいことを特徴とする請求項12又は13に記載の半導体記憶装置。 - 前記可変抵抗材料は、電圧パルスの印加によって電気抵抗が変化する磁気抵抗材料であることを特徴とする請求項10又は11に記載の半導体記憶装置。
- 請求項10乃至15のいずれか一項に記載の半導体記憶装置に欠陥アドレスをプログラムするプログラム方法であって、
欠陥のあるメモリセルのアドレスを特定するアドレス特定ステップと、特定された欠陥アドレスに応じて、所定のヒューズ素子を構成する前記記録層と前記電極層とを物理的に分離させる書き込みステップとを備えることを特徴とする半導体記憶装置のプログラム方法。 - 前記ヒューズ素子に含まれる前記記録層の抵抗状態を判定する判定ステップをさらに備え、
前記書き込みステップは、前記記録層が低抵抗状態であると判定されたヒューズ素子を複数個用いることを特徴とする請求項16に記載の半導体記憶装置のプログラム方法。 - 前記ヒューズ素子に初期化電流を流すことにより、前記記録層に含まれる前記相変化材料を結晶化させる初期化ステップをさらに備えることを特徴とする請求項16又は17に記載の半導体記憶装置のプログラム方法。
- 前記初期化ステップを行っても前記記録層が低抵抗状態とならないヒューズ素子を無効化する無効化ステップをさらに備えることを特徴とする請求項18に記載の半導体記憶装置のプログラム方法。
- 可逆的な不揮発記録が可能な第1のメモリセルと、不可逆的な不揮発記録が可能な第2のメモリセルとを備え、
前記第1及び第2のメモリセルは、いずれも、電気抵抗が可逆的に変化しうる可変抵抗材料を含む記録層と、前記記録層と接する電極層とを含んでいることを特徴とする半導体記憶装置。 - 前記第1のメモリセルは、前記記録層に含まれる可変抵抗材料の電気抵抗を変化させることによって可逆的な不揮発記録を行うことが可能であり、
前記第2のメモリセルは、前記記録層と前記電極層とを物理的に分離させることによって不可逆的な不揮発記録を行うことが可能であることを特徴とする請求項20に記載の半導体記憶装置。 - 前記第1のメモリセルと前記第2のメモリセルが同じメモリセルアレイ内に混在していることを特徴とする請求項20又は21に記載の半導体記憶装置。
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