CN109313596A - 共享错误检测和校正存储器 - Google Patents

共享错误检测和校正存储器 Download PDF

Info

Publication number
CN109313596A
CN109313596A CN201780037240.0A CN201780037240A CN109313596A CN 109313596 A CN109313596 A CN 109313596A CN 201780037240 A CN201780037240 A CN 201780037240A CN 109313596 A CN109313596 A CN 109313596A
Authority
CN
China
Prior art keywords
memory
test
circuit
data
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780037240.0A
Other languages
English (en)
Other versions
CN109313596B (zh
Inventor
芝田友之
近藤力
田中启之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN202210673440.8A priority Critical patent/CN114974393A/zh
Publication of CN109313596A publication Critical patent/CN109313596A/zh
Application granted granted Critical
Publication of CN109313596B publication Critical patent/CN109313596B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2017—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where memory access, memory control or I/O control functionality is redundant
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1208—Error catch memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

描述了共享接口芯片上的错误校正存储器的设备和方法。实例设备包含：至少一个存储器芯片，所述至少一个存储器芯片具有多个第一存储器单元；以及接口芯片，所述接口芯片耦合到所述至少一个存储器芯片并且具有控制电路和存储区。所述控制电路检测所述至少一个存储器芯片的所述第一存储器单元中的一或多个缺陷存储器单元。所述控制电路进一步将所述第一存储器单元中的所述一或多个缺陷存储器单元的第一缺陷地址信息存储到所述存储区中。当已对于所述第一存储器单元中的所述一或多个缺陷存储器单元提供存取请求时，所述接口芯片响应所述第一缺陷地址信息和所述存取请求以存取所述存储区而非所述至少一个存储器芯片。

Description

共享错误检测和校正存储器
背景技术
高数据可靠性、高速存储器存取、较低功耗和减少的芯片尺寸是半导体存储器所需要的特征。近年来，已经引进了三维(3D)存储器装置。一些3D存储器装置是通过竖直地堆叠芯片(例如，方块)并使用贯穿衬底通孔(TSV)互连芯片来形成的。3D存储器装置的益处包含减少电路延迟和功耗的较短互连、在各层之间允许不同层中的功能框之间有宽带宽总线的大量竖直通孔、以及相当小的占地面积。因此，3D存储器装置促进了较高的存储器存取速度、较低功耗以及芯片尺寸减少。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)和宽-输入/输出(I/O)动态随机存取存储器(DRAM)。
例如，高带宽存储器(HBM)是包含高性能DRAM和竖直堆叠的DRAM的存储器类型。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠具有每个芯片两个128位通道总共八个输入/输出通道并且总宽度为1024位。HBM的接口(I/F)芯片提供了与八个输入/输出通道的接口，所述八个输入/输出通道互相独立地起作用。例如，针对每个通道，时钟频率、命令顺序以及数据可以独立地提供。因此，这八个输入/输出通道不一定彼此同步。
存在可以执行用于HBM的几种测试类型。例如，一种测试类型可以使用可以设定在I/F芯片上的存储器内置自测(mBIST)电路来执行。mBIST电路提供用于验证由于堆叠芯片造成的失败。mBIST电路可以包含被称为错误捕捉存储器(ECM)的用于存储缺陷信息的存储器。例如，使用缺陷信息，可以执行硬修复如熔断熔丝以使具有故障位的行和列断开连接并将其用冗余的行或列代替。
HBM具有通过使用mBIST电路执行的包装后修复功能。包装后修复功能使用冗余单元来进行修复，并且这些冗余单元一般形成在核心的存储器矩阵中。然而，包装后修复功能在缺陷单元的数量大于可修复单元的数量时可能无法通过提供冗余单元来修复缺陷。此外，可能难以修复属于冗余单元的一或多个缺陷单元。
发明内容
根据本公开的实施例的一种实例设备可以包含至少一个存储器芯片和接口芯片。所述至少一个存储器芯片可以包含多个第一存储器单元。所述接口芯片可以耦合到所述至少一个存储器芯片并且可以包含控制电路和存储区。所述控制电路可以检测所述至少一个存储器芯片的所述第一存储器单元中的一或多个缺陷存储器单元并且可以进一步将所述第一存储器单元中的所述一或多个缺陷存储器单元的第一缺陷地址信息存储到所述存储区中。当已对于所述第一存储器单元中的所述一或多个缺陷存储器单元提供存取请求时，所述接口芯片可以至少部分地响应所述第一缺陷地址信息和所述存取请求以存取所述存储区而非所述至少一个存储器芯片。
根据本公开的实施例的一种实例接口芯片设备可以包含测试电路，所述测试电路包含测试逻辑电路和一或多个存储器。所述测试逻辑电路可以在所述测试电路耦合到至少一个存储器芯片时检测所述至少一个存储器芯片的一或多个缺陷存储器单元。所述一或多个存储器的第一部分可以将所述一或多个缺陷存储器单元的第一地址信息存储为缺陷地址信息。所述测试电路可以在所述测试逻辑电路基于所述缺陷地址信息确定存取请求包含与所述一或多个缺陷存储器单元相关的第二地址信息时响应于所述存取请求来存取所述一或多个存储器的第二部分中的一或多个存储器单元。
根据本公开的实施例，一种共享接口芯片上的错误校正存储器的实例方法可以包含：检测存储器芯片的一或多个缺陷存储器单元；将所述一或多个缺陷存储器单元的第一地址信息存储为缺陷地址信息；以及基于所述缺陷地址信息响应于存取请求包含与所述一或多个缺陷存储器单元相关的第二地址信息来存取所述错误校正存储器中的一或多个存储器单元。
附图说明
图1A是根据本公开的实施例的半导体装置中的接口(I/F)芯片和多个核心芯片的示意图
图1B是根据本公开的实施例的包含包括接口(I/F)芯片和所述多个核心芯片的半导体装置的存储器系统的示意图。
图2是根据本公开的实施例的半导体装置中的I/F芯片的框图。
图3是根据本公开的实施例的图2中的包含半导体装置中的存储器内置自测(mBIST)电路的接口电路的框图。
图4A是根据本公开的实施例的半导体装置中的图3中的mBIST的测试操作过程的简化流程图图。
图4B是根据本公开的实施例的由半导体装置中的mBIST执行的作为初始化测试操作过程的一部分的操作过程的简化流程图。
图5是根据本公开的实施例的图3的数据输入/输出电路的示意图。
图6是根据本公开的实施例的图3的存取信号输出电路的示意图。
图7A是根据本公开的实施例的图3的存储区(MEM)的一部分的示意图。
图7B是根据本公开的实施例的图3的MEM的一部分的示意图。
图7C是根据本公开的实施例的图3的MEM的一部分的示意图。
图7D是根据本公开的实施例的图3的MEM的一部分的示意图。
图8是根据本公开的实施例的包含半导体装置中的存储器内置自测(mBIST)电路的I/F芯片的框图。
图9是根据本公开的实施例的半导体装置中的所述多个核心芯片中的一个核心芯片的示意图。
图10是根据本公开的实施例的包含半导体装置中的存储器内置自测(mBIST)电路的I/F芯片的框图。
图11A是根据本公开的实施例的图10的I/F芯片中的写入操作的简化流程图。
图11B是根据本公开的实施例的图10的I/F芯片中的读取操作的简化流程图。
图12是根据本公开的实施例的半导体装置中的I/F芯片的框图。
图13是根据本公开的实施例的半导体装置中的I/F芯片的框图。
图14A是根据本公开的实施例的图13的I/F芯片中的写入操作的简化流程图。
图14B是根据本公开的实施例的图13的I/F芯片中的读取操作的简化流程图。
具体实施方式
以下将参考附图详细解释本发明的各个实施例。以下详细说明参考了附图，所述附图通过说明的方式示出了可以实践本发明的特定方面和实施例。足够详细地描述这些实施例以使本领域技术人员能够实践本发明。可以利用其它实施例并且可以在不脱离本发明的范围的情况下做出结构、逻辑和电气改变。本文所揭示的各个实施例不一定是相互排他的，因为一些实施例可以与一或多个其它揭示的实施例组合形成新的实施例。
图1A是根据本公开的实施例的半导体装置中的接口(I/F)芯片和多个核心芯片的示意图。例如，半导体装置10可以是3D存储器装置，如HBM、HMC、宽IO DRAM。半导体装置是通过竖直地堆叠芯片形成的，如图1A所示。堆叠的芯片可以包含接口芯片21和核心芯片22。在这个实例中，每个核心芯片22可以是包含两个通道的存储器芯片。每个通道可以包含多个存储器单元和存取存储器单元的电路系统。例如，存储器单元可以是DRAM存储器单元。
图1B是根据本公开的实施例的包含包括接口(I/F)芯片和所述多个核心芯片的半导体装置的存储器系统的示意图。存储器系统1可以包含存储器控制器11和3D存储器装置10。在这个实例中，核心芯片22a、22b、22c和22d分别包含通道A和C、通道B和D、通道E和G以及通道F和H。如图1B所示，核心芯片22的通道A、B、C、D、E、F、G和H可以经由不同的信号线23a、23b、23c、23d、23e、23f、23g和23h分别耦合到I/F芯片21。I/F芯片21可以包含从存储器控制器11接收对应信号的测试控制端子24、数据端子25和存取信号端子26。例如，测试控制端子24可以接收测试控制信号。数据端子25可以从存储器控制器11接收写入数据或可以将读取数据传输到存储器控制器11。存取信号端子26可以从存储器控制器11接收存取信号。存取信号可以包含操作命令(例如，读取命令、写入命令)和与操作命令相对应的地址信息。
图2是根据本公开的实施例的半导体装置中的I/F芯片21上的接口电路的框图。接口电路31设定在I/F芯片21上。接口电路31可以包含耦合到图1B中的核心芯片22的对应通道即通道A、通道B……和通道H的通道接口块CIF_A 32a、CIF_B 32b……和CIF_H 32h。此外，接口电路31可以包含多个数据贯穿衬底通孔TSVD 33和存取贯穿衬底通孔TSVA 34。TSVD 33和TSVA 34经配置以将通道接口块CIF_A 32a、CIF_B 32b……和CIF_H 32h分别耦合到图1B中的核心芯片22的通道即通道A、通道B……和通道H。在一个实施例中，图1B中的每条信号线23可以包含每个通道的对应的TSVD 33和TSVA 34。通道接口块CIF_A 32a、CIF_B 32b……和CIF_H 32h中的每个通道接口块可以包含数据输入/输出电路DI/O 35和存取信号输出电路ASO 36。每个DI/O 35可以经由对应的TSVD 33从耦合的通道接收数据。DI/O35可以进一步耦合到数据端子DT 37。数据端子DT 37可以是图1B中的数据端子25。ASO 36可以耦合到存取信号端子AT 38。存取信号端子AT 38可以接收包含外部提供的存取请求的存取信号(例如，从图1B的存储器控制器11)。每个存取请求可以包含命令，所述命令包含所请求的操作(例如，读取请求、写入请求等)以及对命令所请求的操作进行操作的地址。存取信号端子AT 38可以是图1B中的存取信号端子26。每个ASO 36可以经由对应的TSVA 34将存取请求作为命令信号和存取信号提供到例如耦合的通道。在正常读取操作中，读取请求和对应的地址信息经由AT 38在外部提供到ASO 36。ASO 36可以响应于读取请求经由TSVA 34将读取请求和对应的地址信息提供到耦合的通道。耦合的通道可以响应于读取请求和对应的地址信息而经由TSVD 33将数据提供到DI/O 35。DI/O 35可以经由DT 37来提供数据。类似地，在正常写入操作中，写入请求和对应的地址信息经由AT 38在外部提供到ASO 36。ASO36可以响应于写入请求经由TSVA 34将写入请求和对应的地址信息提供到耦合的通道。同时，DI/O 35可以从DT 37接收写入数据并且响应于写入请求和对应的地址信息而经由TSVD33将写入数据提供到耦合的通道。通道接口块CIF_A 32a、CIF_B 32b……和CIF_H 32h中的每一个可以进一步包含数据比较器电路DCMP 39和存取信号比较器电路ACMP 40。稍后将详细提供DCMP 39和ACMP 40的功能。
接口电路31可以进一步包含存储器内置自测块mBIST 41。mBIST 41可以经由多路复用器MUX 45向通道接口块CIF_A 32a、CIF_B 32b……和CIF_H 32h提供测试信号以便响应于测试控制信号TCTL来对每个通道执行测试操作。TCTL经由测试控制端子TCT 43在外部提供。TCT 43可以是图1B中的测试控制端子24。mBIST 41可以在初始化操作和初始化操作之后的正常操作(如读取和写入操作)期间以及在测试操作期间执行缺陷单元检测和修复功能。稍后将详细提供mBIST 41的功能。接口电路31可以进一步包含功率检测电路PD 42。PD 42可以响应于经由电力端子PT 44在外部提供的电力供应器PS来向mBIST 41提供上电信号PON。mBIST 41可以响应于PON来开始初始化操作。接口电路31可以进一步包含测试端子TT 46和测试衬垫TP 47。TT 46可以耦合到插座等以便将外部测试器(未示出)耦合到接口电路31。TP 47可以将具有探针卡接口的外部测试器(未示出)耦合到例如接口电路31。TP47可以用于晶片加工期间的测试。MUX 45可以选择TT 46、TP 47和mBIST 41中的一个作为测试信号的来源并且将测试信号提供到通道接口块CIF_A 32a、CIF_B 32b……和CIF_H32h。
在图2中，如通过圆圈表示的DT 37、AT 38、TCT 43、PT 44和TT 46等端子可以例如由微凸块电极形成。测试衬垫TP 47可以例如由衬垫电极形成。DT 37、AT 38、TCT 43、PT 44和TT 46中的每一个可以包含一或多个端子。TP 47可以包含一或多个衬垫。
图3是根据本公开的实施例的图2中的包含半导体装置中的存储器内置自测(mBIST)电路41的接口电路31的框图。图3示出了图2的mBIST 41与图2的通道接口块CIF_A32a、CIF_B 32b……和CIF_H 32h中的一个之间的连接作为实例。其它通道接口块可以如图3所示类似地耦合到mBIST 41。接口芯片可以包含设定有单个通道的多个TSVD[n:0]33和对应的DI/O[n:0]35、DT[n:0]37和DCMP[n:0]39。类似地，接口芯片可以包含设定有单个通道的多个TSVA[m:0]34、ASO[m:0]36、AT[m:0]38和ACMP[m:0]40。在图3中，“m”是命令/地址信号的位数且“n”是数据信号的位数，并且“m”和“n”可以是彼此不相同的。mBIST 41可以包含存储器内置自测逻辑电路mBISTL 411和存储区MEM 412。mBISTL 411可以是如算法模式生成器生成器(APG)等控制电路，所述控制电路可以控制mBIST 41的操作。MEM 412可以是单个存储器电路。可替代地，MEM 412可以是多个存储器电路，所述多个存储器电路中的每一个可以单独地执行独立的功能。例如，MEM 412可以包含错误捕捉存储器(ECM)和微码存储器(MCM)。例如，ECM和MCM中的每一个可以包含静态随机存取存储器(SRAM)。MCM可以存储微码。微码可以表示用于测试核心芯片的存储器单元的测试模式。mBISTL 411可以根据微码来执行测试操作。ECM可以在测试操作期间存储缺陷地址信息。例如，MEM 412如ECM和/或MCM可以用作用于如稍后详细描述的那样修复核心芯片22中的缺陷存储器单元的备用单元。在一些实施例中，I/F芯片21可以进一步包含用于存储微码的只读存储器(ROM)。在另一个实施例中，MEM 412中的MCM的初始状态可以表示微码。
在一个实施例中，mBIST 41可以在测试操作期间操作。mBIST 41可以进一步在初始化操作和正常操作期间操作。具体来说，mBIST 41可以检测核心芯片22的存储器单元中的一或多个缺陷单元。在检测到所述一或多个缺陷单元时，mBIST 41可以在初始化操作期间将缺陷单元的地址信息存储在MEM 412的一部分例如ECM和/或MCM中。此外，在正常操作期间，mBIST 41可以使用MEM 412的其它部分例如ECM和/或MCM，以便用MEM 412的其它部分来代替缺陷单元，所述其它部分可以充当备用存储器。换句话说，mBIST 41可以将对核心芯片22的缺陷单元的存取重定向到MEM 412的其它部分。
在一些实施例中，核心芯片22中的每一个可以进一步包含如反熔丝等缺陷地址存储电路和备用存储器单元。在核心芯片22包含缺陷地址存储电路时，I/F芯片21的MEM 412的其它部分以及核心芯片22的备用存储器单元可以用于修复彼此不相同的缺陷单元。在一些实施例中，I/F芯片21的MEM 412的其它部分可以代替核心芯片22的备用存储器单元中的缺陷单元。以下描述了mBIST 41和通道接口块32在测试操作、初始化操作以及包含读取操作或写入操作的正常操作中的每一个操作期间的详细操作。
1)测试操作
图4A是根据本公开的实施例的半导体装置中的图3中的mBIST的测试操作过程的简化流程图。例如，在装运之前，测试操作过程可以由mBIST来执行。
在操作框401中，mBIST 42可以接收通过测试控制端子TCT 43在外部提供的测试控制信号TCTL。测试控制信号可以包含测试指令。响应于TCTL，mBISTL 411可以执行微码以执行测试操作。在一些实施例中，微码可以预先存储在I/F芯片21的MCM或ROM上作为其初始状态。在其它实施例中，MCM可以存储外部提供的微码。mBISTL 411可以将测试使能信号TEST提供到DI/O[n:0]35和ASO[n:0]36。DI/O[n:0]35可以在使外部数据端子DT[n:0]37与DCMP[n:0]39和mBIST 41脱离耦合的同时响应于TEST来将TSVD[n:0]33耦合到与DCMP[n:0]39和mBIST 41耦合的BISTDATA节点。类似地，ASO[m:0]36可以在使外部存取端子AT[m:0]38与ACMP[m:0]40和mBIST 41脱离耦合的同时响应于TEST来将TSVA[m:0]34耦合到与ACMP[m:0]40和mBIST 41耦合的内置自测命令和地址节点BISTC/A。稍后将参考图5和6提供对DI/O[n:0]35和ASO[m:0]36的详细描述。
在操作框402中，mBISTL 411可以向DI/O[n:0]35提供测试写入数据TWDATA[n:0]。mBISTL 411可以向ASO[m:0]36提供包含测试写入命令和测试地址信息的测试命令/地址信号TC/A[m:0]。因此，DI/O[n:0]35和ASO[m:0]36可以对相应的通道执行测试写入操作。例如，DI/O[n:0]可以将TWDATA[n:0]作为核心数据COREDATA[n:0]提供到TSVD[n:0]33。ASO[m:0]36可以将TC/A[m:0]作为核心命令和地址信号COREC/A[m:0]提供到TSVA[m:0]34。
在COREDATA[n:0]存储到由核心芯片22的相应通道中的COREC/A[m:0]所指定的存储器单元中之后，mBISTL 411可以将包含测试读取命令和测试地址信息的测试命令/地址信号TC/A[m:0]提供到ASO[m:0]36以执行操作框403中的测试读取操作。mBISTL 411可以向MEM 412提供包含测试地址信息TA的存储器控制信号MEMCTL。因此，ASO[m:0]36可以经由TSVA[m:0]34将包含测试读取命令和测试地址信息的COREC/A[m:0]提供到相应的通道。相应通道可以响应于COREC/A[m:0]来将包含测试读取数据的COREDATA[n:0]提供到TSVD[n:0]33。DI/O[n:0]35可以接收测试读取数据并且将测试读取数据提供到DCMP[n:0]39。
在操作框404中，DCMP[n:0]39可以将测试读取数据与属于从mBISTL 411提供的对应测试写入数据的预期数据EXP[n:0]进行比较。DCMP[n:0]39可以将比较结果DCMR[n:0]提供到错误检测电路PFD 48。如果只是一个DCMR[n:0]指示测试读取数据与EXP[n:0]之间的数据差异，则在操作框406中，PFD 48可以提供有源失败检测信号P/F(例如，处于逻辑高电平)。如果对所有DCMR[n:0]而言测试读取数据与EXP[n:0]之间不存在数据差异，则PFD 48可以提供无源P/F(例如，处于逻辑低电平)。在操作框406中，响应于有源P/F，MEM 412可以将对应的测试地址信息存储为缺陷地址信息。
在操作框407中，在测试了相应通道的存储器单元之后，可以将存储在MEM 412中的确定缺陷地址信息编程到核心芯片22的缺陷地址存储电路例如反熔丝中。在操作框405中，在编程之前，可以从MEM 412读取确定缺陷地址信息到外部测试器或外部控制器(未示出)。缺陷地址信息的编程可以由mBISTL 411来执行或由测试器或控制器在外部执行。
2)初始化操作
图4B是根据本公开的实施例的由半导体装置中的mBIST执行的作为初始化测试操作过程的一部分的操作过程的简化流程图。作为初始化操作过程的一部分的测试操作与装运之前的上述测试操作类似，上电顺序除外。在操作框421中，mBISTL 411可以响应上电信号PON而非TCTL以启动对存储器单元的测试。在一些实施例中，TCTL可以用于启动与图4A中的操作框401类似的操作框401'中的测试。在作为初始化操作过程的一部分的测试操作中，可以跳过将确定缺陷地址信息编程到核心芯片22的缺陷地址存储电路中。相反，在与操作框402类似的执行操作框402'中的测试写入、与操作框403类似的操作框403'中的测试读取以及与操作框404类似的操作框404'中的预测读取数据与预期数据EXP[n:0]的比较之后，可以在操作框406'中将确定缺陷地址信息存储在I/F芯片21的MEM 412中。在操作框422中，包含写入操作和读取操作的正常存取操作可以是在初始化操作之后。
3)正常写入操作
在正常操作中，TEST可以是无源的(例如，处于逻辑低电平)。DI/O[n:0]35可以将TSVD[n:0]33耦合到DT[n:0]37，直到命中信号Hit_R/W变为有源(例如，处于逻辑高电平)。稍后将参考图5提供对DI/O[n:0]35的详细描述。外部存储器控制器(例如，图1B的存储器控制器11)可以向DT[n:0]37提供包含写入数据的外部数据信号EXDATA[n:0]。外部存储器控制器还可以向AT[m:0]38提供包含写入命令和存取地址信息(例如，写入存取地址)的外部命令/地址[m:0](EXC/A[m:0])信号。ASO[m:0]36可以将EXC/A[m:0]作为COREC/A[m:0]提供到相应的通道。在这个实施例中，ASO[m:0]36可以进一步将BISTC/A节点上的EXC/A[m:0]提供到ACMP[m:0]40。ACMP[m:0]40可以将BISTC/A节点上的存取地址信息与从MEM 412提供的缺陷地址信息DEFAIF[m:0]进行比较。ACMP[m:0]40可以将比较结果ACMR[m:0]提供到命中检测电路HITD 49。在所有ACMR[m:0]指示存取地址信息与DEFAIF[m:0]之间相匹配时，HITD49可以向mBISTL 411提供命中信号。在一些实施例中，MEM 412可以将DEFAIF[m:0]提供到ACMP[m:0]40。ACMP[m:0]40可以包含例如锁存电路，所述锁存电路可以至少在正常操作(例如，写入操作或读取操作)期间固持DEFAIF[m:0]。命中信号可以指示提供的地址信息与缺陷地址信息相对应。命中信号还可以指示操作类型(例如，写入操作)。响应于命中信号(HIT)，mBIST 41可以向DI/O[n:0]35提供HIT_W信号。响应于HIT_W信号，DI/O[n:0]35将内置自测(BISTDATA)节点上的EXDATA[n:0]提供到MEM 412。mBISTL 411可以对MEM 412执行写入操作以将写入数据存储到MEM中。在一些实施例中，mBISTL 411可以在如重定向对MEM412的存取等修复操作正在执行的同时停止对核心芯片22上的相应通道执行写入操作。在BISTC/A节点上的存取信息与DEFAIF[m:0]不对应时，DI/O[n:0]35可以将EXDATA[n:0]提供到通道作为COREDATA[n:0]并且COREDATA[n:0]被写入到核心芯片22的对应存储器单元中。
4)正常读取操作
正常读取操作与上述正常写入操作类似，读取顺序除外。在读取操作中，mBISTL411可以在任何ACMR[m:0]指示存取地址信息(例如，读取地址信息)与DEFAIF[m:0]之间相匹配时响应于从HITD 49提供的命中信号来提供HIT_R信号。响应于HIT_R信号，DI/O[n:0]35可以通过BISTDATA节点将DT[n:0]37耦合到MEM 412。mBISTL可以进一步对MEM 412执行读取操作以从MEM 412提供请求读取数据。在一些实施例中，mBISTL 411可以控制读取数据的读取等待时间。从MEM 412检索的读取数据可以经由BISTDATA节点提供到DI/O[n:0]35。DI/O[n:0]35可以响应于有源HIT_R信号将BISTDATA节点选择性地耦合到EXDATA节点，因此DI/O[n:0]35可以将读取数据提供到DT[n:0]37。在一些实施例中，mBISTL 411可以在如重定向对MEM 412的存取以供读取等修复操作正在执行的同时停止对核心芯片22上的相应通道执行读取操作。在BISTC/A节点上的地址信息与DEFAIF[m:0]不对应时，可以从DT[n:0]37上的核心芯片22的相应通道的存储器单元中检索数据。
图5是根据本公开的实施例的图3的数据输入/输出电路(DI/O)35的示意图。DI/O35耦合到EXDATA节点。DI/O 35可以包含接收器缓冲器Rx 50。接收器缓冲器Rx 50从DT 37接收EXDATA并且可以进一步将EXDATA提供到选择器55的一个输入节点。选择器55可以进一步在另一个输入节点处从DCMP 39接收BISTDATA节点上的BISTDATA输出(BISTDATAout)。选择器55可以在转换之后进一步在选择节点处从mBIST 41接收TEST。TEST可以在测试操作中是有源的并且在正常操作(例如，写入操作、读取操作等)中是无源的。如果TEST是无源的，则选择器55可以将EXDATA提供到缓冲电路57。如果TEST是有源的，则选择器55可以将BISTDATA输出从BISTDATA节点提供到缓冲电路57。例如，缓冲电路57可以是三态缓冲器。缓冲电路57的输入节点可以从选择器55接收信号。缓冲电路57的使能输入节点可以接收指示使能写入数据到核心芯片22的写入使能信号CORE_W。例如，CORE_W可以由ASO 36响应于写入命令来提供为COREC/A的一部分。在CORE_W有源(例如，处于逻辑高电平)时，缓冲电路57可以提供来自选择器55的信号作为COREDATA。DI/O 35可以包含选择器56和耦合到选择器56的一个输入节点的与非电路56a。与非电路56a可以接收HIT_W信号和来自选择器55的信号。与非电路56a可以响应于有源HIT_W信号将来自选择器55的信号提供到选择器56的一个输入节点。选择器56可以具有可以接收缓冲电路57的作为COREDATA提供的输出信号的另一个输入节点。选择器56可以在转换之后进一步从选择节点处的mBIST 41接收TEST。在TEST有源时，选择器56可以经由缓冲电路57从选择器55并行地提供信号、将与COREDATA相同的数据作为BISTDATA输入(BISTDATAin)通过BISTDATA节点提供到DCMP 39。在HIT_W有源而TEST无源时，选择器56可以将EXDATA作为BISTDATA输入通过BISTDATA节点提供到DCMP 39。在正常写入操作中，在无缺陷地址信息的情况下，TEST和HIT_W均是无源的。因此，并无数据可以从选择器45提供。因此，仅EXDATA可以作为COREDATA通过选择器55和缓冲电路57提供。
选择器54可以接收BISTDATA输出和COREDATA。选择器54可以进一步从mBIST 41接收选择节点处的HIT_R。选择器55可以在HIT_R有源时提供BISTDATA输出。选择器54可以在HIT_R无源时进一步提供COREDATA。发射器缓冲器51可以连续地提供输出信号作为EXDATA。
图6是根据本公开的实施例的图3的存取信号输出电路(ASO)36的示意图。ASO 36可以包含接收器缓冲器Rx 58。接收器缓冲器Rx 58从AT 38接收EXC/A。选择器60可以进一步在另一个输入节点处从mBIST 41接收TC/A。选择器60可以在转换之后进一步从mBIST 41接收TEST。TEST可以在测试操作中是有源的并且在正常操作中是无源的。如果TEST是无源的，则选择器60可以提供EXC/A作为COREC/A。如果TEST是有源的，则选择器60可以提供TC/A作为COREC/A。与电路61可以接收选择器60的输出信号。与电路61可以在转换之后进一步从mBIST 41接收TEST。TEST在转换之后响应于有源TEST变为无源，并且BISTC/A节点变为无源。与电路61可以响应于无源TEST将从选择器60接收到的EXC/A提供到BISTC/A。
图7A和7B是根据本公开的实施例的图3的存储区MEM 412的一部分的示意图。例如，MEM 412可以包含错误捕捉存储器(ECM)70。在测试操作中，ECM 70可以接收MEMCTL中包含的测试地址信息TA以及失败信号P/F。ECM 70可以响应于有源失败信号P/F将TA存储为包含缺陷地址信息的失败信息。在正常操作中，ECM 70可以具有多个部分，包含部分71a和部分71b。ECM 70的所述多个部分中的部分71a可以存储失败信息。如前所述，可以在初始化操作期间检测到失败信息并进行存储。缺陷地址信息DEFAIF可以从部分71a提供到对应的ACMP 40。ECM 70的所述多个部分中的部分71b可以包含可以代替失败信息所寻址的核心芯片22的缺陷存储器单元的备用存储器单元。ECM 70的所述多个部分中的部分71b可以接收MEMCTL中的指示读取操作或写入操作的控制信号R/WCTL。在写入操作中，部分71b可以包含可以响应于TA和指示写入操作的R/WCTL来存储来自BISTDATA节点的数据的一或多个备用存储器单元。在读取操作中，部分71b可以响应于TA和指示读取操作的R/WCLTL来将数据从所述一或多个备用存储器单元提供到BISTDATA节点。
图7C是根据本公开的实施例的图3的MEM的一部分的示意图。在这个实施例中，ECM70可以进一步包含页缓冲器PB 72，所述页缓冲器可以缓冲部分71b中的备用存储器单元与DI/O 35之间的数据。PB 72可以包含例如多个触发器，所述多个触发器可以提供比ECM 70的存取速度更高的存取速度。
图7D是根据本公开的实施例的图3的MEM的一部分的示意图。在这个实施例中，ECM70可以进一步包含用于永久存储失败信息的反熔丝AF 73。
图8是根据本公开的实施例的包含半导体装置中的存储器内置自测(mBIST)电路41的I/F芯片31的框图。将不会重复对图3中包含的并且参考图3描述的部件所对应的部件的描述。不像图3的I/F芯片，HITD 49'可以控制对MEM 412'而非mBISTL 411'的读取和写入操作。HITD 49'可以在所有ACMR[m:0]指示存取地址信息(例如，读取地址信息)与DEFAIF[m:0]之间相匹配时向MEM 412'提供MEMCTL信号的一部分，如TA和R/WCTL。在这个实例中，HITD 49'可以直接向DI/O[n:0]35'提供HIT_R和HIT_W，而非向mBISTL 411'提供命中信号以及使mBISTL 411'提供HIT_R和HIT_W。
图9是根据本公开的实施例的半导体装置中的所述多个核心芯片22中的一个核心芯片的示意图。所述一个核心芯片可以包含存取控制电路AC 80、存储器单元阵列MA 82、备用存储器单元阵列SMA 83和缺陷地址存储电路AF 81。例如，缺陷地址存储电路AF 81可以包含反熔丝。在一些实施例中，MA 82中的存储器单元和SMA 83中的存储器单元可以在类型上不同于I/F芯片21的MEM 412中的存储器单元。例如，MA 82中的存储器单元和SMA 83中的存储器单元可以是DRAM存储器单元。SMA可以包含用于如前所述的代替存储器单元阵列中的缺陷存储器单元多个备用存储器单元。AF 81可以存储失败信息，包含缺陷地址信息。如上所述，I/F芯片21的MEM 412还可以存储缺陷地址信息。存储在I/F芯片21的MEM 412中的缺陷地址信息和存储在每个核心芯片22的AF 81中的缺陷地址信息可以彼此不相同。在一些实施例中，在测试操作期间检测到的缺陷地址信息可以存储到每个核心芯片22的AF 81中，而在初始化操作期间检测到的缺陷地址信息可以存储在I/F芯片21的MEM 412中。在一些实施例中，AF 81可以存储相同核心芯片22上的MA 82中的存储器单元的缺陷地址信息，而I/F芯片21的MEM 412可以存储放置在半导体装置中的任何核心芯片22中的单元的缺陷地址信息。AC可以响应于COREC/A经由TSVA 34以及响应于核心数据经由TSVD 33来对MA 82执行读取和写入操作。在COREC/A包含与从AF 81提供的缺陷地址命令(DEFADDC)中的缺陷地址信息所包含的一或多个地址相对应的存取地址信息时，AC 80可以存取SMA 83中的存储器单元。
图10是根据本公开的实施例的包含半导体装置中的存储器内置自测(mBIST)电路的I/F芯片的框图。I/F芯片21可以包含命令解码器1002，所述命令解码器可以包含在图3中的存取信号输出电路ASO 36中。命令解码器1002可以经由输入缓冲器Rx接收命令/地址信号CA，并且可以进一步将写入命令信息(WriteCom)、读取命令信息(ReadCom)和地址通过实现为贯穿衬底通孔(TSV)(例如，图1B中的TSVA 34)的信号线23提供到一或多个核心芯片22。I/F芯片21可以包含控制器电路1001和mBIST电路41'，所述mBIST电路包含mBIST逻辑电路411'和存储区MEM 412'。MEM 412'可以包含多个存储器电路1004和1005。例如，所述多个存储器电路1004和1005可以是静态随机存取存储器(SRAM)，并且所述多个存储器电路1004和1005中的一个存储器电路1004可以包含可以在内容可寻址存储器(CAM)模式中起作用的CAM存储器。控制器电路1001可以通过标记存储器1003来控制存储器电路1004。控制器电路1001可以接收WriteCom和ReadCom。控制器电路1001还可以从存储区MEM 412'接收命中信号。控制器电路1001还可以从标记存储器1003接收标记信息。例如，标记信息可以包含使用中标记信息和锁定标记信息。使用中标记信息可以指示，具有CAM模式的与存储器电路1004中提供的特定地址相对应的区域已经在使用中。锁定标记信息可以指示，具有CAM模式的与存储器电路1004中提供的特定地址相对应的区域被锁定并且是不可修改的(例如，已经存储了缺陷地址信息)。存储器电路1005可以将存储器电路1005上存储的数据提供到随机存取存储器数据(RAMDAT)节点(例如，图3中的BISTDATA节点)上。可以充当图3中的DI/O[n:0]35的多路复用器MUX 1006和多路复用器MUX 1007从RAMDAT节点接收数据。MUX 1007可以经由读取数据(ReadData)节点接收经由TSV 23(例如，图1B中的TSVD 33)从核心芯片22读取的数据。MUX 1007响应于来自存储器电路1004的命中信号经由输出缓冲器Tx向数据队列DQ节点提供输出信号。如果命中信号是有源的(例如，逻辑高电平)、指示应当提供RAMDAT，则MUX 1007可以提供来自RAMDAT节点的数据。如果命中信号是无源的(例如，逻辑低电平)并且并无代替数据存储在MEM 412'中用于特定地址，则MUX 1007可以经由读取数据节点从核心芯片22提供读取数据。MUX 1006接收来自RAMDAT节点的数据以及来自mBIST逻辑电路411'的测试数据，并且响应于数据是否应当与来自MEM 412'的数据或来自mBIST逻辑电路411'的测试数据(例如，图3中的测试写入数据TWDATA)相匹配，将来自RAMDAT节点的数据或测试数据作为EXPDAT(例如，图3中的EXP)节点上的预期数据提供到比较器1008。比较器1008(例如，图3中的DCMP 39)将EXPDAT节点上的预期数据与读取数据进行比较并且将比较结果信号CMPRSLT(例如，图3中的P/F)提供到控制器电路1001和mBIST逻辑电路411'。控制器电路1001或mBIST逻辑电路411'可以发送控制信号(Ctrl)以设定标记存储器1003中的使用中标记信息和锁定标记信息。
在写入操作中，控制器电路1001可以响应于WriteCom、使用中标记信息、锁定标记信息和命中信号将与WriteCom提供的地址写入存储器电路1004中。例如，如果地址并未存储在存储器电路1004中的CAM存储器中，则存储器电路1004可以将地址存储在CAM存储器中并且可以进一步将无源命中信号提供到存储器电路1005和控制器电路1001。如果地址已经存储在存储器电路1004中的CAM存储器中，则存储器电路1004可以将有源命中信号提供到存储器电路1005和控制器电路1001。存储器电路1005可以响应于命中信号经由输入缓冲器Rx将从数据队列DQ节点提供的数据存储在写入数据(WriteData)节点上。例如，如果命中信号是无源的，则存储器电路1005可以将写入数据节点上的数据存储在新分配的地址所寻址的区域中。如果命中信号是有源的，则存储器电路1005可以将写入数据节点上的数据存储在与地址相对应的、已经分配的区域中。还可以将写入数据节点上的数据提供到核心芯片22的相应存储器单元。在一些实施例中，在对应地址已经固持并锁定在CAM存储器中时，可以不将写入数据节点上的数据提供到核心芯片22的相应存储器单元。在存储器电路1004中的所有地址的使用中标记信息或锁定标记信息可能指示存储器电路1004中的所有CAM存储器已经在使用中或被锁定且因此不可用时，控制器电路1001可以防止写入地址。
图11A是根据本公开的实施例的图10的I/F芯片中的写入操作的简化流程图。在接收到命令解码器1002处的写入命令(S1100)时，控制器电路1001可以将地址与WriteCom一起提供到标记存储器1003并且标记存储器1003可以通过CAMWE信号将地址提供到存储器电路1004。存储器电路1004可以确定地址是否已经存储在CAM存储器中并且可以进一步将命中信号提供到控制器电路1001和存储器电路1005。存储器电路1005可以检查命中信号是否是有源的(S1101)并且可以在命中信号有源时进一步将数据存储在写入数据节点上(S1106)。如果命中信号并非有源“N”，则控制器电路1001可以检查使用中标记信息和锁定标记信息(S1102)。如果使用中标记信息和锁定标记信息指示使用了所有CAM存储器(CAM溢流)，则控制器电路1001可以跳过将地址写入存储器电路1004中的CAM存储器中并且可以结束写入操作(S1107)。
任选地，在地址与系统定义的条件有关时，控制器电路1001可以跳过将地址写入存储器电路中的CAM存储器中(S1103)。例如，系统定义的条件可以包含地址采样。地址采样条件可以包含随机采样、倾向于被频繁存取的地址、相同区域(例如，相同核心、相同通道等)中的具有频繁修复历史以及因此比其它区域更高的缺陷速率的地址、或由于系统配置(例如，具有小裕度)而处于预定范围内的地址。可替代地，可能具有额外的计数器，对额外计数器的计数可以按预定间隔改变以指出核心裸片中的下一个地址进行存储以用于检查缺陷。可替代地，可能写入地址以覆写CAM存储器中存储的最旧的地址(跳过步骤S1102之后)。根据步骤S1102和S1103，控制器电路1001可以将地址写入CAM存储器(S1105)并且设定地址的使用中标记信息。在命中信号有源时或在控制器电路1001将地址写入CAM存储器时，存储器电路1005存储写入数据节点上的数据以及地址和WriteCom(S1106)，并且写入操作完成(S1107)。
在读取操作中，存储器电路1004可以将与ReadCom一起提供的地址与CAM存储器中存储的地址进行比较。如果地址在CAM存储器中找到，则存储器电路1004可以将有源命中信号提供到存储器电路1005。多路复用器MUX 1007可以响应于有源命中信号经由输出缓冲器Tx将RAMDAT节点上的数据或来自核心芯片22经由TSV 23的数据提供到数据队列DQ。如前所述，比较器1008可以将读取数据与RAMDAT节点上的数据进行比较并且可以进一步提供CMPRSLT信号。如果CMPRSLT信号指示RAMDAT节点上的数据与读取数据相匹配，则控制器1001可以控制标记存储器1003改变无源(例如，“0”)地址的使用中标记信息。因此，已经存储地址的CAM存储器被放自由并且变得可用于存储新地址。如果CMPRSLT信号指示RAMDAT节点上的数据与读取数据不匹配，则有源(例如，“1”)地址的锁定标记信息以防地址的CAM存储器覆写新地址。因此，CAM存储器可以将地址存储为缺陷地址信息，并且核心芯片22中的地址的读取/写入操作可以永久地重定向到MEM 412'中的存储器电路1005。
图11B是根据本公开的实施例的图10的I/F芯片中的读取操作的简化流程图。在接收到命令解码器1002处的读取命令(S1100)时，控制器电路1001可以将地址与ReadCom一起提供到标记存储器1003并且标记存储器1003可以通过CAMWE信号将地址提供到存储器电路1004。存储器电路1004可以确定地址是否已经存储在CAM存储器中并且可以进一步将命中信号提供到控制器电路1001、存储器电路1005和多路复用器MUX 1007。MUX 1007可以检查命中信号是否是有源的(S1111)并且可以在命中信号无源“N”时进一步经由TSV 23从核心芯片22提供读取数据(S1112)，并且写入操作完成(S1118)。如果命中信号有源“Y”，则MUX1007可以将RAMDAT节点上的数据提供到数据队列DQ(S1113)。比较器1008可以将读取数据与RAMDAT节点上的数据进行比较并且可以进一步提供CMPRSLT信号(S1116)。如果CMPRSLT信号指示RAMDAT节点上的数据与读取数据相匹配，则控制器1001可以控制标记存储器1003改变无源(例如，“0”)地址的使用中标记信息(S1116)，并且读取操作完成(S1118)。因此，已经存储地址的CAM存储器被放自由并且变得可用于存储新地址。如果CMPRSLT信号指示RAMDAT节点上的数据与读取数据不匹配，则标记存储器1003可以设定有源(例如，“1”)地址的锁定标记信息以防地址的CAM存储器覆写新地址(S1117)，并且读取操作完成(S1118)。
图12是根据本公开的实施例的半导体装置中的I/F芯片的框图。将不会重复对图10中包含的并且参考图3描述的部件所对应的部件的描述。I/F芯片21可以包含包括多个存储器电路1204和1205的存储区MEM 1200。例如，所述多个存储器电路1204和1205可以是静态随机存取存储器(SRAM)，并且所述多个存储器电路1204和1205中的一个存储器电路1204可以包含可以在内容可寻址存储器(CAM)模式中起作用的CAM存储器。控制器电路1001可以通过标记存储器1003来控制存储器电路1204。控制器电路1001可以接收WriteCom和ReadCom。控制器电路1001还可以从存储区MEM 1200接收命中信号。控制器电路1001还可以从标记存储器1003接收标记信息。例如，标记信息可以包含使用中标记信息和锁定标记信息。使用中标记信息可以指示，具有CAM模式的与存储器电路1204中提供的特定地址相对应的区域已经在使用中。锁定标记信息可以指示，具有CAM模式的与存储器电路1204中提供的特定地址相对应的区域被锁定并且是不可修改的(例如，已经存储了缺陷地址信息)。存储器电路1205可以将存储器电路1205上存储的数据提供到RAMDAT节点(例如，图3中的BISTDATA节点)上。可以充当图3中的DI/O[n:0]35的多路复用器MUX 1006和多路复用器MUX1007从RAMDAT节点接收数据。MUX 1007可以经由读取数据节点接收经由TSV 23(例如，图1B中的TSVD 33)从核心芯片22读取的数据。MUX 1007响应于来自存储器电路1204的命中信号经由输出缓冲器Tx向数据队列DQ节点提供输出信号。如果命中信号是有源的(例如，逻辑高电平)、指示应当提供RAMDAT节点上的数据，则MUX 1007可以提供来自RAMDAT节点的数据。如果命中信号是无源的(例如，逻辑低电平)并且并无代替数据存储在存储器电路1205中用于特定地址，则MUX 1007可以经由读取数据节点从核心芯片22提供读取数据。MUX 1006接收来自RAMDAT节点的数据以及来自存储器电路1205的测试数据，并且响应于数据是否应当与来自存储器电路1205的测试数据相匹配，将来自RAMDAT节点的数据或测试数据作为EXPDAT(例如，图3中的EXP)节点上的预期数据提供到比较器1008。比较器1008(例如，图3中的DCMP 39)将EXPDAT节点上的预期数据与从读取数据节点上的核心芯片22读取的数据进行比较并且将比较结果信号CMPRSLT(例如，图3中的P/F)提供到控制器电路1001。控制器电路1001可以发送控制信号(Ctrl)以设定标记存储器1003中的使用中标记信息和锁定标记信息。
I/F芯片可以包含错误校正代码(ECC)功能。图13是根据本公开的实施例的半导体装置中的I/F芯片的框图。将不会重复对图10中包含的并且参考图3描述的部件所对应的部件的描述。I/F芯片21可以包含包括多个存储器电路1304和1305的存储区MEM 1300。例如，所述多个存储器电路1304和1305可以是静态随机存取存储器(SRAM)，并且所述多个存储器电路1304和1305中的一个存储器电路1304可以包含可以在内容可寻址存储器(CAM)模式中起作用的CAM存储器。存储器电路1304可以包含两个端口Port1(端口1)1321和Port2(端口2)1322。端口Port1 1321可以从命令解码器1002接收地址以用于存取CAM存储器。端口Port2 1322可以接收控制信号CAMWE和错误地址信号ERRADD。存储器电路1305可以包含两个端口Port1 1323和Port2 1324。在写入操作中，端口Port1 1323可以从命令解码器1002接收WriteCom，并且可以进一步从数据队列DQ节点接收写入数据节点上的数据。端口Port1132可以从命令解码器1002接收ReadCom。端口Port2 1322可以接收控制信号CAMWE和读取数据信号REDDAT。控制器电路1001可以提供控制信号Ctrl以通过标记存储器1003来控制存储器电路1304。标记存储器1003可以将控制信号CAMWE提供到存储器电路1304的端口Port21322以及所述多个存储器电路1304和1305。控制器电路1001可以从存储区MEM 1300接收命中信号。控制器电路1001还可以从标记存储器1003接收标记信息。例如，标记信息可以包含使用中标记信息和锁定标记信息。使用中标记信息可以指示具有CAM模式的与存储器电路1304中提供的特定地址相对应的区域已经在使用中。锁定标记信息可以指示具有CAM模式的与存储器电路1304中提供的特定地址相对应的区域被锁定并且是不可修改的(例如，已经存储了缺陷地址信息)。存储器电路1305可以通过端口Port1 1323将存储器电路1305上存储的数据提供到RAMDAT节点(例如，图3中的BISTDATA节点)上。可以充当图3中的DI/O[n:0]35的多路复用器MUX 1306从RAMDAT节点接收数据。
I/F裸片21可以包含写入错误校正电路(WECC)1310，所述写入错误校正电路可以在写入操作期间基于写入数据节点上的数据来生成写入错误校正代码(WriteECC)并且将WriteECC节点上的ECC提供到具有写入数据节点上的数据的核心芯片22。I/F裸片21可以包含读取错误校正电路(RECC)1311，所述读取错误校正电路可以经由TSV 23(例如，图1B中的TSVD 33)从核心芯片22接收读取数据节点上的数据和读取错误校正代码(ReadECC)、基于ReadECC以及读取数据节点上的从核心芯片22读取的数据来检查是否存在错误并且如果有的话可以在读取操作期间进一步校正错误。如果存在错误，无论错误是可校正的还是不可校正的，RECC 1311电路可以激活错误信号(ERR signal)。
MUX 1306可以接收属于来自RECC 1311的数据信号的数据REDDAT以及RAMDAT节点上的数据。MUX 1306响应于来自存储器电路1304的命中信号经由输出缓冲器Tx将向数据队列DQ节点提供输出信号。如果命中信号是有源的(例如，逻辑高电平)、指示应当提供RAMDAT节点上的数据，则MUX 1306可以提供来自RAMDAT节点的数据。如果命中信号是无源的(例如，逻辑低电平)并且并无代替数据存储在存储器电路1305中用于特定地址，则MUX 1306可以提供读取数据REDDAT，这可以在RECC 1311处的错误校正之后。I/F裸片21还可以包含先进先出存储器(FIFO)1309，所述先进先出存储器可以响应于ReadCom来在读取操作期间接收地址并存储地址。FIFO 1309响应于ERR信号将ERRADD节点上的地址提供到存储器电路1304的端口Port2 1322。
图14A是根据本公开的实施例的图13的I/F芯片中的写入操作的简化流程图。在接收到命令解码器1002处的写入命令(S1400)时，控制器电路1001可以将地址与WriteCom一起提供到标记存储器1003并且标记存储器1003可以通过CAMWE信号将地址提供到所述多个存储器电路1304。存储器电路1304可以确定地址是否已经存储在CAM存储器中并且可以进一步将命中信号提供到控制器电路1001、存储器电路1305。存储器电路1305可以检查命中信号是否是有源的(S1401)并且可以在命中信号有源时进一步将数据存储在写入数据节点上(S1402)并结束写入操作(S1403)。如果命中信号并非有源“N”，则控制器电路1001可以跳过写入数据并结束写入操作(S1403)。
图14B是根据本公开的实施例的图13的I/F芯片中的读取操作的简化流程图。在接收到命令解码器1002处的读取命令(S1410)时，控制器电路1001可以将地址与ReadCom一起提供到标记存储器1003并且标记存储器1003可以通过CAMWE信号将地址提供到存储器电路1304。存储器电路1304可以确定地址是否已经存储在CAM存储器中并且可以进一步将命中信号提供到控制器电路1001、存储器电路1005和多路复用器MUX 1306。MUX 1306可以检查命中信号是否是有源的(S1411)。如果命中信号有源“Y”，则MUX 1306可以将RAMDAT节点上的数据提供到数据队列DQ(S1412)，并且读取操作完成(S1417)。如果，命中信号无源“N”，则MUX 1306可以将REDDAT节点上的数据从RECC 1311提供到数据队列DQ(S1413)。控制器电路1001可以检查来自RECC 1311的ERR信号是否是有源的(S1414)。如果来自RECC 1311的ERR信号并非有源“N”，则读取操作完成(S1417)。如果ERR信号有源“N”，则控制器电路1001可以响应于ERR信号来检查使用中标记信息和锁定标记信息(S1415)。如果使用中标记信息和锁定标记信息指示使用了所有CAM存储器(CAM溢流＝“Y”)，则控制器电路1001可以跳过将地址写入存储器电路1304中的CAM存储器中并且可以结束写入操作(S1417)。如果CAM存储器可用(CAM溢流＝“N”)，则控制器电路1001可以通过提供CAMWE信号来控制所述多个存储器电路1304和1305。存储器电路1304可以响应于CAMWE信号将地址从FIFO 1309经由ERRADD节点写入到CAM存储器(S1416)。存储器电路1305可以存储REDDAT节点上的数据(S1416)。控制器电路1001可以进一步设定地址的使用中标记信息(S1416)。在S1416中的步骤之后，读取操作完成(S1417)。因此，可能基于ECC功能的结果用CAM存储器提供补救。
上述实施例中使用的逻辑电平仅为实例。然而，在其它实施例中，除了本公开具体描述的那些之外，可以在不脱离本公开的范围的情况下使用信号逻辑电平的组合。
尽管已经在某些优选实施例和实例的上下文中揭示了本发明，但是本领域技术人员应理解，本发明超越具体揭示的实施例延伸到其它替代性实施例和/或对本发明以及其明显修改和等同物的使用。另外，基于本公开，在本发明的范围内的其它修改对本领域技术人员而言应当是显而易见的。还应当考虑到，可以对实施例的特定特征和方面作出各种组合或子组合，但其仍然落入本发明的范围内。应理解，所揭示的实施例的各个特征和方面可以相互组合或彼此替换以形成所揭示的发明的不同模式。因此，其旨在使本文所揭示的本发明中的至少一些的范围不应受到上述特定揭示实施例的限制。

Claims (22)

1.一种设备，其包括：
至少一个存储器芯片，所述至少一个存储器芯片包括多个第一存储器单元；以及接口芯片，所述接口芯片耦合到所述至少一个存储器芯片并且包括控制电路和存储区，
其中所述控制电路经配置以检测所述至少一个存储器芯片的所述第一存储器单元中的一或多个缺陷存储器单元并且进一步经配置以将所述第一存储器单元中的所述一或多个缺陷存储器单元的第一缺陷地址信息存储到所述存储区中，并且
其中所述接口芯片经配置以当已对于所述第一存储器单元中的所述一或多个缺陷存储器单元提供存取请求时，至少部分地响应所述第一缺陷地址信息和所述存取请求以存取所述存储区而非所述至少一个存储器芯片。
2.根据权利要求1所述的设备，其中所述控制电路经配置以响应于所述设备的上电信号来执行存储器测试操作，并且进一步经配置以在所述存储器测试操作中检测所述第一存储器单元中的所述一或多个缺陷存储器单元。
3.根据权利要求2所述的设备，其中所述接口芯片进一步包括经配置以接收测试指令的端子，
其中所述控制电路经配置以响应于所述测试指令来执行所述存储器测试操作。
4.根据权利要求1所述的设备，其中所述控制电路进一步经配置以对存取所述存储区执行等待时间控制。
5.根据权利要求1所述的设备，其中所述至少一个存储器芯片包括其中存储第二缺陷地址信息的缺陷地址存储电路，所述第二缺陷地址信息属于所述至少一个存储器芯片的所述第一存储器单元中的其它一或多个缺陷存储器单元，
其中所述第一缺陷地址信息与所述第二缺陷地址信息彼此不相同。
6.根据权利要求5所述的设备，其中所述控制电路经配置以检测所述第一存储器单元中的所述其它一或多个缺陷存储器单元以产生所述第二缺陷地址信息，经配置以将所述第二缺陷地址信息存储在所述存储区中，并且进一步经配置以将所述第二缺陷地址信息编程到所述至少一个存储器芯片的所述缺陷地址存储电路中。
7.根据权利要求1所述的设备，其中所述存储区包括在类型上不同于所述第一存储器单元的多个第二存储器单元。
8.根据权利要求1所述的设备，其中所述至少一个存储器芯片和所述接口芯片彼此堆叠。
9.根据权利要求1所述的设备，其中所述控制电路经配置以将存取地址信息和对应的数据存储到所述存储区并且在写入操作中将所述对应数据提供到所述至少一个存储器芯片，并且经配置以响应对所述存取地址信息所指定的所述第一存储器单元中的一或多个单元的读取请求，以便将所述存储区中存储的所述对应数据和从所述至少一个存储器芯片提供的所述对应数据进行比较，从而确定所述存取地址信息所指定的所述第一存储器单元中的所述一或多个单元是否有缺陷。
10.根据权利要求1所述的设备，其进一步包括错误检测电路，所述错误检测电路经配置以从所述第一存储器单元中的一或多个单元接收数据并且在所述数据包含错误时提供错误信号，并且其中所述控制电路经配置以响应所述错误信号以将所述一或多个单元识别为所述一或多个缺陷单元并将指定所述一或多个单元的存取地址信息存储到所述存储区中作为所述第一缺陷地址信息。
11.根据权利要求3所述的设备，其进一步包括：
存储器控制器，所述存储器控制器经配置以将所述存取请求和写入数据到所述接口芯片并且进一步经配置以从所述接口芯片接收读取数据，
其中所述存储器控制器进一步经配置以将所述测试指令提供到所述接口芯片的所述端子。
12.一种接口芯片，其包括：
测试电路，所述测试电路包括：
测试逻辑电路；以及
一或多个存储器，
其中所述测试逻辑电路经配置以在所述测试电路耦合到至少一个存储器芯片时检测所述至少一个存储器芯片的一或多个缺陷存储器单元，
其中所述一或多个存储器的第一部分经配置以将所述一或多个缺陷存储器单元的第一地址信息存储为缺陷地址信息，并且
其中所述测试电路经配置以在所述测试逻辑电路基于所述缺陷地址信息确定存取请求包含与所述一或多个缺陷存储器单元相关的第二地址信息时响应于所述存取请求来存取所述一或多个存储器的第二部分中的一或多个存储器单元。
13.根据权利要求12所述的接口芯片，其进一步包括：
存取信号输出电路，所述存取信号输出电路经配置以向所述至少一个存储器芯片提供操作命令和第三地址信息；
数据输入/输出电路，所述数据输入/输出电路经配置以从所述至少一个存储器芯片接收测试读取数据并且进一步经配置以提供所述测试读取数据；
数据比较器电路，所述数据比较器电路耦合到所述数据输入/输出电路，经配置以将所述测试读取数据与预期数据进行比较并且进一步经配置以提供第一比较结果；以及
错误检测电路，所述错误检测电路耦合到所述数据比较器电路并且经配置以响应于所述第一比较结果来向所述测试电路提供第一检测信号，
其中所述测试逻辑电路经配置以向所述存取信号输出电路提供测试读取命令作为所述操作命令并且提供测试地址信息作为所述地址信息，并且进一步经配置以将所述预期数据提供到所述数据比较器电路，
其中所述存取信号输出电路经配置以将所述测试读取命令和所述测试地址信息提供到所述至少一个存储器芯片，并且
其中所述测试电路经配置以基于所述第一比较结果来检测所述至少一个存储器芯片的所述一或多个缺陷存储器单元。
14.根据权利要求13所述的接口芯片，其中所述测试逻辑电路进一步经配置以向所述数据输入/输出电路提供测试写入数据并且进一步经配置以在提供所述测试读取命令之前向所述存取信号输出电路提供测试写入命令作为所述操作命令并且提供所述测试地址信息作为所述地址信息，
其中所述存取信号输出电路经配置以在提供所述测试读取命令之前将所述测试写入命令和所述测试地址信息提供到所述至少一个存储器芯片，
其中所述数据输入/输出电路进一步经配置以在接收所述测试读取数据之前将所述测试写入数据提供到所述至少一个存储器芯片，并且
其中所述预期数据是所述测试写入数据。
15.根据权利要求13所述的接口芯片，其进一步包括：
存取信号比较器电路，所述存取信号比较器电路耦合到所述存取信号输出电路，经配置以将所述测试地址信息与所述缺陷地址信息进行比较并且进一步经配置以提供第二比较结果；以及
命中检测电路，所述命中检测电路耦合到所述存取信号比较器电路并且经配置以响应于所述第二比较结果来向所述测试电路提供第二检测信号，
其中所述测试逻辑电路经配置以响应于所述第二检测信号而基于所述缺陷地址信息来确定所述存取请求包含与所述一或多个缺陷存储器单元相关的地址信息。
16.根据权利要求13所述的接口芯片，其进一步包括测试控制端子，所述测试控制端子耦合到存储器控制器，
其中所述测试电路经配置以通过所述测试控制端子从所述存储器控制器接收测试控制信号，并且进一步经配置以响应于所述测试控制信号来检测所述至少一个存储器芯片的所述一或多个缺陷存储器单元。
17.根据权利要求13所述的接口芯片，其进一步包括存储器，所述存储器经配置以存储一或多个微码，
其中所述测试逻辑电路经配置以执行所述一或多个微码以检测所述至少一个存储器芯片的所述一或多个缺陷存储器单元。
18.一种共享接口芯片上的错误校正存储器的方法，其包括：
检测存储器芯片的一或多个缺陷存储器单元；
将所述一或多个缺陷存储器单元的第一地址信息存储为缺陷地址信息；以及
基于所述缺陷地址信息响应于存取请求包含与所述一或多个缺陷存储器单元相关的第二地址信息来存取所述错误校正存储器中的一或多个存储器单元。
19.根据权利要求18所述的方法，其中检测所述存储器芯片的所述一或多个缺陷存储器单元包括：
响应于测试控制信号来提供测试写入数据、包含测试写入命令的测试存取信号以及测试地址信息；
将所述测试写入数据、所述测试写入命令和所述测试地址信息提供到包含与所述测试地址信息相对应的存储器单元的所述存储器芯片；
将读取命令和所述测试地址信息提供到与所述测试地址信息相对应的所述存储器芯片上的通道；
从所述通道接收测试读取数据；
将所述测试读取数据与预期数据进行比较；以及
提供比较结果，并且
其中将检测到的一或多个缺陷存储器单元的所述第一地址信息存储为所述缺陷地址信息是响应于所述比较结果来执行的。
20.根据权利要求19所述的方法，其进一步包括：
接收上电信号，
其中所述缺陷地址信息响应于所述上电信号来存储在缺陷地址存储电路中。
21.根据权利要求20所述的方法，其中所述缺陷地址存储电路位于所述存储器芯片中。
22.根据权利要求19所述的方法，其进一步包括：
接收包含测试指令的所述测试控制信号，
其中所述缺陷地址信息响应于所述测试控制信号来存储在所述错误校正存储器中。
CN201780037240.0A 2016-06-15 2017-06-05 一种接口芯片设备及一种共享接口芯片上的校正存储器的方法 Active CN109313596B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210673440.8A CN114974393A (zh) 2016-06-15 2017-06-05 一种接口芯片设备及一种共享接口芯片上的校正存储器的方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/183,654 2016-06-15
US15/183,654 US10395748B2 (en) 2016-06-15 2016-06-15 Shared error detection and correction memory
PCT/US2017/035946 WO2017218227A1 (en) 2016-06-15 2017-06-05 Shared error detection and correction memory

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202210673440.8A Division CN114974393A (zh) 2016-06-15 2017-06-05 一种接口芯片设备及一种共享接口芯片上的校正存储器的方法

Publications (2)

Publication Number Publication Date
CN109313596A true CN109313596A (zh) 2019-02-05
CN109313596B CN109313596B (zh) 2022-06-17

Family

ID=60659779

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201780037240.0A Active CN109313596B (zh) 2016-06-15 2017-06-05 一种接口芯片设备及一种共享接口芯片上的校正存储器的方法
CN202210673440.8A Pending CN114974393A (zh) 2016-06-15 2017-06-05 一种接口芯片设备及一种共享接口芯片上的校正存储器的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202210673440.8A Pending CN114974393A (zh) 2016-06-15 2017-06-05 一种接口芯片设备及一种共享接口芯片上的校正存储器的方法

Country Status (5)

Country Link
US (2) US10395748B2 (zh)
EP (1) EP3472708A4 (zh)
KR (3) KR20210123403A (zh)
CN (2) CN109313596B (zh)
WO (1) WO2017218227A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10395748B2 (en) 2016-06-15 2019-08-27 Micron Technology, Inc. Shared error detection and correction memory
KR102378819B1 (ko) * 2018-02-20 2022-03-25 삼성전자주식회사 메모리 장치
US11151006B2 (en) * 2018-07-02 2021-10-19 Samsung Electronics Co., Ltd. HBM RAS cache architecture
KR102587648B1 (ko) * 2018-07-23 2023-10-11 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 적층형 메모리 장치의 테스트 방법
KR102703487B1 (ko) * 2018-08-03 2024-09-06 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
WO2020152231A1 (en) * 2019-01-22 2020-07-30 Advantest Corporation Automated test equipment for testing one or more devices under test, method for automated testing of one or more devices under test, and computer program using a buffer memory
KR102657584B1 (ko) 2019-05-20 2024-04-15 삼성전자주식회사 내부 테스트 인에이블 신호를 이용하는 반도체 장치의 웨이퍼 레벨 테스트 방법
US10916489B1 (en) * 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
US11705214B2 (en) * 2020-03-30 2023-07-18 Micron Technologv. Inc. Apparatuses and methods for self-test mode abort circuit
WO2022252205A1 (en) * 2021-06-04 2022-12-08 Yangtze Memory Technologies Co., Ltd. Firmware repair for three-dimensional nand memory
KR20240126736A (ko) 2023-02-14 2024-08-21 국립부경대학교 산학협력단 양자 회로 수준의 내장 자가 수리 모델을 이용한 영구적 결함 큐빗 수리 시스템 및 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070255983A1 (en) * 1999-12-27 2007-11-01 Seiji Funaba Semiconductor integrated circuit and electronic device
US7359261B1 (en) * 2005-05-23 2008-04-15 Marvell International Ltd. Memory repair system and method
JP2008181633A (ja) * 2006-12-26 2008-08-07 Elpida Memory Inc 半導体記憶装置及びそのプログラム方法
US20110084744A1 (en) * 2009-10-09 2011-04-14 Elpida Memory, Inc. Semiconductor device, adjustment method thereof and data processing system
CN103295640A (zh) * 2012-02-27 2013-09-11 三星电子株式会社 能够挽救封装后出现的缺陷特性的半导体器件
CN104205232A (zh) * 2012-03-30 2014-12-10 英特尔公司 用于存储器设备的芯片上冗余修复

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW374951B (en) * 1997-04-30 1999-11-21 Toshiba Corp Semiconductor memory
JP2000030483A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 大規模メモリ用ｂｉｓｔ回路
JP2001051957A (ja) * 1999-08-04 2001-02-23 Hitachi Ltd オンチップマルチプロセッサ
US6801471B2 (en) 2002-02-19 2004-10-05 Infineon Technologies Ag Fuse concept and method of operation
US7046561B1 (en) * 2003-04-16 2006-05-16 Michael Tooher Memory compiler redundancy
US8069377B2 (en) * 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US20080011769A1 (en) * 2006-07-11 2008-01-17 Tempo Tool And Manufacturing Company Limited Media distribution system
TWI309044B (en) 2006-11-20 2009-04-21 Nanya Technology Corp Method for repairing defects in memory and related memory system
US7420859B2 (en) 2006-12-07 2008-09-02 Arm Limited Memory device and method of controlling access to such a memory device
KR100909902B1 (ko) * 2007-04-27 2009-07-30 삼성전자주식회사 플래쉬 메모리 장치 및 플래쉬 메모리 시스템
US20100162037A1 (en) * 2008-12-22 2010-06-24 International Business Machines Corporation Memory System having Spare Memory Devices Attached to a Local Interface Bus
JP5649888B2 (ja) * 2010-09-17 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5654855B2 (ja) 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8971094B2 (en) * 2011-09-16 2015-03-03 Inphi Corporation Replacement of a faulty memory cell with a spare cell for a memory circuit
US8804394B2 (en) * 2012-01-11 2014-08-12 Rambus Inc. Stacked memory with redundancy
US20130336051A1 (en) * 2012-04-24 2013-12-19 Being Advanced Memory Corporation Multibit memory with read voltage qualification at startup
US9128822B2 (en) * 2012-06-22 2015-09-08 Winbond Electronics Corporation On-chip bad block management for NAND flash memory
US9640279B1 (en) * 2012-09-12 2017-05-02 Cadence Design Systems, Inc. Apparatus and method for built-in test and repair of 3D-IC memory
US9087614B2 (en) * 2012-11-27 2015-07-21 Samsung Electronics Co., Ltd. Memory modules and memory systems
AU2013205085A1 (en) * 2013-02-22 2014-09-11 Leanne Therese Brown Shaver step
US9442675B2 (en) 2013-05-08 2016-09-13 Qualcomm Incorporated Redirecting data from a defective data entry in memory to a redundant data entry prior to data access, and related systems and methods
US9496050B2 (en) * 2013-05-22 2016-11-15 Micron Technology, Inc. Methods and apparatuses for stacked device testing
US9595349B2 (en) * 2015-06-25 2017-03-14 Intel Corporation Hardware apparatuses and methods to check data storage devices for transient faults
US9928924B2 (en) * 2015-12-15 2018-03-27 Qualcomm Incorporated Systems, methods, and computer programs for resolving dram defects
US10395748B2 (en) 2016-06-15 2019-08-27 Micron Technology, Inc. Shared error detection and correction memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070255983A1 (en) * 1999-12-27 2007-11-01 Seiji Funaba Semiconductor integrated circuit and electronic device
US7359261B1 (en) * 2005-05-23 2008-04-15 Marvell International Ltd. Memory repair system and method
JP2008181633A (ja) * 2006-12-26 2008-08-07 Elpida Memory Inc 半導体記憶装置及びそのプログラム方法
US20110084744A1 (en) * 2009-10-09 2011-04-14 Elpida Memory, Inc. Semiconductor device, adjustment method thereof and data processing system
CN103295640A (zh) * 2012-02-27 2013-09-11 三星电子株式会社 能够挽救封装后出现的缺陷特性的半导体器件
CN104205232A (zh) * 2012-03-30 2014-12-10 英特尔公司 用于存储器设备的芯片上冗余修复

Also Published As

Publication number Publication date
EP3472708A4 (en) 2020-05-13
KR102399014B1 (ko) 2022-05-17
US11222708B2 (en) 2022-01-11
EP3472708A1 (en) 2019-04-24
KR20200123279A (ko) 2020-10-28
CN109313596B (zh) 2022-06-17
KR20180138216A (ko) 2018-12-28
KR102170322B1 (ko) 2020-10-27
WO2017218227A1 (en) 2017-12-21
US20190362803A1 (en) 2019-11-28
US20170365356A1 (en) 2017-12-21
KR20210123403A (ko) 2021-10-13
CN114974393A (zh) 2022-08-30
US10395748B2 (en) 2019-08-27

Similar Documents

Publication Publication Date Title
CN109313596A (zh) 共享错误检测和校正存储器
US7814380B2 (en) Built-in self test (BIST) architecture having distributed interpretation and generalized command protocol
TWI497516B (zh) 可修復之多層記憶體晶片堆疊及其方法
US9190175B2 (en) Self-repair device
US7184915B2 (en) Tiered built-in self-test (BIST) architecture for testing distributed memory modules
CN106548807B (zh) 修复电路、使用它的半导体装置和半导体系统
US7861059B2 (en) Method for testing and programming memory devices and system for same
US11113162B2 (en) Apparatuses and methods for repairing memory devices including a plurality of memory die and an interface
US20130326294A1 (en) 3-D Memory and Built-In Self-Test Circuit Thereof
US8675431B2 (en) Semiconductor memory device and defective cell relieving method
JP4889792B2 (ja) 試験装置
CN117198371A (zh) 一种三维芯片、修复方法及电子设备
WO2004074851A2 (en) Memory repair analysis method and circuit
US8683276B2 (en) Apparatus and method for repairing an integrated circuit
US8918685B2 (en) Test circuit, memory system, and test method of memory system
US20080077831A1 (en) Semiconductor integrated circuit, BIST circuit, design program of BIST circuit, design device of BIST circuit and test method of memory
US7134059B2 (en) Pad connection structure of embedded memory devices and related memory testing method
JPWO2002033708A1 (ja) メモリの不良救済解析処理方法及びこの方法を実施するメモリ試験装置
JP2003509804A (ja) メモリ検査方法
CN103116123A (zh) 集成电路及其测试方法
CN114187954B (zh) 存储器装置及其测试方法和使用方法、存储器系统
US20070079203A1 (en) Testing a multibank memory module

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant