JP2001051957A

JP2001051957A - オンチップマルチプロセッサ

Info

Publication number: JP2001051957A
Application number: JP11221728A
Authority: JP
Inventors: Takeshi Kato; 猛加藤; Michitaka Yamamoto; 通敬山本; Hiromichi Kaino; 博通戒能; Teruhisa Shimizu; 照久清水; Masayuki Obayashi; 正幸大林; Hiroki Yamashita; 寛樹山下; Noboru Masuda; 昇益田; Tatsuya Saito; 達也齊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-08-04
Filing date: 1999-08-04
Publication date: 2001-02-23
Also published as: US20040210738A1

Abstract

(57)【要約】【課題】オンチップマルチプロセッサにおいてマルチ
プロセッサ間を効率的に制御するためのチップレイアウ
ト（フロアプラン）を提供する。【解決手段】複数のプロセッサとプロセッサ間共用部
を所望の直線軸に対して線対称に配置し、マルチプロセ
ッサ間制御部を前記直線軸を含む領域に配置する。プロ
セッサと制御部間の距離が均等化且つ短縮され、さらに
制御部と共用部間の距離の偏差が減ることにより、これ
らの間の高速信号処理が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は独立に動作可能な
複数のプロセッサを同一チップに集積したオンチップマ
ルチプロセッサに関するものである。更に、本願発明
は、特に高性能化に好適なチップフロアプラン（レイア
ウト）に関するものである。

【０００２】

【従来の技術】半導体プロセス技術の極微細化に伴って
ＬＳＩチップの高集積化、高速化が著しく進展してい
る。この高集積度を活かしてプロセッサを高性能化する
手段として、同一チップ上に複数のプロセッサを搭載し
たオンチップマルチプロセッサが提案されている。将来
的に半導体プロセスに比べてＬＳＩ実装技術の性能向上
が追いつかず、両者の格差が広がる方向にあるため、オ
ンチップシステム化がさらに重要になると予想される。

【０００３】従来提案されたオンチップマルチプロセッ
サとして、例えば（１）特開平５−６１７６８号（記事
１）（２）特開平８−２１２１８５号（記事２）に記載
の技術などが知られている。

【０００４】記事１には、複数のプロセッサと、各プロ
セッサに専属の１次キャッシュメモリと、データ交換回
路との機能ブロック構成図が提示されている。データ交
換回路を介して複数のプロセッサと外部２次キャッシュ
メモリ及び外部メインメモリとの間のデータ転送を制御
することにより、ＬＳＩチップのＩ／Ｏピン数を削減し
ている。

【０００５】記事２には複数のメモリセル領域と複数の
プロセッサが互いにバス接続されたチップフロアプラン
が示されている。メモリセル領域の間にプロセッサを配
置することにより、バス配線長を短縮して高速化を図
り、バス面積を削減している。

【０００６】オンチップではないがチップ実装技術によ
るマルチプロセッサとして（３）特開平７−４４５０２
号（記事３）に記載のデュアルプロセッサが知られてい
る。面対称なマスクパターンで作成された２個のプロセ
ッサチップを裏面同士貼り合わせてパッケージに実装
し、２個のプロセッサのＩ／Ｏピンをパッケージの共通
外部バス端子に接続している。これによりパッケージの
面積とＩ／Ｏピン数を削減している。

【０００７】シングルプロセッサだが、チップフロアプ
ランの関連技術として（４）ＩＥＥＥＭｉｃｒｏ、Ｍ
ａｒｃｈ−Ａｐｒｉｌ、１９９９、ｐｐ．１２−２３
（記事４）に記載の冗長二重化プロセッサが知られてい
る。このプロセッサは命令ユニット、固定小数点演算ユ
ニット（ＦＸＵ）、浮動小数点演算ユニット（ＦＰ
Ｕ）、１次キャッシュを含むバッファ制御ユニット（Ｂ
ＣＥ）、リカバリユニット（ＲＵ）から成る。信頼性向
上のためにＩＵとＦＸＵとＦＰＵを二重化し、ＲＵでエ
ラー検出を行なっている。開示されたチップ写真では二
重化部のレイアウトパターンがチップの２等分線に対し
てミラー対称になっている。

【０００８】

【発明が解決しようとする課題】オンチップマルチプロ
セッサの高性能化に向けた主要課題は、各々のプロセッ
サに対して独立で等価な動作を保証しながらマルチプロ
セッサ間を効率的に制御することである。即ち、プロセ
ッサとその制御部との間のデータ転送や調停制御等の処
理を、各プロセッサに対してバランス良く高速化するこ
とである。

【０００９】また、チップ上に集積されるキャッシュメ
モリやＩ／Ｏピン等の共有資源をマルチプロセッサで効
率的に活用するためには、制御部と共有部間の信号処理
も高速化する必要がある。プロセッサ、共有部、制御部
間のインターコネクションの高速化はこれらのチップ上
のレイアウトに深く依存しており、相互距離をいかに均
等に短縮するかが重要な鍵を握っている。

【００１０】そこで、本願発明はマルチプロセッサ間制
御の高速化、高性能化を可能にするチップフロアプラン
を提供することを狙いとする。

【００１１】本願発明の第１の目的は、オンチップマル
チプロセッサの高性能化に向けたフロアプランとして、
複数のプロセッサ、プロセッサ間制御部／共用部の具体
的な配置を提供することにある。

【００１２】さらに、本願は、要求される性能と設計階
層に応じて、ユニットレベル、ブロックレベル、回路レ
ベル、トランジスタレベルにおけるレイアウトを提供す
る。

【００１３】第２の目的は、上記第１の目的を達成する
ためにプロセッサ、制御部、共用部を配置する際のより
具体的な位置基準を提供することにある。

【００１４】第３の目的は、冗長二重化プロセッサをオ
ンチップマルチ化した場合に適したプロセッサ同士の配
置とプロセッサ内部の二重化部の配置とを提供すること
にある。

【００１５】第４の目的は、マルチプロセッサの代表的
な制御部や共用部として、共有キャッシュメモリとその
制御部、Ｉ／Ｏ回路群とその制御部、グローバルクロッ
クの生成部、電源制御部等の配置を提供することにあ
る。

【００１６】第５の目的は、本願発明によるフロアプラ
ンに対応して、クロックツリー、電源配線、Ｉ／Ｏピン
等の配置を提供することにある。これらのグローバルパ
ターンはチップの基本特性を左右する重要因子であるた
め、上位設計階層において設計される。

【００１７】第６の目的は、本願発明に基いて設計され
たオンチップマルチプロセッサを製造する際の製造工数
とコストを削減するための手段を提供することにある。

【００１８】第７の目的は、本願発明のオンチップマル
チプロセッサを実装するのに適した配線基板、例えばパ
ッケージ基板やマルチチップモジュール基板を提供する
ことにある。

【００１９】

【課題を解決するための手段】最初の本願発明の骨子の
諸形態を説明し、次いで本願発明の諸形態を列挙し、そ
の詳細を説明する。

【００２０】本願発明の主たる形態の第１は、独立に動
作可能な複数のプロセッサを有し、前記複数のプロセッ
サの中の少なくとも一対のプロセッサがチップ平面上の
所定の直線軸または所定の原点に対して互いに対称に配
置されていることを特徴とするオンチップマルチプロセ
ッサである。

【００２１】本願明細書における「対称」とは、当該プ
ロッセサ領域の、少なくともユニットレベルの平面配置
が対称であることである。一般に、設計階層は、ユニッ
トレベル、ブロックレベル、回路レベル、トランジスタ
レベル等の多数の階層が考えられる。勿論、本願発明の
対称が成立する階層が、前記各階層のより下位の階層に
まで及ぶことが好ましい。しかし、本願発明の初期の目
的は、少なくともユニットレベルの平面配置が対称であ
ることで達成される。

【００２２】対称には、いわゆる線対称と点対称（１８
０度回転対称）が考えられるが、いずれの場合も目的を
達成することが出来る。更に、特別な形態、例えば４個
のプロセッサをオンチップとなす場合、９０度の回転対
称も使用し得る。更に、前記線対称や点対称の形態を有
する平面配置に対して、平行移動を施しても初期の目的
を達成することが出来る。これらについての詳細は後述
される。この平行移動は前記直線軸に平行な方向、ある
いは点対称の場合、対象となる複数プロセッサ領域等の
相互に対向する面と平行な方向に平行移動がなされる。
９０度回転対称の場合も、こうした平行移動が考えられ
る。この場合も、同様に考えて良い。また、平行移動の
範囲は、通例、概ね対象プロセッサのマシンサイクル時
間の２割５分程度の範囲でなされる。この平行移動の範
囲が小さい方が本来の目的には好ましく、前記マシンサ
イクル時間の２割以下がより好ましい。しかし、平行移
動の手段を用いる事によって、オンチップマルチプロセ
ッサの各種設計の容易性を増大し、又、その設計裕度を
大きくすることが出来る。

【００２３】本願発明の主たる形態の第２は、独立に動
作可能な複数のプロセッサを有し、前記複数のプロセッ
サの中の少なくとも一対のプロセッサがチップ平面上の
所定の直線軸または所定の原点に対して互いに対称に配
置され、前記一対のプロセッサに対する制御部が前記直
線軸または前記原点を含む領域に配置されていることを
特徴とするオンチップマルチプロセッサである。

【００２４】形態の第２は、前記形態の第１に、一対の
プロセッサに対する制御部の配置に関する思想が加えら
れたものである。制御部が前記直線軸または前記原点を
含む領域に配置されることによって、これら相互の遅延
時間を略等しくすることが出来る。

【００２５】即ち、言葉を変えれば、本願発明の主たる
形態の第３は、独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称に配置され、前記一対のプロセッサ
に対する制御部が、当該制御部から双方のプロセッサま
での遅延時間が略等しいことを特徴とするオンチップマ
ルチプロセッサである。遅延時間の相違の許容範囲は、
そのオンチップマルチプロッセサの設計仕様によって異
なる。実用的には、概ねマシンサイクル時間の２割５分
程度以下、より好ましくは２割程度以下を多用する。

【００２６】制御部から双方のプロセッサまでの遅延時
間が略等しいことは、言葉を変えれば、距離が概ね等価
であること意味している。具体的には、例えば制御部内
のピン配置等の関係で、第１のプロセッサと制御部との
距離と第２のプロセッサと制御部との距離とが若干の相
違を呈することがある。しかし、現実には、現在のオン
チップマルチプロセッサでの制御部の占める領域の幅か
らみて、略等価と見なして十分である。

【００２７】本願発明の主たる形態の第４は、独立に動
作可能な複数のプロセッサを有し、前記複数のプロセッ
サの中の少なくとも一対のプロセッサがチップ平面上の
所定の直線軸または所定の原点に対して互いに対称に配
置され、前記一対のプロセッサに対する制御部が前記直
線軸または原点を含む領域に配置され、当該制御部から
双方のプロセッサまでの距離が概ね等価であることを特
徴とするオンチップマルチプロセッサである。

【００２８】本願発明の主たる形態の第５は、独立に動
作可能な複数のプロセッサを有し、前記複数のプロセッ
サの中の少なくとも一対のプロセッサがチップ平面上の
所定の直線軸または所定の原点に対して互いに対称に配
置され、前記一対のプロセッサに対する制御部が、当該
制御部から双方のプロセッサまでの遅延時間が略等し
く、前記一対のプロセッサに前記制御部を介して接続さ
れる共用部が前記直線軸または前記原点を含んで配置さ
れていることを特徴とするオンチップマルチプロセッサ
である。更には、前記共用部が前記直線軸または前記原
点に対して概ね対称に配置されていることがより好まし
い。問題とする遅延時間の差異を最小限にすることが出
来る。尚、ここで、前記共用部とは、具体的には、例え
ば、具体例としては共有キャッシュ・メモリやＩ／Ｏ手
段等を指している。

【００２９】以上、本願発明の主な形態を列挙説明した
が、次いで、前記した目的との関わりを含めて、更に本
願発明の諸形態を列挙し、その詳細を説明する。

【００３０】上記第１の目的を達成するための手段とし
て、本願発明のオンチップマルチプロセッサは複数のプ
ロセッサをチップ平面上の仮想的な位置基準（直線軸ま
たは原点）に対して互いに対称に配置し、プロセッサ間
制御部をこの位置基準を含む領域に配置し、さらにプロ
セッサ間共用部がある場合にはこれを位置基準に対して
概ね対称に配置したものである。これにより制御部が置
かれる領域はプロセッサ間の概ね中点に位置するため、
制御部から各プロセッサまでの距離が均等化且つ短縮さ
れる。

【００３１】また、制御部から共用部までの距離の偏差
が減り平準化される。なお、レイアウトの対称性は、タ
イミング設計や半導体プロセスの歩留りに対する要求に
応じて、より下位の設計階層に展開される。例えば論理
ユニットとキャッシュメモリ、論理ブロックとメモリマ
ット、論理／メモリ回路群、回路セル、トランジスタ、
トランジスタの構成要素（ＭＯＳトランジスタならばソ
ース、ゲート、ドレイン）の配置に対して対称性の要否
を選択することができる。

【００３２】対称変換をトランジスタレベルで実施する
場合には、半導体プロセスばらつきの影響を抑えるため
の工夫が必要である。トランジスタ構造の点では、例え
ばＭＯＳトランジスタの１本のゲートの両側にソースと
ドレインの両方を設けるか、または１本のドレインの両
側にゲートとソースを設ける。これは或る意味でトラン
ジスタ構成要素のミクロな対称構造と言える。このミク
ロ対称構造はゲート長方向に関する位置ずれが生じても
その影響を相殺するので、プロセッサに伴って対称変換
したトランジスタ同士の特性を等しく保つことができ
る。

【００３３】上記第２の目的に係る一つの手段はＭＯＳ
トランジスタ回路でチップを設計した場合の位置基準と
してゲート方向をとったものである。そして、チップ上
のレイアウトをゲート方向に平行または垂直な直線軸に
対して線対称とするか、または仮想的な原点に対する点
対称（１８０度の回転対称）とする。これにより、ゲー
ト方向が平行な向きに揃うので、半導体プロセスばらつ
きの影響を抑えることができる。

【００３４】上記第２の目的に係るもう一つの手段は、
論理構造に応じた位置基準としてデータ系論理のデータ
フロー方向をとり、上記と同じくレイアウトの対称性を
定義したものである。これにより、プロセッサ同士のデ
ータが直交することなく互いに平行に流れるので、プロ
セッサ間制御部とのデータの授受が行ない易くなる。例
えば演算処理はデータフローの上流側から下流側に進む
ため、両方のプロセッサの上流側にキャッシュ制御ユニ
ットやインタフェース制御ユニット等のプロセッサ間制
御部を配置すれば、データフローがスムーズになる。な
お、データフロー方向が平行であればトランジスタの入
出力線方向も揃うので、トランジスタがＭＯＳ、ＢｉＣ
ＭＯＳ、バイポーラ等の何れであるかに拘わらず、トラ
ンジスタ特性のばらつきを抑え込むことができる。

【００３５】上記第３の目的に係る手段は、複数のプロ
セッサを第１の直線軸に対して線対称に配置し、プロセ
ッサ間制御部を第１の直線軸を含む領域に配置し、プロ
セッサ内部の冗長二重化された論理ユニットまたはキャ
ッシュメモリを第２の直線軸に対して線対称に配置した
ものである。これにより、複数のプロセッサとプロセッ
サ間制御部との距離を均等化し、且つプロセッサ内部で
二重部分と一重部分との距離を均等化するという二つの
要求を両立させることができる。

【００３６】上記第３の手段を実施した場合において、
二重部分の制御を掌る一重部分がプロセッサ領域の一辺
の中点近傍に位置しているとすれば、この一重部分とプ
ロセッサ間制御部とを近付けるためには第１の直線軸と
第２の直線軸が直交していることが望ましい。これらの
直線軸の方向としてゲート長方向とゲート幅方向を考え
ると、前者を対称軸にとる方が半導体プロセスばらつき
の影響が少ない。一般的にプロセッサ内部のタイミング
設計の方がプロセッサ間に比べてより厳しいので、第２
の直線軸をゲート長方向とする手段が有効である。ま
た、二重部分同士のデータフローは同一方向に流れるこ
とが望ましいので（平行でも互い違いに逆流させるとプ
ロセッサ内部の制御が困難になる）、第２の直線軸をデ
ータフロー方向とする手段が有効である。

【００３７】上記第４の目的に係る手段は、上述の手段
にしたがって具体的なマルチプロセッサ間制御部／共用
部を配置したものである。マルチプロセッサでキャッシ
ュメモリを共有する場合、プロセッサ、共有キャッシ
ュ、外部記憶等の間のデータ転送や調整を行なうための
記憶制御ユニットを上記第１の手段で述べた位置基準を
含む領域に配置する。記事２のバス結合や記事３のネッ
トワーク結合に対して高性能化を図るには、各々のプロ
セッサと記憶制御ユニットとを１対１で結合するのが良
い。各プロセッサが個別に１次キャッシュを備えている
場合、共有キャッシュは１次より下位レベルの１．５次
キャッシュや２次キャッシュとして働く（例えば１．５
次キャッシュは１次キャッシュと同時にアクセスされる
がレイテンシが１次より余分にかかる）。この場合、各
プロセッサの内部で１次キャッシュ制御ユニットを位置
基準側に寄せて配置し、記憶制御ユニットを１次キャッ
シュ制御ユニットの間に挟むように配置するという手段
により高性能化を図れる。

【００３８】上記第４の手段に係りＩ／Ｏ回路群を共用
する場合、プロセッサとチップ外部との信号伝送や優先
権設定を行なうためのＩ／Ｏ制御ユニットを上記と同様
に配置する。Ｉ／Ｏ回路群の共用によりＩ／Ｏピン数が
削減される。Ｉ／Ｏ制御ユニットはインタフェース仕様
に応じて１対１伝送、双方向伝送、バス接続、ネットワ
ーク通信等の制御を担う。より望ましい配置手段として
は、プロセッサ自身に在るＩ／Ｏ制御ユニットをプロセ
ッサ領域の位置基準側の１辺に寄せて配置し、プロセッ
サ間Ｉ／Ｏ制御ユニットをプロセッサ内ユニットの間に
配置する方法がある。

【００３９】以上の他に上記第４の目的に係る手段とし
ては、上記位置基準を含む領域にグローバルクロック生
成回路部（ＰＬＬ、初段クロックドライバ等）や電源制
御回路部（低電力／テストモード制御、基板バイアス制
御等）を配置したものである。これにより、前者では複
数のプロセッサへ均等にクロックを供給でき、後者では
偏りのない電源制御が可能になる。また、第４の手段
は、プロセッサ、制御部、共用部のそれぞれに対して独
立にクロックや電源を調整、停止するのにも適してい
る。

【００４０】上記第５の目的に係る手段は、上述した手
段によるプロセッサの対称性にしたがって、クロックツ
リー、電源配線、Ｉ／Ｏピン等各対象部位毎のグローバ
ルパターンにも対称変換を実施するものである。これに
より、クロックツリーに関しては各プロセッサに対して
同等のスキューでクロックが分配される。プロセッサに
対してプロセッサ間制御部／共用部より優先的にクロッ
クを供給すれば、プロセッサ内部のスキューを低減して
高速化を図ることもできる。

【００４１】尚、ここで、クロックツリーが直線軸ある
いは原点に対して対称であることは、基本的ツリー構成
がこの対称性を有しておれば、初期の目的を達成するこ
とが出来る。クロックツリーの構成には、グローバルレ
ベルとしては、上層の配線レベル、Ｈツリーで言えば
「Ｈ」の初段から数段目、例えば３より４段目までのレ
ベルが考えられる。一方、ローカルレベルとしては、下
層の配線レベルを挙げることが出来る。そして、現実の
設計において、当該構成の局所的な領域に対称性の乱れ
が見られることも当然あるが、本願発明の基本思想は、
基本的ツリー構成にこの対称性を導入することである。
又、本願発明においては、少なくともプロセッサ領域の
上部のクロックツリーの対称性がわけても重要である。
勿論、より下位のレベルにまで対称性を確保すること
が、本願発明の目的からより好ましいことは言うまでも
ない。

【００４２】電源配線に関しては、各プロセッサの電圧
ドロップやノイズ等の電源特性が均等になる上、ノイズ
検証やタイミング解析等をプロセッサ毎に行なう必要が
なくなって設計工数を省ける。Ｉ／Ｏピンとして特にチ
ップ表面にバンプを設ける場合には、プロセッサ領域表
面における電源／グランド用バンプの数と配列がプロセ
ッサの対称性に応じて維持されるので、上記電源配線と
同様に電源特性が等しくなる。

【００４３】上記第６の目的に係る手段は、上述した手
段によるオンチップマルチプロセッサを半導体プロセス
で製造する場合に、所定のプロセッサ領域のマスクパタ
ーンをマスターとして、このマスターパターンを対称変
換したマスクパターンを他のプロセッサ領域に流用した
ものである。マスクパターンの生成や修正をプロセッサ
毎に行なう必要がなくなる。本手段は特にトランジス
タ、要素回路、プロセッサ内部配線を形成するためのマ
スクパターンに対して適用でき、マスクパターン生成に
関わるコストと工数が削減される。

【００４４】上記第７の目的に係る手段は、上述した手
段によるオンチップマルチプロセッサをパッケージ基板
やマルチチップモジュール基板等に実装する場合に、基
板の配線パターンにもプロセッサに対応した対称変換を
実施するものである。これにより、上記第６の手段で述
べたような電源特性の均等性が維持される上、配線パタ
ーン生成にかかる設計工数を省くことができる。

【００４５】

【発明の実施の形態】以下、本願発明の実施例を図面と
共に説明する。

【００４６】先ず、本願発明の第１実施例として、同一
チップ上にデュアルプロセッサを搭載し、高信頼化のた
めに各プロセッサの内部を二重化したオンチップマルチ
プロセッサについて説明する。図１と図２は第１実施例
のオンチップマルチプロセッサのフロアプラン図と機能
ブロック構成図を示す。図１中の略称文字（ＦＵ、ＧＵ
等）はレイアウトの対称性を示すために意図的に反転、
回転させて表示している。例えば、反転した略称文字の
部分は、その幾何学的平面構成が反転して配置されてい
ることを示している。図１に左下に示したＸＹ座標軸の
意味については図３、図４に関連して説明する。

【００４７】図１及び図２に示した例では、オンチップ
マルチプロセッサ１は、独立に動作可能な命令プロセッ
サ（ＩＰ：ＩｎｓｔｒｕｃｔｉｏｎＰｒｏｃｅｓｓｏ
ｒ）１０、２０と、マルチプロセッサ間の記憶制御やＩ
／Ｏインタフェース制御を行なう記憶制御ユニット（Ｓ
Ｕ）３０と、このＳＵ３０を介してプロセッサ間で共有
されるグローバルバッファ記憶（ＧＳ、１．５次キャッ
シュ）３２、３３及びＩ／Ｏ回路群（Ｉ／Ｏ）３４、３
５と、チップ１内部にクロックを供給するクロック生成
回路部（ＰＬＬ）３１から構成されている。このデュア
ルプロセッサ１は０．１３μｍ世代のいわゆるＣＭＯＳ
プロセスで製造されており、クロック周波数１．２ＧＨ
ｚで動作する。約１７ｍｍ□のチップの中に約２５０Ｍ
トランジスタが集積されており、ＩＰ１０、２０内のバ
ッファ記憶（ＢＳ、１次キャッシュ）とＧＳ３２、３３
の容量はそれぞれ２５６ＫＢｘ２と２ＭＢに及ぶ。Ｉ／
Ｏ３４、３５はＩ/Ｏ回路セルがストライプ状に配列さ
れた回路セルアレイから成り、合計Ｉ／Ｏ数は約１００
０ピンである。

【００４８】ＩＰ１０は、命令フェッチ、デコード、ア
ドレス生成、分岐予測を行なう命令ユニット（ＩＵ：Ｉ
ｎｓｔｒｕｃｔｉｏｎＵｎｉｔ）１１、１２と、バッ
ファ記憶に対して命令語やデータの読出し／書込みと記
憶制御を行なうバッファ制御ユニット（ＢＵ：Ｂｕｆｆ
ｅｒＣｏｎｔｒｏｌＵｎｉｔ）１３と、固定小数点
演算命令、論理演算命令を実行する汎用演算ユニット
（ＧＵ：ＧｅｎａｒａｌＰｕｒｐｏｓｅＥｘｃｕｔｉ
ｏｎＵｎｉｔ）１４、１５と、浮動小数点演算命令を
実行する浮動小数点演算ユニット（ＦＵ：Ｆｌｏａｔｉ
ｎｇＰｏｉｎｔＵｎｉｔ）１６、１７と、演算結果
のエラー検出と復元処理を行なうリカバリーユニット
（ＲＵ：ＲｅｃｏｖｅｒｙＵｎｉｔ）１８から構成さ
れている。このＩＰ１０の構成は図２に例示されてい
る。ＩＵ１１、１２、ＧＵ１４、１５、ＦＵ１６、１７
は二重化されており、これらの処理結果がＲＵ１８によ
り比較チェックされる。ＩＰ１０と同様に、ＩＰ２０は
ＩＵ２１、２２、ＢＵ２３、ＧＵ２４、２５、ＦＵ２
６、２７、ＲＵ２８から構成されている。

【００４９】次ぎに、図１を参酌しつつ、本願発明の特
徴点を第１実施例に即して説明する。命令プロセッサＩ
Ｐ１０とＩＰ２０がチップ平面上の仮想的な直線軸４０
に対して互いに線対称に配置されている。更に、記憶制
御ユニットのＳＵ３０が直線軸４０を含む領域に配置さ
れている。

【００５０】また、命令プロセッサＩＰ１０と２０の内
部にあって同一機能で対を成している命令ユニットＩＵ
１１と２１、命令ユニットＩＵ１２と２２、バッファ制
御ユニットＢＵ１３と２３、汎用演算ユニットＧＵ１４
と２４、汎用演算ユニットＧＵ１５と２５、浮動小数点
演算ユニットＦＵ１６と２６、浮動小数点演算ユニット
ＦＵ１７と２７、リカバリーユニットＲＵ１８と２８が
前記直線軸４０に対して互いに線対称に配置されてい
る。

【００５１】さらに、ＢＵ１３とＢＵ２３はそれぞれＩ
Ｐ１０とＩＰ２０のレイアウト領域において直線軸４０
に近い側の１辺に寄せて配置されている。

【００５２】これらのレイアウト上の配慮により、記憶
制御を担っているＳＵ３０とＢＵ１３、２３とが互いに
均等な距離に近接して配置されるので、タイミング設計
の点で等価な動作を保証できると共に、ディレイを短縮
して高速制御を行なわせることができる。

【００５３】ディレイ上の観点から再度レイアウトを定
義すれば、ＢＵ１３と２３両者の中心部を源とする等デ
ィレイ線同士が交わる領域にＳＵ３０が配置されている
と言うこともできる。

【００５４】チップ上の信号転送ディレイは、集積度や
配線物量とのトレードオフに配慮して実用的範囲で考え
ると、高速な配線系を用いても数１０ｐｓ／ｍｍかか
る。第１実施例のようにマシンサイクルが１０００ｐｓ
を切るＧＨｚ級プロセッサでは、チップ上の配置と距離
がマシンサイクルを左右するため、本願発明によるフロ
アプラニングが極めて有効なのである。

【００５５】ＩＰ１０と２０の共有キャッシュであるＧ
Ｓ３２、３３や、ＩＰ１０と２０の共通Ｉ／Ｏ３４、３
５は直線軸４０に対して概ね線対称に配置されると共
に、直線軸４１に対しても線対称に配置されている。直
線軸４１は直線軸４０に直交する直線である。従って、
直線軸４０を含む領域に配置されたＳＵ３０からＧＳ３
２、３３、Ｉ／Ｏ３４、３５までの配線接続が対称的に
なり、ディレイの偏差が抑えられて平準化されるので、
こられの共用部をマルチプロセッサ間で等価的に活用す
ることが可能になる。

【００５６】二重化されたユニットでは、ＩＵ１１と１
２、ＩＵ２１と２２、ＧＵ１４と１５、ＧＵ２４と２
５、ＦＵ１６と１７、ＦＵ２６と２７が直線軸４１に対
して互いに線対称に配置されている。これにより、二重
化ユニットとＢＵ１３、２３、ＲＵ１８、２８の間の距
離が均等になり、二重部分と一重部分の間で等価なタイ
ミングでデータ転送を行なわせることができる。

【００５７】なお、第１実施例ではＩＰ１０と２０の対
称軸４０と二重化ユニットの対称軸４１とを直交させて
いるが、これも発明の一つである。例えば第１実施例に
従わずに二重化ユニットの対称軸４１と平行な軸でＩＰ
同士を線対称に配置した場合を想定してみよう。この場
合、ＢＵ同士の間に２個のＩＵが挟まって間隔が広が
り、これに伴ってＢＵからＳＵまでの距離も長くなって
しまうので、ディレイが増加する問題が起きる。ＢＵと
ＩＵを置換してＢＵ同士を近付けると、ＩＰ内部の二重
化ユニットとＢＵとの配置のバランスが崩れるので、二
重化ユニットのタイミング設計に悪影響が及ぶ。したが
って、ＩＰの対称軸と二重化ユニットの対称軸を平行に
することは得策でなく、第１実施例のように対称軸同士
を直交させることが重要である。

【００５８】クロック供給源であるＰＬＬ３１が生成し
たクロック信号は、直線軸４０または４１に沿って張ら
れたＨツリー、フィッシュボーン、メッシュ等のクロッ
ク分配配線とクロックドライバを介してチップ１内部に
供給される。ＰＬＬ３１はＳＵ３０と同じく直線軸４０
を含む領域に配置されているので、ＰＬＬ３１からＩＰ
１０、２０までの距離が同じになり、両者に等価なクロ
ックスキューでクロックを供給できる。すなわち、ＩＰ
１０と２０でタイミング設計基準を変更する必要はな
い。ＰＬＬ３１からＩＰ１０、２０へ優先的にクロック
分配配線を行なってスキューを低減すれば、ＩＰ１０と
２０の高速化を図ることができる。また、ＩＰ１０と２
０に対して独立にクロックを供給して制御するような場
合にも等価性の点で本願発明による配置が望ましい。こ
のことは、クロックだけでなく電源制御回路にも当ては
まる。

【００５９】以上から第１実施例のフロアプランによれ
ば、命令プロセッサＩＰ１０、２０に対して独立で等価
な動作を保証しながら、これらのプロセッサと共有キャ
ッシュＧＳ３２、３３と共通Ｉ／Ｏ３４、３５との間を
記憶制御ユニットＳＵ３０を介して効率的且つ高速に制
御できるという効果がある。また、マルチプロセッサ間
制御だけでなく、ＩＰ１０、２０内部の冗長二重化ユニ
ットに対しても等価タイミング動作を保証しており、プ
ロセッサ内／間両者の高性能、高信頼化にとって極めて
有効である。なお、これらの第１実施例の効果は、図２
に示す機能ブロック構成図をそのまま単純にチップにレ
イアウトしても得られるものではなく、第１実施例で説
明した発明によってはじめて実現し得るのである。

【００６０】図３は上記第１実施例の論理ユニット内部
のブロック配置の一例として、汎用演算ユニットＧＵ１
４、１５、２４、２５を拡大した模式的なレイアウトの
例を示す図である。汎用演算ユニット内の下位のブロッ
クを模式的に例示している。図３に（ａ）〜（ｄ）と示
したのは、汎用演算ユニットＧＵ１４、１５、２４、２
５の各々拡大したレイアウト図である。図３のＸＹ座標
軸の方向は図１の座標軸に対応しており、４つのＧＵを
ＸＹ座標の４つの象限に振り分けて描いてある。二重化
されたＧＵ１４と１５、２４と２５がＸ軸（図１の直線
軸４１）に対称、更に、ＩＰ１０と２０に対応する１４
と２４、１５と２５がＹ軸（図１の直線軸４０）に対称
である。なお、ＧＵ１４と２５、１５と２４は座標原点
（即ち、図１の直線軸４０と４１の交点）に対して点対
称になっている。

【００６１】図３において、ＧＵ１４は大別してデータ
系論理部２０１、制御系論理部２０３、レジスタ２０
５、２０６から構成されており、データ系論理部２０１
はブロック群２０２、制御系論理はブロック群２０４か
ら成る。ブロック群２０２、２０４はデータ系論理部２
０１のデータフローが図面右から左（−Ｘ軸方向）に流
れるように配置されている。他のＧＵ１５、２４、２５
の構成要素もＧＵ１４と同じであるが、直線軸４０、４
１をはさんで同じ機能の構成要素同士が互いに対称に並
ぶように配置されている。したがって、ＧＵ１５、２
４、２５のデータフロー方向はそれぞれ−Ｘ、Ｘ、Ｘ軸
方向になっている。

【００６２】データフロー方向をこのようにとると、Ｇ
Ｕ１４、１５のデータフローの上流側とＧＵ２４、２５
の上流側とが互いに向き合う形になる。第１実施例では
記憶制御を行なうＢＵ、ＳＵがＧＵの上流側に配置され
ているから、これらの間でＧＵ１４、１５←ＢＵ１３←
ＳＵ３０→ＢＵ２３→ＧＵ２４、２５というようにＳＵ
３０を源とするスムーズなデータフローを実現すること
ができる。すなわち、マルチプロセッサ間制御を効率的
且つ高速に行なうことが可能になる。また、二重化した
ＧＵ１４と１５、ＧＵ２４と２５ではデータフローが同
一方向に流れているので、逆流させた場合に比べると、
プロセッサ内部のＧＵとＢＵ間の制御も効率的に行なえ
る効果がある。

【００６３】図４は上記第１実施例の論理ブロック内部
のトランジスタ回路群の配置の一例として、図３を部分
的に拡大したレイアウト図である。図４中の（ａ）〜
（ｄ）は図３における（ａ）〜（ｄ）の汎用演算ユニッ
トに各々対応している。但し、分かりやすくするために
トランジスタ回路を模式化して描いている。図４のＸＹ
座標軸の方向は図１と図３に対応しており、Ｘ軸が図１
の直線軸４１、Ｙ軸が図１の直線軸４０に平行である。
前述の通り、図４の４つの象限は図３の４つの象限に対
応しており、（ａ）がＧＵ１４、（ｂ）がＧＵ１５、
（ｃ）がＧＵ２４、（ｄ）がＧＵ２５の対称性を引き継
いでいる。図４中の小矢印はトランジスタ回路への信号
入力方向を示している。

【００６４】図４に示したトランジスタ回路群はＣＭＯ
Ｓ回路セルから成り、ここでは一例としてインバータ、
２入力ＮＡＮＤ、２−１入力ＡＯＩを配列した場合を示
している。各回路セルはｐＭＯＳトランジスタ２２２、
ｎＭＯＳトランジスタ２２３、ゲート２２４、電源配線
２２０、２２１、セル内配線２２５、信号配線２２６か
ら構成されている。トランジスタ２２２、２２３におい
て、電源配線２２０、２２１に接続された部分がソー
ス、各回路セルの出力に接続された部分がドレインであ
る。これらの回路構成要素は、ゲート長方向がＸ軸すな
わち二重化ユニットの対称軸４１に平行、ゲート幅方向
がＹ軸すなわちＩＰ１０と２０の対称軸４０に平行にな
るように配置されている。

【００６５】このような配置を選択した理由は、第１実
施例では命令プロセッサＩＰ内部のタイミング設計の方
が命令プロセッサＩＰ間より厳しかったからである。半
導体プロセスにおける製造ばらつきによるトランジスタ
特性の変動は、ｐ／ｎウェルに対するゲート位置がゲー
ト長方向にずれた場合の方がゲート幅方向にずれた場合
に比べて大きい。そこで、図４に示すようにトランジス
タを配置することにより、同じＩＰ内部で二重化された
回路群（（ａ）と（ｂ）、（ｃ）と（ｄ））の特性ばら
つきを抑え込んでいる。すなわち、チップフロアプラン
における対称軸とゲート長／幅方向との関係を適切に選
択することによって、プロセッサを高速化できる効果が
ある。

【００６６】第１実施例ではさらにゲート露光／描画プ
ロセスのばらつきも考慮して、レイアウトの対称性を、
ゲート長／幅方向の何れかに平行な直線軸に対する線対
称か、（ａ）と（ｄ）または（ｂ）と（ｄ）の関係のよ
うな点対称（１８０ー回転対称）に制限している。

【００６７】これら以外の対称性、例えば４５ー傾いた
軸に対する線対称、９０ーの回転対称、平行移動と線対
称の合成写像等も本願発明に係る選択肢として考え得る
が、これらはオンチップに搭載するプロセッサ数や要求
性能と、半導体プロセス技術の進展に応じたトランジス
タ特性、集積度、歩留りを総合的に勘案して選択される
べきである。

【００６８】なお、図４にしたがってトランジスタ回路
を配置した場合の信号伝播方向（図中の小矢印）は、図
３で説明したデータフロー方向に一致している。これは
すなわちマルチプロセッサ間制御の高効率化（図３の効
果）と半導体プロセスばらつきの抑制によるプロセッサ
内部の高速化（図４の効果）とを矛盾無く両立できるこ
とを意味している。

【００６９】図５は本願発明の第２実施例のＭＯＳトラ
ンジスタの模式的レイアウト図である。本願発明による
対称変換をＭＯＳトランジスタ回路レベルで実施した場
合に半導体プロセスばらつきの影響を抑制するための手
段として、図４では回路配列方向に適した対称変換の位
置/方向基準について説明した。一方、図５に示す第２
実施例ではＭＯＳトランジスタの内部構成要素の対称性
について説明する。図５のＸＹ座標軸と（ａ）〜（ｄ）
の４つの象限は図４に対応している。そして、その
（ａ）に対して（ｂ）がＸ軸対称、（ｃ）がＹ軸対称、
（ｄ）が点対称である。（ａ）と（ｂ）または（ｃ）と
（ｄ）の組が同一プロセッサ内の二重化部分に相当す
る。

【００７０】図５の（ａ）〜（ｄ）にそれぞれ３タイプ
のＭＯＳトランジスタを示している。Ｎタイプは通常一
般のトランジスタであり、ＸタイプとＳタイプが本願発
明によるものである。図５の（ａ）で説明すると、Ｎタ
イプはソース（Ｓ）２４０とゲート（Ｇ）２４１とドレ
イン（Ｄ）２４２から構成されている。Ｘタイプではゲ
ート２４５の左側にソース２４３とドレイン２４７、右
側にドレイン２４６とソース２４４がクロスするように
配置され、トランジスタ内部で点対称構造を成してい
る。Ｓタイプではドレイン２５２がゲート２５０、２５
１とソース２４８、２４９によってサンドイッチのよう
に挟まれ、ドレインに対するミラー対称構造を成してい
る。

【００７１】図５の（ａ）〜（ｄ）でゲートを二重に描
いたのは、プロセスばらつきによってウェル（ドレイ
ン、ソース）に対してゲート位置が相対的に（図中で右
下に）ずれた場合を表している。図５の（ａ）において
Ｎタイプではソース２４０の幅が広がり、ドレイン２４
２の幅が狭まっている。図５の（ｂ）は（ａ）と同様に
変動するので、（ａ）と（ｂ）のトランジスタ特性は等
しい。しかし、（ｃ）と（ｄ）は、（ａ）や（ｂ）と逆
にドレインが広がってソースが狭まるため、その特性が
異なってしまう。

【００７２】Ｘタイプでは二対のソースとドレインをク
ロスさせて持っているため、片側のソースとドレインの
幅が広がればもう片側のドレインとソースの幅が必ず狭
まることになる。この変動の仕方は図５の（ａ）〜
（ｄ）の対称変換に対して同様に起こるので、（ａ）〜
（ｄ）の特性も等しくなる。Ｓタイプでは図５の（ａ）
〜（ｄ）でゲートに挟まれたドレインの幅が一定であ
り、２つのソースに対する変動の仕方が同じなので、
（ａ）〜（ｄ）の特性も均等である。

【００７３】以上から、第２実施例に示すＸタイプとＳ
タイプは、本願発明の対称変換に対してトランジスタ特
性を均一化させるのに効果がある。Ｎタイプに比べてＸ
タイプは構造が若干複雑であり、Ｓタイプは面積が広が
る等の短所があるが、特にプロセッサ間で特性を合わせ
たい箇所、例えばクロックドライバ、フリップフロップ
／ラッチ回路やＲＡＭのクロック入力部、ＲＡＭのセン
スアンプ等に選択的に導入することが有用である。

【００７４】図６Ａ〜図６Ｃはそれぞれ本願発明の第３
実施例のクロックツリー、電源配線、Ｉ／Ｏピンの概略
レイアウト図である。マルチプロセッサとその制御部の
対称性に基づいてこれらのグローバルパターンにも対称
変換を行なった場合について、ここでは第１実施例のオ
ンチップマルチプロセッサを例にとって説明する。

【００７５】図６Ａのクロック分配ツリーは、ＩＰ１０
と２０にクロックを分配するＨツリー３００と、ＧＳ３
２、３３及びＩ／Ｏ３４、３５への変形ツリー３０１、
ＳＵ３０への変形ツリー３０２から構成されている。チ
ップ全体に一様なツリー形式でクロックを分配するので
はなく、ＰＬＬ３１からＩＰ１０、２０へ優先的に短距
離で配線することによって、ＩＰ１０と２０内部のクロ
ックスキューを低減している。

【００７６】Ｈツリー３００はＩＰ１０と２０の対称変
換の基準である直線軸４０に対して線対称に配置されて
おり、さらにＨツリー３００のパターンはＩＰ内部の二
重化部分の対称軸４１に対しても線対称である。したが
って、ＩＰ１０と２０両者と二重化部分に対して均一な
スキューでクロックを供給することができ、個別にタイ
ミング設計を行なう手間を省くことができる。

【００７７】ツリー３０１は、ＩＰ１０と２０の共有Ｇ
Ｓ３２、３３、共通Ｉ／Ｏ３４、３５の対称性に従って
直線軸４０、４１に対して線対称である。図中で上下に
分かれているが、Ｈツリーまたはフィッシュボーン形式
の変形と見ることもできる。ツリー３０２は、両側のＨ
ツリー３００の枝から派生させたツリーをＳＵ３１の上
空でつないで形成されている。第３実施例ではＩＰ内部
へのクロック供給を優先させたため、Ｈツリー３００と
ツリー３０１、３０２のクロックの位相が異なっている
が、この位相差はプロセッサ間制御部／共用部のタイミ
ング設計に積極的に活用できる。

【００７８】図６Ｂには多層配線の上層部の電源配線パ
ターンを示しており、Ｘ軸方向の配線３１０とＹ軸方向
の配線３１１でメッシュを構成している。ＩＰ１０、２
０、ＳＵ３１上空のメッシュパターンと、ＧＳ３２、３
３、Ｉ／Ｏ３４、３５上空のメッシュパターンとは、Ｄ
Ｃドロップや切替ノイズに配慮して使い分けている。前
者はＩＰの対称性に倣って線対称であるから、ＩＰ両者
に均等な電源特性を保証できる上、電源設計をＩＰ、Ｓ
Ｕ共通で行なうことで設計工数を減らせる。後者はＲＡ
Ｍ、Ｉ／Ｏ等特定回路用の電源設計基準に合わせてい
る。

【００７９】図６ＣはＩ／Ｏピンであるバンプの配列を
示している。多数のＩ／Ｏピンを取り出すために周辺Ｉ
／Ｏ方式でなくバンプアレイ方式を採用している。図中
の白丸３２０がＩ／Ｏ３４、３５に接続される信号用バ
ンプ、黒丸３２１が図６Ｂに示した電源配線に接続され
る電源／グランド用バンプである。ＩＰ１０、２０、Ｓ
Ｕ３１の上空と、ＧＳ３２、３３の上空と、Ｉ／Ｏ３
４、３５の上空とで消費電力を考慮してバンプ配列を変
えている。信号バンプが有る部分の信号／電源ピン数比
は１であるが、無い部分（ＢＵ１３、２３、ＲＵ１８、
２８等ＩＰ内の二重化されていない部分、ＰＬＬ３１、
Ｉ／Ｏ３４、３５等の上空）では電源を強化している。
ＩＰ１０、２０、ＳＵ３１上空のバンプ配列は電源配線
と同様に線対称であり、ＩＰ両者へ均等に給電すること
ができる。

【００８０】以上から、第３実施例によれば、本願発明
によるプロセッサやその制御部／共用部の対称性に適し
たクロック分配と電源供給を行なうことができ、しかも
複数のプロセッサに対して共通設計を行なえるので工数
を削減できる効果がある。

【００８１】ここまで本願発明について第１実施例を基
に、第２、３実施例を合わせて説明してきたが、第４実
施例では２つのＲＩＳＣマイクロプロセッサを同一チッ
プ上に集積したオンチップマルチプロセッサについて説
明する。図７にそのフロアプラン図を示す。図７左下の
ＸＹ軸は、第１実施例と同じくＸ軸がゲート長方向、Ｙ
軸がゲート幅方向を表している。

【００８２】図７においてオンチップマルチプロセッサ
５０は、プロセッサユニット（ＰＵ）６０、例えばＲＩ
ＳＣプロセッサユニット、７０と、ＰＵ６０と７０間の
記憶制御や外部バスとのインタフェース制御を行なうバ
スインタフェースユニット（ＢＩＵ）８０と、ＢＩＵ８
０によりＰＵ間で共有される２次キャッシュ８５、８６
と、同じく共用される内部ストライプＩ／Ｏ回路列（Ｉ
／Ｏ）８２〜８４と、クロック生成回路（ＰＬＬ）８１
から構成されている。このプロセッサ５０は第１実施例
と同じく０．１３μｍ世代ＣＭＯＳプロセスで製造され
ており、概略仕様は内部動作周波数１．２５ＧＨｚ、チ
ップサイズ約１４ｍｍ□、集積度約１５０Ｍトランジス
タ、１次キャッシュ１２８ＫＢｘ２、２次キャッシュ１
ＭＢ、Ｉ／Ｏ約５００ピンである。内部クロックはＰＬ
Ｌ８１からＰＵ６０、７０、ＳＵ８０、２次キャッシュ
８５、８６に均等に分配されるが、Ｉ／Ｏ周波数は外部
バス仕様に合わせて選択的に分周される。

【００８３】プロセッサユニットＰＵ１０は、主に命令
並列ディスパッチ、フェッチ、分岐予測等を行なう命令
ユニット（ＩＵ）６１と、演算命令を並列実行する固定
小数点演算ユニット（ＦＸＵ）６２と、単精度／倍精度
演算を行なう浮動小数点演算ユニット（ＦＰＵ）６３
と、命令語とデータが格納された１次キャッシュ６５へ
のアクセスやメモリマネージメントを行なうロード／ス
トアユニット（ＬＳＵ）６４から構成されている。ＰＵ
２０もＰＵ１０と同様にＩＵ７１、ＦＸＵ７２、ＦＰＵ
７３、ＬＳＵ７４、１次キャッシュ７５から構成されて
いる。

【００８４】第４実施例ではプロセッサユニットＰＵ６
０と７０が仮想的な直線軸９０に対して互いに線対称に
配置されており、ＰＵ６０と７０に共有される２次キャ
ッシュ８５、８６とＩ／Ｏ８２〜８４も同様に線対称に
配置されている。これらの共有部を制御するＢＩＵ８０
は直線軸９０を含む領域に配置されており、ＬＳＵ６４
と７４がそれぞれＰＵ６０と７０の内部領域において直
線軸９０側すなわちＢＩＵ８０側の１辺に近付けて配置
されている。したがって、第４実施例ではＢＩＵ８０と
ＬＳＵ６４、７４とが互いに均等な距離で近接して配置
され、２次キャッシュ８５、８６とＩ／Ｏ８２〜８４が
ＢＩＵ８０から見てバランス良く配置されるので、ＰＵ
間に優劣なく高速なプロセッサ間制御を行なわせること
が可能になる。

【００８５】なお、第４実施例では第１実施例のような
ＰＵ内部の二重化を行なっていないので、二重化部分と
プロセッサ間の対称変換の優先度について考慮する必要
がない。そこで、ＰＵ６０と７０の対称軸９０を有利な
ゲート長方向にとることにより、半導体プロセスばらつ
きによるＰＵ間の特性変動を抑制している。これはすな
わち高速化と歩留りの向上双方に寄与している。

【００８６】以上から、ＲＩＳＣプロセッサをオンチッ
プマルチ化した第４実施例においても本願発明は有効で
あり、プロセッサアーキテクチャや論理ユニット構成に
よらず、普遍的にマルチプロセッサ性能の向上に効果が
あることが分かる。

【００８７】次に、本願発明による第５実施例として、
半導体プロセス技術が進んでチップ集積度がさらに向上
しプロセッサ数が増加した場合について説明する。図８
は第５実施例のフロアプラン図を示す。

【００８８】図８においてオンチップマルチプロセッサ
１００は、８個のプロセッサユニット（ＰＵ）１０１〜
１０８と、記憶制御ユニット（ＳＣ）１１１〜１１２、
ワーク記憶（ＷＳ、２次キャッシュ）１１４〜１１７、
内部ストライプＩ／Ｏ（Ｉ／Ｏ）１２０〜１２３、クロ
ック生成回路（ＰＬＬ）１１３から構成されている。Ｓ
Ｃ１１１〜１１２はバンク分割されたＷＳ１１４〜１１
７の共有記憶制御とＩ／Ｏインタフェース制御を行なっ
ている。本第５実施例は、第１実施例や第３実施例より
さらに進んだサブ０．１μｍ世代ＣＭＯＳ技術で試作さ
れている。チップサイズ約２３ｍｍ□の中にＰＵ１０１
〜１０８それぞれの集積度として論理約８Ｍトランジス
タと１次キャッシュ１２８ＫＢ、ＷＳ１１４〜１１７の
合計容量で８ＭＢ、Ｉ／Ｏ約１８００ピンを集積してお
り、クロック周波数１．５ＧＨｚで動作する。ＰＬＬ１
１３はＳＣ１１０の図中左下に配置されているが、ここ
から直線軸１３０と１３１の交点にあるクロックドライ
バを経て、チップ１００内部に分配されている。

【００８９】図８から明らかなようにプロセッサユニッ
トＰＵ１０１〜１０８は直線軸１３０、１３１に対して
互いに線対称に配置されている（それぞれの対称性を示
すために三角形のマーカーを表示している）。例えばＰ
Ｕ１０１に対して、ＰＵ１０４は軸１３０に関する線対
称、ＰＵ１０５は軸１３１に関する線対称、ＰＵ１０８
は軸１３０と軸１３１の交点に関する点対称（１８０ー
回転対称、軸１３０と１３１の２回線対称変換）になっ
ている。

【００９０】プロセッサユニットＰＵ１０１の内部では
記憶制御ユニットＳＣ１１０〜１１２との間で信号転送
を行なう制御部が図中下辺側（ＳＣ側）に配置されてお
り、本願発明による対称的レイアウトによって他のＰＵ
１０２〜１０８の制御部もＳＣ側に向いて配置される。
本願発明によらず無作為に配置した場合に比べて、第５
実施例では各ＰＵ内部の制御部とＳＣ１１１〜１１２と
を近接して配置することができる。また、ワーク記憶Ｗ
Ｓ１１４〜１１７やＩ／Ｏ１２０〜１２３もＳＣ１１１
〜１１２に対して遠近の偏りを抑えて配置されている。

【００９１】したがって、第１から第４実施例で繰り返
し説明してきたことと同じく、本願発明はオンチッププ
ロセッサ数が増加した第５実施例においてもマルチプロ
セッサ間制御の高効率化にとって大いに効果がある。

【００９２】さらに半導体プロセス技術が進んでプロセ
ッサ数が増えた場合においても、一対のプロセッサを単
位として対称変換を施してゆけば、本願発明を適用でき
ることは言うまでもない。また、第５実施例ではチップ
１００の上下２辺にＰＵ１０１〜１０８を配置している
が、マルチプロセッサの結合方式に応じて、例えば縞模
様、ジグザク、チェック、マトリックス、クロス、同心
形等のように、最適な配置を選択することが可能であ
る。

【００９３】図８左下のＸ軸はゲート長方向、Ｙ軸はゲ
ート幅方向を表している。第５実施例では直線軸１３０
をゲート長方向にとっているが、これは近接して並んだ
ＰＵ同士（１０１〜１０４の組、１０５〜１０８の組）
の特性が優先的に揃うように配慮したからである。幾つ
かのプロセッサでクラスタを構成する場合、全プロセッ
サに等価な動作を行なわせるのではなく重み付けする場
合等には、優先度に応じて軸方向を合わせることが可能
である。

【００９４】図９では本願発明の第６実施例として、こ
こまでの実施例で説明してきたようなハイエンドカスタ
ムＬＳＩでなく、低コストのシステムＬＳＩに本願発明
を適用した場合について説明する。そして、この例は、
他の例と異なって、チップ全体が対称性を有して構成さ
れてはいない例である。しかし、ＣＰＵコア（ＰＵ）１
５１とＰＵ１５２が直線軸１６７を軸とする線対称を有
している。更に、ＳＲＡＭ１５３と１５４も直線軸１６
７を軸とする線対称を有している。この形態によって
も、本願発明の目的を十分奏することが出来る。

【００９５】図９のフロアプラン図において、オンチッ
プマルチプロセッサ１５０は、２個のＣＰＵコア（Ｐ
Ｕ）１５１、１５２と、ＰＵ１５１、１５２にそれぞれ
専属するＳＲＡＭ１５３、１５４と、内部バスインタフ
ェース制御を兼ねるメモリマネジメントユニット（ＭＭ
Ｕ）１６０と、ＰＵ１５１と１５２の共有主記憶として
働くＤＲＡＭ１６４と、他のオンチップマルチプロセッ
サとのネットワーク結合の制御を行なうノード制御ユニ
ット（ＮＣ）１６２と、ディスクやチャネル等の入出力
装置とのインタフェース制御を行なうＩＯ制御ユニット
（ＩＯ）１６３と、ＰＵ／ＮＣ／ＩＯ間を接続する内部
バス１６５と、クロック生成回路（ＰＬＬ）１６１と、
ＮＣ１６２及びＩＯ１６３とチップ外部との入出力を行
なうための周辺Ｉ／Ｏ回路列１６６から構成されてい
る。第６実施例はチップ１５０内のＰＵ１５１と１５２
で共有記憶システムを構成し、他チップとの間でネット
ワーク結合によって分散記憶システムを構成している。

【００９６】第６実施例は、システムＬＳＩ部品である
ＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）を
活用してＰＵ１５１、１５２、ＳＲＡＭマクロ１５３、
１５４、ＤＲＡＭマクロ１６４、Ｉ／Ｏマクロ１６６等
をチップ上にインプリメントしたものである。但し、本
願発明に基づいて、提供されたＣＰＵコアとＳＲＡＭマ
クロのＩＰをミラー反転して配置している。これにより
ＰＵ１５１と１５２及びＳＲＡＭマクロ１５３と１５４
を直線軸１６７に対して線対称に配置し、ＭＭＵ１６０
を直線軸１６７上の領域に設けている。直線軸１６７が
チップ１５０の等分線に対してオフセットしている理由
は、比較的大きなＩＰであるＤＲＡＭマクロ１６４の配
置と、ＮＣ１６２やＩＯ１６３からＩ／Ｏ１６６への配
線性とを考慮したからである。このオフセットは本願発
明の障害にならず、ＰＵとＭＭＵ間を等距離で近接させ
るという効果は遺憾なく発揮される。したがって、シス
テムＬＳＩにおいても本願発明によりＩＰのレイアウト
を対称変換することで、低コスト化とプロセッサ間制御
の高性能化という２つの課題を解決することが可能にな
る。

【００９７】図１０は本願発明の第７実施例のフロアプ
ラン図を示す。第６実施例までは主に線対称または点対
称のレイアウトを見てきたが、ここでは別の対称変換を
実施した場合について言及する。

【００９８】図１０においてオンチップマルチプロセッ
サ１７０は、４個のプロセッサユニット（ＰＵ）１７１
〜１７４と、記憶制御ユニット（ＳＣＵ）１７５と、２
次キャッシュ１７６〜１７９、ＲＯＭ１８０、ストライ
プＩ／Ｏ１８１〜１８４から構成されている。ＰＵ１７
１はプロセッサコア１９４と、ＰＵ１７１専用の１次キ
ャッシュ１９３と、バスインタフェース制御ユニット１
９５から構成されており、他のＰＵ１７２〜１７４の構
成も同じである。各ＰＵにあるバスインタフェース制御
ユニットは、図中矢印１８５〜１８８で示すＰＵ間リン
グバス接続と、矢印１８９〜１９２で示すＰＵとＳＣＵ
間の相互接続を制御している。ＳＣＵ１７５は、ＰＵ１
７１〜１７４と共有２次キャッシュ１７６〜１７９及び
共通Ｉ／Ｏ１８１〜１８４の間の記憶制御とＩ／Ｏイン
タフェース制御を行なっている。

【００９９】第７実施例では、プロセッサユニットＰＵ
間で分散処理を行わせて記憶制御ユニットＳＣＵ１７５
への配線集中を軽減し、チップ１７０の配線層数を抑え
る目的で上記のような相互接続方式を採用している。図
１０から明らかなように、ＰＵ１７１〜１７４は互いに
チップ中心の仮想的原点１９３に対して９０ーの回転対
称に配置されており、ＳＣＵ１７５はその原点１９３を
含む領域に配置されている。言わば風車型の配置によ
り、ＳＣＵ１７５から４つのＰＵ１７１〜１７４及び２
次キャッシュ１７６〜１７９までの距離が全て等しくな
る上、リングバス上で隣接するＰＵまでの中継距離も等
しくなるので、これらのタイミング設計を共通化し、最
適な配線系を選択することができる。また、１個のＰＵ
に対する配線パターンを他の３個のＰＵに流用できるの
で、配線設計の工数も削減することができる。したがっ
て、第７実施例によれば、チップの配線層数すなわち製
造コストを抑え、設計工数を省き、且つプロセッサ間の
効率的な制御を実現できる効果がある。

【０１００】なお、ここまでで線対称、点対称（１８０
度の回転対称）、９０度の回転対称のレイアウトについ
て説明してきたが、第７実施例からも分かるように本願
発明の効果が対称変換の方法によって減ぜられることは
ない。例えば上記以外の角度の回転対称や、幾つかの対
称変換、平行移動との組合せ等が有り得るが、本願発明
の要件を満たせばその効果を享受することができる。

【０１０１】図１１に示す第８実施例は、本願発明によ
るオンチップマルチプロセッサを実装したマルチチップ
モジュール基板の概略レイアウト図である。ここでは第
１実施例のチップを実装した場合を例にとって説明す
る。

【０１０２】図１１のモジュール配線基板３５０は薄膜
／厚膜セラミック複合多層配線基板から成る。この基板
３５０には１２個のデュアルプロセッサチップ（ＤＰ、
チップ１に同じ）３５１と、２個の記憶制御用チップ
（ＳＣ）３５２と、１２個のワーク記憶チップ（ＷＳ、
２次キャッシュ）３５３がフリップチップ実装されてい
る。多層配線によってＤＰ、ＷＳ、ＳＣが相互に接続さ
れており、これで２４ウェイのマルチプロセッサシステ
ムが構成されている。ＳＣ３５２は、主に、プロセッサ
チップ３５１とＷＳ３５３間やＷＳ３５３と主記憶（図
示せず）間のデータ転送、アクセス競合の調整、チップ
３５１内のＢＳ、ＧＳとの記憶内容の同期化等の記憶制
御を行なう。

【０１０３】第８実施例のマルチプロセッサシステム
は、図中の線３５４を境に左右２つのクラスタに大別さ
れる。左右のチップ配列と基板３５０の配線パターンは
基本的に点対称（１８０度の回転対称）になっている。
ＤＰ、ＳＣ、ＷＳ個々のチップ配置方向は、各チップの
Ｉ／Ｏピン（バンプ）の配置、他チップとの相対的な配
置と配線距離、基板３５０上の配線混雑度等を考慮して
９０ー乃至１８０ー回転されている。各チップに対するＩ
／Ｏ引出し配線や電源配線のパターンは、所定の配線層
においてチップ種毎に共通化されている。また、ＤＰ直
下の電源配線パターンは、本願発明によるＤＰ内部のプ
ロセッサの対称性すなわち図６で述べたＤＰチップ内の
電源構造やバンプ配列の対称性を反映しているため、こ
れも共通化されている。

【０１０４】したがって、第８実施例によれば、チップ
から基板全体まで各配線階層に応じて設計の共通化を実
施できるので、設計コストを削減できる効果がある。さ
らに、チップ内の複数のプロセッサに対しても、このチ
ップのモジュール上の実装位置に対しても、これらに依
らない等価な動作を保証できるので、システム全体とし
て高い信頼性を獲得することができる。

【０１０５】以上図面を交えて実施例を説明してきたよ
うに、本願発明の第１の手段によってチップ上の複数の
プロセッサとプロセッサ間制御部と共用部とを対称的に
レイアウトすれば、プロセッサと制御部間のディレイを
均等に短縮し、制御部と共用部間のディレイの偏差を抑
えることができる。したがって、プロセッサ間の効率的
制御を実現できるので、従来技術に比べてマルチプロセ
ッサ性能が格段に向上する効果がある。また、第１の手
段は、要求性能と半導体製造技術やＬＳＩ実装技術から
来る制約条件に応じて、ユニットからブロック、回路
群、回路セル、トランジスタまでの各設計階層に展開で
きるので、設計技術としても適用範囲が広いという利点
がある。

【０１０６】トランジスタレベルにまで対称変換を行な
う場合、ＭＯＳトランジスタにミクロ対称構造を導入し
ておけば、半導体プロセスばらつきによる特性変動をト
ランジスタ内部で相殺することができるので、トランジ
スタ特性の均一化と歩留り向上に有効である。特に、特
性変動を嫌うクロック系回路、ＲＡＭセンスアンプ等の
アナログ回路に適している。

【０１０７】本願発明の第２の手段によりＭＯＳトラン
ジスタのゲート方向を位置基準として線対称または点対
称なレイアウトを採用すれば、チップ内のゲートを所定
の方向に平行に揃えることができるので、半導体プロセ
スばらつきがトランジスタ特性に与える影響を回避でき
る効果がある。また、第２の手段においてデータ系論理
のデータフロー方向を位置基準にとれば、プロセッサ間
制御部から複数のプロセッサへのデータフローが迂回や
遅滞を起こさずに平行に流れるようになるので、マルチ
プロセッサ性能をさらに向上させることができる。

【０１０８】信頼性の高い冗長二重化プロセッサをオン
チップマルチ化する場合、本願発明の第３の手段によっ
てプロセッサ相互だけでなくプロセッサ内部の二重化部
分も線対称に配置すれば、非対称な場合に比べて二重化
部分のディレイを均等に且つ短縮できるので、ユニプロ
セッサ性能が向上する効果がある。また、プロセッサ間
の対称軸と二重化部分の対称軸を直交させることによ
り、プロセッサ間距離と二重部間距離の双方を短縮した
レイアウトが可能になるので、マルチプロセッサ性能と
ユニプロセッサ性能の間のトレードオフを起こさずに両
者共高性能化できる効果がある。

【０１０９】代表的なプロセッサ間制御部や共用部のレ
イアウトを定めた第４の手段によれば、マルチプロセッ
サの配置に対して、記憶制御ユニットと共有キャッシ
ュ、Ｉ／Ｏインタフェース制御ユニットとＩ／Ｏ回路
群、グローバルクロック生成回路部、電源制御回路部等
の配置が最適化される。これには、ディレイ、クロック
スキュー、電源等の基本特性に対するプロセッサ間ばら
つきを低減できる効果がある。さらに、プロセッサ内部
にある１次キャッシュ制御部や入出力制御部の配置につ
いても最適化を行なうことによって、より一層の高速化
を実現できる。

【０１１０】第５の手段では、プロセッサの対称性に倣
ってクロックツリー、電源配線、Ｉ／Ｏピン等のグロー
バルパターンにも対称変換を実施することにより、クロ
ックスキューや電源特性の均一化を図れる上、タイミン
グ設計やノイズ解析等の設計工数を省力化できる効果が
ある。

【０１１１】第６の手段では、複数のプロセッサ領域に
対応する半導体プロセス用マスクパターンを対称変換に
よって生成することにより、マスクパターン生成にかか
る工数を削減できる効果がある。

【０１１２】第７の手段では、パッケージ基板やマルチ
チップモジュール基板等の配線パターンにも対称変換を
適用することにより、実装時において各々のプロセッサ
に対して等価な動作を保証できる上、配線パターン生成
にかかる設計工数を省けるという効果がある。

【０１１３】以上まとめて総括すれば、本願発明に基づ
くオンチップマルチプロセッサは、マルチプロセッサ性
能とユニプロセッサ性能の双方を総合的に向上させ、ト
ランジスタからチップ、パッケージ、モジュールに至る
までの基本特性を安定化し、設計及び製造に関わるコス
トを削減できるという多大な効果を奏する。

【０１１４】なお、本願発明の効果はプロセッサ、制御
部、共用部等のレイアウトの対称性において普遍的に発
揮されるものであって、メインフレーム／ＣＩＳＣ／Ｒ
ＩＳＣ等のプロセッサアーキテクチャ、ユニット／ブロ
ック等の論理分割、データ系／制御系等の論理構造、論
理／メモリ回路形式、スタティックＣＭＯＳ／ダイナミ
ックＣＭＯＳ／ＢｉＣＭＯＳ／バイポーラ等の論理／メ
モリ回路形式、半導体プロセス、論理／回路設計ツール
等々の要素技術によって制限を受けるものではない。

【０１１５】以上、詳細に説明してきた本願発明の諸形
態を表１、表２および表３に取りまとめる。

【０１１６】

【表１】

【０１１７】

【表２】

【０１１８】

【表３】

【０１１９】表１はプロセッサ等の対象ブロック領域が
線対称、表２は点対称（１８０度の回転対称）および表
３は９０度の回転対称の諸事例を示している。枠体の領
域が前記プロセッサ等の対象ブロック領域を示し、各枠
体の角には丸と三角形の記号によって、それら相互の対
称関係が理解出来るように示している。各表中、一点鎖
線は所定の仮想的な直線軸、×印は回転対称の所定の仮
想的な原点を示す。各表中、斜線部は制御部等を示す。

【０１２０】更に、各々の対称の関係には、プロセッサ
等の各ブロック領域を平行移動した形態をも示してい
る。これらの諸形態もその効用が認められる。各表には
「＆平行移動」の欄として示した。平行移動は、線対称
では所定の仮想的な直線軸に平行な方向、点対称、９０
度の回転対称では各ブロックの対向する辺に平行な方向
が好ましい。

【０１２１】オンチッププロセッサの各構成領域の平面
構成の形態は、各種のものがある。これらを、各表で
は、Ｈ型、Π型、Ｚ型、Ｕ型、及びＯ型と表示して示し
た。

【０１２２】９０度の回転対称の形態は、プロッセサが
２個のオンチップマルチプロセッサでは通例採用する形
態ではないが、プロセッサが４個の場合に有用な形態で
ある。この実例は図１０を持って具体的に示した通りで
ある。

【０１２３】表１、表２、および表３に見られるよう
に、本願発明は様々な形態に適用可能であり、回転角度
やトランジスタの方向に対しても表に示された以外のバ
リエーションを取りうる。また、偶数や奇数を問わず多
数のプロセッサに対称変換を全体的または部分的に実施
する場合や、プロセッサ内部領域を分割して分割領域毎
に対称変換を実施する場合、対称変換を行うプロセッサ
や分割領域毎に位置基準を変換する場合にも適宜応用す
ることが出来る。

【０１２４】尚、本願明細書には、プロセッサが２個な
いし４個の例が例示されているが、奇数個を搭載する場
合にも、本願発明が適用可能なことは言うまでもない。
例えば、３個のプロセッサを用いる場合を考える。第１
の形態例は、３個のプロセッサ（Ａ、Ｂ，Ｃ）の内の２
個毎（例えば、ＡとＢ，およびＡとＣ）の相互に本願発
明の対称性を有させることである。第２の形態例は２個
のプロセッサのみ（例えば、ＡとＢ）に本願発明の対称
性を有させることである。残るプロセッサはそのまま搭
載すれば良い。こうした形態は図９を持って示したチッ
プの部分的領域に本願発明を適用した例と基本思想は同
様である。プロセッサ自体の用い方としては、前記１個
のプロセッサはその他とは別の目的に用いたり、あるい
は予備として搭載する場合等もある。

【０１２５】最後に、本願諸発明と上記した従来技術と
の若干の比較を行なおう。

【０１２６】上記従来技術の記事１は制御部（データ交
換回路）によるＩ／Ｏピン数の削減を目的としており、
プロセッサと制御部間の高速化は慮外である。機能ブロ
ック構成図にはプロセッサをチップ上へどのようにレイ
アウトするかという具体的手段には触れていない。機能
ブロック構成図をそのままチップにインプリメントして
も、実際にはプロセッサから制御部への入出力位置に局
所性があるため、プロセッサと制御部間の距離すなわち
ディレイにばらつきが出てしまう。

【０１２７】前記記事２では複数のプロセッサと複数の
メモリセル領域とが単一バスに接続されているため、そ
れぞれに個別にバスインタフェース制御部を設けてやる
必要がある。本例のマルチプロセッサ性能はバスのスル
ープットに依存するが、バスバンド幅を拡大すると制御
部面積のオーバーヘッドが大きくなり、チップ資源の有
効活用という点で得策でない。フロアプランに関しては
全てのプロセッサやメモリ領域が同じ向きに単純に並べ
られており、プロセッサ内部の論理構成やメモリ領域の
入出力位置に対する配慮がない。このように、記事２の
技術は本願発明が目指すような高性能マルチプロセッサ
に向いていない。

【０１２８】前記記事３では２個のプロセッサチップが
ネットワーク結合されて分散記憶システムを構成してお
り、２個のチップのＩ／Ｏピンは共通外部バスに接続さ
れている。このため、各プロセッサチップ毎に分散メモ
リ、ネットワークインターフェース制御部、外部バスイ
ンタフェース制御部を設ける必要がある。従って、記事
３の技術をオンチップ化してもチップ資源の点で無駄が
多い。また、２個のチップのレイアウトをそのまま１個
のチップに移植しても、レイアウトがチップの両側に完
全に分離してしまうため、マルチプロセッサ間の効率的
制御を行なえない。

【０１２９】前記記事４のシングルプロセッサでは、二
重化したＩＵ、ＦＸＵ、ＦＰＵをチップの二等分線に対
してミラー対称に配置し、二重化していないＢＣＥとＲ
Ｕを二等分線上に配置している。これにより二重部分と
一重部分との距離とディレイを均等化し、効率的制御を
行なっている。しかし、記事４は元来シングルプロセッ
サとして提供された技術であって、オンチップマルチプ
ロセッサにおけるプロセッサ、制御部、共用部等のレイ
アウトに対する示唆を与えてくれない。例えば記事４の
技術をマルチプロセッサ化するとしても、プロセッサの
パターンは単純な平行移動、線対称、点対称、回転対
称、これらの合成写像等の何れなのか、プロセッサをチ
ップの四辺のどの方向に並べるのか、並んだプロセッサ
に対して制御部や共用部をどこに置くのかについて何も
開示されていない。したがって、オンチップマルチプロ
セッサ技術として新たな発想が必要なのである。

【０１３０】

【発明の効果】本願発明は、複数のプロセッサに対して
独立で等価な動作を保証しながらマルチプロセッサ間を
効率的に制御することが出来る。本願発明によれば、プ
ロセッサとその制御部との間のデータ転送や調停制御等
の処理を、各プロセッサに対してバランス良く高速化す
ることが出来る。

【０１３１】下記に各具体的手段の各々の効果について
略述する。

【０１３２】本願発明の第１の手段によってチップ上の
複数のプロセッサとプロセッサ間制御部と共用部とを対
称的にレイアウトすれば、プロセッサと制御部間のディ
レイを均等に短縮し、制御部と共用部間のディレイの偏
差を抑えることができる。

【０１３３】トランジスタレベルにまで対称変換を行な
う場合、ＭＯＳトランジスタにミクロ対称構造を導入し
ておけば、半導体プロセスばらつきによる特性変動をト
ランジスタ内部で相殺することができる。

【０１３４】本願発明の第２の手段によりＭＯＳトラン
ジスタのゲート方向を位置基準として線対称または点対
称なレイアウトを採用すれば、チップ内のゲートを所定
の方向に平行に揃えることができるので、半導体プロセ
スばらつきがトランジスタ特性に与える影響を回避でき
る。

【０１３５】本願発明の第３の手段によってプロセッサ
相互だけでなくプロセッサ内部の二重化部分も線対称に
配置すれば、非対称な場合に比べて二重化部分のディレ
イを均等に且つ短縮できるので、ユニプロセッサ性能が
向上する。

【０１３６】代表的なプロセッサ間制御部や共用部のレ
イアウトを定めた第４の手段によれば、マルチプロセッ
サの配置に対して、記憶制御ユニットと共有キャッシ
ュ、Ｉ／Ｏインタフェース制御ユニットとＩ／Ｏ回路
群、グローバルクロック生成回路部、電源制御回路部等
の配置が最適化される。

【０１３７】第５の手段は、プロセッサの対称性に倣っ
てクロックツリー、電源配線、Ｉ／Ｏピン等のグローバ
ルパターンにも対称変換を実施することにより、クロッ
クスキューや電源特性の均一化を図れる。

【０１３８】第６の手段は、複数のプロセッサ領域に対
応する半導体プロセス用マスクパターンを対称変換によ
って生成することにより、マスクパターン生成にかかる
工数を削減できる。

【０１３９】第７の手段は、パッケージ基板やマルチチ
ップモジュール基板等の配線パターンにも対称変換を適
用することにより、実装時において各々のプロセッサに
対して等価な動作を保証できる。

【図面の簡単な説明】

【図１】図１は本願発明の第１実施例のオンチップマル
チプロセッサのチップレイアウトを示すフロアプラン図
である。

【図２】図２は第１実施例の機能ブロック構成図であ
る。

【図３】図３は第１実施例の論理ユニット内部における
論理ブロックのレイアウト図である。

【図４】図４は第１実施例の論理ブロック内部のＭＯＳ
トランジスタ回路群のレイアウト図である。

【図５】図５は本願発明の第２実施例のＭＯＳトランジ
スタ回路のレイアウト図である。

【図６Ａ】図６Ａは本願発明の第３実施例のオンチップ
マルチプロセッサのクロックツリーのレイアウト図であ
る。

【図６Ｂ】図６は本願発明の第３実施例のオンチップマ
ルチプロセッサの電源配線のレイアウト図である。

【図６Ｃ】図６は本願発明の第３実施例のオンチップマ
ルチプロセッサのＩ／Ｏピンのレイアウト図である。

【図７】図７は本願発明の第４実施例のオンチップマル
チプロセッサのフロアプラン図である。

【図８】図８は本願発明の第５実施例のオンチップマル
チプロセッサのフロアプラン図である。

【図９】図９は本願発明の第６実施例のオンチップマル
チプロセッサのフロアプラン図である。

【図１０】図１０は本願発明の第７実施例のオンチップ
マルチプロセッサのフロアプラン図である。

【図１１】図１１は本願発明の第８実施例のオンチップ
マルチプロセッサを搭載したマルチチップモジュール配
線基板のレイアウト図である。

【符号の説明】

１、５０、１００、１５０、１７０はIンチップマルチ
プロセッサ、１０、２０、６０、７０、１０１〜１０
８、１５１、１５２、１７１〜１７４はプロセッサ、３
０、８０、１１０〜１１２、１６０、１７５はマルチル
チプロセッサ間制御部、３１、８１、１１３、１６１は
Nロック生成回路部、３２〜３５、８２〜８６、１１４
〜１１７、１２０〜１２３、１６２〜１６６、１７６〜
１８４はマルチプロセッサ間共用部、４０、４１、９
０、１３０、１３１、１６７は直線軸、１９３は原点、
１１〜１８、２１〜２８、６１〜６４、７１〜７４は処
理ユニット、１３、２３、６５、７５、１５３、１５４
は二次キャッシュメモリ、３２、３３、８５、８６、１
１４〜１１７、１６４、１７６〜１７９は共有キャッシ
ュメモリ、３４、３５、８２〜８４、１２０〜１２３、
１６６、１８１〜１８４はＩ／Ｏ回路群、２０１はデー
タ系論理部、２０３ｈが制御系論理部、２０２、２０４
は論理ブロック群、２０５、２０６はレジスタ、２２
２、２２３はＭＯＳトランジスタ、２２４、２４５、２
５０、２５１はゲートは２２０、２２１、２２５、２２
６は配線、２４３、２４４、２４８、２４９はソース、
２４６、２４７、２５２はドレイン、３００〜３０２は
Nロックツリー、３１０、３１１は電源配線、３２０、
３２１はアンプ、３５０はマルチチップモジュール基板
である。

フロントページの続き (72)発明者戒能博通神奈川県秦野市堀山下１番地株式会社日立製作所エンタープライズサーバ事業部内 (72)発明者清水照久東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者大林正幸東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者山下寛樹東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者益田昇東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者齊藤達也東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5B045 KK08

Claims

【特許請求の範囲】

【請求項１】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称に配置されていることを特徴とする
オンチップマルチプロセッサ。
【請求項２】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称に配置され、前記一対のプロセッサ
に対する制御部が前記直線軸または原点を含む領域に配
置されていることを特徴とするオンチップマルチプロセ
ッサ。
【請求項３】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称に配置され、前記一対のプロセッサ
に対する制御部が、当該制御部から双方のプロセッサま
での遅延時間が略等しいことを特徴とするオンチップマ
ルチプロセッサ。
【請求項４】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称に配置され、前記一対のプロセッサ
に対する制御部が前記直線軸または原点を含む領域に配
置され、当該制御部から双方のプロセッサまでの遅延時
間が略等しいことを特徴とするオンチップマルチプロセ
ッサ。
【請求項５】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称に配置され、前記一対のプロセッサ
に対する制御部が、当該制御部から双方のプロセッサま
での遅延時間が略等しく、前記一対のプロセッサに前記
制御部を介して接続される共用部が前記直線軸または原
点を含んで配置されていることを特徴とするオンチップ
マルチプロセッサ。
【請求項６】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称関係を有する位置より相互に前記直
線軸又は前記プロセッサ領域の対向する面と平行な方向
に平行移動した位置に配置されていることを特徴とする
オンチップマルチプロセッサ。
【請求項７】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称関係を有する位置より相互に前記直
線軸又は前記プロセッサ領域の対向する面と平行な方向
に平行移動した位置に配置され、前記一対のプロセッサ
に対する制御部が前記直線軸または原点を含む領域に配
置されていることを特徴とするオンチップマルチプロセ
ッサ。
【請求項８】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称関係を有する位置より相互に前記直
線軸又は前記プロセッサ領域の対向する面と平行な方向
に平行移動した位置に配置され、前記一対のプロセッサ
に対する制御部が、当該制御部から双方のプロセッサま
での遅延時間が略等しいことを特徴とするオンチップマ
ルチプロセッサ。
【請求項９】独立に動作可能な複数のプロセッサを有
し、前記複数のプロセッサの中の少なくとも一対のプロ
セッサがチップ平面上の所定の直線軸または所定の原点
に対して互いに対称関係を有する位置より相互に前記直
線軸又は前記プロセッサ領域の対向する面と平行な方向
に平行移動した位置に配置され、前記一対のプロセッサ
に対する制御部が前記直線軸または原点を含む領域に配
置され、当該制御部から双方のプロセッサまでの遅延時
間が略等しいことを特徴とするオンチップマルチプロセ
ッサ。
【請求項１０】独立に動作可能な複数のプロセッサを
有し、前記複数のプロセッサの中の少なくとも一対のプ
ロセッサがチップ平面上の所定の直線軸または所定の原
点に対して互いに対称関係を有する位置より相互に前記
直線軸又は前記プロセッサ領域の対向する面と平行な方
向に平行移動した位置に配置され、前記一対のプロセッ
サに対する制御部が、当該制御部から双方のプロセッサ
までの遅延時間が略等しく、前記一対のプロセッサに前
記制御部を介して接続される共用部が前記直線軸または
原点を含んで配置されていることを特徴とするオンチッ
プマルチプロセッサ。
【請求項１１】前記プロセッサが論理ユニットとキャ
ッシュメモリとを有し、前記一対のプロセッサに関して
同一機能で対を成す論理ユニット同士またはキャッシュ
メモリ同士が前記直線軸または前記原点に対して互いに
対称に配置されていることを特徴とする請求項１より請
求項１０のいずれかに記載のオンチップマルチプロセッ
サ。
【請求項１２】前記論理ユニットと前記キャッシュメ
モリがそれぞれ論理ブロックとメモリマットとを有し、
前記一対のプロセッサに関して同一機能で対を成す論理
ブロック同士またはメモリマット同士が前記直線軸また
は前記原点に対して互いに対称に配置されていることを
特徴とする請求項１１に記載のオンチップマルチプロセ
ッサ。
【請求項１３】前記論理ブロックと前記メモリマット
がそれぞれ論理回路群とメモリ回路群とを有し、前記一
対のプロセッサに関して同一機能で対を成す論理回路群
同士またはメモリ回路群同士が前記直線軸または原点に
対して互いに対称に配置されていることを特徴とする請
求項１１に記載のオンチップマルチプロセッサ。
【請求項１４】前記論理回路群と前記メモリ回路群が
ＭＯＳトランジスタ回路から成り、前記回路群の内部の
ソースとゲートとドレインの配列、またはｐＭＯＳとｎ
ＭＯＳの配列が前記直線軸または原点に対して互いに対
称であることを特徴とする請求項１１に記載のオンチッ
プマルチプロセッサ。
【請求項１５】前記一対のプロセッサにある少なくと
も一部のＭＯＳトランジスタが、１本のゲートと、ゲー
トの片側に配されたソース及びドレインと、該ソース及
びドレインに対してゲートのもう片側でそれぞれ向かい
合うドレイン及びソースとを有し、または同じ信号が入
力される２本のゲートと、該ゲートの間に挟まれた１つ
のドレインと、ゲートの外側に配された２つのソースと
を有することを特徴とする請求項１４に記載のオンチッ
プマルチプロセッサ。
【請求項１６】前記プロセッサがＭＯＳトランジスタ
回路から成り、前記一対のプロセッサがＭＯＳトランジ
スタのゲートに平行または垂直な直線軸に対してミラー
対称、または前記原点に対して点対称であることを特徴
とする請求項１より請求項１０にのいずれかに記載のオ
ンチップマルチプロセッサ。
【請求項１７】前記一対のプロセッサが前記論理ユニ
ットのデータフロー方向に平行または垂直な直線軸に対
して線対称、または前記原点に対して点対称であること
を特徴とする請求項１１に記載のオンチップマルチプロ
セッサ。
【請求項１８】独立に動作可能な複数のプロセッサと
その制御部を有し、プロセッサを構成する論理ユニット
またはキャッシュメモリの一部が冗長二重化されおり、
少なくとも一対のプロセッサに関して同一機能で対を成
す論理ユニット同士またはキャッシュメモリ同士がチッ
プ平面上の所定の第１の直線軸に対して互いに線対称に
配置されており、前記一対のプロセッサに対する制御部
が第１の直線軸を含む領域に配置され、該制御部から双
方のプロセッサまでの距離が概ね等価であり、各々のプ
ロセッサに含まれる二重化された論理ユニット同士また
はキャッシュメモリ同士が所定の第２の直線軸に対して
互いに線対称に配置されていることを特徴とするオンチ
ップマルチプロセッサ。
【請求項１９】前記第１の直線軸と第２の直線軸が互
いに直交していることを特徴とする請求項１８に記載の
オンチップマルチプロセッサ。
【請求項２０】前記プロセッサがＭＯＳトランジスタ
回路から成り、前記第１の直線軸がＭＯＳトランジスタ
のゲート幅方向に平行であり、前記第２の直線軸がゲー
ト長方向に平行であることを特徴とする請求項１８に記
載のオンチップマルチプロセッサ。
【請求項２１】前記第１の直線軸が前記論理ユニット
のデータフロー方向に垂直であり、前記第２の直線軸が
データフロー方向に平行であることを特徴とする請求項
１８に記載のオンチップマルチプロセッサ。
【請求項２２】前記一対のプロセッサがキャッシュメ
モリを共有しており、該共有キャッシュメモリと前記一
対のプロセッサとの間の信号処理を調整する記憶制御ユ
ニットが前記領域に配置されていることを特徴とする請
求項１より請求項１０にのいずれかに記載のオンチップ
マルチプロセッサ。
【請求項２３】前記プロセッサが個別に１次キャッシ
ュメモリを備え、複数のプロセッサで下位レベルのキャ
ッシュメモリを共有していることを特徴とする請求項２
２に記載のオンチップマルチプロセッサ。
【請求項２４】前記一対のプロセッサがＩ／Ｏ回路群
を共用しており、該Ｉ／Ｏ回路群と前記一対のプロセッ
サとの間の信号転送を調停するＩ／Ｏ制御ユニットが前
記領域に配置されていることを特徴とする請求項１より
請求項１０のいずれかに記載のオンチップマルチプロセ
ッサ。
【請求項２５】前記一対のプロセッサ、前記制御部、
前記共用部に対して共通または独立にクロックを供給す
るクロック生成回路部が前記領域に配置されていること
を特徴とする請求項１より請求項１０のいずれかに記載
のオンチップマルチプロセッサ。
【請求項２６】前記一対のプロセッサ、前記制御部、
前記共用部に対して共通または独立に給電を行なう電源
制御回路部が前記領域に配置されていることを特徴とす
る請求項１より請求項１０のいずれかに記載のオンチッ
プマルチプロセッサ。
【請求項２７】前記プロセッサが個別に１次キャッシ
ュメモリとこれを制御する１次キャッシュ制御ユニット
を備え、複数のプロセッサで下位レベルキャッシュメモ
リをその制御ユニットを介して共有しており、前記一対
のプロセッサにおいて１次キャッシュ制御ユニットが各
々のプロセッサ領域の前記直線軸または原点に近い側の
１辺に寄せて配置され、対を成す１次キャッシュ制御ユ
ニット同士の間に下位レベルキャッシュ制御ユニットが
配置されていることを特徴とする請求項１より請求項１
０のいずれかに記載のオンチップマルチプロセッサ。
【請求項２８】前記プロセッサが個別に自身の入出力
信号を制御する第１の制御ユニットを備え、複数のプロ
セッサがＩ／Ｏ回路群を第２の制御ユニットを介して共
用しており、前記一対のプロセッサにおいて第１の制御
ユニットが各々のプロセッサ領域の前記直線軸または原
点に近い側の１辺に寄せて配置され、対を成す第１の制
御ユニット同士の間に第２の制御ユニットが配置されて
いることを特徴とする請求項１より請求項１０のいずれ
かに記載のオンチップマルチプロセッサ。
【請求項２９】前記一対のプロセッサにクロックを分
配するクロックツリーのパターンが前記直線軸または前
記原点に対して互いに対称であることを特徴とする請求
項１より請求項１０のいずれかに記載のオンチップマル
チプロセッサ。
【請求項３０】前記一対のプロセッサに給電する電源
配線のパターンが前記直線軸または前記原点に対して互
いに対称であることを特徴とする請求項１より請求項１
０のいずれかに記載のオンチップマルチプロセッサ。
【請求項３１】前記プロセッサのＩ／Ｏピンがバンプ
アレイから成り、前記一対のプロセッサの表面上に設け
られたバンプの配列が前記直線軸または前記原点に対し
て互いに対称であることを特徴とする請求項１より請求
項１０のいずれかに記載のオンチップマルチプロセッ
サ。
【請求項３２】前記一対のプロセッサの一方が第１の
半導体マスクパターンを用いて製造され、他方が第１の
マスクパターンを対称変換した第２の半導体マスクパタ
ーンを用いて製造されていることを特徴とする請求項１
より請求項１０のいずれかに記載のオンチップマルチプ
ロセッサ。
【請求項３３】請求項１より請求項１０のいずれかに
記載のオンチップマルチプロセッサが実装され、且つ前
記一対のプロセッサの一方に対する配線基板の第１の配
線パターンと、他方に対する第２の配線パターンとが配
線基板上の所定の直線軸または前記原点に対して互いに
対称であることを特徴とする配線基板。