KR20200123279A - 공유 에러 검출 및 정정 메모리 - Google Patents

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KR20200123279A
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Abstract

인터페이스 칩 상에 에러 정정 메모리를 공유하는 장치 및 방법이 설명된다. 예시적인 장치는 복수의 제1 메모리 셀을 갖는 적어도 하나의 메모리 칩, 및 상기 적어도 하나의 메모리 칩에 결합되고 제어 회로 및 저장 영역을 갖는 인터페이스 칩을 포함한다. 상기 제어 회로는 상기 적어도 하나의 메모리 칩의 상기 제1 메모리 셀 중 하나 이상의 결함 메모리 셀을 검출한다. 상기 제어 회로는 상기 제1 메모리 셀의 상기 하나 이상의 결함 메모리 셀의 제1 결함 어드레스 정보를 상기 저장 영역에 더 저장한다. 상기 인터페이스 칩은, 액세스 요청이 상기 제1 메모리 셀의 상기 하나 이상의 결함 메모리 셀에 대해 제공되었을 때, 상기 제1 결함 어드레스 정보 및 상기 액세스 요청에 응답하여 상기 적어도 하나의 메모리 칩 대신하여 상기 저장 영역에 액세스한다.

Description

공유 에러 검출 및 정정 메모리{SHARED ERROR DETECTION AND CORRECTION MEMORY}
고속 데이터 신뢰성, 고속 메모리 액세스, 저전력 소비 및 감소된 칩 크기는 반도체 메모리로부터 요구되는 특징이다. 최근에, 3차원(3D) 메모리 디바이스가 도입되었다. 일부 3D 메모리 디바이스는 칩(예를 들어, 다이)을 수직으로 적층하고 관통 기판 비아(through substrate via: TSV)를 사용하여 칩을 상호 연결함으로써 형성된다. 3D 메모리 디바이스의 장점으로는 회로 지연과 전력 소비를 줄이는 짧은 상호 연결 거리, 서로 다른 레이어의 기능 블록들 간에 넓은 대역폭 버스를 허용하는 레이어들 사이의 수많은 수직 비아, 및 상당히 작은 바닥 공간(footprint)을 포함한다. 따라서, 3D 메모리 디바이스는 고속 메모리 액세스, 저전력 소비 및 칩 크기 감소에 기여한다. 예시적인 3D 메모리 디바이스는 하이브리드 메모리 큐브(Hybrid Memory Cube: HMC), 고대역폭 메모리(High Bandwidth Memory: HBM) 및 와이드-I/O 동적 랜덤 액세스 메모리(DRAM)를 포함한다.
예를 들어, 고대역폭 메모리(HBM)는 고성능 DRAM 인터페이스 및 수직으로 적층된 DRAM을 포함하는 메모리 유형이다. 4개의 DRAM 칩(예를 들어, 코어 칩)의 전형적인 HBM 스택은 총 8개의 입력/출력 채널에 대해 칩당 2개의 128 비트 채널 및 총 1024 비트의 폭을 갖는다. HBM의 인터페이스(I/F) 칩은 서로 독립적으로 기능하는 8개의 입력/출력 채널과의 인터페이스를 제공한다. 예를 들어, 클록 주파수, 커맨드 시퀀스 및 데이터는 각 채널에 대해 독립적으로 제공될 수 있다. 따라서, 8개의 입력/출력 채널은 반드시 서로 동기가 되는 것은 아니다.
HBM에 대해 수행될 수 있는 여러 유형의 테스트가 있다. 예를 들어, I/F 칩에 제공될 수 있는 메모리 내장 자가 테스트(memory Built-in Self Test)(mBIST) 회로를 사용하여 테스트 유형을 수행할 수 있다. mBIST 회로는 칩을 적층하여 발생하는 실패(failure)를 확인하기 위해 제공된다. mBIST 회로는 에러 캐치 메모리(error-catch memory: ECM)라고 불리는 결함(defect) 정보를 저장하기 위한 메모리를 포함할 수 있다. 결함 정보를 사용하여, 예를 들어, 퓨즈를 끊어 불량 비트를 갖는 행과 열을 단절시키고 이들을 리던던트 행 또는 열로 대체하는 것과 같은 물리적 수리(hard repair)가 수행될 수 있다.
HBM은 mBIST 회로를 사용하여 수행되는 패키지 후 수리 기능을 갖는다. 패키지 후 수리 기능은 수리를 위해 리던던시 셀을 사용하며 이러한 리던던시 셀은 일반적으로 코어의 메모리 매트릭스에 형성된다. 그러나, 패키지 후 수리 기능은 리던던트 셀을 제공함으로써 결함 셀의 수가 수리 가능한 셀의 수보다 많으면 결함을 수리할 수 없다. 또한, 리던던시 셀인 하나 이상의 결함 셀을 수리하는 것이 어려울 수 있다.
본 발명의 일 실시예에 따른 예시적인 장치는 적어도 하나의 메모리 칩 및 인터페이스 칩을 포함할 수 있다. 상기 적어도 하나의 메모리 칩은 복수의 제1 메모리 셀을 포함할 수 있다. 상기 인터페이스 칩은 상기 적어도 하나의 메모리 칩에 결합될 수 있고, 제어 회로 및 저장 영역을 포함할 수 있다. 상기 제어 회로는 상기 적어도 하나의 메모리 칩의 상기 제1 메모리 셀들 중 하나 이상의 결함 메모리 셀을 검출할 수 있고, 상기 제1 메모리 셀들 중 상기 하나 이상의 결함 메모리 셀의 제1 결함 어드레스 정보를 상기 저장 영역에 더 저장할 수 있다. 상기 인터페이스 칩은 액세스 요청이 상기 제1 메모리 셀들 중 상기 하나 이상의 결함 메모리 셀에 대해 제공되었을 때 적어도 부분적으로는 상기 제1 결함 어드레스 정보 및 상기 액세스 요청에 응답하여 상기 적어도 하나의 메모리 칩 대신에 상기 저장 영역에 액세스할 수 있다.
본 발명의 일 실시예에 따른 예시적인 인터페이스 칩 장치는 테스트 논리 회로를 포함하는 테스트 회로 및 하나 이상의 메모리를 포함할 수 있다. 상기 테스트 논리 회로는 상기 테스트 회로가 상기 적어도 하나의 메모리 칩에 결합될 때 적어도 하나의 메모리 칩의 하나 이상의 결함 메모리 셀을 검출할 수 있다. 상기 하나 이상의 메모리의 제1 부분은 상기 하나 이상의 결함 메모리 셀의 제1 어드레스 정보를 결함 어드레스 정보로서 저장할 수 있다. 상기 테스트 논리 회로가 상기 결함 어드레스 정보에 기초하여 액세스 요청이 상기 하나 이상의 결함 메모리 셀과 관련된 제2 어드레스 정보를 포함한다고 결정할 때, 상기 테스트 회로는 상기 액세스 요청에 응답하여 상기 하나 이상의 메모리의 제2 부분에 있는 하나 이상의 메모리 셀에 액세스할 수 있다.
본 발명의 일 실시예에 따라 인터페이스 칩 상에 에러 정정 메모리를 공유하는 예시적인 방법은 메모리 칩의 하나 이상의 결함 메모리 셀을 검출하는 단계; 상기 하나 이상의 결함 메모리 셀의 제1 어드레스 정보를 결함 어드레스 정보로서 저장하는 단계; 및 상기 결함 어드레스 정보에 기초하여 상기 하나 이상의 결함 메모리 셀과 관련된 제2 어드레스 정보를 포함하는 액세스 요청에 응답하여 상기 에러 정정 메모리 내 하나 이상의 메모리 셀에 액세스하는 단계를 포함할 수 있다.
도 1a는 본 발명의 일 실시예에 따라 반도체 디바이스에 있는 인터페이스(I/F) 칩 및 복수의 코어 칩의 개략도.
도 1b는 본 발명의 일 실시예에 따라 인터페이스(I/F) 칩 및 복수의 코어 칩을 포함하는 반도체 디바이스를 포함하는 메모리 시스템의 개략도.
도 2는 본 발명의 일 실시예에 따라 반도체 디바이스에서 I/F 칩의 블록도.
도 3은 본 발명의 일 실시예에 따라 반도체 디바이스에서 메모리 내장 자가 테스트(mBIST) 회로를 포함하는 도 2의 인터페이스 회로의 블록도.
도 4a는 본 발명의 일 실시예에 따라 반도체 디바이스에서 도 3의 mBIST에 의한 테스트 동작 프로세스의 간략화된 흐름도.
도 4b는 본 발명의 일 실시예에 따라 반도체 디바이스에서 mBIST에 의해 수행되는 초기화 동작 프로세스의 일부로서 테스트 동작의 간략화된 흐름도.
도 5는 본 발명의 일 실시예에 따라 도 3의 데이터 입력/출력 회로의 개략도.
도 6은 본 발명의 일 실시예에 따라 도 3의 액세스 신호 출력 회로의 개략도.
도 7a는 본 발명의 일 실시예에 따라 도 3의 MEM의 일부의 개략도.
도 7b는 본 발명의 일 실시예에 따라 도 3의 MEM의 일부의 개략도.
도 7c는 본 발명의 일 실시예에 따라 도 3의 MEM의 일부의 개략도.
도 7d는 본 발명의 일 실시예에 따라 도 3의 MEM의 일부의 개략도.
도 8은 본 발명의 일 실시예에 따라 반도체 디바이스에서 메모리 내장 자가 테스트(mBIST) 회로를 포함하는 I/F 칩의 블록도.
도 9는 본 발명의 일 실시예에 따라 반도체 디바이스에서 복수의 코어 칩 중 하나의 코어 칩의 개략도.
도 10은 본 발명의 일 실시예에 따라 반도체 디바이스에서 메모리 내장 자가 테스트(mBIST) 회로를 포함하는 I/F 칩의 블록도.
도 11a는 본 발명의 일 실시예에 따라 도 10의 I/F 칩에서 기록 동작의 단순화된 흐름도.
도 11b는 본 발명의 일 실시예에 따라 도 10의 I/F 칩에서 판독 동작의 단순화된 흐름도.
도 12는 본 발명의 일 실시예에 따라 반도체 디바이스에서 I/F 칩의 블록도.
도 13은 본 발명의 일 실시예에 따라 반도체 디바이스에서 I/F 칩의 블록도.
도 14a는 본 발명의 일 실시예에 따라 도 13의 I/F 칩에서 기록 동작의 단순화된 흐름도.
도 14b는 본 발명의 일 실시예에 따라 도 13의 I/F 칩에서 판독 동작의 단순화된 흐름도.
이하에서는 첨부 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다. 이하 상세한 설명은, 예시로서, 본 발명을 실시할 수 있는 특정 양태 및 실시예를 도시하는 첨부 도면을 참조한다. 이들 실시예는 이 기술 분야에 통상의 지식을 가진 자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 본 발명의 범위를 벗어나지 않으면서 다른 실시예들이 이용될 수 있고, 구조적, 논리적 및 전기적 변화가 이루어질 수 있다. 본 명세서에 개시된 다양한 실시예는 일부 개시된 실시예가 하나 이상의 다른 개시된 실시예와 결합되어 새로운 실시예를 형성할 수 있기 때문에 상호 배타적일 필요는 없다.
도 1a는 본 발명의 일 실시예에 따라 반도체 디바이스에서 인터페이스(I/F) 칩 및 복수의 코어 칩의 개략도이다. 예를 들어, 반도체 디바이스(10)는 HBM, HMC, Wide-IO DRAM 등과 같은 3D 메모리 디바이스일 수 있다. 반도체 디바이스는 도 1a에 도시된 바와 같이 칩들을 수직으로 적층함으로써 형성된다. 적층된 칩은 인터페이스 칩(21) 및 코어 칩(22)을 포함할 수 있다. 이 예에서, 각각의 코어 칩(22)은 2개의 채널을 포함하는 메모리 칩일 수 있다. 각 채널은 복수의 메모리 셀 및 이 메모리 셀에 액세스하는 회로를 포함할 수 있다. 예를 들어, 메모리 셀은 DRAM 메모리 셀일 수 있다.
도 1b는 본 발명의 일 실시예에 따라 인터페이스(I/F) 칩 및 복수의 코어 칩을 포함하는 반도체 디바이스를 포함하는 메모리 시스템의 개략도이다. 메모리 시스템(1)은 메모리 제어기(11) 및 3D 메모리 디바이스(10)를 포함할 수 있다. 이 예에서, 코어 칩(22a, 22b, 22c 및 22d)은 채널(A 및 C), 채널(B 및 D), 채널(E 및 G), 및 채널(F 및 H)을 각각 포함한다. 도 1b에 도시된 바와 같이, 코어 칩(22)의 채널(A, B, C, D, E, F, G 및 H)들은 서로 다른 신호 라인(23a, 23b, 23c, 23d, 23e, 23f, 23g, 및 23h)을 통해 I/F 칩(21)에 각각 결합될 수 있다. I/F 칩(21)은 메모리 제어기(11)로부터 대응하는 신호를 수신하는, 테스트 제어 단자(24), 데이터 단자(25) 및 액세스 신호 단자(26)를 포함할 수 있다. 예를 들어, 테스트 제어 단자(24)는 테스트 제어 신호를 수신할 수 있다. 데이터 단자(25)는 메모리 제어기(11)로부터 기록 데이터를 수신하거나 또는 메모리 제어기(11)에 판독 데이터를 전송할 수 있다. 액세스 신호 단자(26)는 메모리 제어기(11)로부터 액세스 신호를 수신할 수 있다. 액세스 신호는 동작 커맨드(예를 들어, 판독 커맨드, 기록 커맨드) 및 이 동작 커맨드에 대응하는 어드레스 정보를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따라 반도체 디바이스에서 I/F 칩(21) 상의 인터페이스 회로의 블록도이다. 인터페이스 회로(31)는 I/F 칩(21) 상에 제공된다. 인터페이스 회로(31)는 도 1b의 코어 칩(22)의 대응하는 채널(채널(A), 채널(B) ... 및 채널(H))에 결합되는 채널 인터페이스 블록(CIF_A(32a), CIF_B(32b), ... 및 CIF_H(32h))을 포함할 수 있다. 또한, 인터페이스 회로(31)는 복수의 데이터 관통 기판 비아(TSVD)(33) 및 액세스 관통 기판 비아(TSVA)(34)를 포함할 수 있다. TSVD(33) 및 TSVA(34)는 채널 인터페이스 블록(CIF_A(32a), CIF_B(32b), ... 및 CIF_H(32h))을 도 1b의 코어 칩(22)의 채널(채널(A), 채널(B), .... 및 채널(H))에 각각 결합하도록 구성된다. 일 실시예에서, 도 1b의 각각의 신호 라인(23)은 각 채널에 대해 대응하는 TSVD(33) 및 TSVA(34)를 포함할 수 있다. 채널 인터페이스 블록(CIF_A(32a), CIF_B(32b), CIF_H(32h))의 각 채널 인터페이스 블록은 데이터 입력/출력 회로(DI/O)(35) 및 액세스 신호 출력 회로(ASO)(36)를 포함할 수 있다. 각 DI/O(35)는 결합된 채널로부터 대응하는 TSVD(33)를 통해 데이터를 수신할 수 있다. DI/O(35)는 데이터 단자(DT)(37)에 더 결합될 수 있다. 데이터 단자(DT)(37)는 도 1b의 데이터 단자(25)일 수 있다. ASO(36)는 액세스 신호 단자(AT)(38)에 결합될 수 있다. 액세스 신호 단자(AT)(38)는 (예를 들어, 도 1b의 메모리 제어기(11)로부터) 외부에서 제공된 액세스 요청을 포함하는 액세스 신호를 수신할 수 있다. 각각의 액세스 요청은 요청된 동작(예를 들어, 판독 요청, 기록 요청 등)을 포함하는 커맨드, 및 이 커맨드에 의해 요청된 동작이 동작되는 어드레스를 포함할 수 있다. 액세스 신호 단자(AT)(38)는 도 1b의 액세스 신호 단자(26)일 수 있다. 각 ASO(36)는 액세스 요청을 커맨드 신호 및 어드레스 신호로서, 예를 들어, 대응하는 TSVA(34)를 통해 결합된 채널에 제공할 수 있다. 정상 판독 동작에서, 판독 요청 및 대응하는 어드레스 정보는 외부에서 AT(38)를 통해 ASO(36)에 제공된다. ASO(36)는 판독 요청에 응답하여 판독 요청 및 대응하는 어드레스 정보를 TSVA(34)를 통해 결합된 채널에 제공할 수 있다. 결합된 채널은 판독 요청 및 대응하는 어드레스 정보에 응답하여 데이터를 TSVD(33)를 통해 DI/O(35)에 제공할 수 있다. DI/O(35)는 DT(37)를 통해 데이터를 제공할 수 있다. 유사하게, 정상 기록 동작에서, 기록 요청 및 대응하는 어드레스 정보는 외부에서 AT(38)를 통해 ASO(36)에 제공된다. ASO(36)는, 기록 요청에 응답하여 기록 요청 및 대응하는 어드레스 정보를 TSVA(34)를 통해 결합된 채널에 제공할 수 있다. 동시에, DI/O(35)는 DT(37)로부터 기록 데이터를 수신하고, 기록 요청 및 대응하는 어드레스 정보에 응답하여 기록 데이터를 TSVD(33)를 통해 결합된 채널에 제공할 수 있다. 채널 인터페이스 블록(CIF_A(32a), CIF_B(32b), ... 및 CIF_H(32h)) 각각은 데이터 비교기 회로(DCMP)(39) 및 액세스 신호 비교기 회로(ACMP)(40)를 더 포함할 수 있다. DCMP(39) 및 ACMP(40)의 기능은 나중에 상세히 제공된다.
인터페이스 회로(31)는 메모리 내장 자가 테스트 블록(mBIST)(41)을 더 포함할 수 있다. mBIST(41)는 테스트 제어 신호(TCTL)에 응답하여 각 채널에서 테스트 동작을 수행하기 위해 테스트 신호를 멀티플렉서(MUX)(45)를 통해 채널 인터페이스 블록(CIF_A(32a), CIF_B(32b), ..., 및 CIF_H(32h))에 제공할 수 있다. TCTL은 외부에서 테스트 제어 단자(TCT)(43)를 통해 제공된다. TCT(43)는 도 1b의 테스트 제어 단자(24)일 수 있다. mBIST(41)는 초기화 동작 및 초기화 동작 후의 정상 동작, 예를 들어, 판독 동작 및 기록 동작 동안뿐만 아니라 테스트 동작 동안 결함 셀 검출 및 수리 기능을 수행할 수 있다. mBIST(41)의 기능에 대해서는 나중에 상세히 설명한다. 인터페이스 회로(31)는 전력 검출 회로(PD)(42)를 더 포함할 수 있다. PD(42)는 전력 단자(PT)(44)를 통해 외부에서 제공되는 전력 공급(PS)에 응답하여 mBIST(41)에 전력 온(power on) 신호(PON)를 제공할 수 있다. mBIST(41)는 PON에 응답하여 초기화 동작을 시작할 수 있다. 인터페이스 회로(31)는 테스트 단자(TT)(46) 및 테스트 패드(TP)(47)를 더 포함할 수 있다. TT(46)는 외부 테스터(도시되지 않음)를 인터페이스 회로(31)에 결합하기 위해 소켓 등에 결합될 수 있다. TP(47)는 프로브 카드 인터페이스를 갖는 외부 테스터(미도시)를 예를 들어 인터페이스 회로(31)에 결합할 수 있다. TP(47)는 웨이퍼 프로세스 동안 테스트를 위해 사용될 수 있다. MUX(45)는 테스트 신호의 소스로서 TT(46), TP(47) 및 mBIST(41) 중 하나를 선택하고, 테스트 신호를 채널 인터페이스 블록(CIF_A(32a), CIF_B(32b), ... 및 CIF_H(32h))에 제공할 수 있다.
도 2에서, 원으로 표시된 DT(37), AT(38), TCT(43), PT(44) 및 TT(46)와 같은 단자는 예를 들어 마이크로 범프 전극으로 형성될 수 있다. 테스트 패드(TP)(47)는 예를 들어 패드 전극으로 형성될 수 있다. DT(37), AT(38), TCT(43), PT(44) 및 TT(46) 각각은 하나 이상의 단자를 포함할 수 있다. TP(47)는 하나 이상의 패드를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따라 반도체 디바이스에서 메모리 내장 자가 테스트(mBIST) 회로(41)를 포함하는 도 2의 인터페이스 회로(31)의 블록도이다. 도 3은 예로서 도 2의 mBIST(41)와 도 2의 채널 인터페이스 블록(CIF_A(32a), CIF_B(32b), ..., CIF_H(32h)) 중 하나의 인터페이스 블록 사이의 연결을 도시한다. 다른 채널 인터페이스 블록은 도 3에 도시된 것과 유사하게 mBIST(41)에 결합될 수 있다. 인터페이스 칩은 단일 채널로 제공된 복수의 TSVD[n:0](33) 및 대응하는 DI/O[n:0](35), DT[n:0](37) 및 DCMP[n:0](39)를 포함할 수 있다. 유사하게, 인터페이스 칩은 단일 채널로 제공된 복수의 TSVA[m:0](34), ASO[m:0](36), AT[m:0](38) 및 ACMP[m:0](40)를 포함할 수 있다. 도 3에서 "m"은 커맨드/어드레스 신호에 대한 비트 수이고, "n"은 데이터 신호에 대한 비트 수이며, "m"과 "n"은 서로 다를 수 있다. mBIST(41)는 mBIST 논리 회로(mBISTL)(411) 및 저장 영역(MEM)(412)을 포함할 수 있다. mBISTL(411)은 mBIST(41)의 동작을 제어할 수 있는 알고리즘 패턴 생성기(algorithmic pattern generator: APG)와 같은 제어 회로일 수 있다. MEM(412)은 단일 메모리 회로일 수 있다. 대안적으로, MEM(412)은 각각이 독립적인 기능을 개별적으로 수행할 수 있는 복수의 메모리 회로일 수 있다. 예를 들어, MEM(412)은 에러 캐치 메모리(ECM) 및 마이크로코드 메모리(MCM)를 포함할 수 있다. 예를 들어, 각각의 ECM 및 MCM은 정적 랜덤 액세스 메모리(static random access memory: SRAM)을 포함할 수 있다. MCM은 마이크로코드를 저장할 수 있다. 마이크로코드는 코어 칩의 메모리 셀을 테스트하기 위한 테스트 패턴을 나타낼 수 있다. mBISTL(411)은 마이크로코드에 따라 테스트 동작을 수행할 수 있다. ECM은 테스트 동작 동안 결함 있는 어드레스 정보를 저장할 수 있다. 예를 들어, ECM 및/또는 MCM과 같은 MEM(412)은 나중에 상세히 설명되는 바와 같이 코어 칩(22) 내의 결함 메모리 셀을 수리하기 위한 예비 셀로서 사용될 수 있다. 일부 실시예에서, I/F 칩(21)은 마이크로코드를 저장하기 위한 판독 전용 메모리(ROM)를 더 포함할 수 있다. 다른 실시예에서, MEM(412) 내의 MCM의 초기 상태는 마이크로코드를 나타낼 수 있다.
일 실시예에서, mBIST(41)는 테스트 동작 동안 동작할 수 있다. mBIST(41)는 초기화 동작 및 정상 동작 동안 더 동작할 수 있다. 특히, mBIST(41)는 코어 칩(22)의 메모리 셀들 중 하나 이상의 결함 셀을 검출할 수 있다. 하나 이상의 결함 셀을 검출하면, mBIST(41)는 초기화 동작 동안 결함 셀에 대한 어드레스 정보를 MEM(412)의 일부분, 예를 들어 ECM 및/또는 MCM에 저장할 수 있다. 또한, 정상 동작에서, mBIST(41)는 예비 메모리로서 기능할 수 있는 MEM(412)의 다른 부분으로 결함 셀을 대체하기 위해, 예를 들어 ECM 및/또는 MCM과 같은 MEM(412)의 다른 부분을 사용할 수 있다. 다시 말해, mBIST(41)는 코어 칩(22)의 결함 셀에 대한 액세스를 MEM(412)의 다른 부분으로 재지향(redirect)시킬 수 있다.
일부 실시예에서, 각각의 코어 칩(22)은 안티 퓨즈(anti-fuse) 및 예비 메모리 셀과 같은 결함 어드레스 저장 회로를 더 포함할 수 있다. 코어 칩(22)이 결함 어드레스 저장 회로를 포함하는 경우, I/F 칩(21)의 MEM(412)의 다른 부분과 코어 칩(22)의 예비 메모리 셀은 서로 다른 결함 셀을 수리하는데 사용될 수 있다. 일부 실시예에서, I/F 칩(21)의 MEM(412)의 다른 부분은 코어 칩(22)의 예비 메모리 셀의 결함 셀을 대체할 수 있다. 테스트 동작, 초기화 동작, 및 판독 동작 또는 기록 동작을 포함하는 정상 동작 각각 동안 mBIST(41) 및 채널 인터페이스 블록(32)의 상세 동작은 이하에 설명한다.
1) 테스트 동작
도 4a는 본 발명의 일 실시예에 따라 반도체 디바이스에서 도 3의 mBIST에 의한 테스트 동작 프로세스의 간략화된 흐름도이다. 예를 들어, 테스트 동작 프로세스는 배송 전에 mBIST에 의해 수행될 수 있다.
동작 블록(401)에서, mBIST(41)는 외부에서 테스트 제어 단자(TCT)(43)를 통해 제공되는 테스트 제어 신호(TCTL)를 수신할 수 있다. 테스트 제어 신호들은 테스트 명령을 포함할 수 있다. TCTL에 응답하여, mBISTL(411)은 테스트 동작을 수행하기 위해 마이크로코드를 실행할 수 있다. 일부 실시예에서, 마이크로코드는 초기 상태로서 I/F 칩(21)의 MCM 또는 ROM 상에 미리 저장될 수 있다. 다른 실시예에서, MCM은 외부에서 제공된 마이크로코드를 저장할 수 있다. mBISTL(411)은 테스트 인에이블 신호(TEST)를 DI/O[n:0](35) 및 ASO[n:0](36)에 제공할 수 있다. DI/O[n:0](35)는 이 TEST에 응답하여 DCMP[n:0](39) 및 mBIST(41)로부터 외부 데이터 단자(DT[n:0])(37)를 분리하면서 DCMP[n:0](39) 및 mBIST(41)에 결합된 BISTDATA 노드에 TSVD[n:0](33)를 결합시킬 수 있다. 유사하게, ASO[m:0](36)은 TEST에 응답하여 ACMP[m:0](40) 및 mBIST(41)로부터 외부 액세스 단자(AT[m:0])(38)를 분리하면서 ACMP[m:0](40) 및 mBIST(41)에 결합된 BIST 커맨드 및 어드레스 노드(BISTC/A)에 TSVA[m:0](34)를 결합할 수 있다. DI/O[n:0](35) 및 ASO[m:0](36)에 대해서는 도 5 및 도 6을 참조하여 나중에 상세히 설명한다.
동작 블록(402)에서, mBISTL(411)은 테스트 기록 데이터(TWDATA[n:0])를 DI/O[n:0](35)에 제공할 수 있다. mBISTL(411)은 테스트 기록 커맨드와 테스트 어드레스 정보를 포함하는 테스트 커맨드/어드레스 신호(TC/A[m:0])를 ASO[m:0](36)에 제공할 수 있다. 따라서, DI/O[n:0](35) 및 ASO[m:0](36)는 각 채널에 테스트 기록 동작을 수행할 수 있다. 예를 들어, DI/O[n:0]은 TWDATA[n:0]를 코어 데이터(COREDATA[n:0])로서 TSVD[n:0](33)에 제공할 수 있다. ASO[m :0](36)는 TC/A[m:0]를 코어 커맨드 및 어드레스 신호(COREC/A[m:0])로서 TSVA[m:0](34)에 제공할 수 있다.
COREDATA[n:0]는 코어 칩(22)의 각 채널의 COREC/A[m:0]에 의해 지정된 메모리 셀에 저장된 후, mBISTL(411)은 판독 커맨드 및 테스트 어드레스 정보를 포함하는 테스트 커맨드/어드레스 신호(TC/A[m:0]) 테스트를 ASO[m:0](36)에 제공하여 동작 블록(403)에서 테스트 판독 동작을 수행할 수 있다. mBISTL(411)은 테스트 어드레스 정보(TA)를 포함하는 메모리 제어 신호(MEMCTL)를 MEM(412)에 제공할 수 있다. 따라서, ASO[m:0](36)은 테스트 판독 커맨드 및 테스트 어드레스 정보를 포함하는 COREC/A[m:0]을 TSVA[m:0](34)를 통해 각 채널에 제공할 수 있다. 각각의 채널은 COREC/A[m:0]에 응답하여 테스트 판독 데이터를 포함하는 COREDATA[n:0]를 TSVD[n:0](33)에 제공할 수 있다. DI/O[n:0](35)는 테스트 판독 데이터를 수신하고 이 테스트 판독 데이터를 DCMP[n:0](39)에 제공할 수 있다.
동작 블록(404)에서, DCMP[n:0](39)는 mBISTL(411)로부터 제공된 대응하는 테스트 기록 데이터인 예상 데이터(EXP[n:0])와 테스트 판독 데이터를 비교할 수 있다. DCMP[n:0](39)은 비교 결과(DCMR[n:0])를 에러 검출 회로(PFD)(48)에 제공할 수 있다. 적어도 하나의 DCMR[n:0]이 테스트 판독 데이터와 EXP[n:0] 사이의 데이터 불일치를 나타내는 경우, 동작 블록(406)에서 PFD(48)는 (예를 들어, 논리 하이 레벨에서) 활성 실패 검출 신호(P/F)를 제공할 수 있다. 모든 DCMR[n:0]에 대해 테스트 판독 데이터와 EXP[n:0] 사이에 데이터 불일치가 없다면, PFD(48)는 (예를 들어, 논리 로우 레벨에서) 비활성 P/F를 제공할 수 있다. 활성 P/F에 응답하여, MEM(412)은 동작 블록(406)에서 대응하는 테스트 어드레스 정보를 결함 어드레스 정보로서 저장할 수 있다.
각 채널의 메모리 셀을 테스트한 후, MEM(412)에 저장된 결정된 결함 어드레스 정보가 동작 블록(407)에서 코어 칩(22)의 결함 어드레스 저장 회로, 예를 들어, 안티 퓨즈로 프로그래밍될 수 있다. 결정된 결함 어드레스 정보는 동작 블록(405)에서 프로그래밍하기 전에 MEM(412)으로부터 외부 테스터 또는 외부 제어기(도시되지 않음)로 판독될 수 있다. 결함 어드레스 정보의 프로그래밍은 mBISTL(411)에 의해 또는 외부에서 테스터 또는 제어기에 의해 수행될 수 있다.
2) 초기화 동작
도 4b는 본 발명의 일 실시예에 따라 반도체 디바이스에서 mBIST에 의해 수행되는 초기화 동작 프로세스의 일부로서의 테스트 동작의 간략화된 흐름도이다. 초기화 동작 프로세스의 일부로서 테스트 동작은 전력 온 시퀀스를 제외하고 전술한 배송 전의 테스트 동작과 유사하다. 동작 블록(421)에서, mBISTL(411)은 메모리 셀의 테스트를 개시하기 위해 TCTL 대신 전력 온 신호(PON)에 응답할 수 있다. 일부 실시예에서, TCTL은 도 4a의 동작 블록(401)과 유사한 동작 블록(401')에서 테스트를 개시하는데 사용될 수 있다. 초기화 동작 프로세스의 일부로서 테스트 동작에서, 결정된 결함 어드레스 정보를 코어 칩(22)의 결함 어드레스 저장 회로로 프로그래밍하는 것을 스킵(skip)할 수 있다. 대신에, 동작 블록(402)과 유사한 동작 블록(402')에서 테스트 기록, 동작 블록(403)과 유사한 동작 블록(403')에서 테스트 판독, 및 동작 블록(404)과 유사한 동작 블록(404')에서 예상 데이터(EXP[n:0])와 테스트 판독 데이터의 비교를 실행한 후, 결정된 결함 어드레스 정보는 동작 블록(406')에서 I/F 칩(21)의 MEM(412)에 저장될 수 있다. 동작 블록(422)에서, 기록 동작 및 판독 동작을 포함하는 정상 액세스 동작은 초기화 동작을 따를 수 있다.
3) 정상 기록 동작
정상 동작에서, TEST는 (예를 들어, 논리 로우 레벨에서) 비활성일 수 있다. 히트 신호(Hit_R/W)가 (예를 들어, 논리 하이 레벨에서) 활성일 때까지 DI/O[n:0](35)는 TSVD[n:0](33)을 DT[n:0](37)에 결합할 수 있다. DI/O[n:0](35)의 상세한 설명은 도 5를 참조하여 나중에 제공될 것이다. 외부 메모리 제어기(예를 들어, 도 1b의 메모리 제어기(11))는 기록 데이터를 포함하는 외부 데이터 신호(EXDATA[n:0])를 DT[n:0](37)에 제공할 수 있다. 외부 메모리 제어기는 기록 커맨드 및 액세스 어드레스 정보(예를 들어, 기록 어드레스 정보)를 포함하는 EXC/A[m:0] 신호를 AT[m:0](38)에도 제공할 수 있다. ASO[m:0](36)은 EXC/A[m:0]을 COREC/A[m:0]으로서 각 채널에 제공할 수 있다. 이 실시예에서, ASO[m:0](36)은 BISTC/A 노드 상의 EXC/A[m:0]을 ACMP[m:0](40)에 더 제공할 수 있다. ACMP[m:0](40)은 MEM(412)으로부터 제공되는 결함 어드레스 정보(DEFAIF[m:0])와 BUSTC/A 노드 상의 액세스 어드레스 정보를 비교할 수 있다. ACMP[m:0](40)는 비교 결과(ACMR[m:0])를 히트 검출 회로(HITD)(49)에 제공할 수 있다. 모든 ACMR[m:0]이 액세스 어드레스 정보와 DEFAIF[m:0] 사이의 매칭을 나타낼 때, HITD(49)는 HIT 신호를 mBISTL(411)에 제공할 수 있다. 일부 실시예에서, MEM(412)는 DEFAIF[m:0]를 ACMP[m:0](40)에 제공할 수 있다. ACMP[m:0](40)는 적어도 정상 동작(예를 들어, 기록 동작 또는 판독 동작) 동안 DEFAIF[m:0]를 유지할 수 있는 예를 들어 래치 회로를 포함할 수 있다. HIT 신호는 제공된 어드레스 정보가 결함 어드레스 정보에 대응하는 것을 나타낼 수 있다. HIT 신호는 또한 동작 유형(예를 들어, 기록 동작)을 나타낼 수 있다. HIT에 응답하여 mBIST(41)는 HIT_W 신호를 DI/O[n:0](35)에 제공할 수 있다. HIT_W 신호에 응답하여, DI/O[n:0](35)는 BISTDATA 노드 상의 EXDATA[n:0]를 MEM(412)에 제공한다. mBISTL(411)은 MEM(412)에 기록 동작을 수행하여 기록 날짜를 MEM에 저장할 수 있다. 일부 실시예에서, mBISTL(411)은 액세스를 MEM(412)으로 재지향시키는 것과 같은 수리 동작이 수행되는 동안 코어 칩(22) 상의 각각의 채널에 기록 동작을 수행하는 것을 중단할 수 있다. BISTC/A 노드 상의 어드레스 정보가 DEFAIF[m:0]에 대응하지 않을 때, DI/O[n:0](35)는 COREDATA[n:0] 및 COREDATA[n:0]가 코어 칩(22)의 대응하는 메모리 셀에 기록될 때 EXDATA[n:0]을 채널에 제공할 수 있다.
4) 정상 판독 동작
정상 판독 동작은 판독 시퀀스를 제외하고는 전술한 정상 기록 동작과 유사하다. 판독 동작에서, 임의의 ACMR[m:0]이 액세스 어드레스 정보(예를 들어, 판독 어드레스 정보)와 DEFAIF[m:0] 사이에 매칭을 나타낼 때 mBISTL(411)은 HITD(49)로부터 제공된 HIT 신호에 응답하여 HIT_R 신호를 제공할 수 있다. HIT_R 신호에 응답하여, DI/O[n:0](35)는 BISTDATA 노드를 통해 DT[n:0](37)을 MEM(412)에 결합할 수 있다. mBISTL은 MEM(412)에 판독 동작을 더 수행하여 MEM(412)으로부터 요청된 판독 데이터를 제공할 수 있다. 일부 실시예에서, mBISTL(411)은 판독 데이터에 대한 판독 레이턴시(latency)를 제어할 수 있다. MEM(412)으로부터 검색된 판독 데이터는 BISTDATA 노드를 통해 DI/O[n:0](35)에 제공될 수 있다. DI/O[n:0](35)는 활성 HIT_R 신호에 응답하여 BISTDATA 노드를 EXDATA 노드에 선택적으로 결합할 수 있으며, 따라서 DI/O[n:0](35)는 판독 데이터를 DT[n:0](37)에 제공할 수 있다. 일부 실시예에서, mBISTL(411)은 판독을 위해 액세스를 MEM(412)으로 재지향시키는 것과 같은 수리 동작이 수행되는 동안 코어 칩(22) 상의 각 채널에 판독 동작을 수행하는 것을 중단할 수 있다. BISTC/A 노드 상의 어드레스 정보가 DEFAIF[m:0]에 대응하지 않으면, 데이터는 코어 칩(22)의 각 채널의 메모리 셀로부터 DT[n:0](37)로 검색될 수 있다.
도 5는 본 발명의 일 실시예에 따라 도 3의 데이터 입력/출력 회로(DI/O)(35)의 개략도이다. DI/O(35)는 EXDATA 노드에 결합된다. DI/O(35)는 수신기 버퍼(Rx)(50)를 포함할 수 있다. 수신기 버퍼 Rx(50)는 DT(37)로부터 EXDATA를 수신하고, EXDATA를 선택기(55)의 하나의 입력 노드에 더 제공할 수 있다. 선택기(55)는 다른 입력 노드에서 DCMP(39)로부터 BISTDATA 노드 상의 BISTDATAout를 더 수신할 수 있다. 선택기(55)는 반전 후에 선택 노드에서 mBIST(41)로부터 TEST를 더 수신할 수 있다. TEST는 테스트 동작에서 활성일 수 있고 정상 동작(예를 들어, 기록 동작, 판독 동작 등)에서는 비활성일 수 있다. TEST가 비활성이면, 선택기(55)는 EXDATA를 버퍼 회로(57)에 제공할 수 있다. TEST가 활성이면, 선택기(55)는 BISTDATA 노드로부터 BISTDATAout을 버퍼 회로(57)에 제공할 수 있다. 예를 들어, 버퍼 회로(57)는 3상 상태 버퍼일 수 있다. 버퍼 회로(57)의 입력 노드는 선택기(55)로부터 신호를 수신할 수 있다. 버퍼 회로(57)의 인에이블 입력 노드는 코어 칩(22)에 데이터를 기록할 수 있음을 나타내는 기록 인에이블 신호(CORE_W)를 수신할 수 있다. 예를 들어, CORE_W는 기록 커맨드에 응답하여 ASO(36)에 의해 COREC/A의 일부로서 제공될 수 있다. 버퍼 회로(57)는 CORE_W가 활성(예를 들어, 논리 하이 레벨)일 때 선택기(55)로부터 신호를 COREDATA로서 제공할 수 있다. DI/O(35)는 선택기(56) 및 이 선택기(56)의 하나의 입력 노드에 결합된 NAND 회로(56a)를 포함할 수 있다. NAND 회로(56a)는 HIT_W 신호 및 선택기(55)로부터 오는 신호를 수신할 수 있다. NAND 회로(56a)는 활성 HIT_W 신호에 응답하여 선택기(55)로부터 오는 신호를 선택기(56)의 하나의 입력 노드에 제공할 수 있다. 선택기(56)는 COREDATA로서 제공된 버퍼 회로(57)의 출력 신호를 수신할 수 있는 다른 입력 노드를 가질 수 있다. 선택기(56)는 반전 후에 선택 노드에서 mBIST(41)로부터 TEST를 더 수신할 수 있다. TEST가 활성일 때, 선택기(56)는 버퍼 회로(57)를 통해 선택기(55)로부터 오는 신호, 즉 COREDATA와 같은 데이터와 병렬로 BISTDATA 노드를 통해 BISTDATAin를 DCMP(39)에 제공할 수 있다. TEST가 비활성인 동안 HIT_W가 활성일 때, 선택기(56)는 EXDATA를 BISTDATAin로서 BISTDATA 노드를 통해 DCMP(39)에 제공할 수 있다. 결함 있는 어드레스 정보 없는 정상 기록 동작에서, TEST 및 HIT_W는 모두 비활성이다. 따라서, 선택기(45)로부터 어떠한 데이터도 제공되지 못할 수 있다. 따라서, EXDATA만이 선택기(55) 및 버퍼 회로(57)를 통해 COREDATA로서 제공될 수 있다.
선택기(54)는 BISTDATAout 및 COREDATA를 수신할 수 있다. 선택기(54)는 mBIST(41)로부터 선택 노드에서 HIT_R을 더 수신할 수 있다. 선택기(55)는 HIT_R이 활성이면 BISTDATAout을 제공할 수 있다. 선택기(54)는 HIT_R이 비활성인 경우에 COREDATA를 더 제공할 수 있다. 송신기 버퍼(51)는 출력 신호를 EXDATA로서 직렬로 제공할 수 있다.
도 6은 본 발명의 일 실시예에 따라 도 3의 액세스 신호 출력 회로(ASO)(36)의 개략도이다. ASO(36)는 수신기 버퍼(Rx)(58)를 포함할 수 있다. 수신기 버퍼(Rx)(58)는 AT(38)로부터 EXC/A를 수신한다. 선택기(60)는 또 다른 입력 노드에서 mBIST(41)로부터 TC/A를 더 수신할 수 있다. 선택기(60)는 선택 노드에서 mBIST(41)로부터 TEST를 더 수신할 수 있다. TEST는 테스트 동작에서 활성일 수 있으며 정상 작동에서는 비활성일 수 있다. TEST가 비활성인 경우, 선택기(60)는 EXC/A를 COREC/A로서 제공할 수 있다. TEST가 활성이면, 선택기(60)는 TC/A를 COREC/A로서 제공할 수 있다. AND 회로(61)는 선택기(60)의 출력 신호를 수신할 수 있다. AND 회로(61)는 반전 후에 mBIST(41)로부터 TEST를 더 수신할 수 있다. 반전 후 TEST는 활성 TEST에 응답하여 비활성으로 되고 BISTC/A 노드는 비활성으로 된다. AND 회로(61)는 비활성 TEST에 응답하여 선택기(60)로부터 수신된 EXC/A를 BISTC/A에 제공할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따라 도 3의 저장 영역(MEM)(412)의 일부의 개략도이다. 예를 들어, MEM(412)은 에러 캐치 메모리(ECM)(70)를 포함할 수 있다. 테스트 동작에서, ECM(70)은 MEMCTL에 포함된 테스트 어드레스 정보(TA) 및 실패 신호(P/F)를 수신할 수 있다. ECM(70)은 활성 실패 신호(P/F)에 응답하여 결함 어드레스 정보를 포함하는 실패 정보로서 TA를 저장할 수 있다. 정상 동작에서, ECM(70)은 부분(71a) 및 부분(71b)을 포함하는 복수의 부분을 가질 수 있다. ECM(70)의 복수의 부분 중 부분(71a)은 실패 정보를 저장할 수 있다. 초기에 기술된 바와 같이, 초기화 동작 동안 실패 정보가 검출되고 저장될 수 있다. 결함 어드레스 정보(DEFAIF)는 부분(71a)으로부터 대응하는 ACMP(40)로 제공될 수 있다. ECM(70)의 복수의 부분 중 부분(71b)은 실패 정보에 의해 어드레스된 코어 칩(22)의 결함 메모리 셀을 대체할 수 있는 예비 메모리 셀을 포함할 수 있다. ECM(70)의 복수의 부분 중 부분(71b)은 MEMCTL에서 판독 동작 또는 기록 동작을 나타내는 제어 신호(R/WCTL)를 수신할 수 있다. 부분(71b)은 기록 동작에서 기록 동작을 나타내는 R/WCTL 및 TA에 응답하여 BISTDATA 노드로부터의 데이터를 저장할 수 있는 하나 이상의 예비 메모리 셀을 포함할 수 있다. 부분(71b)은 판독 동작에서 판독 동작을 나타내는 R/WCLTL 및 TA에 응답하여 하나 이상의 예비 메모리 셀로부터의 데이터를 BISTDATA 노드에 제공할 수 있다.
도 7c는 본 발명의 일 실시예에 따라 도 3의 MEM의 일부의 개략도이다. 이 실시예에서, ECM(70)은 부분(71b) 내의 예비 메모리 셀과 DI/O(35) 사이에 데이터를 버퍼링할 수 있는 페이지 버퍼(PB)(72)를 더 포함할 수 있다. PB(72)는 ECM(70)의 액세스 속도보다 더 빠른 액세스 속도를 제공할 수 있는 예를 들어 복수의 플립-플롭을 포함할 수 있다.
도 7d는 본 발명의 일 실시예에 따라 도 3의 MEM의 일부의 개략도이다. 이 실시예에서, ECM(70)은 실패 정보를 영구적으로 저장하기 위한 안티 퓨즈(AF)(73)를 더 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따라 반도체 디바이스에서 메모리 내장 자가 테스트(mBIST) 회로(41)를 포함하는 I/F 칩(31)의 블록도이다. 도 3을 참조하여 이전에 설명되고 포함된 구성 요소에 대응하는 구성 요소에 대한 설명은 반복하지 않을 것이다. 도 3의 I/F 칩과는 달리, HITD(49')는 mBISTL(411') 대신 MEM(412')에서 판독 및 기록 동작을 제어할 수 있다. HITD(49')는, 모든 ACMR[m:0]이 액세스 어드레스 정보(예를 들어, 판독 어드레스 정보)와 DEFAIF[m:0] 사이에 매칭을 나타낼 때, TA 및 R/WCTL과 같은 MEMCTL 신호의 일부를 MEM(412')에 제공할 수 있다. 이 예에서, HITD(49')는, mBISTL(411')에 HIT를 제공하는 대신에 및 HIT_R 및 HIT_W를 제공하는 mBISTL(411')을 갖는 대신에 HIT_R 및 HIT_W를 DI/O[n:0](35')에 직접 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따라 반도체 디바이스에서 복수의 코어 칩(22) 중 하나의 코어 칩의 개략도이다. 하나의 코어 칩은 액세스 제어 회로(AC)(80), 메모리 셀 어레이(MA)(82), 예비 메모리 셀 어레이(SMA)(83) 및 결함 어드레스 저장 회로(AF)(81)를 포함할 수 있다. 예를 들어, 결함 어드레스 저장 회로(AF)(81)는 안티 퓨즈를 포함할 수 있다. 일부 실시예에서, MA(82) 내의 메모리 셀 및 SMA(83) 내의 메모리 셀은 I/F 칩(21)의 MEM(412) 내의 메모리 셀과 유형이 다를 수 있다. 예를 들어, MA(82) 내 메모리 셀과 SMA(83) 내의 메모리 셀은 DRAM 메모리 셀일 수 있다. SMA는 전술한 바와 같이 메모리 셀 어레이 내의 결함 메모리 셀을 대체하기 위한 복수의 예비 메모리 셀을 포함할 수 있다. AF(81)는 결함 어드레스 정보를 포함하는 실패 정보를 저장할 수 있다. 전술한 바와 같이, I/F 칩(21)의 MEM(412)은 또한 결함 어드레스 정보를 저장할 수 있다. I/F 칩(21)의 MEM(412)에 저장된 결함 어드레스 정보와 각 코어 칩(22)의 AF(81)에 저장된 결함 어드레스 정보는 서로 다를 수 있다. 일부 실시예에서, 테스트 동작 동안 검출된 결함 어드레스 정보는 각 코어 칩(22)의 AF(81)에 저장될 수 있는 반면, 초기화 동작 동안 검출된 결함 어드레스 정보는 I/F 칩(21)의 MEM(412)에 저장될 수 있다. 일부 실시예에서, AF(81)는 동일한 코어 칩(22) 상의 MA(82) 내 메모리 셀에 대한 결함 어드레스 정보를 저장할 수 있는 반면, I/F 칩(21)의 MEM(412)은 반도체 디바이스에서 임의의 코어 칩(22) 상에 놓인 셀에 대한 결함 어드레스 정보를 저장할 수 있다. AC(80)는 TSVA(34)를 통해 COREC/A 및 TSVD(33)를 통해 COREDATA에 응답하여 MA(82)에 판독 및 기록 동작을 수행할 수 있다. COREC/A가 AF(81)로부터 제공된 DEFADDC 내의 결함 어드레스 정보에 포함된 하나 이상의 어드레스에 대응하는 액세스 어드레스 정보를 포함할 때 AC(80)는 SMA(83) 내 메모리 셀에 액세스할 수 있다.
도 10은 본 발명의 일 실시예에 따라 반도체 디바이스에서 메모리 내장 자가 테스트(mBIST) 회로를 포함하는 I/F 칩의 블록도이다. I/F 칩(21)은 도 3의 액세스 신호 출력 회로(ASO)(36)에 포함될 수 있는 커맨드 디코더(1002)를 포함할 수 있다. 커맨드 디코더(1002)는 입력 버퍼(Rx)를 통해 커맨드/어드레스 신호(CA)를 수신할 수 있고, 기록 커맨드 정보(WriteCom), 판독 커맨드 정보(ReadCom) 및 어드레스를 (TSV)(예를 들어, 도 1b의 TSVA(34))를 통해 관통 기판으로 구현된 신호 라인(23)을 통해 하나 이상의 코어 칩(22)에 더 제공할 수 있다. I/F 칩(21)은 제어기 회로(1001), 및 mBIST 논리 회로(411') 및 저장 영역(MEM)(412')을 포함하는 mBIST 회로(41')를 포함할 수 있다. MEM(412')은 복수의 메모리 회로(1004 및 1005)를 포함할 수 있다. 예를 들어, 복수의 메모리 회로(1004 및 1005)는 SRAM(static random access memory)일 수 있고, 복수의 메모리 회로(1004 및 1005) 중 하나의 메모리 회로(1004)는 CAM(Content-Addressable-Memory) 모드로 기능할 수 있는 CAM 메모리를 포함할 수 있다. 제어기 회로(1001)는 플래그 메모리(1003)를 통해 메모리 회로(1004)를 제어할 수 있다. 제어기 회로(1001)는 WriteCom 및 ReadCom을 수신할 수 있다. 제어기 회로(1001)는 또한 저장 영역(MEM)(412')으로부터 HIT 신호를 수신할 수 있다. 제어기 회로(1001)는 또한 플래그 메모리(1003)로부터 플래그 정보를 수신할 수 있다. 예를 들어, 플래그 정보는 사용중 플래그 정보 및 잠긴 플래그 정보를 포함할 수 있다. 사용중 플래그 정보는 메모리 회로(1004)에 제공된 특정 어드레스에 대응하는 CAM 모드를 갖는 영역이 이미 사용되고 있음을 나타낼 수 있다. 잠긴 플래그 정보는 메모리 회로(1004)에 제공된 특정 어드레스에 대응하는 CAM 모드에서 (예를 들어, 결함 어드레스 정보를 이미 저장하는) 영역이 잠겨 있어 변경 가능하지 않음을 나타낼 수 있다. 메모리 회로(1005)는 메모리 회로(1005) 상에 저장된 데이터를 RAMDAT 노드(예를 들어, 도 3의 BISTDATA 노드) 상에 제공할 수 있다. 도 3의 DI/O[n:0](35)로서 기능할 수 있는 멀티플렉서(MUX)(1006) 및 멀티플렉서(MUX)(1007)는 RAMDAT 노드로부터 데이터를 수신한다. MUX(1007)는 ReadData 노드를 통해 TSV(23)(예를 들어, 도 1b의 TSVD(33))를 통해 코어 칩(22)으로부터 판독된 데이터를 수신할 수 있다. MUX(1007)는 메모리 회로(1004)로부터의 HIT 신호에 응답하여, 출력 신호를 출력 버퍼(Tx)를 통해 데이터 큐(DQ) 노드에 제공한다. HIT 신호가 RAMDAT가 제공되는 것을 나타내는 활성(예를 들어, 논리 하이 레벨)이면, MUX(1007)는 RAMDAT 노드로부터 데이터를 제공할 수 있다. HIT 신호가 비활성(예를 들어, 논리 로우 레벨)이고 대체 데이터가 특정 어드레스에 대해 MEM(412')에 저장되어 있지 않으면 MUX(1007)는 ReadData 노드를 통해 코어 칩(22)으로부터 판독된 데이터를 제공할 수 있다. MUX(1006)는 mDIST 논리 회로(411')로부터의 테스트 데이터뿐만 아니라 RAMDAT 노드로부터 데이터를 수신하고, 이 데이터가 MEM(412')로부터 온 데이터와 매칭하는지 또는 mBIST 논리 회로(411')로부터 온 테스트 데이터(예를 들어, 도 3에서 테스트 기록 데이터(TWDATA))와 매칭하는지 여부에 응답하여 RAMDAT 노드로부터 오는 데이터 또는 테스트 데이터 중 어느 하나를 EXPDAT(예를 들어, 도 3의 EXP) 노드 상의 예상 데이터로서 비교기(1008)에 제공한다. 비교기(1008)(예를 들어, 도 3의 DCMP(39))는 EXPDAT 노드 상의 예상 데이터와 ReadData를 비교하고 비교 결과 신호(CMPRSLT)(예를 들어, 도 3의 P/F)를 제어기 회로(1001) 및 mBIST 논리 회로(411')에 제공한다. 제어기 회로(1001) 또는 mBIST 논리 회로(411') 중 어느 하나는 플래그 메모리(1003) 내에 사용중 플래그 정보 및 잠긴 플래그 정보를 설정하기 위해 제어 신호(Ctrl)를 송신할 수 있다.
기록 동작에서, 제어기 회로(1001)는 WriteCom, 사용중 플래그 정보, 잠긴 플래그 정보 및 HIT 신호에 응답하여 WriteCom과 함께 제공된 어드레스를 메모리 회로(1004)에 기록할 수 있다. 예를 들어, 메모리 회로(1004)는 CAM 메모리에 어드레스를 저장할 수 있고, 어드레스가 메모리 회로(1004) 내의 CAM 메모리에 저장되어 있지 않은 경우, 비활성 HIT 신호를 메모리 회로(1005) 및 제어기 회로(1001)에 더 제공할 수 있다. 메모리 회로(1004)는 어드레스가 메모리 회로(1004) 내의 CAM 메모리에 이미 저장되어 있는 경우, 활성 HIT 신호를 메모리 회로(1005) 및 제어기 회로(1001)에 제공할 수 있다. 메모리 회로(1005)는 HIT 신호에 응답하여 WriteData 노드 상의 입력 버퍼(Rx)를 통해 데이터 큐(DQ) 노드로부터 제공된 데이터를 저장한다. 예를 들어, 메모리 회로(1005)는 HIT 신호가 비활성인 경우 WriteData 노드 상의 데이터를 새로 할당된 어드레스에 의해 어드레스된 영역에 저장할 수 있다. 메모리 회로(1005)는 HIT 신호가 활성인 경우 WriteData 노드 상의 데이터를 어드레스에 대응하여 이미 할당된 영역에 저장할 수 있다. 또한 WriteData 노드 상의 데이터는 코어 칩(22)의 각 메모리 셀에 제공될 수 있다. 일부 실시예에서, WriteData 노드 상의 데이터는 대응하는 어드레스가 CAM 메모리에 유지되고 잠겨 있는 경우 코어 칩(22)의 각 메모리 셀에 제공되지 않을 수도 있다. 제어기 회로(1001)는 메모리 회로(1004)의 모든 어드레스에 대한 사용중 플래그 정보 또는 잠긴 플래그 정보가 메모리 회로(1004) 내의 모든 CAM 메모리가 이미 사용 중이거나 잠겨 있어서 이용 가능하지 않은 것을 나타낼 수 있다면 어드레스를 기록하는 것을 방지할 수 있다.
도 11a는 본 발명의 일 실시예에 따라 도 10의 I/F 칩에서 기록 동작의 단순화된 흐름도이다. 커맨드 디코더(1002)에서 기록 커맨드를 수신하면(S1100), 제어기 회로(1001)는 WriteCom과 함께 어드레스를 플래그 메모리(1003)에 제공하고, 플래그 메모리(1003)는 어드레스를 CAMWE 신호 상에서 메모리 회로(1004)에 제공할 수 있다. 메모리 회로(1004)는 어드레스가 CAM 메모리에 이미 저장되어 있는지 여부를 결정할 수 있고, HIT 신호를 제어기 회로(1001) 및 메모리 회로(1005)에 더 제공할 수 있다. 메모리 회로(1005)는 HIT 신호가 활성인지 여부를 체크하고(S1101), HIT 신호가 활성인 경우, 데이터를 WriteData 노드에 더 저장할 수 있다(S1106). HIT 신호가 비활성("아니오")인 경우, 제어기 회로(1001)는 사용중 플래그 정보 및 잠긴 플래그 정보를 체크할 수 있다(S1102). 사용중 플래그 정보 및 잠긴 플래그 정보가 모든 CAM 메모리가 사용되는 것(CAM 오버플로우)을 나타내는 경우, 제어기 회로(1001)는 메모리 회로(1004) 내 CAM 메모리에 어드레스를 기록하는 것을 스킵하고 기록 동작을 종료할 수 있다(S1107).
선택적으로, 제어기 회로(1001)는 어드레스가 시스템 한정된 조건들과 관련된 경우(S1103) 메모리 회로 내 CAM 메모리에 어드레스를 기록하는 것을 스킵할 수 있다. 예를 들어, 시스템 한정된 조건은 어드레스 샘플링을 포함할 수 있다. 어드레스 샘플링 조건은, 랜덤 샘플링, 빈번하게 액세스되는 경향이 있는 어드레스, 빈번한 수리 이력 및 따라서 다른 영역보다 더 높은 결손(deficiency) 비율을 갖는 동일한 영역(예를 들어, 동일한 코어, 동일한 채널 등) 내의 어드레스, 또는 시스템 구성(예를 들어, 여백이 적은 것)으로 인해 미리 결정된 범위 내의 어드레스를 포함할 수 있다. 대안적으로, 추가적인 카운터의 카운트를 갖는 추가적인 카운터가 미리 결정된 간격으로 변경되어 결손을 체크하기 위해 저장될 코어 다이 내의 그 다음 어드레스를 나타낼 수 있다. 대안적으로, (단계(S1102)를 스킵한 후) CAM 메모리에 저장된 가장 오래된 어드레스를 덮어 쓰기 위한 어드레스를 기록하는 것이 가능하다. 단계(S1102 및 S1103)에 따라, 제어기 회로(1001)는 어드레스를 CAM 메모리에 기록하고(S1105), 어드레스의 사용중 플래그 정보를 설정할 수 있다. 메모리 회로(1005)는, HIT 신호가 활성인 경우 또는 제어기 회로(1001)가 CAM 메모리에 어드레스를 기록한 경우, 어드레스 및 WriteCom과 함께 WriteData 노드 상의 데이터를 저장하고(S1106) 기록 동작이 완료된다(S1107).
판독 동작에서, 메모리 회로(1004)는 ReadCom과 함께 제공된 어드레스를 CAM 메모리에 저장된 어드레스와 비교할 수 있다. 메모리 회로(1004)는 어드레스가 CAM 메모리의 어드레스에서 발견되면 활성 HIT 신호를 메모리 회로(1005)에 제공할 수 있다. 멀티플렉서(MUX)(1007)는 활성 HIT 신호에 응답하여, RAMDAT 노드 상의 데이터 또는 코어 칩(22)으로부터 TSV(23)를 통해 오는 ReadData 중 어느 하나를 출력 버퍼(Tx)를 통해 데이터 큐(DQ)에 제공할 수 있다. 전술한 바와 같이, 비교기(1008)는 ReadData를 RAMDAT 노드 상의 데이터와 비교하고, CMPRSLT 신호를 더 제공할 수 있다. 제어기(1001)는, RAMDAT 노드 상의 데이터가 ReadData와 매칭하는 것을 CMPRSLT 신호가 나타내면, 플래그 메모리(1003)를 제어하여 어드레스의 사용중 플래그 정보를 비활성(예를 들어, "0")으로 변경할 수 있다. 따라서, 어드레스를 저장한 CAM 메모리는 자유롭게 되고 새로운 어드레스를 저장하는데 이용 가능하게 된다. RAMDAT 노드 상의 데이터가 ReadData와 매칭하지 않는 것을 CMPRSLT 신호가 나타내는 경우, 어드레스의 CAM 메모리가 새로운 어드레스를 겹쳐 쓰지 못하게 하기 위해 어드레스의 잠긴 플래그 정보가 활성(예를 들어, "1")으로 된다. 결과적으로, CAM 메모리는 이 어드레스를 결함 어드레스 정보로서 저장할 수 있고, 코어 칩(22) 내의 어드레스의 판독/기록 동작은 MEM(412')의 메모리 회로(1005)로 영구적으로 재지향될 수 있다.
도 11b는 본 발명의 일 실시예에 따라 도 10의 I/F 칩에서 판독 동작의 단순화된 흐름도이다. 커맨드 디코더(1002)에서 판독 커맨드를 수신하면(S1100) 제어기 회로(1001)는 ReadCom과 함께 어드레스를 플래그 메모리(1003)에 제공하고, 플래그 메모리(1003)는 어드레스를 CAMWE 신호 상에서 메모리 회로(1004)에 제공할 수 있다. 메모리 회로(1004)는 어드레스가 CAM 메모리에 이미 저장되어 있는지 여부를 결정할 수 있고, HIT 신호를 제어기 회로(1001), 메모리 회로(1005) 및 멀티플렉서(MUX)(1007)에 더 제공할 수 있다. MUX(1007)는 HIT 신호가 활성인지 여부를 체크할 수 있고(S1111), HIT 신호가 비활성("아니오")인 경우(S1112) TSV(23)를 통해 코어 칩(22)으로부터 ReadData를 더 제공할 수 있고, 기록 동작이 완료된다(S1118). HIT 신호가 활성("예")이면, MUX(1007)는 RAMDAT 노드 상의 데이터를 데이터 큐(DQ)에 제공할 수 있다(S1113). 비교기(1008)는 ReadData를 RAMDAT 노드 상의 데이터와 비교할 수 있고, CMPRSLT 신호를 더 제공할 수 있다(S1116). 제어기(1001)는, RAMDAT 노드 상의 데이터가 ReadData와 매칭하는 것을 CMPRSLT 신호가 나타내면(S1116), 플래그 메모리(1003)를 제어하여 어드레스의 사용중 플래그 정보를 비활성(예를 들어, "0")으로 변경할 수 있고, 판독 동작이 완료된다(S1118). 따라서, 어드레스를 저장한 CAM 메모리는 자유롭게 되고 새로운 어드레스를 저장하는데 이용 가능하게 된다. RAMDAT 노드 상의 데이터가 ReadData와 매칭하지 않는 것을 CMPRSLT 신호가 나타내는 경우, 플래그 메모리(1003)는, 어드레스의 CAM 메모리가 새로운 어드레스를 덮어 쓰지 못하도록 어드레스의 잠긴 플래그 정보를 활성(예를 들어, "1")으로 설정하고(S1117), 판독 동작은 종료된다(S1118).
도 12는 본 발명의 일 실시예에 따라 반도체 디바이스에서 I/F 칩의 블록도이다. 도 10을 참조하여 이전에 설명되고 포함된 구성 요소에 대응하는 구성 요소에 대한 설명은 반복하지 않는다. I/F 칩(21)은 복수의 메모리 회로(1204 및 1205)를 포함하는 저장 영역(MEM)(1200)을 포함할 수 있다. 예를 들어, 복수의 메모리 회로(1204 및 1205)는 정적 랜덤 액세스 메모리(SRAM)일 수 있고 복수의 메모리 회로(1204 및 1205) 중 하나의 메모리 회로(1204)는 CAM (content-addressable-memory) 모드로 기능할 수 있는 CAM 메모리를 포함할 수 있다. 제어기 회로(1001)는 플래그 메모리(1003)를 통해 메모리 회로(1204)를 제어할 수 있다. 제어기 회로(1001)는 WriteCom 및 ReadCom을 수신할 수 있다. 제어기 회로(1001)는 또한 저장 영역(MEM)(1200)으로부터 HIT 신호를 수신할 수 있다. 또한 제어기 회로(1001)는 플래그 메모리(1003)로부터 플래그 정보를 수신할 수 있다. 예를 들어, 플래그 정보는 사용중 플래그 정보 및 잠긴 플래그 정보를 포함할 수 있다. 사용중 플래그 정보는 메모리 회로(1204)에 제공된 특정 어드레스에 대응하는 CAM 모드를 갖는 영역이 이미 사용되고 있음을 나타낼 수 있다. 잠긴 플래그 정보는 메모리 회로(1204)에 제공된 특정 어드레스에 대응하는 CAM 모드에서 (예를 들어, 결함 있는 어드레스 정보를 이미 저장하는) 영역이 잠겨 있어 변경 가능하지 않다는 것을 나타낼 수 있다. 메모리 회로(1205)는 메모리 회로(1205) 상에 저장된 데이터를 RAMDAT 노드(예를 들어, 도 3의 BISTDATA 노드) 상에 제공할 수 있다. 도 3의 DI/O[n:0](35)로서 기능할 수 있는 멀티플렉서(MUX)(1006) 및 멀티플렉서(MUX)(1007)는 RAMDAT 노드로부터 데이터를 수신한다. MUX(1007)는 코어 칩(22)으로부터 TSV(23)(예를 들어, 도 1b의 TSVD(33))를 통해 ReadData 노드를 통해 판독된 데이터를 수신할 수 있다. MUX(1007)는 메모리 회로(1204)로부터의 HIT 신호에 응답하여 출력 신호를 출력 버퍼(Tx)를 통해 데이터 큐(DQ) 노드에 제공한다. HIT 신호가 RAMDAT 노드 상에 데이터가 제공되는 것을 나타내는 활성(예를 들어, 논리 하이 레벨)이면, MUX(1007)는 RAMDAT 노드로부터 데이터를 제공할 수 있다. MUX(1007)는 HIT 신호가 비활성(예를 들어, 논리 로우 레벨)이고 대체 데이터가 특정 어드레스에 대해 메모리 회로(1205)에 저장되어 있는 않은 경우 ReadData 노드를 통해 코어 칩(22)으로부터 판독된 데이터를 제공할 수 있다. MUX(1006)는 메모리 회로(1205)로부터의 테스트 데이터뿐만 아니라 RAMDAT 노드로부터 데이터를 수신하고, 데이터가 메모리 회로(1205)로부터의 테스트 데이터와 매칭되는지 여부에 응답하여 RAMDAT 노드로부터 오는 데이터 또는 테스트 데이터를 EXPDAT(예를 들어, 도 3의 EXP) 노드 상의 예상 데이터로서 비교기(1008)에 제공한다. 비교기(1008)(예를 들어, 도 3의 DCMP(39))는 EXPDAT 노드 상의 예상 데이터와 ReadData 노드 상의 코어 칩(22)으로부터 온 판독된 데이터를 비교하고, 비교 결과 신호(CMPRSLT)(예를 들어, 도 3의 P/F)를 제어기 회로(1001)에 제공한다. 제어기 회로(1001)는 사용중 플래그 정보 및 잠긴 플래그 정보를 플래그 메모리(1003)에 설정하기 위해 제어 신호(Ctrl)를 송신할 수 있다.
I/F 칩은 에러 정정 코드(ECC) 기능을 포함할 수 있다. 도 13은 본 발명의 일 실시예에 따라 반도체 디바이스에서 I/F 칩의 블록도이다. 도 10을 참조하여 이전에 설명되고 포함된 구성 요소에 대응하는 구성 요소에 대한 설명은 반복하지 않는다. I/F 칩(21)은 복수의 메모리 회로(1304 및 1305)를 포함하는 저장 영역(MEM)(1300)을 포함할 수 있다. 예를 들어, 복수의 메모리 회로(1304 및 1305)는 정적 랜덤 액세스 메모리(SRAM)일 수 있고, 복수의 메모리 회로(1304 및 1305) 중 하나의 메모리 회로(1304)는 CAM(contents-addressable-memory) 모드로 기능할 수 있는 CAM 메모리를 포함할 수 있다. 메모리 회로(1304)는 2개의 포트(포트1(1321) 및 포트2(1322))를 포함할 수 있다. 포트(포트1)(1321)는 CAM 메모리에 액세스하기 위해 커맨드 디코더(1002)로부터 어드레스를 수신할 수 있다. 포트(포트2)(1322)는 제어 신호(CAMWE) 및 에러 어드레스 신호(ERRADD)를 수신할 수 있다. 메모리 회로(1305)는 2개의 포트(포트1(1323) 및 포트2(1324))를 포함할 수 있다. 포트(포트1)(1323)는 커맨드 디코더(1002)로부터 WriteCom을 수신할 수 있고, 기록 동작에서 데이터 큐(DQ) 노드로부터 WriteData 노드 상의 데이터를 더 수신할 수 있다. 포트(포트1)(132)는 커맨드 디코더(1002)로부터 ReadCom을 수신할 수 있다. 포트(포트2)(1322)는 제어 신호(CAMWE) 및 판독 데이터 신호(REDDAT)를 수신할 수 있다. 제어기 회로(1001)는 제어 신호(Ctrl)를 제공하여 플래그 메모리(1003)를 통해 메모리 회로(1304)를 제어할 수 있다. 플래그 메모리(1003)는 제어 회로(CAMWE)를 메모리 회로(1304) 및 복수의 메모리 회로(1304 및 1305)의 포트(포트2)(1322)에 제공할 수 있다. 제어기 회로(1001)는 저장 영역(MEM)(1300)으로부터 HIT 신호를 수신할 수 있다. 또한 제어기 회로(1001)는 플래그 메모리(1003)로부터 플래그 정보를 수신할 수 있다. 예를 들어, 플래그 정보는 사용중 플래그 정보 및 잠긴 플래그 정보를 포함할 수 있다. 사용중 플래그 정보는 메모리 회로(1304)에 제공된 특정 어드레스에 대응하는 CAM 모드를 갖는 영역이 이미 사용되고 있음을 나타낼 수 있다. 잠긴 플래그 정보는 메모리 회로(1304)에 제공된 특정 어드레스에 대응하는 CAM 모드에서 (예를 들어, 결함 있는 어드레스 정보를 이미 저장하는) 영역이 잠겨 있어서 변경 가능하지 않음을 나타낼 수 있다. 메모리 회로(1305)는 메모리 회로(1305)에 저장된 데이터를 포트(포트1)(1323)를 통해 RAMDAT 노드(예를 들어, 도 3의 BISTDATA 노드) 상에 제공할 수 있다. 도 3에서 DI/O[n:0](35)로 기능할 수 있는 멀티플렉서(MUX)(1306)는 RAMDAT 노드로부터 데이터를 수신한다.
I/F 다이(21)는, 기록 동작 동안 WriteData 노드 상의 데이터에 기초하여 기록 에러 정정 코드(WriteECC)를 생성할 수 있고, WriteECC 노드 상의 ECC를 WriteData 노드 상의 데이터와 함께 코어 칩(22)에 제공할 수 있는 기록 에러 정정 회로(WECC)(1310)를 포함할 수 있다. I/F 다이(21)는, ReadData 노드 상의 데이터 및 코어 칩(22)으로부터 TSV(23)(예를 들어, 도 1b에서 TSVD(33))를 통해 판독 에러 정정 코드(ReadECC)를 수신하고, 코어 칩(22)으로부터 판독된 ReadData 노드 상의 데이터와 ReadECC에 기초하여 에러가 존재하는지를 체크하고, 만약 에러가 있으면 판독 동작 동안 그 에러를 추가로 정정할 수 있는 판독 에러 정정 회로(RECC)(1311)를 포함할 수 있다. RECC(1311) 회로는 에러가 정정 가능한지 여부 또는 정정 가능하지 않은지에 관계없이 에러가 있으면 ERR 신호를 활성화할 수 있다.
MUX(1306)는 RECC(1311)로부터의 데이터 신호인 데이터(REDDAT) 및 RAMDAT 노드 상의 데이터를 수신할 수 있다. MUX(1306)는 메모리 회로(1304)로부터의 HIT 신호에 응답하여, 출력 신호를 출력 버퍼(Tx)를 통해 데이터 큐(DQ) 노드에 제공한다. HIT 신호가 RAMDAT 노드 상에 데이터가 제공되는 것을 나타내는 활성(예를 들어, 논리 하이 레벨)이면, MUX(1306)는 RAMDAT 노드로부터 데이터를 제공할 수 있다. MUX(1306)는, HIT 신호가 비활성(예를 들어, 논리 로우 레벨)이고 대체 데이터가 특정 어드레스에 대해 메모리 회로(1305)에 저장되어 있지 않은 경우, RECC(1311)에서 오류 정정 후일 수 있는 판독된 데이터(REDDAT)를 제공할 수 있다. I/F 다이(21)는, 어드레스를 수신하고 ReadCom에 응답하여 판독 동작 동안 어드레스를 저장할 수 있는 선입선출(first-in-first-out)(FIFO) 메모리(1309)를 더 포함할 수 있다. FIFO(1309)는 ERR 신호에 응답하여 ERRADD 노드 상의 어드레스를 메모리 회로(1304)의 포트(포트2)(1322)에 제공한다.
도 14a는 본 발명의 일 실시예에 따라 도 13의 I/F 칩에서 기록 동작의 단순화된 흐름도이다. 커맨드 디코더(1002)에서 기록 커맨드를 수신하면(S1400), 제어기 회로(1001)는 WriteCom과 함께 어드레스를 플래그 메모리(1003)에 제공하고, 플래그 메모리(1003)는 어드레스를 CAMWE 신호 상에서 복수의 메모리 회로(1304)에 제공할 수 있다. 메모리 회로(1304)는 어드레스가 CAM 메모리에 이미 저장되어 있는지 여부를 결정할 수 있고, HIT 신호를 제어기 회로(1001), 메모리 회로(1305)에 더 제공할 수 있다. 메모리 회로(1305)는 HIT 신호가 활성인지 여부를 체크할 수 있고(S1401), HIT 신호가 활성인 경우 WriteData 노드 상의 데이터를 더 저장할 수 있고(S1402) 기록 동작을 종료할 수 있다(S1403). HIT 신호가 비활성("아니오")인 경우, 제어기 회로(1001)는 데이터를 기록하는 것을 스킵하고 기록 동작을 종료할 수 있다(S1403).
도 14b는 본 발명의 일 실시예에 따라 도 13의 I/F 칩에서 판독 동작의 단순화된 흐름도이다. 커맨드 디코더(1002)에서 판독 커맨드를 수신하면(S1410), 제어기 회로(1001)는 ReadCom과 함께 어드레스를 플래그 메모리(1003)에 제공하고, 플래그 메모리(1003)는 어드레스를 CAMWE 신호 상에서 메모리 회로(1304)에 제공할 수 있다. 메모리 회로(1304)는 어드레스가 CAM 메모리에 이미 저장되어 있는지 여부를 결정할 수 있고, HIT 신호를 제어기 회로(1001), 메모리 회로(1005) 및 멀티플렉서(MUX)(1306)에 더 제공할 수 있다. MUX(1306)는 HIT 신호가 활성인지 여부를 체크할 수 있다(S1411). HIT 신호가 활성("예")이면, MUX(1306)는 RAMDAT 노드 상의 데이터를 데이터 큐(DQ)에 제공할 수 있다(S1412). 그리고 판독 동작이 완료된다(S1417). MUX(1306)는 HIT 신호가 비활성("아니오")인 경우, RECC(1311)로부터 REDDAT 노드 상의 데이터를 데이터 큐(DQ)로 제공할 수 있다(S1413). 제어기 회로(1001)는 RECC(1311)로부터의 ERR 신호가 활성인지 여부를 체크할 수 있다(S1414). RECC(1311)로부터의 ERR 신호가 비활성("아니오")인 경우, 판독 동작은 완료된다(S1417). ERR 신호가 활성("예")이면, 제어기 회로(1001)는 ERR 신호에 응답하여 사용중 플래그 정보 및 잠긴 플래그 정보를 체크할 수 있다(S1415). 사용중 플래그 정보 및 잠긴 플래그 정보가 모든 CAM 메모리가 사용됨을 나타내는 경우(CAM 오버플로우 = "예"), 제어기 회로(1001)는 메모리 회로(1304)의 CAM 메모리에 어드레스의 기록을 스킵하고, 기록 동작을 종료할 수 있다(S1417). CAM 메모리가 이용 가능한 경우(CAM 오버플로우 = "아니오"), 제어기 회로(1001)는 CAMWE 신호를 제공함으로써 복수의 메모리 회로(1304 및 1305)를 제어할 수 있다. 메모리 회로(1304)는 CAMWE 신호에 응답하여 어드레스를 ERRADD 노드를 통해 FIFO(1309)로부터 CAM 메모리에 기록할 수 있다(S1416). 메모리 회로(1305)는 REDDAT 노드 상의 데이터를 저장할 수 있다(S1416). 제어기 회로(1001)는 어드레스의 사용중 플래그 정보를 더 설정할 수도 있다(S1416). S1416의 단계 후, 판독 동작이 완료된다(S1417). 따라서, ECC 기능의 결과에 기초하여 CAM 메모리를 수리하는 것이 가능하다.
전술한 실시예에서 사용된 신호의 논리 레벨은 단지 예시일 뿐이다. 그러나, 다른 실시예에서, 본 명세서에서 구체적으로 기술된 것 이외에 신호의 논리 레벨들을 조합하는 것은 본 발명의 범위를 벗어나지 않고 사용될 수 있다.
본 발명은 특정 바람직한 실시예 및 예시와 관련하여 설명되었지만, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명이 구체적으로 개시된 실시예를 넘어 본 발명의 다른 대안적인 실시예 및/또는 사용 예, 명백한 변형 및 균등물로 확장될 수 있다는 것을 이해할 수 있을 것이다. 또한, 본 발명의 범위 내에 있는 다른 변형은 본 명세서에 기초하여 이 기술 분야에 통상의 지식을 가진 자에게 용이하게 명백할 것이다. 또한, 실시예들의 특정 특징 및 양태들의 다양한 조합 또는 서브 조합이 만들어질 수 있고 여전히 본 발명의 범위 내에 있는 것으로 고려된다. 개시된 실시예의 다양한 특징 및 양태는 개시된 발명의 다양한 모드를 형성하기 위해 서로 조합되거나 대체될 수 있는 것으로 이해된다. 따라서, 본 명세서에 개시된 본 발명의 적어도 일부의 범위는 전술한 특정 개시된 실시예로 제한되지 않는 것으로 의도된다.

Claims (19)

  1. 장치로서,
    복수의 메모리 셀을 포함하는 적어도 하나의 메모리 칩; 및
    상기 적어도 하나의 메모리 칩에 결합되고 제어 회로 및 저장 영역을 포함하는 인터페이스 칩을 포함하되;
    초기화 동작 동안에, 상기 제어 회로는 상기 적어도 하나의 메모리 칩의 상기 복수의 메모리 셀 중 하나 이상의 결함 메모리 셀을 검출하고, 상기 하나 이상의 결함 메모리 셀을 검출하면, 상기 초기화 동작 동안 상기 하나 이상의 결함 메모리 셀의 제1 결함 어드레스 정보를 상기 저장 영역의 일부분에 저장하도록 구성되고, 상기 인터페이스 칩의 정상 동작 동안에 상기 하나 이상의 결함 셀을 대체하도록 상기 저장 영역의 나머지 부분은 예비 메모리로서 기능하는, 장치.
  2. 제1항에 있어서, 상기 인터페이스 칩은, 액세스 요청이 상기 복수의 메모리 셀 중 상기 하나 이상의 결함 메모리 셀에 대해 제공되었을 때, 상기 제1 결함 어드레스 정보에 적어도 부분적으로 응답하고 상기 적어도 하나의 메모리 칩 대신에 상기 저장 영역에 액세스하도록 구성된, 장치.
  3. 제2항에 있어서, 상기 제어 회로는 상기 장치의 전력 온(power on) 신호에 응답하여 메모리 테스트 동작을 수행하도록 구성되고, 또한 상기 메모리 테스트 동작에서 상기 복수의 메모리 셀 중 상기 하나 이상의 결함 메모리 셀을 검출하도록 더 구성된, 장치.
  4. 제3항에 있어서, 상기 적어도 하나의 메모리 칩은, 상기 적어도 하나의 메모리 칩의 상기 복수의 메모리 셀 중 다른 하나 이상의 결함 메모리 셀의 제2 결함 어드레스 정보를 저장하는 결함 어드레스 저장 회로를 포함하는, 장치.
  5. 제4항에 있어서, 상기 제어 회로는, 상기 복수의 메모리 셀 중 상기 다른 하나 이상의 결함 메모리 셀을 검출하여 상기 제2 결함 어드레스 정보를 생성하도록 구성되고, 상기 제2 결함 어드레스 정보를 상기 저장 영역에 저장하도록 구성되고, 상기 적어도 하나의 메모리 칩의 상기 결함 어드레스 저장 회로에 상기 제2 결함 어드레스 정보를 프로그래밍하도록 더 구성된, 장치.
  6. 제2항에 있어서, 상기 저장 영역은 상기 복수의 메모리 셀과 다른 유형의 복수의 제2 메모리 셀을 포함하는, 장치.
  7. 제1항에 있어서, 상기 적어도 하나의 메모리 칩과 상기 인터페이스 칩은 서로 적층된, 장치.
  8. 제2항에 있어서, 상기 제어 회로는 기록 동작에서 액세스 어드레스 정보 및 대응하는 데이터를 상기 저장 영역에 저장함과 함께 상기 대응하는 데이터를 상기 적어도 하나의 메모리 칩에 제공하도록 구성되고, 상기 액세스 어드레스 정보에 의해 지정된 상기 복수의 메모리 셀의 하나 이상의 셀의 판독 요청을 응답하여 상기 저장 영역에 저장된 상기 대응하는 데이터와, 상기 적어도 하나의 메모리 칩으로부터 제공된 상기 대응하는 데이터를 비교하여, 상기 액세스 어드레스 정보에 의해 지정된 상기 복수의 메모리 셀의 상기 하나 이상의 셀에 결함이 있는지 여부를 결정하도록 구성된, 장치.
  9. 제2항에 있어서, 상기 복수의 메모리 셀의 하나 이상의 셀로부터 데이터를 수신하고, 상기 데이터가 에러를 포함할 때 에러 신호를 제공하도록 구성된 에러 검출 회로를 더 포함하고, 상기 제어 회로는, 상기 에러 신호에 응답하여 상기 하나 이상의 셀을 상기 하나 이상의 결함 셀로 식별하고, 상기 하나 이상의 셀을 지정하는 액세스 어드레스 정보를 상기 제1 결함 어드레스 정보로서 상기 저장 영역에 저장하도록 구성된, 장치.
  10. 인터페이스 칩 상의 에러 정정 메모리를 공유하는 방법으로서,
    초기화 동작 동안에 메모리 칩의 하나 이상의 결함 메모리 셀을 검출하는 단계; 및
    상기 하나 이상의 결함 메모리 셀을 검출하면, 상기 초기화 동작 동안에 상기 에러 정정 메모리의 일부분에 상기 하나 이상의 결함 메모리 셀의 제1 어드레스 정보를 결함 어드레스 정보로서 저장하는 단계 - 상기 인터페이스 칩의 정상 동작 동안에 상기 하나 이상의 결함 메모리 셀을 대체하도록 상기 에러 정정 메모리의 나머지 부분은 예비 메모리로서 기능함 -
    를 포함하는, 에러 정정 메모리를 공유하는 방법.
  11. 제10항에 있어서, 상기 메모리 칩의 상기 하나 이상의 결함 메모리 셀을 검출하는 단계는, 테스트 제어 신호들에 응답하여 테스트 기록 데이터, 테스트 액세스 신호 및 테스트 어드레스 정보를 제공하는 단계를 포함하고, 상기 테스트 액세스 신호는 테스트 기록 커맨드를 포함하는, 에러 정정 메모리를 공유하는 방법.
  12. 제11항에 있어서, 상기 테스트 기록 데이터, 상기 테스트 액세스 신호 및 상기 테스트 어드레스 정보를 상기 메모리 칩에 제공하는 단계를 더 포함하고, 상기 메모리 칩은 상기 테스트 어드레스 정보에 대응하는 메모리 셀을 포함하는, 에러 정정 메모리를 공유하는 방법.
  13. 제12항에 있어서, 상기 테스트 어드레스 정보에 대응하는 상기 메모리 칩 상의 채널에 판독 커맨드 및 상기 테스트 어드레스 정보를 제공하는 단계를 더 포함하는, 에러 정정 메모리를 공유하는 방법.
  14. 제13항에 있어서,
    상기 채널로부터 테스트 판독 데이터를 수신하는 단계;
    상기 테스트 판독 데이터를 예상 데이터와 비교하는 단계; 및
    비교 결과를 제공하는 단계를 포함하되,
    검출된 상기 하나 이상의 결함 메모리 셀의 상기 제1 어드레스 정보를 상기 결함 어드레스 정보로서 저장하는 것은 상기 비교 결과에 응답하여 실행되는, 에러 정정 메모리를 공유하는 방법.
  15. 제14항에 있어서,
    전력 온 신호를 수신하는 단계를 더 포함하되,
    상기 결함 어드레스 정보는 상기 전력 온 신호에 응답하여 결함 어드레스 저장 회로에 저장되는, 에러 정정 메모리를 공유하는 방법.
  16. 제15항에 있어서, 상기 결함 어드레스 저장 회로는 상기 메모리 칩 내에 있는, 에러 정정 메모리를 공유하는 방법.
  17. 제14항에 있어서,
    테스트 명령을 포함하는 상기 테스트 제어 신호를 수신하는 단계를 더 포함하되,
    상기 결함 어드레스 정보는 상기 테스트 제어 신호에 응답하여 상기 에러 정정 메모리에 저장되는, 에러 정정 메모리를 공유하는 방법.
  18. 인터페이스 칩으로서,
    테스트 논리 회로; 및
    하나 이상의 메모리를 포함하고,
    상기 테스트 논리 회로는, 초기화 동작 동안에, 적어도 하나의 메모리 칩의 하나 이상의 결함 메모리 셀을 검출하도록 구성되고,
    상기 하나 이상의 결함 메모리 셀을 검출하면, 상기 초기화 동작 동안에 상기 하나 이상의 메모리의 일부분은 상기 하나 이상의 결함 메모리 셀의 제1 어드레스 정보를 결함 어드레스 정보로서 저장하도록 구성되고, 상기 인터페이스 칩의 정상 동작 동안에 상기 하나 이상의 결함 메모리 셀을 대체하도록 상기 하나 이상의 메모리의 나머지 부분은 예비 메모리로서 기능하는, 인터페이스 칩.
  19. 제18항에 있어서, 액세스 요청이 상기 결함 어드레스 정보에 기초하여 상기 하나 이상의 결함 메모리 셀과 관련된 제2 어드레스 정보를 포함한다고 상기 테스트 논리 회로가 결정할 때, 상기 테스트 논리 회로는 상기 액세스 요청에 응답하여 상기 하나 이상의 메모리의 나머지 부분 내 하나 이상의 메모리 셀에 액세스하도록 구성되는 인터페이스 칩.
KR1020207030188A 2016-06-15 2017-06-05 공유 에러 검출 및 정정 메모리 KR102399014B1 (ko)

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