CN103295640A - 能够挽救封装后出现的缺陷特性的半导体器件 - Google Patents

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Abstract

一种能够挽救封装之后出现的缺陷特性的存储器件包括：包括多个存储单元的存储单元阵列和包括至少一个反熔丝的反熔丝电路单元。反熔丝电路单元在所述至少一个反熔丝中存储存储单元阵列的缺陷单元地址，并将该缺陷单元地址读到外部源。反熔丝电路单元在所述至少一个反熔丝中存储缺陷特性码，其中缺陷特性码与该存储器件的时间参数配置、刷新配置、输入/输出（I/O）触发电压配置和数据训练配置的至少一者有关，并向外部源输出该缺陷特性码。

Description

能够挽救封装后出现的缺陷特性的半导体器件
技术领域
本发明构思涉及半导体器件，并且更具体地，涉及一种能够补偿封装之后出现的缺陷特性的存储器件、包括该存储器件的存储模块及包括该存储模块的存储系统。
背景技术
许多制造商制造存储模块。这些制造商通过降低存储模块的价格来保持竞争性，但是他们可能面对低利润率。虽然生产的总收益率相对高，但是在装在存储模块中的存储芯片中可能出现缺陷。这些存储芯片由测试被过滤为合格品。在这点上，从该存储模块移除有缺陷的存储芯片并在该存储模块中再安装另一存储芯片的重复操作通常昂贵而费时，从而增加了制造成本。从而，存在对一种不执行该存储模块上的重复操作而挽救有缺陷的存储芯片的方法的需求。
发明内容
根据本发明构思的一方面，提供了一种存储器件，包括：包括多个存储单元的存储单元阵列；及包括至少一个反熔丝的反熔丝电路单元，在所述至少一个反熔丝中存储了所述存储单元阵列的缺陷单元地址，并向外部源输出该缺陷单元地址。
反熔丝电路单元可以存储在测试该存储器件时出现的缺陷单元地址。
反熔丝电路单元可以存储在封装存储器件之后出现的缺陷单元地址。
反熔丝电路单元可以存储并可以更新该缺陷单元地址。
反熔丝电路单元响应于指示稳定了存储器件的功率的上电检测信号，可以读取所述缺陷单元地址。
该存储器件通过使用用于刷新存储单元阵列中多个存储单元的多片数据的刷新命令，可以命令反熔丝电路单元的读模式或编程模式的开始。
该存储器件通过使用用于结束存储单元阵列中多个存储单元的刷新操作的刷新命令，可以命令反熔丝电路单元的读模式或编程模式的结束。
该存储器件可以进一步包括选择单元，该选择单元接收从存储单元阵列读取的多个存储单元的每个的数据，和从反熔丝电路单元读取的缺陷单元地址；选择所述多个存储单元的每个的数据或缺陷单元地址；然后通过使用至少一个数据输入/输出（I/O）信号输出所述数据或缺陷单元地址。
该存储器件可以包括通孔和连接至该通孔的微凸点。
根据本发明构思的另一方面，提供了一种存储器件，包括：模式寄存器解码器，接收地址信号和该存储器件的编程操作模式；及包括至少一个反熔丝的反熔丝电路单元。该反熔丝电路单元将根据该存储器件的编程操作的缺陷特性码编程到所述至少一个反熔丝，并向外部源输出该缺陷特性码。
该反熔丝电路单元可以存储与该存储器件的时间参数配置、刷新配置、输入/输出（I/O）触发电压配置和数据训练配置的至少一者有关的缺陷特性码。
该存储器件可以进一步包括地址解码器，解码所述地址信号，并将所述缺陷特性码编程到与经解码的地址信号对应的至少一个反熔丝。
反熔丝电路单元可以编程并可以更新所述缺陷特性码。
反熔丝电路单元响应于指示稳定了存储器件的功率的上电检测信号，可以读取所述缺陷特性码。
该存储器件可以进一步包括选择单元，该选择单元接收从该存储器件的存储单元阵列读出的存储单元的数据，和从反熔丝电路单元读出的缺陷特性码；响应于模式寄存器解码器中生成的选择信号，选择所述存储单元的数据或缺陷特性码；然后通过使用数据输入/输出（I/O）信号输出所述数据或缺陷特性码。
根据本发明构思的另一方面，提供了一种包括至少一个存储器件和存储缓冲器的存储模块，所述存储缓冲器包括存储单元，当请求对所述至少一个存储器件中的缺陷单元存取时，存取所述存储单元而不是缺陷单元，其中至少一个存储器件包括反熔丝电路单元，该反熔丝电路单元包括至少一个反熔丝，其在所述至少一个反熔丝中存储存储单元阵列的缺陷单元的地址，并将该缺陷单元的地址读到存储缓冲器。
存储缓冲器可以包括逻辑电路单元，存储缺陷单元的地址，并通过比较该缺陷单元的地址和从外部源输入的地址而生成击中信号。存储单元存储打算写到缺陷单元的地址的数据，并且选择单元响应于该击中信号将数据写到存储单元或从该存储单元读数据。
存储单元可以仅包括一个寄存器，以便挽救存储模块中的仅仅一个缺陷单元。
存储单元可以包括多个寄存器，以便挽救该存储模块中的多个缺陷单元。
根据本发明构思的另一方面，提供了一种包括至少一个存储器件和存储控制器的存储系统，所述存储控制器包括存储单元，当请求对所述至少一个存储器件中的缺陷单元存取时，存取所述存储单元而不是缺陷单元，其中至少一个存储器件包括反熔丝电路单元，该反熔丝电路单元包括至少一个反熔丝，其在所述至少一个反熔丝中存储存储单元阵列的缺陷单元的地址，并将该缺陷单元的地址读到存储控制器。
存储控制器可以包括：逻辑电路单元，存储缺陷单元的地址，并通过比较该缺陷单元的地址和从外部源输入的地址而生成击中信号。存储单元存储打算写到缺陷单元的地址的数据，并且选择单元响应于该击中信号将数据写到存储单元或从该存储单元读数据。
逻辑电路单元可以包括：失效地址表，接收并存储从存储模块的反熔丝电路单元读取的缺陷单元的地址；及地址比较单元，通过比较从主机发送的地址与存储在失效地址表中的缺陷单元的地址而生成击中信号。
根据本发明构思的另一方面，提供了一种包括至少一个存储器件和存储控制器的存储系统，当主机请求对所述至少一个存储器件存取时，所述存储控制器纠正所述至少一个存储器件的缺陷特性，其中至少一个存储器件包括包括至少一个反熔丝的反熔丝电路单元，其在所述至少一个反熔丝中存储所述至少一个存储器件的缺陷特性码，并向存储控制器输出该缺陷特性码。
该存储控制器可以包括：反熔丝映射寄存器，存储从所述至少一个存储器件读取的缺陷特性码；第一延迟设置单元，接收主机请求的命令，响应于存储在反熔丝映射寄存器中的缺陷特性码控制该命令的输出，并向所述至少一个存储器件发送该命令；第二延迟设置单元，接收主机请求的地址，响应于存储在反熔丝映射寄存器中的缺陷特性码控制该地址的输出时间，并向所述至少一个存储器件发送该地址；及第三延迟设置单元，与主机交换数据，并响应于存储在反熔丝映射寄存器中的缺陷特性码，控制与主机交换的数据的传输时间。
该存储控制器可以包括：延迟控制单元，响应于存储在反熔丝映射寄存器中的缺陷特性码，控制输入到所述至少一个存储器件或从其输出的数据的读延迟、写延迟或列地址选通（ColumnAddress Strobe,CAS）延迟。
存储控制器可以控制响应于存储在反熔丝映射寄存器中的缺陷特性码，生成输出到所述至少一个存储器件或从其输出的数据的触发电平参考电压的参考电压生成电路。
根据本发明构思的另一方面，提供了一种包括至少一个存储器件和存储缓冲器的存储模块，当主机请求对所述至少一个存储器件的存取时，所述存储缓冲器纠正所述至少一个存储器件的缺陷特性，其中至少一个存储器件包括包括至少一个反熔丝的反熔丝电路单元，其在所述至少一个反熔丝中存储所述至少一个存储器件的缺陷特性码，并向存储缓冲器输出该缺陷特性码。
该存储缓冲器可以包括：反熔丝映射寄存器，存储从所述至少一个存储器件读取的缺陷特性码；第一延迟设置单元，接收主机请求的命令，响应于存储在反熔丝映射寄存器中的缺陷特性码控制该命令的输出，并向所述至少一个存储器件发送该命令；第二延迟设置单元，接收主机请求的地址，响应于存储在反熔丝映射寄存器中的缺陷特性码控制该地址的输出时间，并向所述至少一个存储器件发送该地址；及第三延迟设置单元，与主机交换数据，并响应于存储在反熔丝映射寄存器中的缺陷特性码，控制与主机交换的数据的传输时间。
该存储缓冲器可以包括：延迟控制单元，响应于存储在反熔丝映射寄存器中的缺陷特性码，控制输入到所述至少一个存储器件或从其输出的数据的读延迟、写延迟或CAS延迟。
存储缓冲器可以控制响应于存储在反熔丝映射寄存器中的缺陷特性码，生成输出到所述至少一个存储器件或从其输出的数据的触发电平参考电压的参考电压生成电路。
附图说明
从如下结合附图的详细描述中，本发明构思的示范性实施例将变得更容易理解，其中：
图1是根据本发明构思的实施例的包括多个存储器件的存储模块的图；
图2是示出图1的反熔丝电路单元中包括的反熔丝的图；
图3是具体地示出图1的存储器件的框图；
图4和5是示出图3的存储器件的操作模式的时序图；
图6是描述操作图1的存储模块的方法的流程图；
图7是根据本发明构思的实施例的包括存储器件的存储系统的图；
图8是示出图7的存储系统的框图；
图9是根据本发明构思的另一实施例的包括该存储器件的存储系统的图；
图10A和10B是示出图9的延迟设置单元的图；
图11是根据本发明构思的另一实施例的包括该存储器件的存储系统的图；
图12是根据本发明构思的另一实施例的包括该存储器件的存储系统的图；
图13是根据本发明构思的另一实施例的包括该存储器件的存储系统的图；
图14是根据本发明构思的另一实施例的包括多个存储器件的存储模块的图；
图15是根据本发明构思的另一实施例的包括多个存储器件的存储模块的图；
图16是根据本发明构思的另一实施例的包括多个存储器件的存储模块的图；
图17是根据本发明构思的另一实施例的包括多个存储器件的存储模块的图；
图18是示出根据本发明构思的实施例的其中堆叠了存储器件的存储封装的横断面视图；以及
图19是示出图18的底部芯片的图。
具体实施方式
现在将参照附图更加充分地描述本发明构思，附图中示出本发明构思的示范性实施例。然而，发明构思可以以很多不同的形式实现，而不应该被认为是限于这里阐述的实施例；而是，提供这些实施例使得此公开将是彻底和完整的，并且将向本领域技术人员充分地传达本发明构思。在附图中，相似的参考数字表示相似的配置元素，并且为了清楚夸大了层和区域的厚度。
此外，这里叙述的所有例子和条件语言将认为是对这些具体叙述的例子和条件没有限制。遍及说明书，单数形式可以包括复数形式，除非有与其相反的特定描述。此外，使用诸如“包括了”或“包括”的术语来指定所述形式、数字、过程、操作、部件和/或其组的存在，不排除一个或多个其它所述形式、一个或多个其它数字、一个或多个其它过程、一个或多个其它操作、一个或多个其它部件和/或其组的存在。
除非清楚地描述除外，否则这里使用的包括描述的或技术的术语的所有术语应该认为是具有对本领域一个普通技术人员明显的意思。此外，在通用词典中定义并在下面的描述中使用的术语应该认为是具有相当于相关描述中使用的意思，除非这里清楚地描述除外，否则这些术语不应该认为是理想化的或过于正式的。
诸如“……的至少一者”的表达位于一列元素之后时，修饰的是整列元素而不是修饰该列中的单个元素。
由于制造技术的发展，半导体器件的存储能力可以提高。然而，由于微粉化的制造技术，有缺陷的存储单元的数目也可能增加。一般用冗余的存储单元替代有缺陷的存储单元。
在包括多个编程熔丝的保护电路中存储可寻址缺陷存储单元的缺陷地址。当要求对缺陷存储单元的存取时，该保护电路控制在冗余的存储单元上执行替换的存取，而不是存取缺陷存储单元。当测试存储器件时，检测缺陷地址。通过使用激光束照射方法对编程熔丝编程来存储缺陷地址。
但是，替换缺陷地址之后，由于封装期间的热应力，可能出现有缺陷的比特。当封装之后出现有缺陷的比特时，不能通过使用激光束照射方法来替换缺陷地址。
封装之后出现的有缺陷的比特数目比当测试该存储器件时出现的有缺陷的比特数目少得多。即，有很高的可能性在封装之后出现的存储器件的缺陷是单比特错误，不是多比特错误。从而，通常推荐以比特为单位，而不是以字线为单位或以位线为单位来替换有缺陷的比特。
图1是根据本发明构思的实施例的包括多个存储器件110的存储模块100的图。
参照图1，该存储模块100包括存储器件110和存储缓冲器120。例如，该存储模块100可以包括八个存储器件110，并且每个存储器件110可以形成为动态随机存取存储器（DRAM）。每个存储器件110可以包括存储缺陷单元地址的反熔丝电路单元112。该反熔丝电路单元112可以形成为包括多个反熔丝的反熔丝阵列。每个存储器件110经由第一数据输入/输出（I/O）总线114接收和发送读数据和写数据。例如，第一数据I/O总线114可以由八条数据I/O信号（DQ）线形成。可替换地，第一数据I/O总线114可以由16条数据I/O信号（DQ）线、32条数据I/O信号（DQ）线等等形成。
存储缓冲器120可以包括存储单元122，当有对于存取该存储器件110中的缺陷单元的请求时存取该存储单元122而不是缺陷单元。可以将打算写到该存储器件110中的缺陷单元的数据代替地写到该存储缓冲器120中的存储单元122。当读取存储器件110中的缺陷单元时，从存储缓冲器120中的存储单元122，而不是从该缺陷单元读取读数据。
存储缓冲器120可以包括存储单元122、逻辑电路单元124和选择单元126。存储单元122可以存储要写到当测试该存储器件110时检测到的缺陷单元地址的数据。同样，存储单元122可以存储要写到当该存储模块100安装到并在系统中操作的同时新出现的缺陷单元地址的数据。因此，存储单元122可以更新并存储要写到测试期间和当将该存储模块置于系统中的操作时出现的缺陷单元地址的数据。存储单元122可以形成为寄存器或诸如静态随机存取存储器（SRAM）的存储器件。
逻辑电路单元124可以存储该存储器件110的缺陷单元地址。从该存储器件110的反熔丝电路单元112读取该缺陷单元地址。此外，该逻辑电路单元124可以包括用于比较该缺陷单元地址和从外部源输入的地址的地址比较单元（未示出）。该逻辑电路单元124可以形成为用于比较输入地址和缺陷单元地址的异或电路，并且当该输入地址和该缺陷单元地址彼此匹配时可以产生击中信号HIT。
当该击中信号HIT被激活时，选择单元126可以将数据写到存储单元122，其中该数据打算写到该存储器件110中的缺陷存储单元。同样，当击中信号HIT被激活时，选择单元126可以从存储单元122而不是从缺陷存储单元读取数据。
当该击中信号HIT被禁止时，选择单元126可以经由第三数据I/O总线127向该存储模块100外部的外部源输出经由第二数据I/O总线121接收的存储器件110的读数据。
第二数据I/O总线121连接至每个存储器件110的第一数据I/O总线114。例如，在第一数据I/O总线114由8条数据I/O信号（DQ）线形成，安装了八个存储器件110的情况下，第二数据I/O总线121可以由64条I/O信号（DQ）线形成。在这种情况下，第三数据I/O总线127也可以由64条数据I/O信号（DQ）线形成。
同样，当击中信号HIT被禁止时，选择单元126可以向第二数据I/O总线121发送经由第三数据I/O总线127接收的数据。可以经由第一数据I/O总线114将向第二数据I/O总线121发送的数据写到存储器件110。
存储单元122可以仅包括一个寄存器，以便挽救存储模块100中的仅仅一个缺陷单元。可替换地，存储单元122可以包括多个寄存器，以便挽救多个缺陷单元。这是因为至少两个存储器件110可能是有缺陷的或者一个存储器件110中出现两个缺陷。
图2是示出根据本发明构思的实施例的图1的反熔丝电路单元112中包括的反熔丝2的图。该反熔丝电路单元112可以形成为其中矩阵排列多个反熔丝2的反熔丝阵列。
参照图2，该反熔丝2形成为其中源极4和漏极5连接的耗尽型金属氧化物半导体（MOS）晶体管。在初始状态中，连接至栅极端3的第一节点6与公共连接至源极4和漏极5的第二节点7之间的电阻非常大，这是因为栅氧化层隔开了第一节点6和第二节点7。因此，第一节点6和第二节点7处于未连接状态。该反熔丝通过向第一节点6和第二节点7之间的接口施加击穿电压来破坏该栅氧化层，使得可以不可逆转地将第一节点6和第二节点7从未连接状态改变为连接状态。当破坏了栅氧化层时，第一节点6和第二节点7之间的电阻减小了。
图3是具体地示出根据本发明构思的实施例的图1的存储器件110的框图。
参照图3，该存储器件110包括形成为存储缺陷单元地址的反熔丝阵列的反熔丝电路单元112。该存储器件110可以包括包含DRAM单元的存储单元阵列111和用于驱动该DRAM单元的各个电路块。该存储器件110可以包括用于从外部源接收命令CMD的命令输入缓冲器113a和用于从外部源接收地址信号ADDR的地址输入缓冲器113b。命令CMD表示包括时钟信号CK、时钟使能信号CKE、芯片选择信号CSB、低位地址选通信号RASB、列地址选通信号CASB、写使能信号WEB、数据I/O屏蔽信号DQM等的命令信号的组合。
可以向命令解码器114a提供所接收的命令CMD，并且该命令解码器114可以产生用于控制电路块的各种类型的内部命令信号。
可以向MRS解码器115、第一地址解码器116和第二地址解码器117提供所接收的地址信号ADDR。MRS解码器115可以存储地址信号ADDR，从而可以对该存储器件110的各种操作模式编程。例如，该MRS解码器115可以编程CAS延迟、寻址模式、脉冲长度、测试模式、DLL重置和/或各种用户指定的选项。该MRS解码器115可以生成控制寻址模式的第一寻址使能信号EN1和第二寻址使能信号EN2以及选择信号SEL。第一寻址使能信号EN1是用于控制正常寻址模式的信号，而第二寻址使能信号EN2是用于控制修复寻址模式的信号。
响应于第一寻址使能信号EN1，第一地址解码器116可以解码地址信号ADDR，可以激活存储单元阵列111的字线，并可以对存储单元阵列111的位线执行选择操作。响应于第二寻址使能信号EN2，第二地址解码器117可以解码地址信号ADDR，并可以对反熔丝电路单元112中的反熔丝编程。经编程的反熔丝可以存储存储单元阵列111中的缺陷单元地址。
反熔丝电路单元112可以存储当测试该存储器件110时出现的缺陷单元地址。同样，反熔丝电路单元112可以存储当图1的存储模块100安装到系统并在系统中操作时检测到的缺陷单元地址。反熔丝电路单元112可以更新并存储缺陷单元地址。响应于上电（power-up）检测信号PVCCHB，反熔丝电路单元112可以输出反熔丝阵列中存储的缺陷单元地址。该上电检测信号PVCCHB指示当对该存储器件110加电时稳定了电源电压VDD。
响应于选择信号SEL，寻址选择单元118可以选择从存储单元阵列111输出的读数据或从反熔丝电路单元112输出的缺陷单元地址，并且可以向数据输出缓冲器113c输出该读数据或缺陷单元地址。例如，响应于选择信号SEL的激活，寻址选择单元118可以向数据输出缓冲器113c输出从反熔丝电路单元112输出的缺陷单元地址。同样，响应于选择信号SEL的禁止，编址选择单元118可以向数据输出缓冲器113c输出从存储单元阵列111输出的读数据。
将向数据输出缓冲器113c发送的读数据或缺陷单元地址经由数据I/O信号DQ向外部源输出。经由数据I/O信号DQ向数据输入缓冲器113d发送要写到存储单元的数据。数据输入缓冲器113d可以形成为缓冲器，其比较参考电压Vref和写数据并输入写入的数据。参考电压Vref指示记录数据的输入触发电压。可以经由数据路径119将记录数据记录到存储单元阵列111中的存储单元。
经由数据I/O信号DQ向第一数据I/O总线114（参考图1）发送发送到数据输出缓冲器113c的反熔丝电路单元112的缺陷单元地址。第一数据I/O总线114（参照图1）连接至第二数据I/O总线121（参照图1），并且第二数据I/O总线121（参照图1）连接至存储缓冲器120（参照图1）的逻辑电路单元124（参照图1）。逻辑电路单元124（参照图1）在第二数据I/O总线121（参照图1）可以连接至至少一个数据I/O信号DQ。逻辑电路单元124（参照图1）可以存储从存储器件110的反熔丝电路单元112读取的缺陷单元地址。
图4和5是示出根据本发明构思的实施例的图3的存储器件110的操作模式的时序图。图4是示出存储器件110中的反熔丝电路单元112的读模式的时序图，而图5是示出反熔丝电路单元112的编程模式的时序图。
参照图3来参照图4，向存储器件110施加电源电压VDD，激活时钟使能信号CKE，然后输入时钟信号CK。当稳定了存储器件110的电源电压VDD时，激活存储器件110中的上电检测信号PVCCHB（未示出）。
在时间TA0，接收到与时钟信号CK的上升沿同步的MRS命令。该MRS命令是用于对存储器件110的操作模式编程的命令，其包括CAS延迟、寻址模式、脉冲长度、测试模式、DLL重置和各种用户指定的选项。与指示用于存取反熔丝电路单元112的修复寻址模式的地址信号ADDR一起接收该MRS命令。
在时间TA1，接收到与时钟信号CK的上升沿同步的SRE命令。该SRE命令是用于刷新存储单元阵列111中存储单元的多片数据的刷新命令。同时，该SRE命令可以用作用于命令反熔丝电路单元112的读模式的开始的命令。
在时间TA2，接收到与时钟信号CK的上升沿同步的激活命令ACT命令。与对反熔丝电路单元112中反熔丝阵列的行地址寻址的地址信号ADDR一起接收该激活命令ACT。
在时间TA3，接收到与时钟信号CK的上升沿同步的读命令RD。与对反熔丝电路单元112中反熔丝阵列的列地址寻址的地址信号ADDR一起接收该读命令RD。
在时间TA4，与时钟信号CK的上升沿同步地读取与所接收的行地址和所接收的列地址对应的反熔丝阵列的反熔丝中存储的数据。反熔丝中存储的数据是存储器件110的缺陷单元地址。通过使用数据I/O信号DQ0至DQ7当中至少一个DQ信号可以输出反熔丝中存储的数据。同样，通过使用与存储器件110的脉冲长度BL对应的DQ信号可以输出反熔丝中存储的数据。
在时间TA5，接收到与时钟信号CK的上升沿同步的SRX命令。该SRX命令是用于退出存储单元阵列111中存储单元的刷新操作的刷新命令。此外，该SRX命令可以用作用于命令反熔丝电路单元112的读模式的结束的命令。
在存储器件110中，通过SRE命令开始并通过SRX命令结束反熔丝电路单元112的读模式。在反熔丝电路单元112的反熔丝阵列中，响应于与激活命令ACT一起接收的地址信号ADDR，寻址行地址，并且响应于与读命令RD一起接收的地址信号ADDR，寻址列地址。反熔丝阵列使时钟信号CK的上升沿与对应于所述行址和列地址的反熔丝中存储的缺陷单元地址同步，并通过使用数据I/O信号DQ来读取缺陷单元地址。
下文中将参照图3描述图5的反熔丝电路单元112的编程模式。向存储器件110提供电源电压VDD，激活时钟使能信号CKE，然后输入时钟信号CK。当稳定了存储器件110的电源电压VDD时，激活存储器件110中的上电检测信号PVCCHB（未示出）。
在时间TB0，接收到与时钟信号CK的上升沿同步的MRS命令。该MRS命令是用于对存储器件110的操作模式编程的命令，其包括CAS延迟、寻址模式、脉冲长度、测试模式、DLL重置和各种用户指定的选项。与指示用于存取反熔丝电路单元112的修复寻址模式的地址信号ADDR一起接收该MRS命令。
在时间TB1，接收到与时钟信号CK的上升沿同步的SRE命令。该SRE命令是用于刷新存储单元阵列111中存储单元的多片数据的刷新命令。此外，该SRE命令可以用作用于命令反熔丝电路单元112的编程模式的开始的命令。
在时间TB2，接收到与时钟信号CK的上升沿同步的激活命令ACT命令。与对反熔丝电路单元112中反熔丝阵列的行地址寻址的地址信号ADDR一起接收该激活命令ACT。
在时间TB3，接收到与时钟信号CK的上升沿同步的写命令WR。与对反熔丝电路单元112中反熔丝阵列的列地址寻址的地址信号ADDR一起接收该写命令WR。
在时间TB4，将通过使用数据I/O信号与时钟信号CK的上升沿同步接收的数据编程到与所述行地址和列地址对应的反熔丝阵列中的反熔丝中。通过使用数据I/O信号DQ接收的数据可以是当测试该存储器件110时出现的缺陷单元的地址，或者可以是当该存储器件110安装到存储模块110并在其中操作时出现的缺陷单元的地址。可以通过使用数据I/O信号DQ0至DQ7当中至少一个DQ信号来接收缺陷单元地址。
在时间TB5，接收到与时钟信号CK的上升沿同步的SRX命令。该SRX命令是用于退出存储单元阵列111中存储单元的刷新操作的刷新命令。此外，该SRX命令可以用作用于命令反熔丝电路单元112的编程模式的结束的命令。
图6是描述根据本发明构思的实施例的操作图1的存储模块100的方法的流程图。
参照图6，当对该存储模块100加电或初始化（操作610）时，存储器件110的电源电压VDD被稳定，从而激活上电检测信号PVCCHB（未示出）。然后，响应于从MRS解码器115提供的选择信号SEL，存储器件110经由寻址选择单元118读取反熔丝电路单元112中存储的缺陷单元地址（操作620）。经由数据输出缓冲器113c通过使用数据I/O信号DQ输出读取的缺陷单元地址，经由第一数据I/O总线114向存储缓冲器120发送读取的缺陷单元地址，然后通知读取的缺陷单元地址（操作630）。
存储缓冲器120在逻辑电路单元124中存储与缺陷单元地址对应的数据（操作640）。之后，当在存储模块100工作的同时由存储器件100中的新的缺陷单元招致错误时（操作650），存储器件110经由地址输入缓冲器113d接收关于所述新的缺陷单元的地址信号ADDR，并且响应于从MRS解码器115提供的第二寻址使能信号EN2，根据新的缺陷单元的地址对反熔丝电路单元112的反熔丝编程（操作660）。通过这样做，将新的缺陷单元的地址更新到了反熔丝电路单元112（操作670）。
图7是根据本发明构思的实施例的包括存储器件100的存储系统700的图。
参照图7，该存储系统700包括存储模块710、存储控制器720和主机中央处理单元主机（CPU）730。存储模块710包括多个存储器件110。每个存储器件110可以与上面参照图1和3描述的存储器件110一样，并且可以包括能够更新并存储缺陷单元地址的反熔丝电路单元112。
当存储器件110被加电或被初始化时，该存储器件110可以读取反熔丝电路单元112中存储的缺陷单元地址，并且可以经由第一数据I/O总线114输出该缺陷单元地址。第二数据I/O总线721可以连接至每个存储器件110的第一数据I/O总线114。例如，在第一数据I/O总线114由8条数据I/O信号（DQ）线形成，安装了八个存储器件110的情况下，第二数据I/O总线721可以由64条I/O信号（DQ）线形成。
主机CPU730经由存储控制器720对存储模块710中的存储器件1100的存储器读或写数据。主机CPU730不直接读或写存储器件110，而是向存储控制器720发送包括读或写命令和地址信号的命令/地址信号以及数据HDATA。此外，主机CPU730接收从存储控制器720发送的数据HDATA。
存储控制器720包括存储单元722、逻辑电路单元724和第二选择单元726。存储单元722可以存储要写到当测试该存储器件110时检测到的缺陷单元地址的数据。此外，存储单元722可以存储要写到当该存储系统700工作的同时新出现的缺陷单元地址的数据。因此，存储单元722可以更新并存储要写到测试期间和当将该存储模块置于系统中的操作时出现的缺陷单元地址的数据。
逻辑电路单元724确定从主机CPU730发送的地址是否是存储器件110中的缺陷单元地址。逻辑电路单元724可以包括用于存储缺陷单元地址的失效地址表（参照图8），以及用于比较从主机CPU730发送的地址和该失效地址表826（参照图8）中存储的缺陷单元地址的地址比较单元827（参照图8）。该逻辑电路单元724可以生成指示所发送的地址和缺陷单元地址彼此匹配的击中信号HIT。逻辑电路单元724可以经由第二数据I/O总线121（参照图1）连接至至少一个数据I/O信号DQ。
当该击中信号HIT被激活时，第二选择单元726将数据写到存储单元722，其中打算将该数据写到存储器件110中的缺陷存储单元。此外，当击中信号HIT被激活时，第二选择单元726从存储单元722而不是从缺陷存储单元读取数据。
存储单元722可以仅包括一个寄存器，以便挽救存储模块100中的仅仅一个缺陷单元。可替换地，存储单元722可以包括多个寄存器，以便挽救多个缺陷单元。这是因为至少两个存储器件110可能是有缺陷的或者一个存储器件110中可能出现两个缺陷。
当有对于存取存储器件110中的缺陷单元的请求时，存储控制器720存取存储单元722而不是存取缺陷单元。将打算写到缺陷单元的数据替代地写到存储单元722。当读缺陷单元时，不是从缺陷单元读取而是从存储单元722读取读数据。
图8是示出根据本发明构思的实施例的图7的存储系统700的框图。
参照图8，将详细描述图7的存储系统700中连接至存储模块710中安装的多个存储器件110当中的一个存储器件110的存储控制器720。该存储器件110与上面参照图3描述的存储器件110一样。为避免描述的冗余，省略存储器件110的详细描述。
存储控制器720可以包括存储从主机CPU730接收的命令HCMD的第一触发器821。经由命令输出缓冲器823a向命令传输线801发送第一触发器821中存储的命令HCMD。存储器件110经由命令输入缓冲器113a接收向命令传输线801发送的命令CMD。
存储控制器720可以包括存储从主机CPU730接收的地址HADDR的第二触发器822。经由地址输出缓冲器823b向地址传输线802发送第二触发器822中存储的地址HADDR。存储器件110经由地址输入缓冲器113b接收向地址传输线802发送的地址ADDR。
存储控制器720可以包括确定从主机CPU730接收的地址HADDR是否是存储器件110中的缺陷单元地址的逻辑电路单元724。该逻辑电路单元724包括失效地址表826和地址比较单元827。失效地址表826中存储缺陷单元地址。地址比较单元827可以形成为用于比较从主机CPU730接收的地址HADDR与失效地址表826中存储的缺陷单元地址的异或电路。当从主机CPU730接收的地址HADDR与失效地址表826中存储的缺陷单元地址匹配时，地址比较单元827可以生成击中信号HIT。
失效地址表826接收并存储从存储器件110中的反熔丝电路单元112读取的缺陷单元地址。存储器件110响应于上电检测信号PVCCHB，输出反熔丝电路单元112的反熔丝阵列中存储的缺陷单元地址，并通过使用数据I/O信号DQ向第一数据I/O总线114发送该缺陷单元地址。存储控制器720经由数据输入缓冲器823c向数据路径824发送向第一数据I/O总线114发送的缺陷单元地址，并响应于选择信号SEL，经由第一选择单元825将该缺陷单元地址存储在失效地址表826中。
用存储器件110的选择信号SEL可以同样地激活存储控制器720的选择信号SEL。响应于选择信号SEL的激活，存储器件110向第一数据I/O总线114输出从反熔丝电路单元112输出的缺陷单元地址。与经由第一数据I/O总线114从反熔丝电路单元112的输出同步，可以激活存储控制器720的选择信号SEL，使得可以在失效地址表826中存储缺陷单元地址。
存储器件110通过使用数据I/O信号DQ向第一数据I/O总线114发送从存储单元阵列111输出的读数据。存储控制器720经由数据输入缓冲器823c，接收从存储单元阵列111输出并向第一数据I/O总线114发送的读数据。数据路径824向第一选择单元825发送从存储单元阵列111输出的读数据，并且第一选择单元825响应于选择信号SEL的禁止，向先进先出（FIFO）单元828发送所述从存储单元阵列输出的读数据。该FIFO单元828存储所述从存储单元阵列111输出的读数据。
存储单元722可以存储要写到失效地址表826中存储的缺陷单元地址的数据。响应于由逻辑电路单元724生成的击中信号HIT，第二选择单元726可以选择FIFO单元828中存储的读数据或存储单元722中存储的要写到缺陷单元地址的数据，并可以向主机CPU730发送所选择的数据。例如，第二选择单元726响应于击中信号HIT的激活，可以向主机CPU730发送存储单元722中存储的要写到缺陷单元地址的数据，并且响应于击中信号HIT的禁止，可以向主机CPU730发送FIFO单元828中存储的读数据。可以作为主机CPU730的数据HDATA发送由第二选择单元726选择的、FIFO单元828中存储的读数据或存储单元722中存储的数据。
存储控制器720可以经由第二选择单元726接收主机CPU730的数据HDATA，并且可以经由FIFO单元828、第一选择单元825、数据路径824、数据输出缓冲器823d和数据I/O信号DQ向第一I/O总线114发送该数据HDATA。可以向存储器件110的数据输入缓冲器113d输入向第一数据I/O总线114发送的数据HDATA。
在本实施例中，存储控制器720挽救了存储器件110中出现的缺陷单元。存储器件110可以在反熔丝电路单元112中存储缺陷单元地址，并可以向存储控制器720输出该缺陷单元地址。存储控制器720可以在失效地址表826中存储输出的缺陷单元地址，并且可以比较输出的缺陷单元地址和从主机CPU730接收的地址HADDR。作为比较的结果，当它们彼此匹配时，存储控制器720可以在存储单元722中存储打算写到缺陷单元地址的数据，并可以读它。
在存储器件110中，由于电源电压VDD或温度中的改变，存储器件110的时间参数配置、刷新配置、I/O触发电压配置和数据训练配置可能偏离。
时间参数配置包括tRCD参数、tRP参数、tRAS参数和tAA参数。tRCD参数指示从施加RAS信号到施加CAS信号的时间段，并意味着行激活命令和列激活命令之间的时间段。tRP参数指示tWR时间段后预充电位线以准备下一条激活命令的时间段。tWR参数指示使能字线之后将数据写到存储单元的时间。tRAS参数指示行激活时间。tAA参数指示地址输入和存取输出数据之间的时间段。
刷新配置包括tRFC参数、tREFI参数等等。tRFC参数指示刷新行循环时间。tREFI参数指示刷新间隔。I/O触发电压配置指示触发点电压，即单端信令方法中参考电压VREF的电平。根据该触发点电压的电平，可以影响tDQSQ、tDQSCK、tDS和tDH参数。tDQSQ参数指示数据选通脉冲边沿和输出数据边沿之间的时间段。tDQSCK参数指示从时钟信号到DQS输出存取时间的时间段。tDS参数指示关于DQS的DQ和DM建立时间。tDH参数指示关于DQS的DQ和DM保持时间。
数据训练配置控制为允许在时钟信号
Figure BDA00002860418300162
的上升沿和下降沿的交叉点定位数据窗的中点而执行的校正操作。由于布线、信号驱动功能的差异等，可能出现时钟信号和数据之间的信号传输时间差。由于那些差异，数据窗的中点可能不匹配时钟信号
Figure BDA00002860418300164
的上升沿和下降沿，使得降低了该数据的定时容限。
存储器件110可以编码关于时间参数配置、刷新配置、I/O触发电压配置或数据训练配置的信息，并且可以在反熔丝电路单元112中存储该信息。例如，存储器件110的反熔丝电路单元112可以存储与时间参数配置相关的tRCD、tRP、tRAS和tAA参数。存储器件110的反熔丝电路单元112可以存储与刷新配置相关的tRFC和tREFI数据。同样，存储器件110的反熔丝电路单元112可以存储与数据训练配置相关的校正信息。
存储器件110可以在反熔丝电路单元112中存储关于时间参数配置、刷新配置、I/O触发电压配置或数据训练配置的信息，并且可以将所述信息读到存储控制器720。存储控制器720可以执行纠正操作以便满足该读时间参数配置、刷新配置、I/O触发电压配置或数据训练配置，从而可以纠正存储器件110的缺陷特性。
图9是根据本发明构思的另一实施例的包括存储器件100的存储系统900的图。
参照图9，将详细描述连接至图7的存储模块710中安装的多个存储器件110当中的一个存储器件110的存储系统900的存储控制器920。该存储器件110与上面参照图3描述的存储器件110一样。为避免描述的冗余，省略存储器件110的详细描述。
该存储控制器920可以包括：控制逻辑1002，用于接收由主机CPU730请求的命令HCMD；第一触发器1004，用于存储由控制逻辑1002接收的命令HCMD；第一延迟设置单元1006，用于控制第一触发器1004中存储的命令HCMD的输出时间；及命令输出缓冲器1008，用于向命令传输线1001发送来自第一延迟设置单元1006的输出。
响应于反熔丝映射寄存器1022中存储的时间相关的码，控制逻辑1002可以控制接收主机CPU730的命令HCMD的时间。响应于反熔丝映射寄存器1022中存储的时间相关的码，第一延迟设置单元1006可以控制第一触发器1004中存储的命令HCMD的输出时间。第一延迟设置单元1006通过控制命令HCMD的输出时间，可以满足存储器件110的时间参数配置或刷新配置。
该存储控制器920可以包括：第二触发器1014，用于接收并存储由主机CPU730请求的地址HADDR；第二延迟设置单元1016，用于控制第二触发器1014中存储的地址HADDR的输出时间；及地址输出缓冲器1018，用于向地址传输线1011发送来自第二延迟设置单元1016的输出。
响应于反熔丝映射寄存器1022中存储的时间相关的码，第二延迟设置单元1016可以控制第二触发器1014中存储的地址HADDR的输出时间。第二延迟设置单元1016通过控制地址HADDR的输出时间，可以满足存储器件110的时间参数配置或刷新配置。
存储控制器920可以包括反熔丝映射寄存器1022、FIFO单元1023、选择单元1024、数据输入缓冲器1030和数据输出缓冲器1032。数据输入缓冲器1030可以经由数据I/O总线1021接收数据，并可以向选择单元1024发送该数据。
经由数据I/O总线1021接收的数据可以是与时间参数配置或刷新配置相关的反熔丝码，其从存储器件110的反熔丝电路单元112输出。此外，经由数据I/O总线1021接收的该数据可以是从存储器件110的存储单元阵列111输出的的读数据。
存储器件110的反熔丝电路单元112可以形成为其中矩阵排列反熔丝2（参照图2）的反熔丝阵列。如表1中所示，反熔丝电路单元112可以在地址区域分别存储作为定时参数的tRCD、tRP、tRAS和tAA参数。
[表1]
例如，可以在反熔丝地址000000到000111的区域中存储tRCD参数，可以在反熔丝地址001000到001111的区域中存储tRP参数，可以在反熔丝地址010000到011111的区域中存储tRAS参数，并可以在反熔丝地址100000到111111的区域中存储tAA参数。
如表2中所示，反熔丝电路单元112可以在地址区域分别存储作为刷新参数的tRFC和tREFI参数。可以将反熔丝电路单元112设置为包括用于定义缺陷单元地址的地址区域，和用于存储I/O触发电压配置的地址区域。
[表2]
反熔丝地址 描述
刷新参数 100111~100000 tRFC
101111~101000 tREFI
缺陷单元信息 110111~110000 缺陷单元地址
I/O触发电压配置 111111~111000 参考电压Vref的电平
例如，可以在反熔丝地址100000至100111的区域中存储tRFC参数，并可以在反熔丝地址101000至101111的区域中存储tREFI参数。可以在反熔丝地址110000至110111的区域中存储缺陷单元地址。可以在反熔丝地址111000至111111的区域中存储I/O触发电压配置的参考电压电平。与此不同，可以在用于存储I/O触发电压配置的地址区域中存储关于数据训练配置的参数。
如表3中所示，可以在反熔丝电路单元112的反熔丝地址000000至000111的区域中，时间参数当中的tRCD参数可被存储为与匹配时间对应的反熔丝码。
[表3]
Figure BDA00002860418300191
例如，反熔丝电路单元112中存储的反熔丝码0000000指示tRCD参数是12.5ns，反熔丝电路单元112中存储的反熔丝码0000001指示tRCD参数是12.52ns，反熔丝电路单元112中存储的反熔丝码0000010指示tRCD参数是12.54ns，而反熔丝电路单元112中存储的反熔丝码0000011指示tRCD参数是12.56ns。此外，反熔丝码1111101指示tRCD参数是13.48ns，反熔丝码1111110指示tRCD参数是13.5ns，而反熔丝码1111111指示tRCD参数是13.52ns。
反熔丝代码CODE可以由反熔丝电路单元112读取，可以存储在反熔丝映射寄存器1022中，然后可以提供给第一延迟设置单元1006和第二延迟设置单元1016。第一延迟设置单元1006响应于反熔丝代码CODE可以控制命令输出时间，而第二延迟设置单元1016响应于反熔丝代码CODE可以控制地址输出时间。因此，第一延迟设置单元1006和第二延迟设置单元1016可以满足存储器件110的时间参数配置或刷新配置。可以如图10A和10B中所示来形成第一延迟设置单元1006和第二延迟设置单元1016。
参照图10A，第一延迟设置单元1006可以包括数模转换器（DAC）1005和相位内插器1007。DAC1005可以接收反熔丝映射寄存器1022中存储的反熔丝代码CODE，并可以将它转换成预定的电压电平。相位内插器1007可以包括由从DAC1005输出的电压电平控制的多个延迟单元。这些延迟单元可以延迟来自第一触发器1004的输出，从而向命令输出缓冲器1008提供该输出。
参照图10B，第一延迟设置单元1006可以包括响应于反熔丝映射寄存器1022中存储的反熔丝码CODE的相位内插器1007。该相位内插器1007可以包括响应于反熔丝码CODE的多个延迟单元。这些延迟单元可以延迟第一触发器1004中存储的命令的输出，从而向命令输出缓冲器1008提供该命令。
类似于第一延迟设置单元1006，第二延迟设置单元1016可以包括由反熔丝码CODE控制的DAC1005和相位内插器1007，或者可以包括响应于反熔丝码CODE的相位内插器1007。第二延迟设置单元1016可以延迟第二触发器1014中存储的地址HADDR，从而可以向地址输出缓冲器1018提供该地址HADDR。
图11是根据本发明构思的另一实施例的包括存储器件110的存储系统1100的图。
参照图11，将详细描述连接至图7的存储模块710中安装的多个存储器件110当中的一个存储器件110的存储系统1100的存储控制器1120。存储控制器1120可以包括反熔丝映射寄存器1022、FIFO单元1023、选择单元1024、延迟控制单元1026、第三延迟设置单元1028、数据输入缓冲器1030和数据输出缓冲器1032。数据输入缓冲器1030可以经由数据I/O总线1021接收数据，并可以经由第三延迟设置单元1028和延迟控制单元1026向选择单元1024发送该数据。
经由数据I/O总线1021接收的数据可以是从存储器件110的反熔丝电路单元112输出的、与I/O触发电压配置有关的码。此外，经由数据I/O总线1021接收的数据可以是从存储器件110的存储单元阵列111输出的的读数据。
如表4中所示，与I/O触发电压配置的tDQSQ有关的码可以存储为对应于匹配时间的反熔丝码。可以在其中存储了tDQSQ参数的反熔丝电路单元112的反熔丝地址区域中存储tDQSQ参数的反熔丝码。
[表4]
Figure BDA00002860418300211
例如，反熔丝电路单元112中存储的tDQSQ的反熔丝码0000000指示输出数据边沿先于数据选通脉冲边沿25ps，反熔丝码0000001指示输出数据边沿先于数据选通脉冲边沿24.5ps，反熔丝码0000010指示输出数据边沿先于数据选通脉冲边沿24ps，并且反熔丝码0000011指示输出数据边沿先于数据选通脉冲边沿23.5ps。反熔丝码1111101指示输出数据边沿在数据选通脉冲边沿之后24ps，反熔丝码1111110指示输出数据边沿在数据选通脉冲边沿之后24.5ps，并且反熔丝码1111111指示输出数据边沿在数据选通边沿25ps。
响应于反熔丝映射寄存器1022中存储的与I/O触发器电压配置相关的反熔丝码，第三延迟设置单元1028可以控制经由数据I/O总线1021交换的数据的传输时间。第三延迟设置单元1028通过控制该数据的传输时间可以满足存储器件110的I/O触发电压配置。
可以和图10A和10B中所示的第一延迟设置单元1006和第二延迟设置单元1006一样地配置第三延迟设置单元1028。第三延迟设置单元1028可以包括由反熔丝码CODE控制的相位内插器1007和DAC1005，或者可以包括响应于反熔丝码CODE的相位内插器1007。
响应于反熔丝映射寄存器1022中存储的与I/O触发器电压配置相关的反熔丝码，延迟控制单元1026可以控制经由数据I/O总线1021交换的数据的读延迟、写延迟或CAS延迟。延迟控制单元1026通过控制读延迟、写延迟或CAS延迟，可以满足存储器件110的时间参数配置。
响应于选择信号SEL，选择单元1024向反熔丝映射寄存器1022或FIFO单元1023发送经由数据I/O总线1021接收的数据。例如，响应于选择信号SEL的激活，选择单元1024可以向反熔丝映射寄存器1022发送与数据I/O总线1021的I/O触发电压配置相关的反熔丝码。例如，响应于选择信号SEL的禁止，选择单元1024可以向FIFO单元1023发送数据I/O总线1021的读数据。该FIFO单元1023可以存储该读数据，并可以向主机CPU730发送作为数据HDATA的读数据。
存储控制器1120可以经由FIFO单元1023、选择单元1024、延迟控制单元1026、第三延迟设置单元1028和数据输出缓冲器1032向数据I/O总线1021发送从主机CPU730接收的数据HDATA。向数据I/O总线1021发送的数据HDATA可以存储在存储器件110的存储单元阵列111中。
图12是根据本发明构思的另一实施例的包括存储器件110的存储系统1200的图。
参照图12，将详细描述连接至安装在图7的存储模块710中的多个存储器件110当中的一个存储器件110的存储系统1200的存储控制器1220。该存储控制器1220可以包括反熔丝映射寄存器1022、FIFO单元1023、选择单元1024、数据输入缓冲器1030和数据输出缓冲器1032。数据输入缓冲器1030可以经由数据I/O总线121接收数据，并且可以向选择单元1024发送该数据。经由数据I/O总线1021接收的该数据可以是从存储器件110的反熔丝电路单元112输出的、与存储器件110的I/O触发电压配置有关的参考电压VREF的电平相关的代码。此外，经由数据I/O总线1021接收的该数据可以是从存储器件110的存储单元阵列111输出的的读数据。
如表5中所示，与I/O触发电压配置相关的参考电压VREF的电平相关的代码可以存储为与参考电压VREF的匹配电平相对应的反熔丝码。可以在其中存储了参考电压VREF的、反熔丝电路单元112的反熔丝地址区域中存储关于参考电压VREF的电平的反熔丝码。
[表5]
Figure BDA00002860418300231
例如，反熔丝电路单元112中存储的参考电压VREF的反熔丝码0000000指示参考电压VREF是720mV，反熔丝码0000001指示参考电压VREF是721mV，反熔丝码0000010指示参考电压VREF是722mV，而反熔丝码0000011指示参考电压VREF是723mV。此外，反熔丝码1111101指示参考电压VREF是778mV，反熔丝码1111110指示参考电压VREF是779mV，而反熔丝码1111111指示参考电压VREF是780mV。
响应于选择信号SEL，选择单元1024向反熔丝映射寄存器1022或FIFO单元1023发送经由数据I/O总线1021接收的数据。例如，响应于选择信号SEL的激活，选择单元1024可以向反熔丝映射寄存器1022发送与数据I/O总线1021的参考电压VREF的电平有关的反熔丝码。例如，响应于选择信号SEL的禁止，选择单元1024可以向FIFO单元1023传递数据I/O总线1021的读数据。FIFO单元1023可以存储该读数据，并可以向主机CPU730发送作为数据HDATA的读数据。
存储控制器1220可以经由FIFO单元1023、选择单元1024和数据输出缓冲器1032向数据I/O总线1021发送从主机CPU730接收的数据HDATA。向数据I/O总线1021发送的数据HDATA可以存储在存储器件110的存储单元阵列111中。
可以向参考电压生成电路1040提供存储在反熔丝映射寄存器1022中的参考电压VREF的反熔丝码。该参考电压生成电路1040可以存在于存储控制器1220外部。可替换地，参考电压生成电路1040可以存在于存储控制器1220中。响应于参考电压VREF的反熔丝码，参考电压生成电路1040可以调整参考电压VREF的电平。参考电压生成电路1040中生成的参考电压VREF可以满足存储器件110的I/O触发电压配置。
图13是根据本发明构思的另一实施例的包括存储器件110的存储系统1300的图。
参照图13，将详细描述连接至安装在图7的存储模块710中的多个存储器件110当中的一个存储器件110的、存储系统1300的存储控制器1320。该存储控制器1320可以包括：控制逻辑1002，接收由主机CPU730请求的命令HCMD；第一触发器1004，存储由控制逻辑1002接收的命令HCMD；第一延迟设置单元1006，控制存储在第一触发器1004中的命令HCMD的输出时间；及命令输出缓冲器1008，向命令传输线1001发送来自第一延迟设置单元1006的输出。
响应于存储在反熔丝映射寄存器1022中的时间相关的码，控制逻辑1002可以控制接收主机CPU730的命令HCMD的时间。响应于存储在反熔丝映射寄存器1022中的时间相关的码，第一延迟设置单元1006可以控制存储在第一触发器1004中的命令HCMD的输出时间。第一延迟设置单元1006通过控制命令HCMD的输出时间，可以满足存储器件110的时间参数配置或刷新配置。
该存储控制器1320可以包括：第二触发器1014，用于接收并存储由主机CPU730请求的地址HADDR；第二延迟设置单元1016，用于控制存储在第二触发器1014中的地址HADDR的输出时间；及地址输出缓冲器1018，用于向地址传输线1011发送来自第二延迟设置单元1016的输出。
响应于存储在反熔丝映射寄存器1022中的时间相关的码，第二延迟设置单元1016可以控制存储在第二触发器1014中的地址HADDR的输出时间。第二延迟设置单元1016通过控制地址HADDR的输出时间，可以满足存储器件110的时间参数配置或刷新配置。
该存储控制器1320可以包括反熔丝映射寄存器1022、FIFO单元1023、选择单元1024、延迟控制单元1026、第三延迟设置单元1028、数据输入缓冲器1030和数据输出缓冲器1032。数据输入缓冲器1030可以经由数据I/O总线1021接收数据，并可以经由第三延迟设置单元1028和延迟控制单元1026向选择单元1024发送该数据。
经由数据I/O总线1021接收的该数据可以是从存储器件110的反熔丝电路单元112输出的、与时间参数配置、刷新配置、I/O触发电压配置或数据训练配置相关的代码。此外，经由数据I/O总线1021接收的数据可以是从存储器件110的存储单元阵列111输出的的读数据。
响应于存储在反熔丝映射寄存器1022中的时间相关的代码，第三延迟设置单元1028可以控制经由数据I/O总线1021交换的数据的传输时间。第三延迟设置单元1028通过控制该数据的传输时间可以满足存储器件110的数据训练配置。
响应于存储在反熔丝映射寄存器1022中的时间相关的代码，延迟控制单元1026可以控制经由数据I/O总线1021交换的数据的读延迟、写延迟或CAS延迟。延迟控制单元1026通过控制读延迟、写延迟或CAS延迟，可以满足存储器件110的时间参数配置。
响应于选择信号SEL，选择单元1024向反熔丝映射寄存器1022或FIFO单元1023发送经由数据I/O总线1021接收的数据。例如，响应于选择信号SEL的激活，选择单元1024可以向反熔丝映射寄存器1022发送与数据I/O总线1021的时间参数配置、刷新配置、I/O触发电压配置或数据训练配置相关的代码。例如，响应于选择信号SEL的禁止，选择单元1024可以向FIFO单元1023发送数据I/O总线1021的读数据。FIFO单元1023可以存储该读数据，并可以向主机CPU730发送作为数据HDATA的读数据。
反熔丝映射寄存器1022可以存储与存储器件110的时间参数配置、刷新配置、I/O触发电压配置或数据训练配置相关的代码。可以向参考电压生成电路1040提供存储在反熔丝映射寄存器1022中的I/O触发电压配置。该参考电压生成电路1040可以存在于存储控制器1220外部。可替换地，参考电压生成电路1040可以存在于存储控制器1220中。响应于与I/O触发电压配置相关的反熔丝码，参考电压生成电路1040可以调整参考电压VREF的电平。参考电压生成电路1040可以满足存储器件110的I/O触发电压配置。
存储控制器1320可以经由FIFO单元1023、选择单元1024、延迟控制单元1026、第三延迟设置单元1028和数据输出缓冲器1032，向数据I/O总线1021发送从主机CPU730接收的数据HDATA。向数据I/O总线1021发送的数据HDATA可以输入至存储器件110。
图9至13示出响应于存储在存储器件110的反熔丝电路单元112中的反熔丝码，执行纠正以便满足存储器件110的时间参数配置、刷新配置、I/O触发电压配置和/或数据训练配置的存储控制器920、1120、1220和1320。在其它实施例中，由存储控制器920、1120、1220和1320的纠正也可以在安装在存储模块中的存储缓冲器中执行。
图14是根据本发明构思的另一实施例的包括多个存储器件110的存储模块1400的图。
参照图14，该存储模块1400包括存储器件110和存储缓冲器1420。该存储器件110和存储缓冲器1420可以经由总线1421彼此连接。总线1421可以包括命令线、地址线、数据I/O线等。图14的存储器件110和参照图3描述的存储器件110一样。存储缓冲器1420基本上和参照图9描述的存储控制器920一样。为避免描述的冗余，省略存储缓冲器1420中元件的详细描述。
该存储缓冲器1420可以在反熔丝映射寄存器1022中存储反熔丝码，其中由存储器件110中的反熔丝电路单元112读取所述反熔丝码。响应于存储在反熔丝映射寄存器1022中的反熔丝码，第一延迟设置单元1006可以控制命令输出时间。响应于存储在反熔丝映射寄存器1022中的反熔丝码，第二延迟设置单元1016可以控制地址输出时间。因此，第一延迟设置单元1006和第二延迟设置单元1016可以满足存储器件110的时间参数配置或刷新配置。
图15是根据本发明构思的另一实施例的包括多个存储器件110的存储模块1500的图。
参照图15，该存储模块1500包括存储器件110和存储缓冲器1520。该存储器件110和存储缓冲器1520可以经由总线1521彼此连接。总线1521可以包括命令线、地址线、数据I/O线等。图15的存储器件110和参照图3描述的存储器件110一样。存储缓冲器1520基本上和参照图11描述的存储控制器1120一样。为避免描述的冗余，省略存储缓冲器1520中元件的详细描述。
该存储缓冲器1520可以在反熔丝映射寄存器1022中存储反熔丝码，其中由存储器件110中的反熔丝电路单元112读取所述反熔丝码。响应于存储在反熔丝映射寄存器1022中的时间相关的代码，第三延迟设置单元1028可以控制经由数据I/O总线1021交换的数据的传输时间。响应于存储在反熔丝映射寄存器1022中的反熔丝码，延迟控制单元1026可以控制经由数据I/O总线1021交换的数据的读延迟、写延迟或CAS延迟。因此，第三延迟设置单元1028和延迟控制单元1026可以满足存储器件110的时间参数配置和I/O触发电压配置。
图16是根据本发明构思的另一实施例的包括多个存储器件110的存储模块1600的图。
参照图16，该存储模块1600包括存储器件110和存储缓冲器1620。该存储器件110和存储缓冲器1620可以经由总线1621彼此连接。总线1621可以包括命令线、地址线、数据I/O线等。图16的存储器件110和参照图3描述的存储器件110一样。存储缓冲器1620基本上和参照图12描述的存储控制器1220一样。为避免描述的冗余，省略存储缓冲器1620中元件的详细描述。
存储缓冲器1620可以在反熔丝映射寄存器1022中存储反熔丝码，其中由存储器件110中的反熔丝电路单元112读取所述反熔丝码。参考电压生成电路1040响应于存储在反熔丝映射寄存器1022中的参考电压VREF的反熔丝码，可以调整参考电压VREF的电平。因此，参考电压生成电路1040可以满足存储器件110的I/O触发电压配置。
图17是根据本发明构思的另一实施例的包括多个存储器件110的存储模块1700的图。
参照图17，该存储模块1700包括存储器件110和存储缓冲器1720。该存储器件110和存储缓冲器1720可以经由总线1721彼此连接。总线1621可以包括命令线、地址线、数据I/O线等。图17的存储器件110和参照图3描述的存储器件110一样。存储缓冲器1720基本上和参照图13描述的存储控制器1320一样。为避免描述的冗余，省略存储缓冲器1720中元件的详细描述。
存储缓冲器1720可以在反熔丝映射寄存器1022中存储反熔丝码，其中由存储器件110中的反熔丝电路单元112读取所述反熔丝码。响应于存储在反熔丝映射寄存器1022中的反熔丝码，第一延迟设置单元1006可以控制命令输出时间。响应于存储在反熔丝映射寄存器1022中的反熔丝码，第二延迟设置单元1016可以控制地址输出时间。响应于存储在反熔丝映射寄存器1022中的反熔丝码，第三延迟设置单元1028可以控制经由数据I/O总线1021交换的数据的传输时间。响应于存储在反熔丝映射寄存器1022中的反熔丝码，延迟控制单元1026可以控制经由数据I/O总线1021交换的数据的读延迟、写延迟或CAS延迟。参考电压生成电路1040响应于存储在反熔丝映射寄存器1022中的参考电压VREF的反熔丝码，可以调整参考电压VREF的电平。因此，第一至第三延迟设置单元1006、1016和1028，延迟控制单元1026以及参考电压生成电路1040可以满足存储器件110的时间参数配置、刷新配置和I/O触发电压配置。
根据对于轻重量、小尺寸、高速度、多功能和高配置的用户请求，正在开发电子产品组装技术之一的芯片比例封装或芯片尺寸封装。该芯片比例封装可以显著地减小存储器封装的厚度或尺寸。当堆叠芯片比例封装的存储器件时，电极和微凸可以置于它们中间，以促成每个存储器件之间的物理接触。
此外，还在开发晶片级芯片比例封装。一般，当经由晶片制造过程制造半导体晶片时，从该半导体晶片分离芯片然后经由封装组装过程组装在一起。封装组装过程要求不同的设备和原材料，从而与晶片制造过程完全不同。然而，晶片级芯片比例封装可以被制造为芯片不与晶片分离的完整产品。即，也可以使用晶片制造设备或过程来制造晶片级芯片比例封装。这意味着可以减小或最小化制造晶片级芯片比例封装而另外招致的成本。
为此，引入其中三维地堆叠晶片级芯片比例封装的堆叠封装。为了三维地堆叠晶片级芯片比例封装，在垂直堆叠的晶片级芯片比例封装之间要求电接触。为了此电接触，形成穿过存储芯片的洞，然后在该洞中形成通孔。
为形成该通孔，形成穿过半导体芯片的芯片板并具有预定的深度的洞。之后，在穿过芯片板的洞的内侧形成凸点下金属（UBM），并且金属材料填充该洞。之后，磨光晶片的后侧，使得暴露该洞中填充的金属层的前表面。即，当堆叠该封装时，经由该晶片的被磨光的后侧而暴露的该通孔的前表面可以被用作外部连接端。
为了电连接堆叠的芯片比例封装，在洞的侧表面可以形成金属凸点。为形成该金属凸点，使用一种电镀法，其中在表面上形成UBM成为该金属凸点，然后执行使用光敏膜的摄像过程。
此外，为了电连接堆叠的芯片比例封装，可以在通过外部地暴露洞中形成的金属层的部分而形成的投影部分中形成微凸点。
图18是示出根据本发明构思的实施例的其中堆叠了存储器件的存储封装910的横断面视图。
参照图18，该存储器封装910可以个有其中在底部芯片912上堆叠第一至第四存储层110a至110d的结构。第一至第四存储层110a至110d可以具有与上面参照图3描述的存储器件110相同的元件，并且可以是存储芯片或存储裸片。然而，可以在该存储器封装910中堆叠除了所述第一至第四存储层110a至110d之外的各种数目的存储层。
底部芯片912和第一存储层110a可以通过微凸点921彼此连接。第一存储层110a和第二存储层110b可以通过微凸点922彼此连接。第二存储层110b和第三存储层110c可以通过微凸点923彼此连接。第三存储层110c和第四存储层110d可以通过微凸点924彼此连接。通过使用粘合剂941将被堆叠的底部芯片912和第一至第四存储层110a至110d放置在印刷电路板（PCB）914之上。
第一存储层110a中，衬底951可以包括一个或多个执行内部I/O的贯穿电极931。在本描述中，内部I/O意思是堆叠的芯片之间的数据I/O。可以以这样的方式来形成所述一个或多个贯穿电极931：在衬底951中形成一个或多个孔961，然后用导电材料填充。可以通过使用激光或通过干式蚀刻来形成所述一个或多个孔961。
每个贯穿电极931行使电连接第一存储层110a和底部芯片912，和实现宽I/O总线的功能，每个贯穿电极931可以具有等于或小于100um的细距。从而，可以形成每个贯穿电极931以用在高电路密度区域。
为了形成一个或多个贯穿电极931，要求所述一个或多个孔961具有减小的或最小化的直径。从而，可以经由其中在前端过程中最初形成孔的孔先（vias first）技术来形成所述一个或多个贯穿电极931。由于所述具有细距的一个或多个贯穿电极931，数据传输速度可以提高。
第二和第三存储层110b和110c可以分别经由在衬底952和953中形成的贯穿电极932和933来执行内部I/O。在该存储器封装910中，底部芯片912与第一至第四存储层110a至110d的微凸点921至924可以经由贯穿电极931至933彼此电连接。塑料铸混合物971固定所述堆叠的底部芯片912和第一至第四存储层110a至110d，并且保护它们免于外部环境影响。所述堆叠的底部芯片912和第一至第四存储层110a至110d经由PCB914的焊球981电连接至外部系统。
类似于安装在图1和图7的存储模块100和710中的存储器件110，由于电源电压VDD或温度中的变化，存储器封装910中堆叠的第一至第四存储层110a至110d的每个的时间参数配置、刷新配置、I/O触发电压配置和数据训练配置可能偏离。
第一至第四存储层110a至110d的每个可以在第一至第四存储层110a至110d的每个中安装的反熔丝电路单元112中存储关于时间参数配置、刷新配置、I/O触发电压配置和数据训练配置相关的信息。例如，第一存储层110a的反熔丝电路单元112可以存储与时间参数配置相关的tRCD、tRP、tRAS和tAA参数。第一存储层110a的反熔丝电路单元112可以存储与刷新配置相关的tRFC和tREFI参数。同样，存储层110a的反熔丝电路单元112可以存储与数据训练配置相关的校正信息。
响应于存储在第一至第四存储层110a至110d的每个的反熔丝电路单元112中的信息，底部芯片912可以执行纠正操作以满足第一至第四存储层110a至110d的每个的时间参数配置、刷新配置、I/O触发电压配置和数据训练配置。可以和参照图13描述的存储控制器1320一样地配置底部芯片912。
图19是示出根据本发明构思的实施例的图18的底部芯片912的图。
参照图19，底部芯片912可以在反熔丝映射寄存器1022中存储反熔丝码，其中由第一至第四存储层110a至110d的每个的反熔丝电路单元112读取所述反熔丝码。响应于存储在反熔丝映射寄存器1022中的反熔丝码，第一延迟设置单元1006可以控制命令输出时间。响应于存储在反熔丝映射寄存器1022中的反熔丝码，第二延迟设置单元1016可以控制地址输出时间。响应于存储在反熔丝映射寄存器1022中的反熔丝码，第三延迟设置单元1028可以控制数据传输时间。响应于存储在反熔丝映射寄存器1022中的反熔丝码，延迟控制单元1026可以控制数据的读延迟、写延迟或CAS延迟。参考电压生成电路1040响应于存储在反熔丝映射寄存器1022中的参考电压VREF的反熔丝码，可以调整参考电压VREF的电平。因此，第一延迟设置单元1006、第二延迟设置单元1016和第三延迟设置单元1028、延迟控制单元1026以及参考电压生成电路1040可以满足第一至第四存储层110a至110d的每个的时间参数配置、刷新配置和I/O触发电压配置。
虽然已经参考其示范性实施例具体地示出并描述了本发明构思，但是应该理解，可以做出形式和细节方面的各种改变而不脱离以下权利要求的精神和范围。
对相关申请的交叉引用
此申请要求于2012年2月27日在韩国知识产权局提交的韩国专利申请No.10-2012-0019830的优先权，通过引用将其公开全面合并于此。

Claims (30)

1.一种存储器件，包括：
包括多个存储单元的存储单元阵列；及
包括至少一个反熔丝的反熔丝电路单元，在所述至少一个反熔丝中存储存储单元阵列的缺陷单元地址，并向外部源输出该缺陷单元地址。
2.如权利要求1所述的存储器件，其中反熔丝电路单元存储当测试该存储器件时出现的缺陷单元地址。
3.如权利要求1所述的存储器件，其中反熔丝电路单元存储在封装该存储器件之后出现的缺陷单元地址。
4.如权利要求1所述的存储器件，其中反熔丝电路单元存储并更新该缺陷单元地址。
5.如权利要求1所述的存储器件，其中反熔丝电路单元响应于指示稳定了该存储器件的功率的上电检测信号，输出所述缺陷单元地址。
6.如权利要求1所述的存储器件，其中该存储器件通过使用用于刷新存储单元阵列中多个存储单元的多片数据的刷新命令，命令反熔丝电路单元的读模式或编程模式的开始。
7.如权利要求1所述的存储器件，其中该存储器件通过使用用于结束存储单元阵列中多个存储单元的刷新操作的刷新命令，命令反熔丝电路单元的读模式或编程模式的结束。
8.如权利要求1所述的存储器件，进一步包括：选择单元，接收从存储单元阵列读取的多个存储单元的每个的数据，和从反熔丝电路单元读取的缺陷单元地址，选择所述多个存储单元的每个的数据或缺陷单元地址，然后通过使用至少一个数据输入/输出（I/O）信号，输出所述数据或缺陷单元地址。
9.如权利要求1所述的存储器件，其中该存储器件包括通孔和连接至该通孔的微凸点。
10.一种存储器件，包括：
模式寄存器解码器，接收地址信号和该存储器件的编程操作模式；及
包括至少一个反熔丝的反熔丝电路单元，根据该存储器件的操作模式将缺陷特性码编程到所述至少一个反熔丝，并向外部源输出该缺陷特性码。
11.如权利要求10所述的存储器件，其中反熔丝电路单元存储与该存储器件的时间参数配置、刷新配置、输入/输出（I/O）触发电压配置和数据训练配置的至少一者有关的缺陷特性码。
12.如权利要求10所述的存储器件，进一步包括：地址解码器，解码所述地址信号，并且对应于经解码的地址信号将缺陷特性码编程到所述至少一个反熔丝。
13.一种存储模块，包括：
至少一个存储器件；及
包括存储单元的存储缓冲器，当请求对于所述至少一个存储器件中的缺陷单元的存取时，存取所述存储单元而不是缺陷单元，
其中所述至少一个存储器件包括：包括至少一个反熔丝的反熔丝电路单元，在所述至少一个反熔丝中存储存储单元阵列的缺陷单元的地址，并向存储缓冲器输出该缺陷单元的地址。
14.如权利要求13所述的存储模块，其中存储缓冲器包括：
逻辑电路单元，存储缺陷单元的地址，并通过比较该缺陷单元的地址和从外部源输入的地址而生成击中信号；
存储单元，存储要写到缺陷单元的地址的数据；及
选择单元，响应于所述击中信号，将数据写到存储单元或从存储单元读数据。
15.如权利要求13所述的存储模块，其中所述存储单元仅包括一个寄存器，以便挽救该存储模块中的仅仅一个缺陷单元。
16.如权利要求13所述的存储模块，其中存储单元包括多个寄存器，以便挽救该存储模块中的多个缺陷单元。
17.一种存储系统，包括：
至少一个存储器件；及
包括存储单元的存储控制器，当请求对所述至少一个存储器件中的缺陷单元的存取时，存取所述存储单元而不是缺陷单元，
其中所述至少一个存储器件包括：包括至少一个反熔丝的反熔丝电路单元，在所述至少一个反熔丝中存储存储单元阵列的缺陷单元的地址，并向存储控制器输出该缺陷单元的地址。
18.如权利要求17所述的存储系统，其中存储控制器包括：
逻辑电路单元，存储缺陷单元的地址，并通过比较该缺陷单元的地址和从外部源输入的地址而生成击中信号；
存储单元，存储要写到缺陷单元的地址的数据；及
选择单元，响应于击中信号，将数据写到存储单元或从存储单元读数据。
19.如权利要求18所述的存储系统，其中所述逻辑电路单元包括：
失效地址表，接收并存储从存储模块的反熔丝电路单元读取的缺陷单元的地址；及
地址比较单元，通过比较从主机发送的地址与存储在失效地址表中的缺陷单元地址，生成击中信号。
20.如权利要求17所述的存储系统，其中存储单元仅包括一个寄存器，以便挽救存储模块中的仅仅一个缺陷单元。
21.如权利要求17所述的存储系统，其中存储单元包括多个寄存器，以便挽救该存储模块中的多个缺陷单元。
22.一种存储系统，包括：
至少一个存储器件；及
存储控制器，当主机请求对所述至少一个存储器件的存取时，纠正所述至少一个存储器件的缺陷特性，
其中所述至少一个存储器件包括：包括至少一个反熔丝的反熔丝电路单元，在所述至少一个反熔丝中存储所述至少一个存储器件的缺陷特性码，并向存储控制器输出该缺陷特性码。
23.一种存储控制器，包括：
逻辑电路单元，存储存储器件中的缺陷单元的地址，并通过比较该缺陷单元的地址和从外部源输入的地址而生成击中信号；
存储单元，存储要写到缺陷单元的地址的数据；及
选择单元，响应于所述击中信号，将数据写到存储单元或从存储单元读数据。
24.一种存储控制器，包括：
反熔丝映射寄存器，存储与存储器件的时间参数配置、刷新配置、输入/输出（I/O）触发电压配置和数据训练配置的至少一者有关的缺陷特性码；
第一延迟设置单元，接收由主机请求的命令，响应于存储在反熔丝映射寄存器中的缺陷特性码控制该命令的输出时间，并向存储器件发送该命令；
第二延迟设置单元，接收由主机请求的地址，响应于存储在反熔丝映射寄存器中的缺陷特性码控制该地址的输出时间，并向存储器件发送该地址；及
第三延迟设置单元，与主机交换数据，并响应于存储在反熔丝映射寄存器中的缺陷特性码控制与主机交换的数据的传输时间。
25.如权利要求24所述的存储控制器，其中该存储控制器包括：延迟控制单元，响应于存储在反熔丝映射寄存器中的缺陷特性码，控制输入到存储器件或从其输出的数据的读延迟、写延迟或列地址选通(CAS)延迟。
26.如权利要求24所述的存储控制器，其中该存储控制器控制参考电压生成电路响应于存储在反熔丝映射寄存器中的缺陷特性码，生成输入到存储器件或从其输出的数据的触发电平参考电压。
27.一种存储模块，包括：
至少一个存储器件；及
存储缓冲器，当主机请求对所述至少一个存储器件的存取时，纠正所述至少一个存储器件的缺陷特性，
其中所述至少一个存储器件包括：包括至少一个反熔丝的反熔丝电路单元，在所述至少一个反熔丝中存储所述至少一个存储器件的缺陷特性码，并向存储缓冲器输出该缺陷特性码。
28.如权利要求27所述的存储模块，其中反熔丝电路单元存储与所述至少一个存储器件的时间参数配置、刷新配置、输入/输出（I/O）触发电压配置和数据训练配置的至少一者有关的缺陷特性码。
29.如权利要求27所述的存储模块，其中存储缓冲器包括：
反熔丝映射寄存器，存储从所述至少一个存储器件读取的缺陷特性码；
第一延迟设置单元，接收由主机请求的命令，响应于存储在反熔丝映射寄存器中的缺陷特性码控制该命令的输出时间，并向所述至少一个存储器件发送该命令；
第二延迟设置单元，接收由主机请求的地址，响应于存储在反熔丝映射寄存器中的缺陷特性码控制该地址的输出时间，并向所述至少一个存储器件输出该地址；
第三延迟设置单元，与主机交换数据，并响应于存储在反熔丝映射寄存器中的缺陷特性码控制与主机交换的数据的传输时间；及
延迟控制单元，响应于存储在反熔丝映射寄存器中的缺陷特性码，控制输入到所述至少一个存储器件或从其输出的数据的读延迟、写延迟或列地址选通(CAS)延迟。
30.如权利要求27所述的存储模块，其中存储缓冲器控制参考电压生成电路响应于存储在反熔丝映射寄存器中的缺陷特性码，生成输入到所述至少一个存储器件或从其输出的数据的触发电平参考电压。
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