CN112927740A - 具有封装后主裸片选择的存储器装置和系统及相关联方法 - Google Patents

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J·H·金特里
M·J·斯科特
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L·H·马修斯
A·M·盖德勒
M·罗特
M·H·盖格
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Abstract

本文中公开了具有封装后主裸片选择的存储器装置和系统及相关联方法。在一个实施例中，一种存储器装置包含多个存储器裸片。多个存储器裸片中的每一者包含命令/地址解码器。命令/地址解码器被配置成从存储器装置的外部触点接收命令和地址信号。命令/地址解码器还被配置成在被启用时对命令和地址信号进行解码并将经解码命令和地址信号传输到多个存储器裸片中的每一其它存储器裸片。每一存储器裸片进一步包含被配置成启用或停用或者启用和停用多个存储器裸片的个别命令/地址解码器的电路系统。在一些实施例中，电路系统可在多个存储器裸片封装到存储器装置中之后启用多个存储器裸片中的存储器裸片的命令/地址解码器。

Description

具有封装后主裸片选择的存储器装置和系统及相关联方法
技术领域
本公开涉及存储器系统、装置和相关联方法。具体地说，本公开涉及具有封装后主裸片选择的存储器装置。
背景技术
存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等等的各种电子装置相关的信息。存储器装置被经常地提供为计算机或其它电子装置中的内部半导体集成电路和/或外部可拆卸装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。包含静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等等的易失性存储器可能需要外加电源来维持其数据。与此对比，非易失性存储器即使在无外部供电时也可保持其存储数据。非易失性存储器可用于各种各样的技术中，所述技术包含快闪存储器(例如与非(NAND)和或非(NOR))相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻性随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等等。改进存储器装置通常可包含增大存储器单元密度、提高读取/写入速度或以其它方式减小操作时延、增大可靠性、增加数据保持、减少功率消耗，或减少制造成本，以及其它度量。
发明内容
本公开涉及一种具有封装后主裸片选择的存储器装置和系统，以及封装后主裸片选择的方法。
在本公开的一些实施例中，一种存储器装置包括：多个存储器裸片，所述多个存储器裸片中的每一存储器裸片包含：命令/地址解码器，其被配置成从所述存储器装置的外部触点接收命令和地址信号，且被配置成在被启用时对所述命令和地址信号进行解码并将所述经解码命令和地址信号传输到所述多个存储器裸片中的其它存储器裸片；以及主选择电路系统，其被配置成至少部分地基于检测到所述多个存储器裸片中的存储器裸片之间的一或多个特性的差异、从主机装置或存储器控制器或这两者到所述存储器装置的输入、所述多个存储器裸片中的一或多个存储器裸片的熔丝或反熔丝设置，或所述存储器装置的一或多个寄存器的设置，或其任何组合，而启用或停用或者启用和停用所述多个存储器裸片的个别命令/地址解码器。
在本公开的一些实施例中，一种方法包括：将命令和地址信号传输到存储器装置的多个存储器裸片中的每一存储器裸片的命令/地址解码器；以及通过以下操作来选择所述多个存储器裸片中的存储器裸片作为主存储器裸片：至少部分地基于检测到所述多个存储器裸片中的存储器裸片之间的一或多个特性的差异、从主机装置或存储器控制器或这两者到所述存储器装置的输入、所述多个存储器裸片中的一或多个存储器裸片的熔丝或反熔丝设置，或所述存储器装置的一或多个寄存器的设置，或其任何组合，而启用所述多个存储器裸片中的仅一个存储器裸片的所述命令/地址解码器。
在本公开的一些实施例中，一种存储器系统包括：存储器控制器；以及存储器装置，其可操作地连接到所述存储器控制器，其中所述存储器装置包含多个存储器裸片，其中所述多个存储器裸片中的每一存储器裸片包含命令/地址解码器和主选择电路系统，其中每一存储器裸片的所述命令/地址解码器被配置成从所述存储器装置的外部触点接收命令和地址信号，其中每一存储器裸片的所述命令/地址解码器被进一步配置成在被启用时对所述命令和地址信号进行解码并将所述经解码命令和地址信号传输到所述多个存储器裸片中的每一其它者，其中每一存储器裸片的所述主选择电路系统被配置成至少部分地基于检测到所述多个存储器裸片中的存储器裸片之间的一或多个特性的差异、从主机装置或存储器控制器或这两者到所述存储器装置的输入、所述多个存储器裸片中的一或多个存储器裸片的熔丝或反熔丝设置，或所述存储器装置的一或多个寄存器的设置，或其任何组合，而在所述多个存储器裸片封装于所述存储器装置中之后启用或停用或者启用和停用所述多个存储器裸片的相应命令/地址解码器，且其中所述多个存储器裸片中的仅一个存储器裸片的所述命令/地址解码器被启用。
附图说明
可参考以下附图更好地理解本公开的许多方面。附图中的组件未必按比例绘制。代替地，重点是清楚地绘示本公开的原理。附图不应被视为将本公开限制于所描绘的特定实施例，而是仅用于阐释和理解。
图1是示意性地绘示根据本技术的各种实施例而配置的存储器系统的框图。
图2是示意性地绘示常规存储器装置的框图。
图3是示意性地绘示根据本技术的各种实施例而配置的存储器装置的框图。
图4是示意性地绘示根据本技术的各种实施例而配置的存储器裸片的框图。
图5是绘示根据本技术的各种实施例而配置的存储器装置的主裸片选择例程的流程图。
图6是包含根据本技术的各种实施例而配置的存储器装置的系统的示意图。
具体实施方式
存储器装置或存储器裸片的过程拐点(process corner)是指在将集成电路设计应用于半导体晶片时使用的制造参数的变化。过程拐点表示这些参数变化的极值，在所述极值内，集成电路必须正确地起作用。包含在这些过程拐点处制造的存储器装置或存储器裸片的集成电路可慢于或快于指定速度而运行和/或在较低或较高温度和/或电压下运行。然而，如果集成电路并不在过程极值中的任一者处起作用，那么存储器装置/裸片被视为具有不适当的设计裕度且通常被丢弃。
存储器装置(例如具有存储器裸片的三维堆叠(3DS)的存储器装置)有时被构建有具有相同或几乎相同的过程拐点的存储器裸片。然而，在大多数情况下，在存储器装置的制造期间常常缺乏控制，在此期间内，特定存储器裸片包含在存储器装置中(例如在3DS中)，且确保在存储器装置中(例如在3DS中)的所有存储器裸片具有类似过程特性已被证实为技术上困难和成本过高。因此，存储器装置常常被构建有具有不同过程拐点的存储器裸片。
当具有相反过程拐点的存储器裸片一起堆叠成3DS时，3DS可具有不良和/或不适当的定时裕度。环形振荡器增量表示主存储器裸片和从存储器裸片的过程特性之间的差。在增量分布的最末端处，从存储器裸片更有可能失效(例如具有不适当的设计裕度)。举例来说，当缓慢主存储器裸片与快速从存储器裸片一起封装时，从存储器裸片的锁存信号可能会在正确数据由主存储器裸片发送之前过早地激发，从而导致在从存储器裸片处接收到错误数据并在从存储器裸片处导致失效。类似地，当快速主存储器裸片与缓慢从存储器裸片一起封装时，从存储器裸片的锁存信号可能会在数据已经由主存储器裸片发送之后过迟地激发，从而也导致在从存储器裸片处接收到错误数据并在从存储器裸片处导致失效。因此，在任一情境下，构建具有过程拐点相反的存储器裸片的3DS可导致存储器装置的设置和保持数据定时失效和/或其它失效。
另外，归因于电路限制，常规主/从存储器装置被制造为主存储器裸片是3DS中的底部存储器裸片。从常规存储器装置的外部触点接收的地址和命令信号经由封装衬底传输到主存储器裸片，且主存储器裸片(a)对地址和命令信号进行解码以及(b)将经解码地址和命令信号传输到3DS中的从存储器裸片中的每一者。换句话说，常规3DS中的主存储器裸片是具有到常规存储器装置的封装衬底的完全电路连接的3DS的唯一存储器裸片。因此，如果在主存储器裸片上发生不可恢复的失效，那么整个常规3DS失效且不可恢复。
因此，如下文更详细地所论述，本文中所公开的技术涉及具有封装后主裸片选择的存储器系统和装置。在一些实施例中，3DS的多于一个存储器裸片包含命令/地址解码器。在这些实施例中，从存储器装置的外部触点接收的地址和命令信号传输到包含命令/地址解码器的3DS中的每一存储器裸片(而非仅仅到3DS中的底部存储器裸片)。主选择电路系统选择性地启用3DS中的存储器裸片的命令/地址解码器以将所述存储器裸片指定为3DS的主存储器裸片。举例来说，如果存储器装置针对特定过程拐点移位展现多个失效模式(例如(i)针对快速主存储器裸片和缓慢从存储器裸片组合在高VDD下的失效和(ii)针对缓慢主存储器裸片和快速从存储器裸片组合在低VDD下的失效)，那么主选择电路系统可选择提供最优选的设计裕度的主存储器裸片(例如主选择电路系统可选择缓慢存储器裸片而非快速存储器裸片以充当主存储器裸片)。结果，当确实发生失效时，调试操作可集中于较少数目个失效模式，借此减少了调试时间。另外或替代地，选择具有最优选的设计裕度的主存储器裸片可增加存储器装置合格率(例如以适当设计裕度制造的存储器装置的数目)，由此减少了制造成本和浪费。
所选择的主存储器裸片对从存储器装置的外部触点接收的地址和命令信号进行解码并将经解码地址和命令信号传输到3DS的其它存储器裸片。在一些实施例中，当在被选择以充当主存储器裸片的存储器裸片上发生不可恢复的失效时，主选择电路系统可(a)停用所述存储器裸片的命令/地址解码器和/或(b)启用3DS的另一存储器裸片的命令/地址解码器以将所述另一存储器裸片指定为3DS的主存储器裸片。因此，与常规存储器装置对比，根据本技术的各种实施例而配置的3DS即使在3DS的主存储器裸片上的不可恢复的失效的情况下依然可恢复。
所属领域的技术人员将理解，本技术可具有额外实施例，且可在没有下文参考图1到6所描述的实施例的细节中的若干者的情况下实践本技术。在下文所说明的实施例中，主要在布置成3DS并使用TSV以通信方式耦合的存储器裸片的背景下描述存储器装置和系统。然而，根据本技术的其它实施例而配置的存储器装置和系统可包含其它三维堆叠布置(例如使用线接合、直接芯片附接和/或其它堆叠技术以通信方式耦合的存储器裸片)，和/或可包含存储器裸片的其它布置(例如存储器裸片的非3DS布置)。
此外，在下文所说明的实施例中，主要在并入有结合DRAM存储媒体的装置的装置的背景下描述存储器装置和系统。然而，根据本技术的其它实施例而配置的存储器装置可包含并入有其它类型的存储媒体的其它类型的存储器装置和系统，所述其它类型的存储媒体包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电存储媒体、磁阻存储媒体和其它存储媒体，包含非易失性快闪(例如与非和/或或非)存储媒体。
图1是示意性地绘示根据本技术的各种实施例而配置的存储器系统100的框图。存储器系统100可包含存储器控制器101(例如现场编程门阵列(FPGA)或其它合适存储器控制器)，以及经由印刷电路板(PCB)102(例如经由一或多个电触点和/或迹线)电连接到存储器控制器101的一或多个存储器装置104(例如一或多个动态随机存取存储器(DRAM)装置)。存储器控制器101可被配置成控制存储器系统100的一或多个操作。
存储器系统100的个别存储器装置104可包含封装衬底103和一或多个存储器裸片400。如图1中所绘示，存储器装置104中的每一者包含两个存储器裸片400(被个别地标记为第一存储器裸片400a和第二存储器裸片400b)。每一存储器装置104的第一存储器裸片400a附接到封装衬底103，且第二存储器裸片400b堆叠在第一存储器裸片400a的顶部上以形成三维堆叠(3DS)119。在一些实施例中，第一存储器裸片400a和第二存储器裸片400b各自电连接到封装衬底103(例如经由一或多个电触点和/或迹线)，封装衬底103又可电连接到PCB102。举例来说，第一存储器裸片400a和/或第二存储器裸片400b可经由形成于第一存储器裸片400a和/或第二存储器裸片400b与封装衬底103之间的焊料凸点或其它电触点(例如接合垫、线接合、裸片附接粘着剂、硅穿孔(TSV)等等)电连接到封装衬底103。
存储器系统100可连接到能够利用存储器以用于信息的暂时性或永久性存储的数个电子装置中的任一者，或其组件。举例来说，存储器系统100可以可操作地连接到主机装置(未展示)。主机装置可为计算装置，例如桌上型或便携式计算机、服务器、手持式装置(例如移动电话、平板计算机、数字读取器、数字媒体播放器)，或其某一组件(例如中央处理单元、协处理器、专用存储器控制器等等)。主机装置可为联网装置(例如交换机、路由器等等)，或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或数个其它产品中的任一者。在一个实施例中，主机装置可直接连接到存储器系统100，但在其它实施例中，主机装置可间接连接到存储器系统100(例如经由联网连接或通过中间装置)。
图2是示意性地绘示具有主存储器裸片200a和从存储器裸片200b的常规存储器装置204的框图。常规存储器装置204的主存储器裸片200a不同于从存储器裸片200b之处在于，主存储器裸片200a包含命令/地址解码器226。另外，如图2中所展示，因为仅主存储器裸片200a包含命令/地址解码器226，所以仅主存储器裸片200a通过焊料球和TSV 216直接电连接到存储器装置204的封装衬底103。因此，从存储器装置的外部触点接收的地址和命令信号仅传输到主存储器裸片200a(即，到仅主存储器裸片200a的命令/地址解码器226)。继而，主存储器裸片200a的命令/地址解码器226对从存储器装置的外部触点接收的地址和命令信号进行解码，并经由TSV 217将经解码地址和命令信号传输到从存储器裸片200b。
如上文所论述，图2中所绘示的常规存储器装置204的布置有若干缺点。举例来说，因为从存储器装置的外部触点接收的地址和命令信号仅传输到存储器装置204的主存储器裸片200a(即，3DS 119中的底部存储器裸片)，所以当在主存储器裸片200a上发生不可恢复的失效时，3DS 119不可恢复。举例来说，当在主存储器裸片200a上发生不可恢复的错误时，除通过有缺陷的主存储器裸片200a之外，从存储器裸片200b不具有接收经解码命令或地址信号的任何方式。另外，常规存储器装置204无法解决当具有相反过程拐点的存储器裸片封装在同一3DS 119中时产生的并发情况。举例来说，如果存储器裸片200a快于存储器裸片200b，那么存储器装置204可能会经历设置和保持数据定时失效。另外，对于存储器裸片200a快于存储器裸片200b的情境和对于存储器裸片200a慢于存储器裸片200b的情境，调试操作在失效的情况下将需要进行调试，从而消耗大量时间、功率和/或处理资源。此外，存储器裸片200b无法充当3DS 119的主存储器裸片，且存储器裸片200a无法充当3DS的从存储器裸片，即使此布置将引起失效概率减小(例如引起较少设置和保持数据定时失效)和/或引起具有适当定时裕度的存储器装置的合格率较大也如此。
图3是示意性地绘示图1的存储器装置104的框图。与图2中所绘示的常规存储器装置204对比，图3中所绘示的并根据本技术的各种实施例而配置的存储器装置104包含各自包含命令/地址解码器326的存储器裸片400a和400b。如图3中所展示，3DS 119的存储器裸片400a和400b中的每一者(例如直接)电连接到存储器装置104的封装衬底103，使得存储器裸片400a和400b中的每一者从封装衬底103接收从存储器装置104的外部触点接收的地址和命令信号。在一些实施例中，存储器装置104相比于常规存储器装置204可包含一或多个额外TSV 316。额外TSV 316可用于将存储器裸片400a和/或400b电连接到封装衬底103(例如用于将从存储器装置104的外部触点接收的命令/地址信号和/或将存储器裸片选择信号传输到存储器裸片400a和/或400b)。额外TSV 316的数目可取决于包含在3DS 119中的存储器裸片400的数目。举例来说，图3中所绘示的具有两个存储器裸片400a和400b的存储器装置104相比于图2中所绘示的常规存储器装置204可包含五到十个额外TSV。
另外，存储器裸片400a和/或存储器裸片400b可包含主选择电路系统339。在一些实施例中，如下文更详细地所描述，主选择电路系统339可包含在存储器装置104和/或(多个)存储器裸片400a和/或400b的熔丝阵列(未展示)中。在这些和其它实施例中，主选择电路系统339可为位于存储器裸片400a上和/或存储器裸片400b上的独立电路系统；跨越存储器装置104的存储器裸片400a和400b散布；定位在封装衬底103内；和/或定位在存储器裸片、存储器装置和/或存储器系统中(例如系统控制器101(图1)上)的其它位置处。在操作中，主选择电路系统339用于启用或停用存储器装置104的(例如一或多个相应存储器裸片400a和/或400b的)命令/地址解码器326。因此，主选择电路系统339用于选择存储器裸片400a或400b中的哪一者充当3DS 119的主存储器裸片以及哪一者充当从存储器裸片。继而，主存储器裸片400a或400b的经启用命令/地址解码器326对经由TSV 316接收的地址和命令信号进行解码，并经由一或多个TSV 317或其它电连接件将经解码地址和命令信号传输到从存储器裸片400b或400a。
以此方式，根据本技术的各种实施例而配置的存储器装置104可选择3DS 119的存储器裸片400中的任何一或多者以充当3DS 119的主存储器裸片。因此，如果存储器装置针对特定过程拐点移位展现多个失效模式，那么存储器装置104的主选择电路系统339可选择3DS 119中的存储器裸片400，存储器裸片400提供最优选的设计裕度(例如主选择电路系统339可选择缓慢存储器裸片400而非快速存储器裸片400(或反之亦然))以充当3DS 119的主存储器裸片以减小失效概率和/或限制设置和数据保持定时失效的发生。结果，当封装后确实发生失效时，调试操作可集中于较少数目个失效模式，由此减少了调试时间和恢复存储器装置104所花费的资源量。另外或替代地，选择具有最优选的设计裕度的主存储器裸片可增加存储器装置合格率(例如以适当设计裕度制造的存储器装置的数目)，由此减少了制造成本和浪费。此外，当在被选择以充当封装后主存储器裸片的存储器裸片上发生不可恢复的失效时，主选择电路系统339可(a)停用所述存储器裸片的命令/地址解码器326和/或(b)启用3DS 119的另一存储器裸片的命令/地址解码器326以将所述另一存储器裸片指定为3DS 119的主存储器裸片。因此，与常规存储器装置对比，根据本技术的各种实施例而配置的3DS 119即使在3DS 119的主存储器裸片上的不可恢复的失效的情况下依然可恢复。
尽管图1和3中所绘示的装置104各自被绘示为具有两个存储器裸片400a和400b，但根据本技术的其它实施例而配置的一或多个存储器装置104可包含数目比所绘示数目更大或更小的存储器裸片400(例如一个存储器裸片或多于两个存储器裸片)。在这些和其它实施例中，包含在存储器装置104中的存储器裸片400的定向可变化。举例来说，图1和3中所绘示的第一存储器裸片400a和第二存储器裸片400b各自在背对面定向上面向下定向(例如朝向封装衬底103)。在其它实施例中，第一存储器裸片400a和第二存储器裸片400b中的任何一或多者可面向上定向(例如远离封装衬底103)，使得存储器裸片400a和400b在面对背、面对面和/或背对背定向上布置在封装衬底103上。在这些和另外其它实施例中，存储器裸片400a和400b可并排地布置在封装衬底103上，这与图1和3中所绘示的堆叠式布置相反。
图4是示意性地绘示根据本技术的各种实施例而配置的存储器装置400(例如存储器裸片400，例如图1和3的第一存储器裸片400a和/或第二存储器裸片400b)的框图。存储器裸片400可采用包含命令和地址端子的多个外部端子，所述命令和地址端子分别耦合到命令总线和地址总线以分别接收命令信号CMD和地址信号ADDR。存储器装置可进一步包含：用于接收芯片选择信号CS的芯片选择端子；用于接收时钟信号CK和CKF的时钟端子；用于接收数据时钟信号WCK和WCKF的数据时钟端子；用于接收数据信号的数据端子DQ、RDQS、DBI和DMI；以及电源端子VDD、VSS和VDDQ。
存储器裸片400的电源端子可被供应电源电势VDD和VSS。这些电源电势VDD和VSS可供应到内部电压发生器电路470。内部电压发生器电路470可基于电源电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI等等。内部电势VPP可在行解码器440中使用，内部电势VOD和VARY可在包含在存储器裸片400的存储器阵列450中的感测放大器中使用，且内部电势VPERI可在许多其它电路块中使用。
电源端子还可被供应电源电势VDDQ。电源电势VDDQ可与电源电势VSS一起供应到IO电路460。在本技术的一实施例中，电源电势VDDQ可为与电源电势VDD相同的电势。在本技术的另一实施例中，电源电势VDDQ可为与电源电势VDD不同的电势。然而，专用电源电势VDDQ可用于IO电路460，使得由IO出电路460生成的电源噪声不会传播到其它电路块。
时钟端子和数据时钟端子可被供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可供应到时钟输入电路420。CK和CKF信号可为互补的，且WCK和WCKF信号也可为互补的。互补时钟信号可具有相反时钟电平并同时在相反时钟电平之间转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
包含在时钟输入电路420中的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器415的CKE信号启用时，输入缓冲器可接收CK和CKF信号以及WCK和WCKF信号。时钟输入电路420可接收外部时钟信号以生成内部时钟信号ICLK。内部时钟信号ICLK可供应到内部时钟电路430。内部时钟电路430可基于接收到的内部时钟信号ICLK和来自命令解码器415的时钟启用信号CKE提供各种相位和频率控制内部时钟信号。举例来说，内部时钟电路430可包含接收内部时钟信号ICLK并将各种时钟信号提供到命令解码器415的时钟路径(图4中未展示)。内部时钟电路430可进一步提供输入/输出(IO)时钟信号。IO时钟信号可供应到输入/输出(IO)电路460，且可用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率提供IO时钟信号，使得可以不同数据速率从存储器裸片400输出数据和将数据输入到存储器裸片400中。当期望高存储器速度时，较高时钟频率可为合意的。当期望较低功率消耗时，较低时钟频率可为合意的。内部时钟信号ICLK还可供应到定时发生器435，且因此可生成可由存储器裸片400的命令解码器415、列解码器445和/或其它组件使用的各种内部时钟信号。
存储器裸片400可包含存储器单元阵列，例如存储器阵列450。存储器阵列450的存储器单元可布置在多个存储器区域中，且每一存储器区域可包含多个字线(WL)、多个位线(BL)，以及布置在字线和位线的交叉点处的多个存储器单元。在一些实施例中，存储器区域可为一或多个存储器组，或存储器单元的另一布置。在这些和其它实施例中，存储器阵列450的存储器区域可布置在一或多个群组(例如存储器组的群组、一或多个逻辑存储器列或裸片等等)中。存储器阵列450中的存储器单元可包含数个不同存储器媒体类型中的任一者，包含电容、磁阻、铁电、相变等等。字线WL的选择可由行解码器440执行，且位线BL的选择可由列解码器445执行。感测放大器(SAMP)可针对对应位线BL而提供并连接到至少一个相应本地I/O线对(LIOT/B)，其又可经由转移栅极(TG)耦合到至少相应一个主I/O线对(MIOT/B)，所述转移栅极(TG)可充当开关。存储器阵列450还可包含板线和用于管理它们的操作的对应电路系统。
如上文所论述，命令端子和地址端子可被供应来自存储器裸片400外部的地址信号和组地址信号。供应到地址端子的地址信号和组地址信号可经由命令/地址输入电路405转移到地址解码器410。地址解码器410可接收地址信号，且将经解码行地址信号(XADD)供应到行解码器440，并将经解码列地址信号(YADD)供应到列解码器445。地址解码器410还可接收组地址信号(BADD)并将组地址信号供应到行解码器440和列解码器445两者。
命令和地址端子可被供应命令信号CMD、地址信号ADDR和芯片选择信号CS(例如来自存储器控制器101和/或主机装置)。命令信号可表示各种存储器命令(例如包含存取命令，其可包含读取命令和写入命令)。选择信号CS可用于选择存储器装置104和/或存储器裸片400以对提供到命令和地址端子的命令和地址作出响应。当将现用CS信号提供到存储器裸片400时，可对命令和地址进行解码(例如使用命令解码器415)且可执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路405提供到命令解码器415。命令解码器415可包含用于对内部命令信号ICMD进行解码以生成用于执行存储器操作的各种内部信号和命令的电路，例如用于选择字线的行命令信号和用于选择位线的列命令信号。内部命令信号还可包含输出和输入激活命令，例如到命令解码器415的钟控命令CMDCK(未展示)。命令解码器415可进一步包含用于跟踪各种计数或值的一或多个寄存器418。
当发出读取命令且行地址和列地址被及时供应读取命令时，可从存储器阵列450中的由行地址和列地址指定的存储器单元读取读取数据。读取命令可由命令解码器415接收，命令解码器415可将内部命令提供到IO电路460，使得读取数据可根据RDQS时钟信号经由读取/写入(RW)放大器455和IO电路460而从数据端子DQ、RDQS、DBI和DMI输出。读取数据可在由读取时延信息RL定义的时间被提供，读取时延信息RL可编程在存储器裸片400或存储器裸片400的3DS 119中，例如在模式寄存器(图4中未展示)中。可依据CK时钟信号的时钟周期来定义读取时延信息RL。举例来说，读取时延信息RL可为在由存储器裸片400接收读取命令之后当提供相关联读取数据时CK信号的时钟周期的数目。
当发出写入命令且行地址和列地址被及时供应所述命令时，可根据WCK和WCKF时钟信号经由连接到存储器裸片400的DQ线将写入数据供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器415接收，命令解码器415可将内部命令提供到IO电路460，使得写入数据可由IO电路460中的数据接收器接收，并在存储器裸片400或存储器裸片400的堆叠119的IO线上经由IO电路460和RW放大器455供应到存储器阵列450。写入数据可写入在由行地址和列地址指定的存储器单元中。写入数据可在由写入时延WL信息定义的时间提供到数据端子。写入时延WL信息可编程在存储器裸片400中，例如在模式寄存器(图4中未展示)中。可依据CK时钟信号的时钟周期来定义写入时延WL信息。举例来说，写入时延信息WL可为在由存储器裸片400接收写入命令之后当接收到相关联写入数据时CK信号的时钟周期的数目。
可刷新或维持存储器阵列450以防止归因于电荷泄漏或压印效应的数据丢失。刷新操作可由存储器裸片400、由存储器系统100(例如由图1的存储器控制器101)和/或由主机装置起始，且可包含存取一或多个行(例如WL)并将经存取行的单元放电到对应SAMP。当行被开启时(例如当经存取WL被供能时)，SAMP可比较由经放电单元产生的电压与基准。SAMP接着可针对给定逻辑状态将逻辑值回写(例如将单元充电)到标称值。在一些情况下，此回写过程可增加单元的电荷以改善上文所论述的放电问题。在其它情况下，回写过程可反转单元的数据状态(例如从高到低或从低到高)，以改善滞后移位、材料去极化等等。还可采用其它刷新方案或方法。
在一种方法中，存储器裸片400可被配置成同时刷新存储器阵列450中的每一存储器组中的存储器单元的同一行。在另一方法中，存储器裸片400可被配置成按顺序刷新存储器阵列450中的每一存储器组中的存储器单元的同一行。在又一方法中，存储器裸片400可进一步包含被配置成跟踪行(例如字线)地址的电路系统(例如一或多个寄存器、锁存器、嵌入式存储器、计数器等等)，所述地址各自对应于存储器阵列450中的存储器组中的一者。在此方法中，存储器裸片400不被约束以在刷新存储器组中的一者中的另一行之前刷新存储器阵列450的每一存储器组中的同一行。
无论刷新方法如何，存储器裸片400都可被配置成在被称为tREF的给定刷新频率或时间窗口(例如32ms、28ms、25ms、23ms、21ms、18ms、16ms、8ms等等)内刷新存储器阵列450中的存储器单元。在这些实施例中，存储器装置104和/或存储器系统100可被配置成根据指定最小节奏tREFI将刷新命令供应到存储器裸片400。举例来说，存储器装置104和/或存储器系统100可被配置成至少每隔7.8μs将一或多个刷新命令供应到存储器裸片400，使得近似最小4000个刷新命令在32ms时间窗口内供应到存储器裸片400。
存储器装置400进一步包含主选择电路系统339。如图4中所绘示，主选择电路系统339包含在存储器装置104和/或存储器裸片400的熔丝阵列443中。熔丝阵列443和/或主选择电路系统339可包含反熔丝元件。反熔丝元件是在初始状态下绝缘并在通过连接操作经受介电击穿时转变到导电状态的元件。当通过连接操作转变到导电状态时，反熔丝元件无法返回到绝缘状态。因此，反熔丝元件可用作非易失性和不可逆存储元件，且可使用常规反熔丝编程电路进行编程。另外或替代地，主选择电路系统227可为独立于熔丝阵列443和/或定位在存储器裸片400上、存储器装置104上和存储器系统100上(例如存储器控制器101上)的其它位置处的一或多个电路。
如图4中所展示，主选择电路系统339与存储器裸片400的命令/地址输入电路405、地址解码器410和/或命令解码器415进行电通信。在一些实施例中，可使用熔丝阵列443的主选择电路系统339将存储器裸片400指定为主存储器裸片和/或为从存储器裸片。举例来说，熔丝阵列443中的主选择电路系统339的反熔丝元件可转变到其绝缘状态以激活(启用)和/或取消激活(停用)存储器裸片400的命令/地址输入电路405、地址解码器410和/或命令解码器415。当被激活时，命令/地址输入电路405、地址解码器410和/或命令解码器415可用于对从存储器装置的外部触点接收的传输到存储器裸片400的地址和命令信号进行解码。继而，存储器裸片400可充当主存储器裸片，并将经解码地址和/或命令信号传输到存储器裸片400的适当电路和/或传输到包含存储器裸片400的3DS 119中的其它存储器裸片(例如其它经激活存储器裸片)的适当电路。当被取消激活时，命令/地址输入电路405、地址解码器410和/或命令解码器415不用于对从存储器装置的外部触点接收的传输到存储器裸片400的地址和命令信号进行解码。代替地，存储器裸片400充当从存储器裸片，并等待从包含存储器裸片400的3DS 119中的另一主存储器裸片接收经解码地址和/或命令信号。以此方式，主选择电路系统339可选择性地启用存储器裸片400的地址/命令解码器以选择性地启用存储器裸片400作为主存储器裸片，而无论存储器裸片400在3DS 119中的位置如何。
图5是绘示根据本技术的各种实施例的主选择例程580的流程图。在一些实施例中，例程580可至少部分地由存储器装置、可操作地连接到存储器装置的存储器控制器和/或可操作地连接到存储器控制器和/或存储器装置的主机装置执行。举例来说，例程580的步骤的全部或子集可由熔丝阵列的主选择电路系统和/或反熔丝元件实行。在这些和其它实施例中，例程580的步骤的全部或子集可由存储器装置的其它组件(例如命令解码器、地址解码器、命令/地址输入电路等等)、由存储器控制器的组件、由主机装置的组件和/或由含有存储器装置的存储器系统的其它组件执行。
例程580可在框581处通过确定包含在3DS中的存储器裸片的过程拐点而开始。在一些实施例中，例程580可通过确定3DS中的存储器裸片中的一或多者的过程特性确定过程拐点。举例来说，例程580可确定3DS中的一或多个存储器裸片的(多个)驱动强度。在这些和其它实施例中，例程580可确定3DS中的各种存储器裸片之间的环形振荡器增量分布。在这些和另外其它实施例中，例程580可使用所确定的过程拐点、过程特性、环形振荡器增量分布和/或其它特性以识别在过程拐点移位处是否存在失效模式。
在框582处，例程580可选择3DS中的一或多个存储器裸片以充当主存储器裸片。在一些实施例中，例程580可通过启用存储器裸片的命令/地址解码器选择存储器裸片以充当3DS的主存储器裸片。在这些和其它实施例中，例程580可通过停用3DS中的其它存储器裸片的命令/地址解码器选择存储器裸片以充当3DS的主存储器裸片。在一些实施例中，例程580可使用主选择电路系统启用和/或停用3DS的存储器裸片的命令/地址解码器。举例来说，例程580可使用对应于存储器裸片的一或多个熔丝阵列的反熔丝元件启用或停用存储器裸片的命令/地址解码器。在这些和其它实施例中，例程580可使用独立电路系统启用或停用存储器裸片的命令/地址解码器。
另外或替代地，例程580使用所确定的过程拐点、过程特性、环形振荡器增量分布、失效模式和/或其它特性以选择主存储器裸片。举一实例，例程580可确定第一存储器裸片相对于3DS中的其它存储器裸片为快速的且第二存储器裸片相对于3DS中的其它存储器裸片为缓慢的。在此实例中，例程580可确定选择快速存储器裸片以充当主存储器裸片会在高VDD过程拐点移位处产生失效模式，而选择缓慢存储器裸片以充当主存储器裸片会在低VDD过程拐点移位处产生失效模式。继续此实例，例程580可确定选择缓慢存储器裸片以充当3DS的主存储器裸片相比于选择快速存储器裸片以充当主存储器裸片会引起具有适当设计裕度的存储器装置的合格率较大。因此，例程580可选择缓慢存储器裸片以充当3DS的主存储器裸片，由此增加了制造合格率并允许例程580在未来检测到失效时将调试操作仅集中于低VDD失效模式。
替代地，例程580可在框581b处通过检测被选择为3DS的主存储器裸片的存储器裸片上的失效而开始。举例来说，例程580可检测封装后主存储器裸片上的失效。在一些实施例中，例程580可对主存储器裸片执行调试操作以尝试从失效中恢复。如果例程580使用调试操作成功地从失效中恢复主存储器裸片，那么例程580可终止。否则，例程580可进行到框582以选择新主存储器裸片。在一些实施例中，例程580可通过停用已失效存储器裸片的命令/地址解码器选择新主存储器裸片。在这些和其它实施例中，例程580可通过启用3DS的另一存储器裸片的命令/地址解码器选择新主存储器裸片。在这些实施例中，例程580可尝试使用新主存储器裸片恢复3DS。在这些和另外其它实施例中，为了选择新主存储器裸片，例程580可(a)根据以上论述(框581a)确定3DS的一或多个存储器裸片的过程拐点，和/或(b)使用所确定的过程拐点、过程特性和/或环形振荡器增量分布以识别新主存储器裸片。在一些实施例中，例程580可进行到框583。
在框583处，例程580停用3DS的一或多个存储器裸片。举例来说，例程580可取消激活充当3DS的主存储器裸片但在其上发生不可恢复的失效或以其它方式展现可靠性失效的迹象的存储器裸片。在3DS的背景下，在这些和其它实施例中的例程580可取消激活在3DS中定位得高于在其上发生不可恢复的失效或以其它方式展现可靠性失效的迹象的存储器裸片的一或多个存储器裸片。以此方式，在存储器装置和/或3DS的主存储器裸片上的不可恢复的错误或可靠性失效的迹象的情况下，例程480可恢复存储器装置的未受影响的部分。因而，存储器装置和/或3DS的主存储器裸片上的不可恢复的失效或可靠性失效的迹象对整个存储器装置和/或3DS来说很少是致命的。
尽管以特定次序论述和绘示了例程580的步骤，但由图5中的例程580绘示的方法不受如此限制。在其它实施例中，所述方法可以不同次序执行。在这些和其它实施例中，例程580的步骤中的任一者可在例程580的其它步骤中的任一者之前、期间和/或之后执行。此外，相关领域的普通技术人员将容易认识到，所绘示的方法可被更改且仍保持在本技术的这些和其它实施例内。举例来说，在一些实施例中可省略和/或重复图5中所绘示的例程580的一或多个步骤。
图6是包含根据本技术的实施例的存储器装置的系统的示意图。上文参考图1到5所描述的前述存储器装置中的任一者可并入到无数更大和/或更复杂的系统中的任一者中，所述系统的代表性实例是图6中示意性地所展示的系统690。系统690可包含半导体装置组合件600、电源692、驱动器694、处理器696，和/或其它子系统和组件698。半导体装置组合件600可包含大体上类似于上文参考图1到5所描述的存储器装置的特征的特征，且可因此包含存储器内容认证的各种特征。所得系统690可执行各种各样的功能中的任一者，例如存储器存储、数据处理和/或其它合适功能。因此，代表性系统690可包含但不限于手持式装置(例如移动电话、平板计算机、数字读取器和数字音频播放器)、计算机、车辆、电器和其它产品。系统690的组件可容纳在单个单元中或遍及多个互连单元而分布(例如通过通信网络)。系统690的组件还可包含远程装置，以及各种各样的计算机可读媒体中的任一者。
结论
本技术的实施例的以上详细描述并不意图是详尽的或将本技术限制于上文所公开的确切形式。相关领域的技术人员将认识到，尽管上文出于说明性目的而描述了本技术的特定实施例和实例，但可在本技术的范围内进行各种等效修改。举例来说，尽管以给定次序呈现和/或论述了步骤，但替代性实施例可以不同次序执行步骤。此外，还可组合本文中所描述的各种实施例以提供另外实施例。
根据前述内容，应了解，本文中已出于说明目的而描述了本技术的特定实施例，但尚未展示或详细地描述熟知的结构和功能以避免不必要地模糊本技术的实施例的描述。在以引入的方式并入本文中的任何材料与本公开冲突的程度上，以本公开为准。在背景准许的情况下，单数或复数术语也可分别包含复数或单数术语。此外，除非词语“或”明确地限制于仅意指排斥参考两个或更多个项目的列表的其它项目的单个项目，否则此类列表中的“或”的使用应被解释为包含(a)列表中的任何单个项目、(b)列表中的所有项目，或(c)列表中的项目的任何组合。在背景准许的情况下，单数或复数术语也可分别包含复数或单数术语。此外，如本文中所使用，如“A和/或B”中的用词“和/或”是指仅A、仅B，以及A和B两者。另外，术语“包括”、“包含”、“具有”和“带有”贯穿全文用于意指至少包含(多个)所叙述特征，使得不排除任何更大数目个相同特征和/或额外类型的其它特征。
根据前述内容，还应了解，可在不背离本技术的情况下作出各种修改。举例来说，本技术的各种组件可被进一步划分为子组件，或本技术的各种组件和功能可被组合和/或整合。此外，尽管与本技术的某些实施例相关联的优点已在那些实施例的背景下被描述，但其它实施例也可展现此类优点，且并非所有实施例都需要必要地展现此类优点以落入本技术的范围内。因此，本公开和相关联技术可涵盖本文中未明确地展示或描述的其它实施例。

Claims (20)

1.一种存储器装置，其包括：
多个存储器裸片，所述多个存储器裸片中的每一存储器裸片包含：
命令/地址解码器，其被配置成从所述存储器装置的外部触点接收命令和地址信号，且被配置成在被启用时对所述命令和地址信号进行解码并将所述经解码命令和地址信号传输到所述多个存储器裸片中的其它存储器裸片；以及
主选择电路系统，其被配置成至少部分地基于检测到所述多个存储器裸片中的存储器裸片之间的一或多个特性的差异、从主机装置或存储器控制器或这两者到所述存储器装置的输入、所述多个存储器裸片中的一或多个存储器裸片的熔丝或反熔丝设置，或所述存储器装置的一或多个寄存器的设置，或其任何组合，而启用或停用或者启用和停用所述多个存储器裸片的个别命令/地址解码器。
2.根据权利要求1所述的存储器装置，其进一步包括至少一个硅穿孔TSV，所述至少一个硅穿孔TSV被配置成将命令和地址信号从所述外部触点传输到所述多个存储器裸片中的每一存储器裸片的所述命令/地址解码器。
3.根据权利要求2所述的存储器装置，其中所述多个存储器裸片包括所述存储器装置的每一存储器裸片。
4.根据权利要求1所述的存储器装置，其中所述多个存储器裸片中的每一者包含熔丝阵列，且其中每一熔丝阵列包含相应存储器裸片的所述主选择电路系统的至少一部分。
5.根据权利要求1所述的存储器装置，其中所述多个存储器裸片中的仅一个存储器裸片的所述命令/地址解码器被启用。
6.根据权利要求1所述的存储器装置，其中对应于所述经启用命令/地址解码器的所述仅一个存储器裸片为主存储器裸片。
7.根据权利要求6所述的存储器装置，其中所述多个存储器裸片被布置成三维堆叠3DS，且其中所述主存储器裸片不是所述3DS的最底部存储器裸片。
8.根据权利要求6所述的存储器装置，其中对应于经停用命令/地址解码器的至少一个存储器裸片为从存储器裸片，且被配置成从所述主存储器裸片接收经解码命令和地址信号。
9.根据权利要求8所述的存储器装置，其中所述多个存储器裸片被布置成三维堆叠3DS，且其中所述从存储器裸片为所述3DS的最底部裸片。
10.根据权利要求1所述的存储器装置，其中所述存储器装置为动态随机存取存储器DRAM装置。
11.一种方法，其包括：
将命令和地址信号传输到存储器装置的多个存储器裸片中的每一存储器裸片的命令/地址解码器；以及
通过以下操作来选择所述多个存储器裸片中的存储器裸片作为主存储器裸片：至少部分地基于检测到所述多个存储器裸片中的存储器裸片之间的一或多个特性的差异、从主机装置或存储器控制器或这两者到所述存储器装置的输入、所述多个存储器裸片中的一或多个存储器裸片的熔丝或反熔丝设置，或所述存储器装置的一或多个寄存器的设置，或其任何组合，而启用所述多个存储器裸片中的仅一个存储器裸片的所述命令/地址解码器。
12.根据权利要求11所述的方法，其进一步包括使用所述仅一个存储器裸片的所述经启用命令/地址解码器将经解码命令和地址信号传输到所述多个存储器裸片中的其它存储器裸片。
13.根据权利要求11所述的方法，其中所述选择包含停用所述多个存储器裸片中的另一存储器裸片的所述命令/地址解码器。
14.根据权利要求11所述的方法，其中所述选择包含在所述多个存储器裸片封装于所述存储器装置中之后选择所述多个存储器裸片中的所述存储器裸片作为所述主存储器裸片。
15.根据权利要求11所述的方法，其进一步包括：
检测所述主存储器裸片上的失效；以及
对所述存储器装置的失效模式执行调试操作以从所述经检测失效中恢复。
16.根据权利要求11所述的方法，其进一步包括：
检测所述主存储器裸片上的失效；以及
响应于检测到所述失效而停用所述主存储器裸片的所述经启用命令/地址解码器。
17.根据权利要求11所述的方法，其进一步包括：
检测所述主存储器裸片上的失效；以及
响应于检测到所述失效而启用所述多个存储器裸片中的另一存储器裸片的所述命令/地址解码器。
18.根据权利要求17所述的方法，其进一步包括取消激活所述主存储器裸片。
19.一种存储器系统，其包括：
存储器控制器；以及
存储器装置，其可操作地连接到所述存储器控制器，
其中所述存储器装置包含多个存储器裸片，
其中所述多个存储器裸片中的每一存储器裸片包含命令/地址解码器和主选择电路系统，
其中每一存储器裸片的所述命令/地址解码器被配置成从所述存储器装置的外部触点接收命令和地址信号，
其中每一存储器裸片的所述命令/地址解码器被进一步配置成在被启用时对所述命令和地址信号进行解码并将所述经解码命令和地址信号传输到所述多个存储器裸片中的每一其它者，
其中每一存储器裸片的所述主选择电路系统被配置成至少部分地基于检测到所述多个存储器裸片中的存储器裸片之间的一或多个特性的差异、从主机装置或存储器控制器或这两者到所述存储器装置的输入、所述多个存储器裸片中的一或多个存储器裸片的熔丝或反熔丝设置，或所述存储器装置的一或多个寄存器的设置，或其任何组合，而在所述多个存储器裸片封装于所述存储器装置中之后启用或停用或者启用和停用所述多个存储器裸片的相应命令/地址解码器，且
其中所述多个存储器裸片中的仅一个存储器裸片的所述命令/地址解码器被启用。
20.根据权利要求19所述的存储器系统，其中对应于所述经启用命令/地址解码器的所述仅一个存储器裸片为主存储器裸片，其中所述多个存储器裸片被布置成三维堆叠3DS，且其中所述主存储器裸片不是所述3DS的最底部存储器裸片。
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