CN108962331B - 半导体器件、测试方法和包括其的系统 - Google Patents

半导体器件、测试方法和包括其的系统 Download PDF

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Abstract

公开了一种半导体器件、测试方法和包括该半导体器件的系统，其可以涉及一种用于测试半导体器件的焊盘的开路状态和短路状态的技术。

Description

半导体器件、测试方法和包括其的系统
相关申请的交叉引用
本申请要求2017年5月24日提交的申请号为10-2017-0064059的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言可以涉及半导体器件、测试方法和包括其的系统，并且更具体地，涉及一种用于测试半导体器件的焊盘的开路和短路(开路/短路)状态的技术。
背景技术
已经改变了诸如动态随机存取存储器(DRAM)的半导体器件来满足各种需求。半导体器件的这种变化之中的结构变化的代表性示例是多芯片封装体(MCP)。
为了满足这些需求，可以使用各种技术。使用的一种这样的技术是多芯片封装体(MCP)技术。多芯片封装体(MCP)是由多个芯片组成的封装体芯片。
半导体器件封装体技术已经被快速地发展以便制造成具有更小的尺寸和更大的电容。近年来，随着小尺寸和大电容半导体器件的快速发展，已经深入研究和开发了满足人口效率的层叠半导体封装体的各种技术。
在制造半导体封装体时，执行开路/短路(OS)测试，该测试用于利用探针测试器件来测试包含在半导体封装体中一个或更多个半导体器件所使用的信号的输入和输出(输入/输出)(I/O)引脚(在下文中，称作为焊盘)是否正常地耦接至内部电路。另外，当在完成利用封装测试器件测试半导体器件是否正常操作的测试(在下文中，称作为功能测试)之后检测到缺陷单元时，需要用冗余单元替换缺陷单元的修复过程。
开路/短路(OS)测试可以测试检测包括在半导体封装体中的半导体器件的I/O焊盘是否正常耦接至半导体封装体的球。开路/短路(OS)测试可以测试半导体封装体的输入信号是否被正常地施加至半导体器件，或者施加至半导体器件的信号是否可以被正常地输出至半导体封装体的外部。
通常，在执行封装体测试之前执行开路/短路(OS)测试的原因在于功能测试结果能够被信任，并且只有当没有开路/短路(OS)测试失败时才能修复存储器单元。换言之，如果经由开路/短路(OS)测试来确认半导体器件的I/O焊盘的正常连接，则必须在这种确认的条件下检测和修复缺陷单元，使得可以修复具有缺陷单元的相应半导体器件。
发明内容
根据本公开的一个实施例，可以提供一种半导体器件。半导体器件可以包括使能控制器，被配置为基于启动使能信号来产生内部测试使能信号和用于测试焊盘连接性的使能信号。半导体器件可以包括输入电路，被配置为在使能信号的激活期间，通过缓冲多个命令地址来产生多个输入信号。半导体器件可以包括输出电路，被配置为在使能信号的激活期间选择内部数据和从输入电路接收的多个输入信号中的任意一个，并且将选中的一个输出至半导体器件的外部。
根据本公开的一个实施例，可以提供一种半导体器件。半导体器件可以包括使能控制器，被配置为基于启动使能信号来产生用于测试焊盘连接性的使能信号。半导体器件可以包括输入电路，被配置为在使能信号的激活期间，通过缓冲多个命令地址和时钟信号来产生多个输入信号。半导体器件可以包括输出电路，被配置为在使能信号的激活期间，基于选择信号来选择性地将从输入电路接收的多个输入信号输出至半导体器件的外部。
根据本公开的一个实施例，可以提供一种系统。系统可以包括被输入和输出多个命令地址和数据的焊盘。系统可以包括半导体器件，被配置为经由焊盘同时接收多个命令地址以产生多个输入信号，并且在使能信号的激活期间，通过组合多个输入信号来输出数据。输出至焊盘的信号的数目可以基于用于测试焊盘连接性的内部测试使能信号来选择性地改变。
根据本公开的一个实施例，可以提供一种用于测试半导体的方法。该方法可以包括基于启动使能信号来产生用于测试焊盘连接性的使能信号。该方法可以包括在使能信号的激活期间，通过缓冲施加至输入焊盘电路的多个信号来产生多个输入信号。该方法可以包括在芯片选择信号和使能信号的激活期间组合多个输入信号。该方法可以包括将组合的结果输出至输出焊盘电路。
根据本公开的一个实施例，可以提供一种系统。该系统可以包括使能控制器，被配置为基于启动使能信号来产生用于测试焊盘连接性的使能信号和内部测试使能信号。该系统可以包括输入电路，被配置为在使能信号的激活期间，通过缓冲多个命令地址来产生多个输入信号。该系统可以包括输出电路，被配置为在使能信号的激活期间，选择内部数据和从输入电路接收的多个输入信号中的任意一个，并且将选中的一个输出至测试器件。
根据本公开的一个实施例，可以提供一种系统。该系统可以包括使能控制器，被配置为基于启动使能信号来产生用于测试焊盘连接性的使能信号。该系统可以包括输入电路，被配置为在使能信号的激活期间，通过缓冲多个命令地址和时钟信号来产生多个输入信号。该系统可以包括输出电路，被配置为在使能信号的激活期间，基于选择信号来选择性地将从输入电路接收的多个输入信号输出至测试器件。
附图说明
图1是示出根据本公开的一个实施例的包括半导体器件的系统的示例代表的框图。
图2是示出图1中所示的包括半导体器件的系统的示例代表的详细电路图。
图3是示出图2中所示的使能控制器的代表的电路图。
图4是示出图2中所示的缓冲电路的电路图。
图5是示出根据本公开的一个实施例的包括半导体器件的系统的示例代表的框图。
图6是示出图5中所示的包括半导体器件的系统的示例代表的电路图。
图7是示出图6中所示的使能控制器的代表的电路图。
图8是示出根据本公开的一个实施例的包括半导体器件的系统的示例代表的框图。
图9是示出根据本公开的一个实施例的包括半导体器件的系统的示例代表的电路图。
图10是示出根据本公开的实施例的半导体器件的操作的时序图。
具体实施方式
现在将参照本公开的实施例，其示例在附图中示出。尽可能地，在整个附图中使用相同的附图标记来指代相同或相似的部分。
本公开的各种实施例可以针对提供一种半导体器件、测试方法和包括该半导体器件的系统，其基本上消除了由于相关技术的限制和缺点而引起的一个或更多个问题。
本公开的一个实施例总体而言可以涉及一种用于在不使用测试焊盘的情况下在特定时间点测试开路/短路(OS)测试的技术。
此外，信号的逻辑电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，并且描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。
供作参考，可以提供包括附加组件的实施例。此外，根据实施例，可以改变指示信号或电路的激活状态的激活高或激活低的配置。此外，可以修改实现相同功能所需的晶体管的配置。也就是说，根据具体情况，PMOS晶体管的配置和NMOS晶体管的配置可以彼此替换。如果需要，可以应用各种晶体管来实现这些配置。
供作参考，可以提供包括附加组件的实施例。此外，根据实施例，可以改变指示信号或电路的激活状态的激活高或激活低的配置。此外，可以修改实现相同功能或操作所需的逻辑门的配置。也就是说，根据具体情况，一种类型的操作的逻辑门配置和同一类型的操作的另一种逻辑门配置可以彼此替换。如果需要，可以应用各种逻辑门来实现这些配置。
图1是示出根据本公开的一个实施例的包括半导体器件的系统的示例代表的框图。
参见图1，具有根据本公开的实施例的半导体器件的开路和短路(开/短)(OS)测试系统可以包括半导体器件100和测试器件200。
在这种情况下，半导体器件100可以包括使能控制器110、输入电路120和输出电路130。
使能控制器110可以产生用于测试半导体器件100的使能信号EN。使能控制器110可以响应于测试使能信号TEN、启动使能信号BEN和测试模式信号TM而产生内部测试使能信号ITEN和使能信号EN。这里，在测试模式期间，可以由从外部控制器(未示出)接收的测试命令来激活测试模式信号TM。在下文中将参照图2来描述启动使能信号BEN。
例如，内部测试使能信号ITEN可以是用于测试每个焊盘的连接性的控制信号。也就是说，内部测试使能信号ITEN可以是用于测试每个焊盘的开路或短路状态的控制信号。内部测试使能信号ITEN可以仅在连接性测试操作期间被激活，并且可以不影响激活信号、预充电信号、读取信号、写入信号等，以控制半导体器件100的核心区。
输入电路120可以从测试器件200接收命令地址CA，并且可以将接收的命令地址CA输出至半导体器件100。输入电路120可以响应于从测试器件200接收的多个命令地址CA、内部测试使能信号ITEN和使能信号EN而产生多个输入信号MT。
输出电路130可以选择半导体器件100的内部数据MREG和从输入电路120接收的输入信号MT中的任意一个，并且可以将选中的一个输出至测试器件200或物理上位于半导体器件100外部的外部。也就是说，输出电路130可以在正常操作期间将内部数据MREG输出作为数据DQ，并且可以在测试操作期间将从输入电路120接收的输入信号MT输出作为数据DQ。例如，内部数据MREG可以指在正常操作期间从半导体器件100的存储器单元(未示出)接收的读取数据或写入数据。本公开的实施例将公开假设正常操作是读取模式，内部数据MREG是存储器单元(未示出)的读取数据。
输出电路130可以选择半导体器件100的内部数据MREG、内部测试使能信号ITEN和多个输入信号MT中的任意一个，从而产生多个数据DQ。当芯片选择信号CS和使能信号EN被激活时，输出电路130可将数据DQ输出至测试器件200。这里，数据DQ可以并行地输出至测试器件200。
输入电路120和输出电路130可以被配置为输入和输出(输入/输出)测试信号，以测试测试器件的每个焊盘和半导体器件100的每个焊盘之间的连接性。也就是说，半导体器件100可以经由输入电路120从测试器件200接收测试信号。
为了测试半导体器件100的焊盘连接状态，测试器件200可以产生命令地址CA和芯片选择信号CS，可以将命令地址CA和芯片选择信号CS输出至半导体器件100，并且可以从半导体器件100接收数据DQ。测试器件200可以分析从半导体器件100的输出电路130接收到的信号，并且可以测试半导体器件100的内部焊盘是否正常地耦接至半导体器件100的内部电路。
图2是示出图1中所示的包括半导体器件的系统的示例代表的电路图。
参见图2，使能控制器110可以产生用于激活针对半导体器件100的焊盘连接性的测试操作的使能信号EN。当测试器件200耦接至焊盘P2时，使能控制器110可以根据测试使能信号TEN来产生内部测试使能信号ITEN和使能信号EN。然而，如果根据半导体器件100的规范测试器件200未耦接至焊盘P2，则使能控制器110可以根据测试模式信号TM和启动使能信号BEN来产生内部测试使能信号ITEN和使能信号EN。
输入电路120可以包括焊盘P1和P2、输入焊盘电路121、缓冲电路122和输入组合电路123。
焊盘P1可以接收芯片选择信号CS。可以从测试器件200的芯片选择引脚220接收芯片选择信号CS。焊盘P2可以接收测试使能信号TEN。
输入焊盘电路121可以包括多个输入焊盘IP1～IP6，其被配置为将从测试器件200接收的多个命令地址CA1～CA6传输至缓冲电路122。例如，可以从测试器件200的命令地址引脚230接收多个命令地址CA1～CA6。多个命令地址CA1～CA6可以并行地输入至半导体器件100。
缓冲电路122可以缓冲从输入焊盘电路121接收的多个命令地址CA1～CA6。缓冲电路122可以包括多个缓冲器B1～B6，其被配置成通过缓冲多个命令地址CA1～CA6来输出多个缓冲信号CA1_B～CA6_B。如果使能信号EN被激活，则多个缓冲器B1～B6可以从输入焊盘电路121接收多个命令地址CA1～CA6。例如，使能信号EN可以激活多个缓冲器B1～B6。
可以根据测试模式信号TM和内部测试使能信号ITEN来选择性地激活多个缓冲器B1～B6之中的最后缓冲器B6。例如，如果测试模式信号TM和内部测试使能信号ITEN都被使能，则缓冲器B6被激活以输出缓冲信号CA6_B。
在基于半导体器件的规范的测试操作期间，多个命令地址CA1～CA6之中的一个命令地址(例如，命令地址CA6)可以不被使用。在这种情况下，被配置为缓冲命令地址CA6的缓冲器B6未被使用，使得缓冲信号(CA6_B)可以经由测试模式信号TM和内部测试使能信号ITEN而被固定为去激活状态。
输入组合电路123可以执行缓冲信号CA1_B～CA6_B之间的逻辑运算，从而输出多个输入信号MT0～MT9。输入组合电路123可以包括例如但不限于多个异或(XOR)门。这里，异或门XOR1可以执行缓冲信号CA2_B和CA3_B之间的异或运算。异或门XOR2可以执行异或门XOR1的输出信号与缓冲信号CA1_B之间的异或运算，从而输出输入信号MT0。异或门XOR3可以执行缓冲信号CA5_B和CA6_B之间的异或运算。异或门XOR4可以执行异或门XOR3的输出信号与缓冲信号CA4_B之间异或运算，从而输出输入信号MT1。类似地，输入组合电路123可以通过命令地址CA7～CA27的组合来产生剩余的输入信号MT2～MT9。输入组合电路123可以通过上述异或门的组合来产生多个输入信号MT0～MT9。
在图2的实施例中仅示出了两个输入信号MT0和MT1。然而，本公开的实施例假设10个输入信号(即，输入信号MT0～MT9)从输入电路120传送至输出电路130。另外，为了便于描述和更好地理解本公开，本公开的实施例例如公开了输入组合电路123由异或门组成。然而，本公开的范围或精神不限于此，应当注意的是，输入组合电路123也可以由另一个逻辑电路或其他逻辑电路组成。
输出电路130可以包括：输出组合电路131、输出选择电路132、选择信号发生电路133和输出焊盘电路134。
例如，输出组合电路131可以执行内部测试使能信号ITEN和从输入电路120接收的多个输入信号MT0～MT9之间的逻辑运算。输出组合电路131可以包括例如但不限于异或运算器、与(AND)运算器和反相运算器，以执行内部测试使能信号ITEN和多个输入信号MT0～MT9之间的逻辑运算。在一个实施例中，输出组合电路131可以包括例如但不限于多个异或门XOR5～XOR10、多个与门AND1和AND2以及多个反相器IV1和IV2，以执行内部测试使能信号ITEN和多个输入信号MT0～MT9之间的逻辑运算。本公开的一个实施例可以根据半导体器件的规范而不使用多个输入信号MT0～MT9之中的特定输入信号MT8和MT9。因此，为了选择性地使能特定的输入信号MT8和MT9，反相的内部测试使能信号ITEN可以被输入至与门AND1和AND2。
与门AND1可以执行输入信号MT8和由反相器IV1反相的内部测试使能信号ITEN之间的逻辑与运算。异或门XOR5可以执行输入信号MT0和MT1之间的逻辑异或运算。异或门XOR6可以执行异或门XOR5的输出信号和与门AND1的输出信号之间的逻辑异或运算。异或门XOR7可以执行输入信号MT2和MT3之间的逻辑异或运算。
与门AND2可以执行输入信号MT9和由反相器IV2反相的内部测试使能信号ITEN之间的逻辑与运算。异或门XOR8可以执行输入信号MT4和MT5之间的逻辑异或运算。异或门XOR9可以执行异或门XOR8的输出信号和与门AND2的输出信号之间的逻辑异或运算。异或门XOR10可以执行输入信号MT6和MT7之间的逻辑异或运算。
为了便于描述和更好地理解本公开，本公开的一个实施例例如已经公开了输出组合电路131由异或门和与门的组合组成。然而，本公开的范围或精神不限于此，应当注意的是，输出组合电路131也可以由其他逻辑电路组成。
输出选择电路132可以根据选择信号SEL1来选择与输出组合电路131的输出信号相对应的测试信号CT0～CT3中的任意一个以及内部数据MREG0～MREG3中的任意一个，并且因此可以将选择的结果输出作为读取数据GMRD0～GMRD3。
输出选择电路132可以包括例如但不限于或门OR1和多个选择电路M1～M8。例如，选择电路M1～M8中的每一个可以包括多路复用器MUX。
或门OR1可以执行内部测试使能信号ITEN的反相信号和数据宽度控制信号X4之间的逻辑或(OR)运算。在这种情况下，数据宽度控制信号X4可以用于控制输入/输出(I/O)数据位的幅度。数据宽度控制信号X4可以包括封装体的键合信息(bonding information)。尽管为了便于描述和更好地理解本公开，本公开的一个实施例例如已经公开了数据宽度控制信号由X4表示，但是本公开的范围或精神不限于此，并且数据宽度控制信号也可以被设定为特定的数据宽度，例如X8、X16、X32等。
多个选择电路M1～M8可以包括第一组的选择电路M1～M4和第二组的选择电路M5～M8。在这种情况下，第一组的选择电路M1～M4可以响应于或门OR1的输出信号来确定是否选择4个输入信号MT0～MT3，或者可以确定是否选择8个输入信号MT0～MT7的组合信号(其中假设输入信号MT8和MT9为未使用的情况)。第二组的选择电路M5～M8可以确定是否选择第一组的选择电路M1～M4的输出信号，或者可以确定是否选择半导体器件100的内部数据MREG0～MREG3。
第一组的选择电路M1～M4可以响应于或门OR1的输出信号来选择异或门XOR6、XOR7、XOR9和XOR10的输出信号中的任意一个以及输入信号MT0～MT3中的任意一个，从而输出测试信号CT0～CT3。
例如，如果内部测试使能信号ITEN处于逻辑低电平，则反相器IV1的输出信号可以被激活至高电平。输出组合电路131可以通过组合所有输入信号MT0～MT9来将4个信号输出至第一组的选择电路M1～M4。如果反相器IV1的输出信号被激活，则第一组的选择电路M1～M4可以选择通过所有输入信号MT0～MT9的组合而获得的异或门XOR6、XOR7、XOR9和XOR10的输出信号，从而输出测试信号CT0～CT3。相反，当数据宽度控制信号X4被激活时，第一组的选择电路M1～M4可以选择输入信号MT0～MT3，从而输出测试信号CT0～CT3。
例如，如果输出数据具有4比特位，则数据宽度控制信号X4被激活，使得仅选择4个输入信号MT0～MT3。如果数据宽度控制信号由X8表示，则数据DQ的数目为8。由于本公开的实施例假设数据宽度控制信号由X4表示，所以根据内部测试使能信号ITEN来输出4个数据DQ0～DQ3，而与封装体键合无关。
第二组的选择电路M5～M8可以响应于选择信号SEL1而选择测试信号CT0～CT3中的任意一个以及内部数据MREG0～MREG3中的任意一个。第二组的选择电路M5～M8可以通过全局线来将读取数据GMRD0～GMRD3输出至输出焊盘电路134。
例如，如果选择信号SEL1处于逻辑高电平，则第二组的选择电路M5～M8可以选择测试信号CT0～CT3，从而输出读取数据GMRD0～GMRD3。例如，如果选择信号SEL1处于逻辑低电平，则第二组的选择电路M5～M8可以选择在正常操作中使用的内部数据MREG0～MREG3，从而输出读取数据GMRD0～GMRD3。换言之，如果在内部测试使能信号ITEN被激活的测试时段期间选择信号SEL1被去激活，则半导体器件100的测试结果不被输出至测试器件200。
选择信号发生电路133可以组合从焊盘P1接收的芯片选择信号CS和使能信号EN，从而产生选择信号SEL1。如果芯片选择信号CS被激活至低电平并且使能信号EN被激活至高电平，则选择信号发生电路133可以激活选择信号SEL1。选择信号发生电路133可以包括(例如但不限于)反相器IV3和与门AND3。与门AND3可以执行由反相器IV3反相的芯片选择信号CS与使能信号EN之间的逻辑与运算，从而输出选择信号SEL1。
输出焊盘电路134可以包括多个焊盘P3～P6，其被配置为将从输出选择电路132接收的读取数据GMRD0～GMRD3传输至测试器件200的数据引脚240。根据半导体器件的规范，焊盘P7和P8可以不被使用。焊盘P7和P8可以响应于输入信号MT8和MT9而将数据选通信号DQS_t和DQS_c传输至测试器件200。然而，根据半导体器件的规范，本公开的一个实施例不将焊盘P7和P8连接至测试器件200的引脚。因此，如上所述，当内部测试使能信号ITEN被激活时，输出组合电路131不激活输入信号MT8和MT9。
也就是说，当内部测试使能信号ITEN被激活至高电平时，输入信号MT8不被传输至后端。也就是说，根据一个实施例，在测试操作中未使用数据选通信号DQS_t。因此，施加至焊盘P7的输入信号MT8可以根据内部测试使能信号ITEN而未被使用。
类似地，如果内部测试使能信号ITEN被激活至高电平，则输入信号MT9不被传输至后端。也就是说，根据一个实施例，在测试操作中未使用数据选通信号DQS_c。因此，施加至焊盘P8的输入信号MT9根据内部测试使能信号ITEN而未被使用。
如果内部测试使能信号ITEN处于逻辑低电平，则可以认识到，根据一个实施例的测试器件200不用于特定目的。因此，在通常的测试操作期间，输入信号MT8和MT9可以被使用。
根据特定目的，测试器件200可以不耦接至半导体器件100的一些引脚。从图2的实施例可以看出，被配置为接收测试使能信号TEN的焊盘以及被配置为接收命令地址CA6和数据选通信号DQS_t和DQS_c的焊盘P7和P8未耦接至测试器件200。
测试器件200可以包括：测试控制器210、芯片选择引脚220、命令地址引脚230、数据引脚240和时钟引脚250。例如，测试控制器210可以产生命令地址CA(即，CA[0:27])、时钟信号CLK、反相时钟信号CLKB和芯片选择信号CS，并且可以接收数据DQ(即，DQ[0:3])作为输入。
为了便于描述和更好地理解本公开，本公开的一个实施例例如将公开从测试器件200输出的命令地址CA[0:27]的数目被设定为28，并且输入至测试器件200的数据DQ[0:3]的数目被设定为4。也就是说，图2的实施例假设(例如但不限于)输入至半导体器件100的命令地址CA1～CA27的数目比从半导体器件100输出的数据DQ0～DQ3的数目大(即，输入焊盘的数目比输出焊盘的数目大)。
为了便于描述和更好地理解本公开，在本公开的实施例中仅示出了6个命令地址CA1～CA6。然而，根据本公开的一个实施例，命令地址CA的数目和数据DQ的数目不限于此，并且也可以在不脱离本公开的范围或精神的情况下以各种方式进行修改。
测试控制器210可以经由芯片选择引脚220来输出芯片选择信号CS。测试控制器210可以经由命令地址引脚230来输出多个命令地址CA1～CA6。测试控制器210可以经由数据引脚250从半导体器件100接收数据DQ0～DQ3。根据一个实施例的半导体器件可以不经由时钟引脚250接收时钟信号CLK和CLKB，并且可以经由内部时钟读取内部数据。因此，在实施例的测试操作中不使用测试器件200的时钟引脚250。
尽管本公开的实施例例如已经公开了测试器件200的引脚220～250耦接至如图2所示的半导体器件100的焊盘(P1、P3～P6、IP1～IP6)，但是本公开的范围或精神不限于此，并且测试器件200的引脚220～250也可以以各种方式耦接至半导体器件100的焊盘(P1、P3～P6、IP1～IP6)。
下面的表1示出了响应于命令地址CA1～CA27的数据DQ0的输出逻辑。为了便于说明，这里将省略表1中未示出的剩余命令地址CA7～CA24的逻辑值。
[表1]
Figure GDA0003492144900000101
Figure GDA0003492144900000111
如果输入至半导体器件100的命令地址CA1～CA27的数目比从半导体器件100输出的数据DQ0～DQ3的数目大，或者如果每个输入信号为1或0，则可以使用限制数目的输入模式。
在这种情况下，存在错误通过的高可能性，其中尽管因为特定引脚故障或者更多的引脚故障而出现故障状态，但是故障状态会被误解为通过状态。因此，在测试操作期间，需要以各种方式改变输入信号的模式组合。为此，根据实施例，改变输入信号MT0、MT1和MT8的位数，使得如表1所示地改变输入信号的模式。
测试器件200识别输出数据DQ0。如果‘1’的数目是奇数，则数据被确定为“1”。如果“1”的数目是偶数，则数据被确定为零“0”。也就是说，当如表1所示地改变输入信号MT0、MT1和MT8的模式时，数据DQ0的期望值可以被输出为“0”或“1”。本公开的实施例假设不使用命令地址CA6，使得出现具有逻辑状态“0”的“不关心(Don’tcare)”状态。
如果输入信号MT0、MT1和MT8的每个比特位都被设定为“1”或“0”，则存在错误通过的高可能性，使得数据DQ0的期望值被输出为逻辑状态“0”。另外，命令地址(例如，CA1～CA5、CA25～CA27)的逻辑值逐个改变为比特位值“1”，使得输出数据DQ能够被区分。如上所述，测试器件200可以顺序地输入表1所示的输入命令地址CA1～CA6和CA25～CA27的输入模式。测试器件200可以将数据DQ0与数据DQ0的期望值进行比较，如表1所示。因此，测试器件200可以判断与半导体器件100的命令地址CA1～CA6或CA25～CA27相对应的焊盘是否正常耦接至半导体器件100的内部电路。
图3是示出图2所示的使能控制器110的代表的电路图。
参见图3，使能控制器110可以包括：启动控制器111、锁存电路112、测试信号输入电路113、使能信号输出电路114和上拉驱动电路115。
使能控制器110可以使用在半导体器件的初始操作中激活的启动使能信号BEN来产生用于激活开路/短路(OS)测试操作的使能信号EN。
如果在启动操作期间启动使能信号BEN被激活，则启动控制器111可以激活启动信号BUP。在这种情况下，在半导体器件100的初始操作期间，在上电信号PWR去激活之后，启动使能信号BEN可以被使能。响应于上电信号PWR，可以在半导体器件100中产生启动使能信号BEN。
启动信号BUP可以更新在半导体器件100的熔丝中编程的行和列地址的修复信息。在启动时间间隔期间，包含在半导体器件100的外围区中的电路可以不执行特定的操作。
锁存电路112耦接至焊盘P2，使得锁存电路112能够在预定时间期间锁存焊盘P2的输出端子的逻辑电平。锁存电路112可以包括用作下拉驱动电路的反相器IV5和NMOS晶体管NM1。NMOS晶体管NM1可以耦接在焊盘P2的输出端子和接地电压端子之间，使得NMOS晶体管NM1可以经由栅极端子来接收反相器IV5的输出信号。在本公开的一个实施例中，由于焊盘P2处于非连接状态，所以当NMOS晶体管NM1导通时，焊盘P2的输出端子被下拉至接地电压(VSS)电平。
测试信号输入电路113可以组合测试模式信号TM和启动信号BUP，从而产生内部测试使能信号ITEN。测试信号输入电路113可以包括反相器IV4和与非(NAND)门ND1。与非门ND1可以执行由反相器IV4反相的测试模式信号TM和启动信号BUP之间的逻辑与非运算，从而输出内部测试使能信号ITEN。
使能信号输出电路114可以组合锁存电路112的输出信号和内部测试使能信号ITEN，从而输出使能信号EN。使能信号输出电路114可以包括与非门ND2，其通过执行锁存电路112的输出信号和内部测试使能信号ITEN之间的逻辑与非运算来输出使能信号EN。
上拉驱动电路115可以包括PMOS晶体管PM1，其耦接在电源电压(VDD)输入端子和锁存电路112的输出端子之间，以经由其栅极端子来接收上电信号PWR。在执行半导体器件100的初始上电操作之前，上拉驱动电路115的上电信号PWR处于逻辑低电平，使得锁存电路112的输出端子通过上拉驱动电路115上拉至电源电压(VDD)电平。如果在初始上电操作期间上电信号PWR处于逻辑高电平，则上拉驱动电路115的PMOS晶体管PM1关断。
如果使能控制器110被应用于指示测试器件200和焊盘P2之间的连接的规范，则使能控制器110可以根据测试使能信号TEN来产生使能信号EN。如果如实施例所示，测试器件200未耦接至焊盘P2，则使能控制器110可以根据测试模式信号TM和启动使能信号BEN来产生使能信号EN。
根据半导体器件100的规范被配置为接收测试使能信号TEN的附加焊盘P2可以被包括在使能控制器110中。然而，为了特定目的在测试器件200中使用的引脚数目需要被最小化，使得测试器件200的一些引脚处于非连接状态。如果被配置为接收测试使能信号TEN的焊盘P2处于非连接状态，则不可能进入用于测试半导体器件100的连接性的模式。
然而，无论焊盘P2连接或不连接，使能控制器110可以响应于启动使能信号BEN来产生内部测试使能信号ITEN，通过该内部测试使能信号ITEN，半导体器件进入测试模式。因此，可以在实施例的半导体器件中执行自开路/短路(OS)测试，使得也可以在各种制造产品中执行通用测试。
图4是示出图2中所示的缓冲电路122的电路图。
图4的实施例例如将公开多个缓冲器B1～B6之中的第一缓冲器B1和最后缓冲器B6。第一缓冲器B1和其余缓冲器B2～B5在结构上彼此相同，因此，在此将省略其余的缓冲器B2～B5的描述。
缓冲器B1可以包括：命令缓冲器BUF1、与非门ND4和反相器IV7。命令缓冲器BUF1可以缓冲命令地址CA1。与非门ND4可以执行使能信号EN和命令缓冲器BUF1的输出信号之间的逻辑与非运算。反相器IV7可以通过将与非门ND4的输出信号反相来输出缓冲信号CA1_B。
缓冲器B6可以包括：命令缓冲器BUF2、与门AND4和AND5、与非门ND3和反相器IV8。命令缓冲器BUF2可以缓冲命令地址CA6。与门AND4可以执行使能信号EN和命令缓冲器BUF2的输出信号之间的逻辑与运算。与门AND5可以执行测试模式信号TM和内部测试使能信号ITEN之间的逻辑与运算。与非门ND3可以执行与门AND4和AND5的输出信号之间的逻辑与非运算。反相器IV8可以通过将与非门ND3的输出信号反相来输出缓冲信号CA6_B。
从图4可以看出，当使能信号EN被激活时，缓冲器B1可以缓冲命令地址CA1，从而输出缓冲信号CA1_B。然而，只有当使能信号EN、测试模式信号TM和内部测试使能信号ITEN被激活时，最后缓冲器B6可以激活缓冲信号CA6_B。如果不使用缓冲器B6，则测试模式信号TM和内部测试使能信号ITEN处于逻辑低电平，使得缓冲信号CA6_B可以被固定为逻辑低电平，导致由外部噪声等引起的一个或更多个故障部件的可能性降低。
如上所述，本公开的实施例可以从测试器件200的相应引脚220～240接收测试信号，以测试包含在半导体器件100中的相应焊盘(P1、P3～P6)的开路或短路状态。半导体器件100可以经由输入电路120从测试器件200接收测试信号，并且测试器件200可以从半导体器件100的输出电路130接收输出信号。测试器件200的测试控制器210可以分析从半导体器件100接收的信号是否正常输出，使得测试控制器210可以确定包含在半导体器件中的各个焊盘(P1、P3～P6)的连接性。
图5是示出根据本公开的一个实施例的包括半导体器件的系统的示例代表的框图。
参见图5，包括半导体器件的系统可以包括半导体器件300和测试器件400。
半导体器件300可以包括：使能控制器310、输入电路320和输出电路330。
使能控制器310可以响应于测试模式信号TM和启动使能信号BEN而产生用于执行半导体器件300的测试操作的使能信号EN。使能信号EN可以测试每个焊盘的连接性。也就是说，使能信号EN可以测试每个焊盘的开路或短路状态。
输入电路320可以接收从测试器件400接收的信号，并且可以将接收的信号输出至半导体器件300。输入电路320可以响应于从测试器件400接收的时钟信号CLK和CLKB、多个命令地址CA和使能信号EN而产生多个输入信号CAn_B以及时钟信号CLK_B和CLKB_B。可以从测试器件400接收多个命令地址CA、时钟信号CLK和CLKB以及芯片选择信号CA。
输出电路330可以选择半导体器件300的内部数据和从输入电路320接收的信号中的任意一个，并且可以将选中的一个输出至测试器件400或物理上位于半导体器件300外部的外部。也就是说，输出电路330可以在正常操作期间将内部数据输出至测试器件400，并且可以在测试操作期间将从输入电路320接收的输入信号CAn_B和时钟信号CLK_B和CLKB_B输出至测试器件400。
输出电路330可以选择半导体器件300的内部数据和多个输入信号中的任意一个，或者可以选择半导体器件300的内部数据和时钟信号CLK_B和CLKB_B中的任意一个，从而产生多个数据DQ。当芯片选择信号CS和使能信号EN被激活时，输出电路330可以选择半导体器件300的内部数据和多个输入信号CAn_B中的任意一个，从而产生数据选通信号DQS_t和DQS_c。
当芯片选择信号CS和使能信号EN被激活时，输出电路330可以将数据DQ和数据选通信号DQS_t和DQS_c输出至测试器件400。数据DQ和数据选通信号DQS_t和DQS_c可以并行输出至测试器件400。
为了测试半导体器件300的焊盘连接状态，测试器件400可以产生命令地址CA、时钟信号CLK和CLKB以及芯片选择信号CS，可以将产生的信号输出至半导体器件300，以及可以从半导体器件300接收数据DQ和数据选通信号DQS_t和DQS_c。测试器件400可以识别输出电路300的输出信号，并且因此可以测试输入信号是否正常输出。
图6是示出图5中所示的包括半导体器件的系统的示例代表的电路图。
参见图6，为了激活半导体器件300的焊盘连接性的测试操作，使能控制器310可以根据测试模式信号TM和启动使能信号BEN来产生使能信号EN。
输入电路320可以包括：焊盘P10、输入焊盘电路321和缓冲电路322。
焊盘P10可以接收芯片选择信号CS作为输入。可以从测试器件400的芯片选择引脚420接收芯片选择信号CS。
输入焊盘电路321可以包括多个输入焊盘IP10～IP17，其被配置为将从测试器件400接收的多个命令地址CA0～CA5以及时钟信号CLK和CLKB输出至缓冲电路322。这里，可以从测试器件400的命令地址引脚440接收多个命令地址CA0～CA5。可以从测试器件400的时钟引脚430接收时钟信号CLK和CLKB。多个命令地址CA0～CA5可以并行地输入至半导体器件400。
缓冲电路322可以包括多个缓冲器B10～B17，其被配置为缓冲从输入焊盘电路321接收的命令地址CA0～CA5以及时钟信号CLK和CLKB。如果使能信号EN被激活，则多个缓冲器B10和B11可以缓冲从测试器件400的时钟引脚430接收的时钟信号CLK和CLKB，从而输出时钟信号CLK_B和CLKB_B。如果使能信号EN被激活，则多个缓冲器B12～B17可以缓冲从命令地址引脚440接收到的多个命令地址CA0～CA5，从而输出多个输入信号CA0_B～CA5_B。
输出电路330可以包括输出组合电路331、输出选择电路332、选择信号发生电路333和输出焊盘电路334。
输出组合电路331可以包括例如但不限于被配置为执行从输入电路320接收的多个输入信号CA0_B～CA5_B之间的逻辑运算的多个异或门XOR11～XOR14。
异或门XOR11可以执行输入信号CA4_B和CA5_B之间的逻辑异或运算。异或门XOR12可以执行异或门XOR11的输出信号和输入信号CA3_B之间的逻辑异或运算。异或门XOR13可以执行输入信号CA1_B和CA2_B之间的逻辑异或运算。异或门XOR14可以执行异或门XOR13的输出信号和输入信号CA0_B之间的逻辑异或运算。
为了便于描述和更好地理解本公开，本公开的实施例例如已经公开了输出组合电路331由异或门组成。然而，本公开的范围或精神不限于此，应当注意的是，输出组合电路331还可以根据需要由其他逻辑电路组成。
输出选择电路332可以根据选择信号SEL2来选择输出组合电路331的输出信号和内部数据中的任意一个，并且因此可以输出选中的一个。输出选择电路332可以根据选择信号SEL2来选择缓冲电路322的输出信号和内部数据中的任意一个，并且因此可以输出选中的一个。也就是说，输出选择电路可以在测试操作期间选择缓冲电路322的输出信号，并且可以在正常操作期间选择内部数据。
输出选择电路332可以包括多个选择电路M10～M19。在这种情况下，选择电路M10～M19中的每个可以包括例如但不限于多路复用器MUX。
多个选择电路M10～M19可以包括第一组的选择电路M10～M17和第二组的选择电路M18和M19。如果选择信号SEL2被激活，则第一组的选择电路M10～M17可以选择缓冲电路322的输出信号和半导体器件300的内部数据，从而输出数据DQ0～DQ7。如果选择电路SEL2被激活，则第二组的选择电路M18和M19可以从输出组合电路331的输出信号和半导体器件300的内部数据之中选择输出组合电路331的输出信号，并且可以输出数据选通信号DQS_t和DQS_c。
选择信号发生电路333可以组合从焊盘P10接收的芯片选择信号CS和使能信号EN，从而可以产生选择信号SEL2。如果芯片选择信号CS被激活至低电平并且使能信号EN被激活至高电平，则选择信号发生电路333可以激活选择信号SEL2。选择信号发生电路333可以包括例如但不限于反相器IV9和与门AND6。与门AND6可以执行由反相器IV9反相的芯片选择信号CS和使能信号EN之间的逻辑与运算，从而输出选择信号SEL2。
输出焊盘电路334可以包括多个焊盘P11～P20，其被配置为将从输出选择电路332接收的数据选通信号DQS_t和DQS_c和数据DQ0～DQ7传输至测试器件400的数据引脚460和数据选通引脚450。也就是说，焊盘P11和P12可以响应于输入信号CA0_B～CA5_B而将数据选通信号DQS_t和DQS_c传输至测试器件400。焊盘P13～P20可以响应于输入信号CA0_B～CA5_B以及时钟信号CLK_B和CLKB_B而将数据DQ0～DQ7传输至测试器件400。
测试器件400可以是用于测试半导体器件300的焊盘连接状态的器件。测试器件400可以包括：测试控制器410、芯片选择引脚420、时钟引脚430、命令地址引脚440、数据选通引脚450和数据引脚460。
测试控制器410可以产生命令地址CA、时钟信号CLK、反相时钟信号CLKB和芯片选择信号CS，并且可以接收数据DQ和数据选通信号DQS_t和DQS_c。为了便于描述和更好地理解本公开，本公开的实施例假设从测试器件400输出的命令地址CA[0:5]的数目被设定为6，并且输入至测试器件400的数据DQ[0:7]的数目被设定为8。然而，命令地址CA的数目和数据DQ的数目不限于此，并且在不脱离本公开的范围或精神的情况下还可以以各种方式进行修改。
测试控制器410可以经由芯片选择引脚420来输出芯片选择信号CS。测试控制器410可以经由时钟引脚430来输出时钟信号CLK和CLKB。测试控制器410可以经由命令地址引脚440来输出多个命令地址CA0～CA5。测试控制器410可以经由数据引脚460从半导体器件300接收数据DQ0～DQ7。测试控制器410可以经由数据选通引脚450从半导体器件接收数据选通信号DQS_t和DQS_c。
假设图6的实施例能够应用于其中输入至半导体器件300的命令地址CA0～CA5的数目和输入至半导体器件300的时钟信号CLK和CLKB的数目与从半导体器件300输出的数据DQ0～DQ7的数目相同的情况的示例(即，输入焊盘的数目与输出焊盘的数目相同的情况的示例)。图6的实施例也能够应用于通过输入信号CA0_B～CA5_B的组合来产生数据选通信号DQS_t和DQS_c的其他情况。
尽管如图6所示本公开的实施例例如已经公开了测试器件400的相应引脚430～460耦接至半导体器件300的相应焊盘P10～P20和IP10～17，但是本公开的范围或精神不限于此。
根据应用于移动设备的半导体器件300的规范，仅制造的产品包括用于接收测试使能信号的焊盘，而剩余的移动封装体产品不包括用于测试使能信号的附加焊盘。在使用移动封装体的情况下，移动封装体中使用的焊盘的数目被最小化，以降低产品成本以及增加封装体制造的益处。因此，在这种封装体制造中，增加焊盘的数目会导致财务困难。因此，本公开的实施例可以允许根据启动使能信号BEN从半导体器件300的内部产生自测试信号。
图7是示出图6中所示的使能控制器310的代表的电路图。
参见图7，使能控制器310可以包括启动控制器311和使能信号输出电路312。
如果启动使能信号BEN在启动操作期间被激活，则启动控制器311可以激活启动信号BUP。使能信号输出电路312可以通过组合测试模式信号TM和启动信号BUP的输出信号来输出使能信号EN。
使能信号输出电路312可以包括例如但不限于与非门ND5以及反相器IV10和IV11。与非门ND5可以执行启动信号BUP和由反相器IV10反相的测试模式信号TM之间的逻辑与非运算。反相器IV11可以通过将与非门ND4的输出信号反相来输出使能信号EN。
图8是示出根据本公开的一个实施例的包括半导体器件的系统的示例代表的框图。
参见图8，如果多个半导体器件600和611由模块化封装体组成，则半导体器件600和611可以对数据DQ和命令地址CA充电。半导体器件600和610的各个内部电路可以被实现为与图1和图2的实施例的各个内部电路大体上相同，或者可以被实现为与图5和图6的实施例的各个内部电路大体上相同。
测试器件500可以输出芯片选择信号CS1和CS2以选择半导体器件600和610。在半导体器件600和610中，可以通过芯片选择信号CS1和CS2彼此独立地选择相应的芯片。
因此，如果芯片选择信号CS1和CS2被去激活并且相应的芯片未被选择，则即使在半导体器件600和610中进行测试时，数据DQ也不输出至测试器件500。尽管多个半导体器件600和610由封装体构成，但是芯片选择信号CS1和CS2彼此分离，使得每个芯片可以被独立地测试。测试器件可以区分选中芯片的输出数据DQ，从而识别测试结果。
下面的表2示出了响应于芯片选择信号CS1和CS2以及命令地址CA1～CA27的数据DQ0的输出逻辑。为了便于描述，这里省略了表1中未示出的剩余命令地址CA7～CA24的逻辑值。
[表2]
Figure GDA0003492144900000181
Figure GDA0003492144900000191
参见表2，根据芯片选择信号CS1和CS2的逻辑电平来选择半导体器件600和610。例如，如果芯片选择信号CS1被设定为逻辑值“1”，则这意味着半导体器件600被选中。如果芯片选择信号CS2被设定为逻辑值“1”，则这意味着半导体器件610被选中。
改变输入信号MT0、MT1和MT8的比特位的数目，使得输入信号的模式也改变。测试器件500区分输出数据DQ0。如果‘1’的数目是奇数，则数据被确定为“1”。如果‘1’的数目是偶数，则数据被确定为零“0”。也就是说，由于根据表2中所示的输入信号MT0、MT1和MT8的模式变化来区分数据DQ0的逻辑电平的方法在上述表1的详细描述中已经公开，因此为了便于描述，在此将省略其描述。
图9是示出根据本公开的一个实施例的包括半导体器件的系统的示例代表的电路图。
图9的实施例公开了半导体器件830、840和850由模块化MCP(多芯片封装体)800组成。半导体器件830、840和850的各个内部电路可以被实施为与图1和图2的各个内部电路大体上相同，或者可以实施为与图5和图6的各个内部电路大体上相同。
在图9的实施例的多芯片封装体(MCP)800中，相应的半导体器件830、840和850可以在垂直方向上层叠。半导体器件830、840和850可以分别包括焊盘890、891和892。焊盘890、891和892分别设置在半导体器件830、840、850的顶部上。尽管在附图中未示出，但是分别形成在半导体器件830、840和850中的焊盘890、891和892可以指在图2和图6中所示的输入焊盘或输出焊盘。相应的半导体器件830、840和850可以经由粘合构件860层叠。半导体器件830、840和850中的至少一个可以被实施为图1和图2中所示的半导体器件，或者实施为图5和图6中所示的半导体器件。
焊盘880可以形成在主衬底820的顶表面上，并且至少一个球810可以形成在主衬底820的底表面处。MCP 800可以经由球810将测试信号输入/输出至测试器件700。在这种情况下，主衬底820可以是印刷电路板(PCB)。
主衬底820的焊盘880可以经由导线900电耦接至分别形成在半导体器件830、840和850中的焊盘890、891和892。如果从测试器件700接收到测试信号，则接收的测试信号可以经由球810、主衬底820的焊盘880和导线900传输至相应的焊盘890、891和892。
例如，图1至图8的实施例可以用于测试在路线(A)上遇到的线路的开路或短路状态。也就是说，图1至图8的实施例可以用于测试从MCP 800的球810连接至相应的焊盘890、891和892的线路的连接性。在一个实施例中，环氧模塑化合物(EMC)870可以覆盖并保护MCP的元件。
图10是示出根据本公开的实施例的半导体器件的操作的时序图。假设图10的时序图被应用于图1和图2所示的实施例的半导体器件100。
如果上电信号PWR被去激活至高电平，则产生半导体器件100的内部时钟信号CKE。如果反相复位信号RSTB被去激活至高电平，则启动使能信号BEN被激活至高电平，使得启动操作开始。在启动操作保持预定时间之后，启动使能信号BEN可以被去激活至低电平。
在启动使能信号BEN激活之后经过预定时间之后，使能控制器110可以将内部测试使能信号ITEN激活至逻辑高电平。如果测试模式信号TM被激活，则测试模式开始。如果启动使能信号被去激活，则使能控制器110可以将内部测试使能信号ITEN去激活至逻辑低电平。
芯片选择信号CS在内部时钟信号CKE的有效时间段内被激活至逻辑低电平。输入信号IN可以经由半导体器件100的输入电路120输入。在经过预定时间之后，可以将用于指示每个焊盘的连接性或非连接性的输出信号OUT输出至测试器件200。输入信号IN可以是图2和图4的实施例中所示的命令地址CA1～CA6、时钟信号CLK、CLKB等中的任意一个。输出信号OUT可以是图2和图4的实施例中所示的数据选通信号DQS_t和DQS_c、数据DQ0～DQ3等中的任意一个。
从以上描述明显的是，本公开的实施例在不使用测试焊盘的情况下在特定时间点执行焊盘的开路/短路(OS)测试，使得可以执行半导体器件的自测试，而与半导体器件的规范无关。
本领域技术人员将理解的是，在不脱离本公开的精神和基本特性的情况下，实施例可以采用除了本文所阐述的那些之外的其它特定方式来实施。因此，上述实施例在所有方面都被解释为说明性的而不是限制性的。本公开的范围应由所附权利要求及其合法等同形式来确定，而不是上述描述来确定。此外，落入所附权利要求的含义和等同范围内的所有改变旨在包括在其中。另外，对于本领域技术人员显而易见的是，在所附权利要求中彼此未明确引用的权利要求可以作为实施方案组合呈现，或者在提交申请之后通过后续的修改而作为新的权利要求被包括。
尽管已经描述了许多说明性实施例，但是应当理解，本领域技术人员可以设计出落入本公开原理的精神和范围内的许多其它修改和实施例。具体地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置中可以进行许多变化和修改。除了组成部件和/或布置中的变化和修改之外，可替换的用途对于本领域技术人员也是显而易见的。
图中的每个元件的符号
100：半导体器件
200：测试器件
110：使能控制器
120：输入电路
130：输出电路

Claims (24)

1.一种半导体器件，包括：
使能控制器，被配置为基于启动使能信号和测试模式信号来产生内部测试使能信号和用于测试焊盘连接性的使能信号；
输入电路，被配置为：在使能信号的激活期间，通过缓冲多个命令地址来产生多个输入信号；以及
输出电路，被配置为：在使能信号的激活期间，选择内部数据或从输入电路接收的所述多个输入信号，并且将选中的一个输出至半导体器件的外部，
其中，在测试模式期间，基于将从所述输入电路的输入焊盘施加的信号传送至所述输出电路的输出焊盘来测试所述焊盘连接性。
2.根据权利要求1所述的半导体器件，其中，使能控制器包括：
启动控制器，被配置为基于启动使能信号在启动操作期间激活启动信号；
锁存电路，被配置为：下拉驱动接收测试使能信号的焊盘的输出信号，并且锁存下拉驱动结果；
测试信号输入电路，被配置为通过组合测试模式信号和启动信号来产生内部测试使能信号；
使能信号输出电路，被配置为通过组合锁存电路的输出信号和内部测试使能信号来输出使能信号；以及
上拉驱动电路，被配置为：在加电信号的激活期间，上拉驱动锁存电路的输出信号。
3.根据权利要求2所述的半导体器件，其中，接收测试使能信号的焊盘和接收数据选通信号的焊盘处于非连接状态。
4.根据权利要求1所述的半导体器件，其中，输入电路包括：
输入焊盘电路，被配置为从半导体器件的外部接收所述多个命令地址；
缓冲电路，被配置为缓冲从输入焊盘电路接收的所述多个命令地址；
输入组合电路，被配置为：通过执行缓冲电路的输出信号之间的逻辑运算，来输出所述多个输入信号；以及
焊盘，被配置为将从半导体器件的外部接收的芯片选择信号传输至输出电路。
5.根据权利要求4所述的半导体器件，其中：
缓冲电路包括多个缓冲器，
其中，多个缓冲器之中的一些缓冲器的输出信号基于测试模式信号和内部测试使能信号被去激活至特定的逻辑电平。
6.根据权利要求1所述的半导体器件，其中，输出电路被配置为基于内部测试使能信号来阻挡所述多个输入信号之中的一些输入信号的输出。
7.根据权利要求1所述的半导体器件，其中，输出电路包括：
输出组合电路，被配置为：执行所述多个输入信号之间的逻辑运算，并且输出逻辑运算的结果；
选择信号发生电路，被配置为通过组合芯片使能信号和使能信号来产生选择信号；
输出选择电路，被配置为：基于内部测试使能信号和选择信号来选择内部数据或输出组合电路的输出信号，并且输出选中的一个；以及
输出焊盘电路，被配置为将输出选择电路的输出信号传输至半导体器件的外部。
8.根据权利要求7所述的半导体器件，其中，输出组合电路被配置为：在内部测试使能信号的激活期间，阻挡与输出焊盘电路的未使用焊盘相对应的输入信号。
9.根据权利要求7所述的半导体器件，其中，输出组合电路包括：
与运算器，被配置为执行内部测试使能信号的反相信号与所述多个输入信号中的一些输入信号之间的逻辑与运算；以及
多个异或运算器，被配置为执行与运算器的输出信号与所述多个输入信号之间的逻辑异或运算。
10.根据权利要求7所述的半导体器件，其中，选择信号发生电路被配置为当芯片使能信号和使能信号被激活时激活选择信号。
11.根据权利要求1所述的半导体器件，其中，所述多个命令地址的数目比输出电路的输出数据的数目大。
12.一种半导体器件，包括：
使能控制器，被配置为基于启动使能信号和测试模式信号来产生用于测试焊盘连接性的使能信号；
输入电路，被配置为：在使能信号的激活期间，通过缓冲多个命令地址和时钟信号来产生多个输入信号；以及
输出电路，被配置为：在使能信号的激活期间，基于选择信号来选择性地将从输入电路接收的所述多个输入信号输出至半导体器件的外部，
其中，在测试模式期间，基于将从所述输入电路的输入焊盘施加的信号传送至所述输出电路的输出焊盘来测试所述焊盘连接性。
13.根据权利要求12所述的半导体器件，其中，使能控制器包括：
启动控制器，被配置为：基于启动使能信号，在启动操作期间激活启动信号；以及
使能信号输出电路，被配置为通过组合测试模式信号和启动信号来产生使能信号。
14.根据权利要求12所述的半导体器件，还包括：
焊盘，被配置为将从半导体器件的外部接收的芯片选择信号传输至输出电路。
15.根据权利要求12所述的半导体器件，其中，输入电路包括：
输入焊盘电路，被配置为从半导体器件的外部接收所述多个命令地址和时钟信号；以及
缓冲电路，被配置为缓冲所述多个命令地址和时钟信号。
16.根据权利要求12所述的半导体器件，其中，输出电路包括：
输出组合电路，被配置为：执行所述多个输入信号之间的逻辑运算，并且输出逻辑运算的结果；
选择信号发生电路，被配置为通过组合芯片使能信号和使能信号来产生选择信号；
输出选择电路，被配置为：基于选择信号来选择内部数据或输出组合电路的输出信号，并且输出选中的一个；以及
输出焊盘电路，被配置为将输出选择电路的输出信号传输至半导体器件的外部。
17.根据权利要求16所述的半导体器件，其中：
如果芯片使能信号和使能信号被激活，则选择信号发生电路被配置为激活选择信号。
18.根据权利要求16所述的半导体器件，其中，输出电路通过经由输出组合电路来组合所述多个输入信号而产生数据选通信号，并且将产生的数据选通信号输出至半导体器件的外部。
19.根据权利要求12所述的半导体器件，其中，命令地址的数目与时钟信号的数目之和与输出电路的输出数据的数目相同。
20.一种系统，包括：
焊盘，被配置为用于输入和输出多个命令地址和数据；以及
半导体器件，被配置为：通过焊盘大体上同时接收所述多个命令地址以产生多个输入信号，并且在使能信号的激活期间通过组合所述多个输入信号来输出数据，其中，输出至焊盘的信号的数目基于用于测试焊盘连接性的内部测试使能信号来选择性地改变，
其中，在测试模式期间，基于将从输入电路的输入焊盘施加的信号传送至输出电路的输出焊盘来测试所述焊盘连接性。
21.根据权利要求20所述的系统，其中，半导体器件包括：
使能控制器，被配置为基于启动使能信号和测试模式信号来产生使能信号和内部测试使能信号；
输入电路，被配置为：在使能信号的激活期间，通过缓冲多个命令地址来产生多个输入信号；以及
输出电路，被配置为：在使能信号的激活期间选择内部数据或从输入电路接收的所述多个输入信号，将选中的一个输出至测试器件，并且基于内部测试使能信号来阻挡所述多个输入信号之中的一些输入信号的输出。
22.一种用于测试半导体的方法，包括：
基于启动使能信号和测试模式信号来产生用于测试焊盘连接性的使能信号；
在使能信号的激活期间，通过缓冲施加至输入焊盘电路的多个信号来产生多个输入信号；以及
在芯片选择信号和使能信号的激活期间组合所述多个输入信号，并且将组合的结果输出至输出焊盘电路，
其中，在测试模式期间，基于将从输入电路的输入焊盘施加的信号传送至输出电路的输出焊盘来测试所述焊盘连接性。
23.根据权利要求22所述的方法，其中，施加至输入焊盘电路的所述多个信号的数目比输出至输出焊盘电路的信号的数目大。
24.根据权利要求22所述的方法，还包括：
基于内部测试使能信号，阻挡输出至输出焊盘电路的信号之中的一些信号的输出。
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