JP4437986B2 - 半導体集積回路装置、インターフェース試験制御回路および試験方法 - Google Patents
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Description
前記複数のインターフェースのいずれか1つに、前記半導体集積回路装置の接続相手先デバイスであって、動作仕様が異なる接続相手先デバイスのインターフェースをエミュレートする動作を実行させるエミュレート制御部を備えることを特徴とする半導体集積回路装置。
(付記2) 前記エミュレート制御部が、前記半導体集積回路装置内に組み込まれ、テストデータを生成するビルト・イン・セルフ・テスト回路内に備えられることを特徴とする付記1記載の半導体集積回路装置。
(付記3) 前記エミュレート動作を実行するインターフェースが前記テストデータの送信側である時、前記エミュレート制御部が、該インターフェース内のデータ送信部に対して、前記ビルト・イン・セルフ・テスト回路によって生成されるテストデータの送信を選択させる送信データ選択指示信号を出力することを特徴とする付記2記載の半導体集積回路装置。
(付記4) 前記エミュレート制御部が、前記インターフェース内のデータ送信制御部に対して、該インターフェースに対するエミュレート動作指示信号を出力し、
該データ送信制御部が、さらに前記データ送信部内の出力イネーブル端子付データ送信バッファに出力イネーブル信号を出力することを特徴とする付記3記載の半導体集積回路装置。
(付記5) 前記エミュレート動作を実行するインターフェースが前記テストデータの受信側である時、該受信テストデータの送信側から送られるデータストローブ信号を遅延させた信号を、受信するテストデータをラッチするためのクロック信号として該インターフェース内のデータ受信部に用いさせるために、前記エミュレート制御部が、該インターフェース内のデータ受信制御部に対して、該データストローブ信号を遅延させるための遅延動作指示信号を与えることを特徴とする付記2記載の半導体集積回路装置。
(付記6) 前記エミュレート制御部が、前記2つのインターフェースのいずれがテストデータを受信しているかに対応して、2つのインターフェースのデータ受信部内でラッチされたデータを選択してテスト結果判定に用いるためのセレクタに対して、前記エミュレート動作を実行するインターフェースのデータ受信部にラッチされたデータを選択させる選択制御信号を出力することを特徴とする付記5記載の半導体集積回路装置。
(付記7) 前記インターフェースが、高速パラレルインターフェースであることを特徴とする付記1記載の半導体集積回路装置。
(付記8) データ送受信を行うためのインターフェースを複数備えた半導体集積回路装置におけるインターフェースの試験方法であって、
該複数のインターフェースのうち、2つのインターフェースを伝送線によって接続し、
該半導体集積回路装置の接続相手先デバイスであって、動作仕様の異なる接続相手先デバイスのインターフェースをエミュレートする動作を、該2つのインターフェースのいずれか一方に実行させるように制御し、
該エミュレート動作を行うインターフェースと、前記2つのインターフェースの他方のインターフェースとの間でデータの送受信を実行させ、
該データ送受信結果に対応して、インターフェースの試験結果を得ることを特徴とするインターフェース試験方法。
(付記9) 前記半導体集積回路装置が、該半導体集積回路装置内に組み込まれ、データを生成するビルト・イン・セルフ・テスト回路を備え、
該ビルト・イン・セルフ・テスト回路によって生成されたデータが前記2つのインターフェースの間で送受信されることを特徴とする付記8記載のインターフェース試験方法。
(付記10) 前記エミュレート動作を実行するインターフェースがテストデータの送信側である時、前記エミュレート制御部が、該エミュレート動作を行うインターフェース内のデータ送信部に、前記ビルト・イン・セルフ・テスト回路によって生成されたデータの送信を選択させることを特徴とする付記9記載のインターフェース試験方法。
(付記11) 前記エミュレート制御部が、前記インターフェース内のデータ送信制御部に対して、該インターフェースに対するエミュレート動作指示信号を出力し、
該データ送信制御部が、さらに前記データ送信部内の出力イネーブル端子付データ送信バッファに出力イネーブル信号を出力することを特徴とする付記10記載のインターフェース試験方法。
(付記12) 前記エミュレート動作を実行するインターフェースが前記テストデータの受信側である時、該受信テストデータの送信側から送られるデータストローブ信号を遅延させた信号を、受信するテストデータをラッチするためのクロック信号として該インターフェース内のデータ受信部に用いさせるために、前記エミュレート制御部が、該インターフェース内のデータ受信制御部に対して、該データストローブ信号を遅延させるための遅延動作指示信号を与えることを特徴とする付記9記載のインターフェース試験方法。
(付記13) 前記エミュレート制御部が、前記2つのインターフェースのいずれがテストデータを受信しているかに対応して、2つのインターフェースのデータ受信部内でラッチされたデータを選択してテスト結果判定に用いるためのセレクタに対して、前記エミュレート動作を実行するインターフェースのデータ受信部にラッチされたデータを選択させる選択制御信号を出力することを特徴とする付記12記載のインターフェース試験方法。
(付記14) 前記試験の対象となるインターフェースが、高速パラレルインターフェースであることを特徴とする付記8記載のインターフェース試験方法。
(付記15) データ送受信を行うためのインターフェースを備えた半導体集積回路装置の内部でインターフェースの試験を制御する回路であって、
前記半導体集積回路装置のインターフェースと動作仕様が異なるインターフェースをエミュレートする動作を該半導体集積回路のインターフェースに実行させるエミュレート制御部を備えることを特徴とするインターフェース試験制御回路。
(付記16) データ送受信を行うためのインターフェースを備えた半導体集積回路装置を2つ用いるインターフェースの試験方法であって、
該2つの半導体集積回路装置のインターフェースを伝送線によって接続し、
該2つの半導体集積回路装置のうちの1つの半導体集積回路装置内のエミュレート制御部が、自装置のインターフェースと動作仕様が異なるインターフェースをエミュレートする動作を、自装置のインターフェースに実行させるように制御し、
該エミュレート動作を行うインターフェースと、前記2つの半導体集積回路装置のインターフェースのうちの残りの1つのインターフェースとの間でデータの送受信を実行させ、
該テストデータ送受信結果に対応して、インターフェースの試験結果を得ることを特徴とするインターフェース試験方法。
2 評価ボード
3、4 インターフェース(IF)
5 データ信号伝送線
6 データストローブ信号伝送線
7 BIST回路
8 DDR−SDRAMインターフェースエミュレート制御部
9 低速テスタ
10 DDR−SDRAM
11 ASIC
12 IF部
33 ディレイ・ロックド・ループ(DLL)
40 エミュレート制御部
41 テストパターン発生回路
42 受信データラッチ部
43 出力パターン圧縮回路
65 データ送受信部
78 出力イネーブル端子付データ送信バッファ
80 静電容量
81 スイッチ
85 データ信号(DQ)グループ
Claims (18)
- データ送受信を行う複数の入出力回路および送受信制御回路で構成された複数のインターフェースを備えた半導体集積回路装置であって、
前記複数のインターフェースのいずれか1つが試験対象インターフェースの場合、前記複数のインターフェースにおいて、前記試験対象インターフェースに接続された他のインターフェースにより、前記試験対象インターフェースに対する接続先デバイスのライト動作またはリード動作を実行させる制御部を備えることを特徴とする半導体集積回路装置。 - 前記制御部が、前記半導体集積回路装置内に組み込まれ、テストデータを生成するビルト・イン・セルフ・テスト回路内に備えられることを特徴とする請求項1記載の半導体集積回路装置。
- 前記他のインターフェースが前記テストデータの送信側である時、前記制御部が、該他のインターフェース内の送受信制御回路に対して、前記ビルト・イン・セルフ・テスト回路によって生成されるテストデータの送信を選択させる送信データ選択指示信号を出力することを特徴とする請求項2記載の半導体集積回路装置。
- 前記制御部が、前記他のインターフェース内の前記送受信制御回路に対して、該インターフェースに対するエミュレート動作指示信号を出力し、
該送受信制御回路が、さらに前記他のインターフェースの入出力回路内の出力イネーブル端子付データ送信バッファに出力イネーブル信号を出力することを特徴とする請求項3記載の半導体集積回路装置。 - 前記他のインターフェースが前記テストデータの受信側である時、該テストデータの送信側から送られるデータストローブ信号を遅延させた信号を、受信するテストデータをラッチするためのクロック信号として該他のインターフェース内の送受信制御回路に用いさせるために、前記制御部が、該他のインターフェース内の該送受信制御回路に対して、該データストローブ信号を遅延させるための遅延動作指示信号を与えることを特徴とする請求項2記載の半導体集積回路装置。
- 前記制御部が、前記試験対象インターフェースまたは前記他のインターフェースのいずれがテストデータを受信しているかに対応して、該試験対象インターフェースまたは該他のインターフェースの送受信制御回路内でラッチされたデータを選択してテスト結果判定に用いるためのセレクタに対して、該他のインターフェースの該送受信制御回路にラッチされたデータを選択させる選択制御信号を出力することを特徴とする請求項5記載の半導体集積回路装置。
- データ送受信を行う複数の入出力回路および送受信制御回路で構成された複数のインターフェースを備えた半導体集積回路装置の内部で、インターフェースの試験を制御する回路であって、
前記複数のインターフェースのいずれか1つが試験対象インターフェースの場合、前記複数のインターフェースにおいて、前記試験対象インターフェースに接続された他のインターフェースにより、前記試験対象インターフェースに対する接続先デバイスのライト動作またはリード動作を実行させる制御部を備えることを特徴とするインターフェース試験制御回路。 - データ送受信を行う複数の入出力回路および送受信制御回路で構成された複数のインターフェースを備えた半導体集積回路装置におけるインターフェースの試験方法であって、
該複数のインターフェースのうち、試験対象インターフェースと他のインターフェースを伝送線によって接続し、
前記他のインターフェースにより、前記試験対象インターフェースに対する接続先デバイスのライト動作またはリード動作を実行させるように制御し、
該他のインターフェースと前記試験対象インターフェースとの間でデータの送受信を実行させ、
データ送受信結果に対応して、インターフェースの試験結果を得ることを特徴とするインターフェース試験方法。 - 前記半導体集積回路装置が、該半導体集積回路装置内に組み込まれ、データを生成するビルト・イン・セルフ・テスト回路を備え、
該ビルト・イン・セルフ・テスト回路によって生成されたデータが前記他のインターフェースと前記試験対象インターフェースの間で送受信されることを特徴とする請求項8記載のインターフェース試験方法。 - データ送受信を行う複数の入出力回路および送受信制御回路で構成された複数のインターフェースを備えた半導体集積回路装置を2つ用いるインターフェースの試験方法であって、
該2つの半導体集積回路装置のうち第1の半導体集積回路装置内の試験対象インターフェースと第2の半導体集積回路装置内の他のインターフェースを伝送線によって接続し、
該第2の半導体集積回路装置内の制御部が、前記試験対象インターフェースに対する接続先デバイスのライト動作またはリード動作を前記他のインターフェースに実行させるように制御し、
該他のインターフェースと前記試験対象インターフェースとの間でデータの送受信を実行させ、
データ送受信結果に対応して、インターフェースの試験結果を得ることを特徴とするインターフェース試験方法。 - 前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの送信側であり前記他のインターフェースが受信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項1記載の半導体集積回路装置。
- 前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの受信側であり前記他のインターフェースが送信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項1記載の半導体集積回路装置。
- 前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの送信側であり前記他のインターフェースが受信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項7記載のインターフェース試験制御回路。
- 前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの受信側であり前記他のインターフェースが送信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項7記載のインターフェース試験制御回路。
- 前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの送信側であり前記他のインターフェースが受信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項8記載のインターフェース試験方法。
- 前記複数のインターフェースの各々の送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの受信側であり前記他のインターフェースが送信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項8記載のインターフェース試験方法。
- 前記第1および第2の半導体集積回路装置の各々の各インターフェースの送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの送信側であり前記他のインターフェースが受信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項10記載のインターフェース試験方法。
- 前記第1および第2の半導体集積回路装置の各々の各インターフェースの送受信制御回路は、通常動作用のクロック信号またはエミュレート動作用のクロック信号の一方を選択するセレクタを含み、前記試験対象インターフェースと前記他のインターフェースはデータレートが異なり、前記試験対象インターフェースがテストデータの受信側であり前記他のインターフェースが送信側である場合、該試験対象インターフェース内の送受信制御回路のセレクタが、通常動作用のクロック信号を、受信するテストデータをラッチするためのクロック信号として選択し、該他のインターフェース内の送受信制御回路のセレクタが、エミュレート動作用のクロック信号を、送信するテストデータをラッチするためのクロック信号として選択することを特徴とする請求項10記載のインターフェース試験方法。
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