JPH11143790A - 制御信号入出力装置 - Google Patents

Abstract

(57)【要約】 【課題】制御信号の入出力動作の自己診断テストが、特
別な作業を必要とせずに外部に影響を与えることなく行
えるようにする。 【解決手段】制御信号入出力・監視回路１０-0のゲート
回路１０５，１０６を閉じることで、デジタル入力回路
１０３の入力を制御信号入力ライン４から、デジタル出
力回路１０４の出力を制御信号出力ライン５から、それ
ぞれ遮断すると共に、ゲート回路１０７を開くことでデ
ジタル出力回路１０４から出力される信号がデジタル入
力回路１０３に入力されるようにする。この状態で、デ
ジタル出力回路１０４にテストデータを設定してテスト
用の制御信号を出力させることで、その出力制御信号を
ゲート回路１０７を介してデジタル入力回路１０３に入
力させ、当該デジタル入力回路１０３により入力された
データを上記テストデータと比較することで、回路１０
-0が正常であるか否かを自己診断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機システムに
おける制御信号を入出力する制御信号入出力装置に係
り、特に制御信号の入出力動作を装置内部でテストする
ための自己診断テスト機能を持つ制御信号入出力装置に
関する。

【０００２】

【従来の技術】一般に、計算機システムにおける制御信
号を入出力する制御信号入出力装置は、外部の制御信号
を入力し保持するためのデジタル入力回路と、外部に制
御信号を出力するためのデジタル出力回路とを備えてい
る。

【０００３】従来、この種の制御信号入出力装置にける
制御信号の入出力動作を、当該入出力装置自身で確認
（自己診断）するのに、テストデータ（設定データ）を
デジタル出力回路から出力させ、そのデジタル出力回路
からの出力データを外部ケーブルで折り返して、デジタ
ル入力回路に入力させ、そのデジタル入力回路による入
力データを、テストデータと比較する手法が適用されて
いた。

【０００４】

【発明が解決しようとする課題】上記したように、従来
の制御信号入出力装置においては、当該入出力装置自身
で制御信号の入出力動作を診断するには、デジタル出力
回路から出力した信号を外部ケーブルで折り返して、デ
ジタル入力回路に入力させる必要があった。即ち、従来
の制御信号入出力装置で自己診断を行うには、診断の開
始に際して、デジタル出力回路の出力と外部の制御信号
出力ラインとの接続、及び外部の制御信号入力ラインと
デジタル入力回路の入力との接続を切り離し、デジタル
出力回路の出力を外部ケーブルによりデジタル入力回路
の入力に接続する作業を必要とすると共に、診断の終了
後に元の状態に接続し直す作業とを必要とするため、効
率が悪いという問題があった。

【０００５】また、従来の制御信号入出力装置では、回
路が故障した場合、制御信号の入出力処理ができなくな
るためシステム全体に与える影響が非常に大きいという
問題もあった。

【０００６】本発明は上記事情を考慮してなされたもの
でその目的は、制御信号の入出力動作の自己診断テスト
が、特別な作業を必要とせずに外部に影響を与えること
なく行える制御信号入出力装置を提供することにある。
本発明の他の目的は、回路の一部が故障しても入出力処
理が継続できる可用性の高い制御信号入出力装置を提供
することにある。

【０００７】

【課題を解決するための手段】本発明の第１の観点に係
る制御信号入出力装置は、外部入力ライン（制御信号入
力ライン）上の制御信号を入力し保持するためのデジタ
ル入力回路と、外部出力ライン（制御信号出力ライン）
に制御信号を出力するためのデジタル出力回路と、上記
デジタル入力回路の入力を外部入力ラインから遮断する
ための第１のゲート回路と、上記デジタル出力回路の出
力を外部出力ラインから遮断するための第２のゲート回
路と、上記デジタル出力回路から出力される信号を上記
デジタル入力回路に入力させるための第３のゲート回路
と、上記第１及び第２のゲート回路を閉じると共に上記
第３のゲート回路を開いた状態で上記デジタル出力回路
にテストデータを設定してテスト用の制御信号を出力さ
せることで、その出力制御信号を上記デジタル入力回路
に入力させ、当該デジタル入力回路により入力されたデ
ータをテストデータと比較することで、制御信号入出力
動作が正常に行えるか否かを自己診断する自己診断手段
とを備えた回路（制御信号入出力・監視回路）により構
成したことを特徴とする。

【０００８】このような構成において、制御信号の入出
力動作が正常に行えているか否かを制御信号入出力装置
（内の制御信号入出力・監視回路）自身でテストする自
己診断テスト時には、第１及び第２のゲート回路を閉じ
て、デジタル入力回路の入力と外部の制御信号入力ライ
ンとの電気的な接続及びデジタル出力回路の出力と外部
の制御信号出力ラインとの電気的な接続を切り離し、更
に第３のゲート回路を開いて、デジタル出力回路から出
力した信号がデジタル入力回路に入力されるのを可能と
する。この状態で自己診断手段は、デジタル出力回路に
テストデータを設定してテスト用の制御信号を出力させ
る。すると、このデジタル出力回路から出力された制御
信号は第３のゲート回路を介してデジタル入力回路の入
力に導かれ、当該入力回路により入力される。そこで自
己診断手段が、デジタル入力回路により入力されたデー
タを読み込んでデジタル出力回路に設定したテストデー
タと比較することで、その一致の有無により回路（制御
信号入出力・監視回路）が正常に動作しているか否かを
自己診断することが可能となる。

【０００９】本発明の第２の観点に係る制御信号入出力
装置は、上記第１の観点に係る制御信号入出力装置を構
成する回路（制御信号入出力・監視回路）を２系統備え
ると共に、当該各回路で入力した制御信号の情報を格納
するための当該各回路から相互にアクセスが可能な共有
メモリを備え、当該各回路の自己診断手段では、上記共
有メモリに格納されている当該各回路の制御信号の情報
が一致していない場合に自己診断が行われる構成とした
ことを特徴とする。

【００１０】このような構成においては、上記各回路を
並列に動作させ、外部の制御信号入力ラインからの制御
信号の入力処理を同時に行わせる。この各回路の同一の
制御信号に対する入力処理の結果は共有メモリに格納さ
れることから、いずれか一方の回路（例えば、ホスト装
置の管理のもとで一方の回路をマスタ、他方の回路をス
レーブとして動作させる構成のシステムとする場合であ
れば、マスタ側の回路）が、共有メモリに格納されてい
る両回路の入出力処理の結果を比較して一致の有無を調
べることで、両回路が共に正常であるか、或いは、いず
れか一方の回路が異常であるかを判断するができる。も
し、いずれか一方の回路が異常であると判断された場合
（比較結果が不一致の場合）には、両回路の自己診断手
段により、それぞれ前述の自己診断を行うことにより、
異常回路を特定することが可能となる。この場合、異常
と診断された系統の制御信号入出力・監視回路の動作を
停止させ、正常な制御信号入出力・監視回路のみで制御
信号の入出力処理を継続すればよい。このような制御
は、各回路の自己診断結果をホスト装置に通知するシス
テムとした場合であれば、当該ホスト装置によって行え
ばよい。

【００１１】この他、共有メモリを設ける代わりに、各
制御信号入出力・監視回路間をＲＳ２３２Ｃ等の汎用イ
ンタフェースを介して相互接続し、各制御信号入出力・
監視回路が相互にデータを授受できる構成とすることも
可能である。この場合にも、各回路が相互に自身の持つ
情報（入出力処理の結果等）を通知しあうことで、当該
情報を共有メモリ１１なしに共有できるため、各回路の
入出力処理の結果を比較することで、両回路が共に正常
であるか、或いは、いずれか一方の回路が異常であるか
を判断することができる。

【００１２】本発明の第３の観点に係る制御信号入出力
装置は、上記第２の観点に係る制御信号入出力装置に、
上記２系統の制御信号入出力・監視回路の制御信号の情
報、及び自己診断の結果を含む情報を表示するためのデ
ィスプレイユニットを追加したことを特徴とする。

【００１３】このような構成においては、上記２系統の
制御信号入出力・監視回路のうちのいずれか一方の回路
（例えば、ホスト装置の管理のもとで一方の回路をマス
タ、他方の回路をスレーブとして動作させる構成のシス
テムとする場合であれば、マスタ側の回路）は、共有メ
モリを介して、他方の回路の制御信号の情報、及び自己
診断の結果等を取得することにより、上記ディスプレイ
ユニットに、両回路の制御信号の情報、及び自己診断の
結果等を表示することが可能となる。このため保守員
は、両回路における制御信号の処理状況を監視すること
ができ、保守性の向上が可能となる。なお、上記ディス
プレイユニットは、上記両回路に共通に設けても、或い
は上記両回路毎に別々に設けても構わない。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。図１は本発明の一実施形態に
係る制御信号入出力装置を備えた計算機システムの構成
を示すブロック図である。

【００１５】図１において、制御信号入出力装置１は、
２系統の制御信号入出力・監視回路１０-0，１０-1を備
え、２重化された構成となっている。制御信号入出力・
監視回路１０-0，１０-1は、いずれもホスト装置２とシ
ステムバス３を介して接続されると共に、外部の制御信
号入力ライン４及び制御信号出力ライン５と接続されて
いる。

【００１６】制御信号入出力・監視回路１０-i（ｉ＝
０，１）は、図１に示すホストＩ／Ｆ（インタフェー
ス）回路１０１、内部バス１０２、デジタル入力回路１
０３、デジタル出力回路１０４、及びゲート回路（Ｇ）
１０５，１０６，１０７の他、図２の詳細ブロック構成
図に示すように、ＭＰＵ（マイクロプロセッサユニッ
ト）１０８、ＲＯＭ１０９、タイマ１１０、ＳＲＡＭ１
１１、タイマ制御回路１１２、及びバッテリ１１３から
構成される。

【００１７】ホストＩ／Ｆ回路１０１は、ホスト装置２
とのインタフェースをなすもので、システムバス３を介
してホスト装置２と接続されており、ホスト装置２から
の制御パラメータの受信、ホスト装置２への監視情報デ
ータの送信などの、ホスト２と共有メモリ１１との間の
データ転送制御を行う。内部バス１０２は、制御信号入
出力・監視回路１０-i内での、プログラムによって定義
される各種命令や、各種パラメータ、データの転送及び
各種回路とのデータ転送に供される。

【００１８】デジタル入力回路１０３は、制御信号入力
ライン４を介して導かれる監視対象となる外部の制御信
号を例えば複数パラレルに入力し保持する。デジタル出
力回路１０４は、制御信号出力ライン５に制御信号を例
えば複数パラレルに出力する。

【００１９】ゲート回路１０５は、デジタル入力回路１
０３の入力を外部の制御信号入力ライン４と接続／遮断
するのに用いられ、ゲート回路１０６は、デジタル出力
回路１０４の出力を外部の制御信号出力ライン５と接続
／遮断するのに用いられる。ゲート回路１０７は、制御
信号入出力・監視回路１０-iにおいて制御信号の入出力
が正常に処理できるか否かの自己診断テスト時に、デジ
タル出力回路１０４から出力された信号をデジタル入力
回路１０３に入力させるのに用いられる。

【００２０】ＭＰＵ１０８は、制御信号入出力・監視回
路１０-i内の各部のパラメータ設定などの回路全体の制
御を司る。ＲＯＭ１０９は、ＭＰＵ１０８の実行するプ
ログラムを記憶しておくのに用いられる。

【００２１】タイマ１１０は、時刻（例えば年月日時分
秒）を計測する。ＳＲＡＭ（StaticRandom Access Memo
ry）１１１は、制御信号の状態と信号の状態変化を検出
した際のタイマ１１０の示す時刻情報との組を保存する
書き換え可能なメモリである。タイマ制御回路１１２
は、タイマ１１０及びＳＲＡＭ１１１を制御する。バッ
テリ１１３は、タイマ１１０及びＳＲＡＭ１１１への電
源を供給するのに用いられる。

【００２２】制御信号入出力装置１はまた、共有メモリ
１１、共有メモリ制御回路１２、ディスプレイユニット
１３、表示切換えスイッチ１４、及び状態表示制御回路
１５を備えている。

【００２３】共有メモリ１１は、制御信号入出力・監視
回路１０-0及び１０-1の両方（両系）から内部バス１０
２を介して相互にアクセス可能なメモリであり、各々で
検出した制御信号の情報を格納するのに用いられる。

【００２４】共有メモリ制御回路１２は、制御信号入出
力・監視回路１０-0及び１０-1の各内部バス１０２に接
続され、当該回路１０-0及び１０-1の両方から共有メモ
リ１１が相互にアクセスできるように制御する。

【００２５】デイスプレイユニット１３は、制御信号入
出力・監視回路１０-0及び１０-1で検出した制御信号の
状態を表示するのに用いられ、表示切換えスイッチ１４
はディスプレイユニット１３に表示する内容を切換える
のに用いられる。状態表示制御回路１５は、制御信号入
出力・監視回路１０-0または１０-1から与えられる両回
路の状態等のディスプレイユニット１３への表示を表示
切換えスイッチ１４の状態に応じて切り換え制御する。

【００２６】次に、以上のように構成された計算機シス
テム内の制御信号入出力装置１の動作について説明す
る。まず、制御信号入出力装置１内の２系統の制御信号
入出力・監視回路１０-0，１０-1のうちの、例えば回路
１０-0単独における制御信号の入力処理について説明す
る。

【００２７】図１の計算機システムにおいて、外部から
（制御信号入出力装置１内の）制御信号入出力・監視回
路１０-0に入力する制御信号には、図示せぬ異常監視回
路等から出力される異常信号や、通常のスイッチ入力信
号等がある。これらの制御信号を制御信号入出力・監視
回路１０-0に入力して、その状態変化を検出する動作
は、当該回路１０-0内のＭＰＵ１０８上で動作するＲＯ
Ｍ１０９内のプログラムに従って、当該ＭＰＵ１０８の
制御により図３のフローチャートの示す手順で周期的に
（例えば５０ms周期で）行われる。

【００２８】まずＭＰＵ１０８は、ゲート回路１０５を
開け、外部から制御信号をデジタル入力回路１０３に入
力できるようにする。この際、ゲート回路１０６及び１
０７は閉じておく。これにより、異常監視回路等から制
御信号入力ライン４を介して導かれる各種制御信号、例
えば８種類の信号が、ゲート回路１０５を介してデジタ
ル入力回路１０３によりパラレル入力され、当該回路１
０３に保持される。

【００２９】ＭＰＵ１０８は、デジタル入力回路１０３
により入力された８種類の制御信号、即ち８ビットの入
力データを読み込む（ステップＳ１）。今、読み込んだ
８ビット入力データのビットｋ（ｋは０〜７のいずれ
か）の信号の状態変化検出を行うものとすると、ＭＰＵ
１０８は、当該入力データと、ビットｋが論理“１”
で、それ以外のビットが論理“０”の８ビットのマスク
データとの同一ビット位置同士のＡＮＤ（論理積）演
算、即ちマスク処理を行うことで、ビットｋ以外の入力
データを全て“０”にする（ステップＳ２）。

【００３０】次にＭＰＵ１０８は、前回既に状態変化を
検出済みか否かをチェックする（ステップＳ３）。この
チェックは、状態変化検出フラグがセット済みであるか
否かを調べることで行われる。

【００３１】もし、未だ状態変化を検出済みでない場合
には、ＭＰＵ１０８はデジタル入力回路１０３から読み
込んでマスク処理を施した入力データを前回状態データ
と比較して、前回の状態と同じか否かをチェックする
（ステップＳ４）。ここで前回状態データは入力データ
と同じ８ビットであり、初期値はオール“０”である。

【００３２】もし、（マスク処理後の）入力データが前
回状態と同じ場合は、ＭＰＵ１０８は入力データ（のビ
ットｋの信号）の状態変化は未だ検出されていないもの
と判断し、次の入力処理の周期が到来するのを待って、
デジタル入力回路１０３からの次の入力データの読み込
み（ステップＳ１）を行う。ここで、デジタル入力回路
１０３により外部からパラレルに入力される信号のうち
のビットｋの信号が図４のように変化するものとする
と、ステップＳ１のデータ入力が図４に示す期間４１内
に行われた場合には、上記ステップＳ４で入力データが
前回状態と同じであると判断される。

【００３３】これに対し、（マスク処理後の）入力デー
タが前回の状態と異なる場合は、ＭＰＵ１０８は入力デ
ータ（のビットｋの信号）の最初の状態変化を検出した
ものと判断して状態変化検出済みフラグをセットすると
共に、当該入力データを次回まで保持し（ステップＳ
５，Ｓ６）、次の入力処理の周期が到来するのを待っ
て、デジタル入力回路１０３からの次の入力データの読
み込み（ステップＳ１）を行う。

【００３４】一方、上記ステップＳ３で既に状態変化を
検出済みであると判定した場合には、ＭＰＵ１０８は自
身が一時的に保持している前回の（マスク処理後の）入
力データ（保持入力データ）と、今回デジタル入力回路
１０３から読み込んでマスク処理を施した入力データと
を比較し、データの変化がないか否かをチェックする
（ステップＳ７）。

【００３５】もし、データの変化があるならば、ＭＰＵ
１０８は、外部の異常監視回路等の制御信号発生源側で
の（制御信号出力開始時または制御信号出力停止時に発
生する）ノイズ（チャタリング）に起因する状態変化
（図４中の期間４２または４３における信号状態が、こ
れに相当）であり、真の状態変化でないと判断して、
（ステップＳ３で最初の状態変化を検出した場合と同様
に）上記ステップＳ５，Ｓ６の処理を行い、しかる後に
デジタル入力回路１０３からの次の入力データの読み込
み処理（ステップＳ１）に戻る。なお、ノイズ（チャタ
リング）に起因する状態変化の期間４２または４３は一
般に数msであり、本実施形態におけるデジタル入力回路
１０３からの入力データ読み込みの周期は、当該期間の
影響を受けないように、前記した５０msというような十
分大きな値に設定される。

【００３６】一方、ステップＳ７でデータの変化がない
と判定した場合には、ＭＰＵ１０８は状態変化後の信号
レベルが安定したものと判断し（図４中の期間４４，４
５における信号状態が、これに相当）、その旨を示すた
めに、状態変化検出フラグをリセットした後（ステップ
Ｓ８）、状態変化を起こした信号の検出処理を次のよう
に行う。

【００３７】まず、ＭＰＵ１０８は、今回デジタル入力
回路１０３から読み込んでマスク処理を施した入力デー
タと、前回の状態データとのＸＯＲ（排他的論理和）演
算により、今回状態変化した信号を検出する（ステップ
Ｓ９）。明らかなように、ＸＯＲ演算の結果（ＸＯＲデ
ータ）が論理“１”となるビット位置の信号が、今回状
態変化した信号となり、そのビット位置はｋである。し
かし、これだけでは、当該信号（ビットｋの信号）が
“０”から“１”に変化したのか、“１”から“０”に
変化したのかは分からない。

【００３８】そこでＭＰＵ１０８は、上記入力データ
と、上記ステップＳ９で取得したＸＯＲデータとのＡＮ
Ｄ（論理積）演算を行う（ステップＳ１０）。明らかな
ように、ステップＳ１０でのＡＮＤ演算の結果、ビット
ｋが論理“１”となるならば、当該ビットｋの信号が
“０”から“１”に状態変化したことが検出されたと判
断される。

【００３９】同様にＭＰＵ１０８は、前回の状態データ
と、上記ステップＳ９で取得したＸＯＲデータとのＡＮ
Ｄ（論理積）演算を行う（ステップＳ１１）。明らかな
ように、ステップＳ１１でのＡＮＤ演算の結果、ビット
ｋが論理“１”となるならば、当該ビットｋの信号が
“１”から“０”に状態変化したことが検出されたと判
断される。

【００４０】ＭＰＵ１０８は、以上のようにしてデジタ
ル入力回路１０３から読み込んでマスク処理を施した入
力データのビットｋの信号の状態変化検出を行うと、当
該入力データを前回の状態データとして保持する（ステ
ップＳ１２）。

【００４１】その後、ＭＰＵ１０８は、上記した状態変
化検出処理で検出した制御信号の状態変化内容を、その
際のタイマ１１０の示す時刻（状態変化検出時刻）と共
にタイマ制御回路１１２を介してＳＲＡＭ１１１に格納
し、状態変化検出をホストＩ／Ｆ回路１０１を通してホ
スト装置２に通知する。

【００４２】ＭＰＵ１０８は、入力データが８ビットの
例では、以上に述べた図３のフローチャートに従う処理
を、一定周期毎にビット０〜ビット７の全ビットについ
て行う。

【００４３】図５は、図４に示すビットｋの信号がビッ
ト７（ｋ＝７）の信号であり、入力データのビット７の
信号の状態変化検出を行う場合のステップＳ９〜Ｓ１１
の処理の具体例を示すもので、同図（ａ）に、ステップ
Ｓ１のデータ入力が図４に示す期間４４の時刻ｔ１，ｔ
２で連続的に行われた場合の、時刻ｔ２でのステップＳ
９〜Ｓ１１の処理内容を示し、同図（ｂ）に、当該デー
タ入力が期間４５の時刻ｔ３，ｔ４で連続的に行われた
場合の、時刻ｔ４でのステップＳ９〜Ｓ１１の処理内容
を示す。

【００４４】次に、制御信号入出力装置１内の例えば制
御信号入出力・監視回路１０-0における制御信号出力処
理について説明する。ここでの制御信号出力処理は、次
の手順で行われる。

【００４５】まずＭＰＵ１０８は、ゲート回路１０６を
開け、デジタル出力回路１０４から外部の制御信号出力
ライン５に制御信号が出力できるようにする。この際、
ゲート回路１０５及び１０７は閉じておく。

【００４６】次にＭＰＵ１０８は、出力する制御信号デ
ータをデジタル出力回路１０４に設定する。これにより
デジタル出力回路１０４からは、当該回路１０４に設定
された制御信号データが、ゲート回路１０６を介して外
部の制御信号出力ライン５に出力される。

【００４７】次に、制御信号入出力装置１内の例えば制
御信号入出力・監視回路１０-0における制御信号の入出
力動作の自己診断テストについて、図６のフローチャー
トを参照して説明する。

【００４８】制御信号入出力・監視回路１０-0内のＭＰ
Ｕ１０８は、制御信号の入出力処理が正常に行えている
かを自分自身でテストする場合、ゲート回路１０５，１
０６を閉じてデジタル入力回路１０３の入力並びにデジ
タル出力回路１０４の出力を外部（の制御信号入力ライ
ン４並びに制御信号出力ライン５）から遮断すると共
に、ゲート回路１０７を開けて、デジタル出力回路１０
４から出力される信号がデジタル入力回路１０３の入力
側に折り返されるようにする（ステップＳ２１，Ｓ２
２）。

【００４９】続いてＭＰＵ１０８は、デジタル入力回路
１０３に制御信号のテストデータを設定して、そのテス
トデータをデジタル出力回路１０４から出力させると共
に、そのデジタル出力回路１０４から出力されてゲート
回路１０７を介してデジタル入力回路１０３に折り返さ
れるデータをデジタル入力回路１０３により入力させる
（ステップＳ２３）。

【００５０】そしてＭＰＵ１０８は、デジタル入力回路
１０３により入力されたデータを前記した手順で読み込
み、先にデジタル出力回路１０４に設定したテストデー
タと比較して、一致しているか否かにより、制御信号入
出力・監視回路１０-0における制御信号入出力動作が正
常に行われたか否かの自己診断を行う（ステップＳ２４
〜Ｓ２６）。

【００５１】以上は、制御信号入出力装置１内の制御信
号入出力・監視回路１０-0における制御信号入出力処理
及び自己診断テストについて説明したが、制御信号入出
力・監視回路１０-1においても同様に行うことができ
る。

【００５２】次に、制御信号入出力装置１内の２系統の
制御信号入出力・監視回路１０-0，１０-1を並列動作さ
せることにより、どちらかの系が故障しても処理が継続
して行えるようにする方法について、図７のフローチャ
ートを参照して説明する。

【００５３】回路１０-0，１０-1を並列動作させる場
合、一方がマスタ、他方がスレーブと定義される。ここ
では、回路１０-0をマスタ、回路１０-1をスレーブとす
る。これは、逆に定義されても構わない。

【００５４】まず、マスタ、スレーブ共に前記した図３
のフローチャートに従う手順で制御信号の状態変化を検
出する（ステップＳ３１）。次に、マスタ、スレーブ
（内のＭＰＵ１０８）は共に検出した制御信号の情報
を、自身の内部バス１０２から共有メモリ制御回路１２
を通じて、共有メモリ１１に格納する（ステップＳ３
２）。

【００５５】次に、マスタ（内のＭＰＵ１０８）は、マ
スタ、スレーブが共に検出して共有メモリ１１に格納さ
れた制御信号の情報を読み込んで、両情報がー致してい
るか否かをチェックし（ステップＳ３４）、一致してい
る場合は、その旨をホストＩ／Ｆ回路１０１を通じてホ
スト装置２に通知する（ステップＳ３５）。

【００５６】一方、一致していない場合は、マスタ、ス
レーブの各々で前記した自己診断テストを行い、自身の
異常の有無をチェックする（ステップＳ３６）。そし
て、マスタ、スレーブ（内のＭＰＵ１０８）は、それぞ
れの自己診断テストの結果を自身のホストＩ／Ｆ回路１
０１を通じて、ホスト装置２に通知する（ステップＳ３
７）。

【００５７】ホスト装置２は、マスタからの、マスタ、
スレーブ双方の自己診断結果を受け取ると、その結果を
もとに異常と診断された系があるか否かを調べ、マスタ
側が異常で、スレーブ側が正常であったならば、現在の
マスタ側の系をスレーブに、スレーブ側の系をマスタ切
り換える（ステップＳ３８，Ｓ３９）。これにより、制
御信号入出力装置１における制御信号入出力処理が新た
にマスタとなった系により引き継がれる。

【００５８】次に、図１中の制御信号入出力装置１にお
けるディスプレイユニット１３への状態表示の方法につ
いて説明する。ここでの状態表示処理は、制御信号入出
力装置１内の共有メモリ１１に格納されているマスタ、
スレーブ両系統の情報に従い、マスタとなっている回路
（制御信号入出力・監視回路１０-0，１０-1のうちのい
ずれか一方）が制御する。但し、ディスプレイユニット
１３を制御する状態表示制御回路１５は、マスタ、スレ
ーブのどちらからでも制御可能である。この状態表示制
御回路１５は、表示切換えスイッチ１４の状態入力と、
例えばマスタから設定されるメッセージを、当該状態入
力に応じてディスプレイユニット１３に表示する表示制
御を行う。マスタが設定するメッセージには、タイマ１
１０により計測された現在時刻、マスタ、スレーブの各
系統で検出した制御信号の状態、自己診断による結果、
ホスト装置２から設定される文字列などがある。本実施
形態で適用されるディスプレイユニット１３は、１６文
字×２行分の表示が可能な小型の表示器であり、複数種
のメッセージ（表示データ）を同時に表示できない。そ
こで状態表示制御回路１５は、表示切換えスイッチ１４
の状態を入力し、当該スイッチ１４が押される毎に、デ
ィスプレイユニット１３への表示対象となるメッセージ
の種類を切換える。

【００５９】以上に述べたように本実施形態によれば、
制御信号入出力装置１内の制御信号入出力・監視回路１
０-0，１０-1に、デジタル入力回路１０３の入力を外部
の制御信号入力ライン４と接続／遮断するためのゲート
回路１０５と、デジタル出力回路１０４の出力を外部の
制御信号出力ライン５と接続／遮断するためのゲート回
路１０６と、自己診断テスト時に、デジタル出力回路１
０４の出力信号をデジタル入力回路１０３に入力させる
ためのゲート回路１０７とを設けたことにより、制御信
号入出力動作の自己診断テストが外部に影響を与えるこ
となく実行できる。

【００６０】また本実施形態によれば、制御信号入出力
装置１内の２系統の制御信号入出力・監視回路１０-0，
１０-1を並列動作させることにより信頼性の高い制御信
号の状態変化検出ができる。更に、どちらかの系統の回
路の異常を検出した場合、異常な系統を切り離し、正常
な系統で処理を継続できるため、高い可用性を実現でき
る。

【００６１】また、状態表示機能により、保守員は、２
系統の制御信号入出力・監視回路１０-0，１０-1におけ
る制御信号の処理状況を監視することができ、保守性の
面も向上する。

【００６２】なお、以上の実施形態においては、制御信
号入出力装置１を２系統の制御信号入出力・監視回路１
０-0，１０-1と、当該回路１０-0，１０-1の双方から内
部バス１０２を介して制御可能な（ディスプレイユニッ
ト１３、状態表示制御回路１５等からなる）状態表示系
とにより構成し、回路１０-0，１０-1の一方をマスタ、
他方をスレーブとした場合について説明したが、これに
限るものではなく、２系統の制御信号入出力・監視回路
をそれぞれ独立した装置とし、装置間をＲＳ２３２Ｃ等
の汎用Ｉ／Ｆ（インタフェース）で接続することで装置
間のデータの授受が可能な構成としてもよい。

【００６３】図８は、このような２系統の制御信号入出
力・監視回路をそれぞれ独立した装置とした計算機シス
テムの一実施形態を示すブロック構成図、図９は当該各
制御信号入出力・監視回路のブロック構成図であり、図
１と同一部分には同一符号を付してある。

【００６４】図８において、１００-0，１００-1は制御
信号入出力・監視回路である。この制御信号入出力・監
視回路１００-0，１００-1は、図１中の制御信号入出力
・監視回路１０-0，１０-1と同様に、制御信号入力ライ
ン４からの制御信号入力並びに制御信号出力ライン５へ
の制御信号出力と、制御信号入出力動作の自己診断テス
トとが可能なように、デジタル入力回路１０３、デジタ
ル出力回路１０４、及びゲート回路１０５〜１０７を備
えている。

【００６５】制御信号入出力・監視回路１００-0，１０
０-1が、図１中の制御信号入出力・監視回路１０-0，１
０-1と最も異なる点は、それぞれが独立した装置であ
り、相互に対等な関係にあることである。

【００６６】そのため制御信号入出力・監視回路１００
-0，１００-1は、それぞれが、（図１中のディスプレイ
ユニット１３、表示切換えスイッチ１４、及び状態表示
制御回路１５に相当する）、ディスプレイユニット１３
０、表示切換えスイッチ１４０、及び状態表示制御回路
１５０からなる状態表示系を備えている。

【００６７】また制御信号入出力・監視回路１００-0，
１００-1は、相互にデータ授受（通信）が行えるよう
に、汎用Ｉ／Ｆとしての例えばシリアル／パラレル変換
機能を持つシリアル入出力Ｉ／Ｆ（以下、ＳＩＯと称す
る）１２０を備えており、当該ＳＩＯ１２０（のシリア
ルポート）によりＲＳ２３２Ｃケーブル等のシリアルＩ
／Ｆバス１３１を介して相互接続されている。この制御
信号入出力・監視回路１００-0，１００-1内のＳＩＯ１
２０は、（そのパラレルポートを介して）自身の内部バ
ス１０２にも接続されており、ＭＰＵ１０８からアクセ
ス可能なようになっている。

【００６８】また、制御信号入出力・監視回路１００-
0，１００-1は、自身が持つホストＩ／Ｆ回路１０１に
より、それぞれ別々のパラレルＩ／Ｆバス１３２-0，１
３２-1を介してホスト装置２と接続されている。

【００６９】このような構成の制御信号入出力・監視回
路１００-0，１００-1では、図１中の制御信号入出力・
監視回路１０-0，１０-1と同様に、制御信号入出力動作
の自己診断テストが外部に影響を与えることなく実行で
きる他、ＳＩＯ１２０を介して相互に自身の持つ情報
（制御信号の状態変化検出結果等）を通知しあうこと
で、当該情報を共有メモリなしに共有できる。この場
合、制御信号の状態変化検出結果を比較することで、い
ずれかの回路１００-0，１００-1が異常であることを認
識することができる。

【００７０】

【発明の効果】以上詳述したように本発明によれば、デ
ジタル入力回路の入力を外部入力ラインと接続／遮断す
るためのゲート回路（第１のゲート回路）と、デジタル
出力回路の出力を外部出力ラインと接続／遮断するため
のゲート回路（第２のゲート回路）と、自己診断テスト
時に、デジタル出力回路の出力をデジタル入力回路に入
力させるためのゲート回路（第３のゲート回路）とを設
けたことにより、制御信号入出力動作の自己診断テスト
が外部に影響を与えることなく実行できる。

【００７１】また、本発明によれば、２系統の制御信号
入出力・監視回路を並列動作させることにより、信頼性
の高い制御信号入出力処理を実現できる。更に、各回路
の制御信号の情報が一致していない場合、つまりいずれ
か一方の系統の回路の異常を検出した場合に自己診断が
行われる構成とすることで、自己診断の結果が正常な回
路で処理を継続することが可能となり、可用性の高い制
御信号入出力装置が実現できる。更に、本発明によれ
ば、可用性の向上に加え、ディスプレイユニットへの状
態表示による保守性の向上を図ることもできる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る制御信号入出力装置
を備えた計算機システムの構成を示すブロック図。

【図２】図１中の制御信号入出力・監視回路１０-i（ｉ
＝０，１）の内部構成を示すブロック図。

【図３】同実施形態における状態変化検出処理を含む制
御信号入力処理の手順を示すフローチャート。

【図４】上記状態変化検出処理を説明するための図。

【図５】上記状態変化検出処理の具体例を示す図。

【図６】同実施形態における自己診断テストの手順を示
すフローチャート。

【図７】同実施形態において、２系統の制御信号入出力
・監視回路１０-0，１０-1を並列動作させることによ
り、どちらかの系が故障しても処理が継続して行えるよ
うにするための処理手順を示すフローチャート。

【図８】本発明の他の実施形態に係る制御信号入出力装
置を備えた計算機システムの構成を示すブロック図。

【図９】図８中の制御信号入出力・監視回路１００-i
（ｉ＝０，１）の内部構成を示すブロック図。

【符号の説明】

１…制御信号入出力装置 ２…ホスト装置 ４…制御信号入力ライン（外部入力ライン） ５…制御信号出力ライン（外部出力ライン） １０-0，１０-1，１０-i，１００-0，１００-1，１００
-i…制御信号入出力・監視回路 １１…共有メモリ １３，１３０…ディスプレイユニット １０２…内部バス １０３…デジタル入力回路 １０４…デジタル出力回路 １０５…ゲート回路（第１のゲート回路） １０６…ゲート回路（第２のゲート回路） １０７…ゲート回路（第３のゲート回路） １０８…ＭＰＵ（自己診断手段） １２０…シリアル入出力Ｉ／Ｆ（ＳＩＯ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部入力ライン上の制御信号を入力し保
   持するためのデジタル入力回路と、 外部出力ラインに制御信号を出力するためのデジタル出
   力回路と、 前記デジタル入力回路の入力を前記外部入力ラインから
   遮断するための第１のゲート回路と、 前記デジタル出力回路の出力を前記外部出力ラインから
   遮断するための第２のゲート回路と、 前記デジタル出力回路から出力される信号を前記デジタ
   ル入力回路に入力させるための第３のゲート回路と、 前記第１及び第２のゲート回路を閉じると共に前記第３
   のゲート回路を開いた状態で前記デジタル出力回路にテ
   ストデータを設定してテスト用の制御信号を出力させる
   ことで、その出力制御信号を前記デジタル入力回路に入
   力させ、当該デジタル入力回路により入力されたデータ
   を前記テストデータと比較することで、制御信号入出力
   動作が正常に行えるか否かを自己診断する自己診断手段
   とを具備することを特徴とする制御信号入出力装置。
2. 【請求項２】 それぞれ同一の外部入力ライン及び外部
   出力ラインを対象とする制御信号の入出力処理を並列に
   行うことが可能な２系統の制御信号入出力・監視回路で
   あって、前記外部入力ライン上の制御信号を入力し保持
   するためのデジタル入力回路と、前記外部出力ラインに
   制御信号を出力するためのデジタル出力回路と、前記デ
   ジタル入力回路の入力を前記外部入力ラインから遮断す
   るための第１のゲート回路と、前記デジタル出力回路の
   出力を前記外部出力ラインから遮断するための第２のゲ
   ート回路と、前記デジタル出力回路から出力される信号
   を前記デジタル入力回路に入力させるための第３のゲー
   ト回路と、前記第１及び第２のゲート回路を閉じると共
   に前記第３のゲート回路を開いた状態で前記デジタル出
   力回路にテストデータを設定してテスト用の制御信号を
   出力させることで、その出力制御信号を前記デジタル入
   力回路に入力させ、当該デジタル入力回路により入力さ
   れたデータを前記テストデータと比較することで、制御
   信号入出力動作が正常であるか否かの自己診断を行う自
   己診断手段とを備えた２系統の制御信号入出力・監視回
   路と、 前記各制御信号入出力・監視回路で入力した制御信号の
   情報を格納するための前記各制御信号入出力・監視回路
   から相互にアクセスが可能な共有メモリとを具備し、 前記各制御信号入出力・監視回路の自己診断手段は、前
   記共有メモリに格納されている前記各制御信号入出力・
   監視回路の前記制御信号の情報が一致していない場合に
   前記自己診断を行うことを特徴とする制御信号入出力装
   置。
3. 【請求項３】 前記各制御信号入出力・監視回路の制御
   信号の情報、及び自己診断の結果を含む情報を表示する
   ためのディスプレイユニットを更に具備することを特徴
   とする請求項２記載の制御信号入出力装置。