KR101287863B1 - 반도체 메모리 장치의 입력회로, 및 이를 구비한 테스트시스템 - Google Patents

반도체 메모리 장치의 입력회로, 및 이를 구비한 테스트시스템 Download PDF

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KR101287863B1
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Abstract

테스트 모드에서 다양한 패턴의 데이터를 발생시킬 수 있는 반도체 메모리 장치의 입력회로 및 이를 구비하는 반도체 메모리 장치가 개시된다. 반도체 메모리 장치의 입력회로는 데이터 입력부, 및 데이터 패턴 설정회로를 구비한다. 데이터 입력부는 라이트 DQS 신호에 응답하여 외부로부터 입력된 제 1 데이터를 버퍼링하고 샘플링하고 직렬/병렬 변환하여 제 2 데이터를 발생시킨다. 데이터 패턴 설정회로는 테스트 모드 신호와 데이터 패턴 선택신호에 응답하여 제 2 데이터의 패턴을 설정하고 제 3 데이터를 발생시킨다.

Description

반도체 메모리 장치의 입력회로, 및 이를 구비한 테스트 시스템{INPUT CIRCUIT OF A SEMICONDUCTOR MEMORY DEVICE AND TEST SYSTEM HAVING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입력회로를 나타내는 블록도이다.
도 2는 정상 모드(normal mode)에서 도 1에 도시된 반도체 메모리 장치의 입력회로의 동작을 나타내는 타이밍도이다.
도 3은 테스트 모드(test mode)에서 도 1에 도시된 반도체 메모리 장치의 입력회로의 하나의 동작을 나타내는 타이밍도이다.
도 4는 테스트 모드(test mode)에서 도 1에 도시된 반도체 메모리 장치의 입력회로의 다른 하나의 동작을 나타내는 타이밍도이다.
도 5는 도 1의 반도체 메모리 장치의 입력회로에 포함되어 있는 데이터 패턴 설정회로의 하나의 실시예를 나타내는 회로도이다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 입력회로를 나타내는 블록도이다.
도 7은 도 6의 반도체 메모리 장치의 입력회로에 포함되어 있는 데이터 패턴 설정회로의 하나의 실시예를 나타내는 회로도이다.
도 8은 테스트 모드에서 도 6에 도시된 반도체 메모리 장치의 입력회로의 하 나의 동작을 나타내는 타이밍도이다.
도 9는 테스트 모드에서 도 6에 도시된 반도체 메모리 장치의 입력회로의 다른 하나의 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 입력회로를 포함하는 반도체 메모리 장치의 하나의 실시예를 나타내는 블록도이다.
도 11은 본 발명의 입력회로를 구비한 반도체 메모리 장치를 테스트하기 위한 테스트 시스템의 하나의 실시예를 나타내는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 220 : 반도체 메모리 장치
110, 1000, 2000 : 입력회로
120 : 메모리 코어
200 : 반도체 메모리 장치의 테스트 시스템
210 : 자동 테스트 장비
1010, 2010 : RDQS 핀
1020, 2020 : DQ 핀
1030, 2030 : WDQS 핀
1040, 2040 : 데이터 입력부
1100, 2100 : RDQS 입력버퍼
1200, 2200 : 데이터 입력버퍼
1300, 2300 : WDQS 입력버퍼
1400, 2400 : 샘플러
1500, 2500 : 지연회로
1600, 2600 : 로더링 회로
1700, 2700 : 데이터 패턴 설정회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 테스트 모드에서 다양한 패턴의 데이터를 발생시킬 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 메모리는 컴퓨터, 통신 시스템 및 화상 처리 시스템 등에서 사용되는 데이터나 명령들을 일시적 또는 영구적으로 저장하기 위하여 사용되는 장치를 총칭하는 것으로, 반도체, 테이프, 디스크, 광학 방식 등과 같은 다양한 형태가 존재하나 현재는 반도체 메모리가 대부분을 차지하고 있다.
이러한 반도체 메모리 장치는 데이터 저장 방식에 따라 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 플래시 메모리(Flash Memory) 및 ROM(Read Only Memory) 등의 종류가 있으며 그 저장 용량 및 동작 속도는 급속히 향상되고 있다.
통상, 이러한 반도체 메모리 장치는 반도체 회로의 설계와 생산 공정 및 테스트 등의 일련의 과정들을 거쳐 출시되게 되는데, 이러한 과정 중 제품의 신뢰도를 좌우하는 필수 요소가 바로 반도체 메모리 장치의 테스트 과정이다.
반도체 메모리 장치의 테스트는, 외부의 테스트 장비를 이용하여 해당 반도체 메모리 장치의 메모리 셀(Cell)들에 테스트 패턴(Test Pattern)을 기입(Write) 동작을 통하여 기입한 뒤, 그 메모리 셀들을 독출(Read)하고, 독출된 데이터와 기입했던 데이터가 동일한지를 비교하여 상기 반도체 메모리 장치의 양호 또는 불량을 판별하는 방식으로 이루어진다.
(테스트 장비는 상기 반도체 메모리 장치에 외부 클록 신호를 입력하고, 메모리 셀에 라이트된 데이터에 상응하는 출력 신호를 반도체 메모리 장치로부터 수신하여 불량 여부를 판단한다.)
동일한 속도의 외부 클럭신호를 사용하여 더 많은 데이터를 전송하기 위해, 현재 1 개의 클럭 사이클 동안 2 개의 데이터를 전송하는 DDR(Double Data Rate) 방식이 사용되고 있다. 또한, 1 개의 클럭 사이클 동안 4 개의 데이터를 전송하는 QDR(Quad Data Rate) 방식 및 1 개의 클럭 사이클 동안 8 개의 데이터를 전송하는 ODR(Octal Data Rate) 방식이 연구되고 있다.
일반적으로, 테스트 장비의 발전속도는 반도체 메모리 장치의 발전속도보다 느리다. 현재 반도체 메모리 장치의 동작속도는 500 MHz를 넘어 그 고속화가 급속히 진행되고 있으나 테스트 장비가 제공할 수 있는 클럭 및 데이터의 속도는 반도체 메모리 장치가 동작할 수 있는 속도를 따라가지 못한다.
예를 들어, 반도체 메모리 장치의 클록 주파수가 500MHz 인데 비하여, 테스트 장치의 클록 주파수가 250MHz 밖에 되지 않는 경우에, 테스트 장비의 클록 주파수에 맞추어 반도체 메모리 장치의 테스트를 수행하는 수밖에 없다. 반도체 메모리 장치를 테스트하기 위한 테스트 장비는 매우 고가이므로, 새로운 반도체 메모리 장치를 위한 테스트 장비를 개발하는 것은 쉬운 일이 아니다.
따라서, 종래에는 테스트 모드에서 반도체 메모리 장치의 내부에 주파수 체배기(frequency multiplier)를 구비하여 외부 클럭신호의 주파수를 2 배로 증가시키는 방식이 사용되어 왔다. 예를 들면, 반도체 메모리의 동작 속도에 비하여 이를 측정하는 테스트 장비의 동작 속도가 느리다는 단점을 보완할 수 있도록, 외부로부터 입력되는 클럭신호의 주파수를 XOR(Exclusive OR) 게이트 또는 위상동기루프(Phase Locked Loop; PLL) 회로를 사용하여 체배(Doubling)여 고주파수의 내부 클럭신호를 발생시킨다.
그런데, 클럭신호의 주파수를 2 배로 만들더라도 반도체 메모리 장치의 메모리 셀에 기입할 입력 데이터의 전송속도, 즉 비트 레이트(bit rate)가 증가되지 않으면 반도체 메모리 장치의 고속 테스트가 불가능하다.
따라서, 테스트 모드에서 입력 데이터의 전송속도를 빠르게 구현할 수 있는 반도체 메모리 장치가 요구된다.
본 발명의 목적은 테스트 모드에서 다양한 패턴의 데이터를 발생시킬 수 있는 반도체 메모리 장치의 입력회로를 제공하는 것이다.
본 발명의 다른 목적은 테스트 모드에서 다양한 패턴의 데이터를 발생시킬 수 있고, 저속의 테스터를 사용하여 고속의 테스트를 수행할 수 있는 입력회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 저속의 테스터를 사용하여 고속의 테스트를 수행할 수 있는 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 모드에서 다양한 패턴의 데이터를 발생시킬 수 있고, 저속의 테스터를 사용하여 고속의 테스트를 수행할 수 있는 반도체 메모리 장치의 데이터 입력방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 입력회로는 데이터 입력부, 및 데이터 패턴 설정회로를 구비한다.
데이터 입력부는 라이트(write) DQS 신호에 응답하여 외부로부터 입력된 제 1 데이터를 버퍼링하고 샘플링하고 직렬/병렬 변환하여 제 2 데이터를 발생시킨다. 데이터 패턴 설정회로는 테스트 모드 신호와 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 패턴을 설정하고 제 3 데이터를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 데이터 패턴 설정회로는 정상 모드에서 상기 제 2 데이터의 비트들의 로직 상태를 유지한 채로 상기 제 3 데이터를 발생시키고, 테스트 모드에서 상기 제 2 데이터의 비트들 중에서 짝수 데이터(even data)의 로직 상태를 유지하고 홀수 데이터(odd data)의 로직 상태를 상기 데이터 패턴 선택신호에 응답하여 설정하고 상기 제 3 데이터를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 데이터 패턴 선택신호는 RDQS 핀을 통해 입력된다.
본 발명의 하나의 실시예에 의하면, 상기 데이터 패턴 설정회로는 제 1 데이 터 패턴 설정부, 제 2 데이터 패턴 설정부, 제 3 데이터 패턴 설정부, 및 제 4 데이터 패턴 설정부를 구비한다.
제 1 데이터 패턴 설정부는 상기 테스트 모드 신호와 상기 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 1 비트와 제 2 비트에 기초하여 상기 제 3 데이터의 제 1 비트와 제 2 비트를 발생시킨다. 제 2 데이터 패턴 설정부는 상기 테스트 모드 신호와 상기 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 3 비트와 제 4 비트에 기초하여 상기 제 3 데이터의 제 3 비트와 제 4 비트를 발생시킨다. 제 3 데이터 패턴 설정부는 상기 테스트 모드 신호와 상기 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 5 비트와 제 6 비트에 기초하여 상기 제 3 데이터의 제 5 비트와 제 6 비트를 발생시킨다. 제 4 데이터 패턴 설정부는 상기 테스트 모드 신호와 상기 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 7 비트와 제 8 비트에 기초하여 상기 제 3 데이터의 제 7 비트와 제 8 비트를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 데이터 패턴 선택신호는 제 1 로직 상태를 가지는 제 1 데이터 패턴 선택신호, 제 2 로직 상태를 가지는 제 2 데이터 패턴 선택신호, 제 3 로직 상태를 가지는 제 3 데이터 패턴 선택신호, 및 제 4 로직 상태를 가지는 제 4 데이터 패턴 선택신호로 구성될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 데이터 패턴 설정회로는 제 1 데이터 패턴 설정부, 제 2 데이터 패턴 설정부, 제 3 데이터 패턴 설정부, 및 제 4 데이터 패턴 설정부를 구비한다.
제 1 데이터 패턴 설정부는 상기 테스트 모드 신호와 상기 제 1 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 1 비트와 제 2 비트에 기초하여 상기 제 3 데이터의 제 1 비트와 제 2 비트를 발생시킨다. 제 2 데이터 패턴 설정부는 상기 테스트 모드 신호와 상기 제 2 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 3 비트와 제 4 비트에 기초하여 상기 제 3 데이터의 제 3 비트와 제 4 비트를 발생시킨다. 제 3 데이터 패턴 설정부는 상기 테스트 모드 신호와 상기 제 3 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 5 비트와 제 6 비트에 기초하여 상기 제 3 데이터의 제 5 비트와 제 6 비트를 발생시킨다. 제 4 데이터 패턴 설정부는 상기 테스트 모드 신호와 상기 제 4 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 7 비트와 제 8 비트에 기초하여 상기 제 3 데이터의 제 7 비트와 제 8 비트를 발생시킨다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 입력회로 및 메모리 코어를 구비한다.
입력회로는 라이트 DQS 신호에 응답하여 제 1 데이터를 샘플링하고 직렬/병렬 변환하여 복수의 비트를 가지는 제 2 데이터를 발생시키고 테스트 모드 신호와 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 패턴을 설정하고 제 3 데이터를 발생시킨다. 메모리 코어는 상기 제 3 데이터를 내부에 포함된 메모리 셀들에 기입하고 상기 메모리 셀들에 저장된 데이터를 독출한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 테스트 시스템은 반도체 메모리 장치 및 테스터를 구비한다.
반도체 메모리 장치는 라이트 DQS 신호에 응답하여 제 1 데이터를 샘플링하고 직렬/병렬 변환하여 복수의 비트를 가지는 제 2 데이터를 발생시키고 테스트 모드 신호와 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 패턴을 설정하고 제 3 데이터를 발생시켜 내부에 포함된 메모리 셀들에 제공한다. 테스터는 상기 테스트 모드 신호, 상기 라이트 DQS 신호, 상기 데이터 패턴 선택신호, 및 상기 제 1 데이터를 상기 반도체 메모리 장치에 제공하고 상기 반도체 메모리 장치를 테스트한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 데이터 입력방법은 제 1 데이터, 제 1 라이트 DQS 신호, 및 제 1 데이터 패턴 선택신호를 수신하는 단계, 상기 제 1 데이터 패턴 선택신호를 수신하여 제 2 데이터 패턴 선택신호를 발생시키는 단계, 상기 제 1 데이터를 버퍼링하여 제 2 데이터를 발생시키는 단계, 정상 모드에서 상기 제 2 데이터의 비트들의 로직 상태를 유지하여 출력하는 단계, 테스트 모드에서 상기 제 2 데이터의 비트들 중에서 짝수 데이터의 로직 상태를 유지하여 출력하는 단계, 및 상기 테스트 모드에서 상기 제 2 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 비트들 중에서 홀수 데이터의 로직 상태를 설정하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입력회로를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치의 입력회로(1000)는 RDQS 입력버퍼(1100), 데이터 입력부(1040), 및 데이터 패턴 설정회로(1700)를 구비한다.
RDQS 입력버퍼(1100)는 RDQS 핀(1010)을 통해 데이터 패턴 선택신호(DPS)를 수신하고 버퍼링한다. 데이터 입력부(1040)는 DQ 핀(1020)을 통해 제 1 데이터(DIN)를 수신하고 WDQS 핀(1030)을 통해 라이트(write) DQS 신호(WDQS)를 수신한다. 데이터 입력부(1040)는 제 1 데이터(DIN)를 버퍼링하고 라이트 DQS 신호(WDQS)에 응답하여 상기 제 1 데이터(DIN)를 샘플링하고 직렬/병렬 변환하여 제 2 데이터(BODIN<0:7>)를 발생시킨다. 데이터 패턴 설정회로(1700)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 제 2 데이터(BODIN<0:7>)의 패턴을 설정하고 제 3 데이터(FDIN<0:7>)를 발생시킨다.
정상 모드에서 제 2 데이터(BODIN<0:7>) 중에서 짝수 데이터(even data)와 홀수 데이터(odd data)의 로직 상태는 반전되지 않는다. 테스트 모드에서는 제 2 데이터(BODIN<0:7>) 중에서 짝수 데이터의 로직 상태는 반전되지 않고, 홀수 데이터의 로직 상태는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 설정된다.
데이터 입력부(1040)는 데이터 입력버퍼(1200), WDQS 입력버퍼(1300), 샘플러(1400), 지연회로(1500), 및 오더링 회로(1600)를 구비한다.
데이터 입력 버퍼(1200)는 제 1 데이터(DIN)를 버퍼링하여 제 4 데이터(BDIN)를 발생시킨다. WDQS 입력버퍼(1300)는 라이트 DQS 신호(WDQS)를 버퍼링하여 제 1 라이트 DQS 신호(PDQS)를 발생시킨다. 샘플러(1400)는 제 1 라이트 DQS 신호(PDQS)에 응답하여 제 4 데이터(BDIN)에 대해 샘플링을 수행하고 짝수 데이 터(PDIN_F)와 홀수 데이터(PDIN_S)를 발생시킨다. 지연회로(1500)는 제 1 라이트 DQS 신호(PDQS)를 지연시키고 제 2 라이트 DQS 신호(DPDQS)를 발생시킨다. 오더링 회로(1600)는 제 2 라이트 DQS 신호(DPDQS)에 응답하여 짝수 데이터(PDIN_F)와 홀수 데이터(PDIN_S)에 대해 직렬/병렬 변환하고 데이터 순서를 결정하고 제 2 데이터(BODIN<0:7>)를 발생시킨다.
도 2는 정상 모드(normal mode)에서 도 1에 도시된 반도체 메모리 장치의 입력회로의 동작을 나타내는 타이밍도이다.
도 3은 테스트 모드(test mode)에서 도 1에 도시된 반도체 메모리 장치의 입력회로의 하나의 동작을 나타내는 타이밍도이다.
도 4는 테스트 모드(test mode)에서 도 1에 도시된 반도체 메모리 장치의 입력회로의 다른 하나의 동작을 나타내는 타이밍도이다.
이하, 도 1 내지 도 4를 참조하여 도 1에 도시된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입력회로의 동작을 설명한다.
도 1 및 도 2를 참조하면, 클럭신호(CLK)에 동기되어 라이트 DQS 신호(WDQS)가 발생된다. 도 2의 예에서, 라이트 DQS 신호(WDQS)는 클럭신호(CLK)의 주파수의 2 배의 주파수를 가진다. 제 4 데이터(BDIN)는 외부로부터 입력되는 제 1 데이터(DIN)가 데이터 입력버퍼(1200)에 의해 버퍼링된 데이터이다. 제 1 라이트 DQS 신호(PDQS)는 라이트 DQS 신호(WDQS)가 WDQS 입력버퍼(1300)에 의해 버퍼링된 신호이다. 샘플러(1400)는 제 1 라이트 DQS 신호(PDQS)에 응답하여 제 4 데이터(BDIN)에 대해 샘플링을 수행하고 짝수 데이터(PDIN_F)와 홀수 데이터(PDIN_S)를 발생시 킨다. 도 2의 타이밍도에서 알 수 있듯이, 정상 모드(normal mode)에서는 짝수 데이터(PDIN_F)와 홀수 데이터(PDIN_S)의 구별이 없이 8 비트(D0 ~ D7)를 가지는 데이터(PDIN)가 출력된다. 오더링 회로(1600)는 제 1 라이트 DQS 신호(PDQS)가 지연된 제 2 라이트 DQS 신호(DPDQS)에 응답하여 샘플러(1400)의 출력 데이터(PDIN)에 대해 직렬/병렬 변환하고 데이터 순서를 결정하고 제 2 데이터(BODIN<0:7>)를 발생시킨다. 정상 모드에서 데이터 패턴 설정회로(1700)는 제 2 데이터(BODIN<0:7>)의 데이터 패턴을 변화시키지 않고 제 3 데이터(FDIN<0:7>)를 발생시킨다.
도 1 및 도 3을 참조하면, 클럭신호(CLK)에 동기되어 라이트 DQS 신호(WDQS)가 발생된다. 도 3의 예에서, 라이트 DQS 신호(WDQS)와 데이터 패턴 선택신호(DPS)는 클럭신호(CLK)의 주파수와 동일한 주파수를 가진다. 외부로부터 입력되는 제 1 데이터(DIN)는 4 비트(D0, D2, D4, D6)를 가진다. 제 4 데이터(BDIN)는 외부로부터 입력되는 제 1 데이터(DIN)가 데이터 입력버퍼(1200)에 의해 버퍼링된 데이터이다. 제 1 라이트 DQS 신호(PDQS)는 라이트 DQS 신호(WDQS)가 WDQS 입력버퍼(1300)에 의해 버퍼링된 신호이다. 샘플러(1400)는 제 1 라이트 DQS 신호(PDQS)에 응답하여 제 4 데이터(BDIN)에 대해 샘플링을 수행하고 짝수 데이터(PDIN_F)와 홀수 데이터(PDIN_S)를 발생시킨다. 도 2의 타이밍도에서, 테스트 모드(test mode)에서 짝수 데이터(PDIN_F)의 비트들은 D0, D2, D4, 및 D6로, 홀수 데이터(PDIN_S)의 비트들은 D1, D3, D5, 및 D7로 각각 나타내었다. 오더링 회로(1600)는 제 1 라이트 DQS 신호(PDQS)가 지연된 제 2 라이트 DQS 신호(DPDQS)에 응답하여 샘플러(1400)의 출력인 짝수 데이터(PDIN_F)와 홀수 데이터(PDIN_S)에 대해 직렬/병렬 변환하고 데이터 순서를 결정하고 제 2 데이터(BODIN<0:7>)를 발생시킨다.
테스트 모드(test mode)에서, 제 2 데이터(BODIN<0:7>)의 짝수 데이터(D0, D2, D4, D6)와 홀수 데이터(D1, D3, D5, D7)의 각 비트는 외부로부터 입력되는 제 1 데이터(DIN)의 각 비트와 로직 상태가 동일하다. 도 3에서 알 수 있듯이, 버퍼링된 데이터 패턴 선택신호(BDPS)는 로직 "하이" 상태와 로직 "로우" 상태를 가지는 펄스 신호이다. 예를 들면, 버퍼링된 데이터 패턴 선택신호(BDPS)의 로직 "하이" 상태는 비반전(NON-INVERSION)을 의미하고, 버퍼링된 데이터 패턴 선택신호(BDPS)의 로직 "로우" 상태는 반전(INVERSION)을 의미할 수 있다. 데이터 패턴 설정회로(1700)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 제 2 데이터(BODIN<0:7>)의 패턴을 설정하고 제 3 데이터(FDIN<0:7>)를 발생시킨다. 테스트 모드(test mode)에서, 제 3 데이터(FDIN<0:7>)의 짝수 데이터(D0, D2, D4, D6)의 각 비트는 외부로부터 입력되는 제 1 데이터(DIN)의 각 비트와 로직 상태가 동일하다. 그러나, 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 각 비트는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 짝수 데이터(D0, D2, D4, D6)의 각 비트를 반전 또는 비반전한 로직 상태를 가진다. 도 3의 예에서, 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D1)는 짝수 데이터(D0, D2, D4, D6)의 비트(D0)의 로직 상태와 동일한 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D3)는 짝수 데이터(D0, D2, D4, D6)의 비트(D2)의 로직 상태를 반전시킨 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D5)는 짝수 데이터(D0, D2, D4, D6)의 비트(D4)의 로직 상태와 동일한 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D7)는 짝수 데이터(D0, D2, D4, D6)의 비트(D6)의 로직 상태를 반전시킨 로직 상태를 가진다.
도 4의 타이밍도에 나타낸 데이터 패턴 선택신호(DPS)의 위상은 도 3의 타이밍도에 나타낸 데이터 패턴 선택신호(DPS)의 위상과 반대이다.
도 1과 도 4를 참조하면, 버퍼링된 데이터 패턴 선택신호(BDPS)는 로직 "하이" 상태와 로직 "로우" 상태를 가지는 펄스 신호이다. 예를 들면, 버퍼링된 데이터 패턴 선택신호(BDPS)의 로직 "하이" 상태는 비반전(NON-INVERSION)을 의미하고, 버퍼링된 데이터 패턴 선택신호(BDPS)의 로직 "로우" 상태는 반전(INVERSION)을 의미할 수 있다. 데이터 패턴 설정회로(1700)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 제 2 데이터(BODIN<0:7>)의 패턴을 설정하고 제 3 데이터(FDIN<0:7>)를 발생시킨다. 테스트 모드(test mode)에서, 제 3 데이터(FDIN<0:7>)의 짝수 데이터(D0, D2, D4, D6)의 각 비트는 외부로부터 입력되는 제 1 데이터(DIN)의 각 비트와 로직 상태가 동일하다. 그러나, 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 각 비트는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 짝수 데이터(D0, D2, D4, D6)의 각 비트를 반전 또는 비반전한 로직 상태를 가진다. 도 4의 예에서, 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D1)는 짝수 데이터(D0, D2, D4, D6)의 비트(D0)의 로직 상태를 반전시킨 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D3)는 짝수 데이터(D0, D2, D4, D6)의 비트(D2)의 로직 상태와 동일한 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D5)는 짝수 데이터(D0, D2, D4, D6)의 비트(D4)의 로직 상태를 반전시킨 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D7)는 짝수 데이터(D0, D2, D4, D6)의 비트(D6)의 로직 상태와 동일한 로직 상태를 가진다.
상기와 같이, 도 1에 도시된 반도체 메모리 장치의 입력회로(1000)는 데이터 패턴 선택신호(DPS)의 로직 상태에 따라 다양한 패턴의 입력신호를 발생시킬 수 있다. 데이터 패턴 선택신호(DPS)는 RDQS 핀(1010)을 통해 수신될 수 있다.
도 5는 도 1의 반도체 메모리 장치의 입력회로에 포함되어 있는 데이터 패턴 설정회로(1700)의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, 데이터 패턴 설정회로(1700)는 제 1 데이터 패턴 설정부(1710), 제 2 데이터 패턴 설정부(1720), 제 3 데이터 패턴 설정부(1730), 및 제 4 데이터 패턴 설정부(1740)를 구비한다.
제 1 데이터 패턴 설정부(1710)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 1 비트(D0)와 제 2 비트(D1)에 기초하여 제 3 데이터(FDIN<0:7>)의 제 1 비트(FD0)와 제 2 비트(FD1)를 발생시킨다. 제 2 데이터 패턴 설정부(1720)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 3 비트(D2)와 제 4 비트(D3)에 기초하여 제 3 데이터(FDIN<0:7>)의 제 3 비트(FD2)와 제 4 비트(FD3)를 발생시킨다. 제 3 데이터 패 턴 설정부(1730)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 5 비트(D4)와 제 6 비트(D5)에 기초하여 제 3 데이터(FDIN<0:7>)의 제 5 비트(FD4)와 제 6 비트(FD5)를 발생시킨다. 제 4 데이터 패턴 설정부(1740)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 7 비트(D6)와 제 8 비트(D7)에 기초하여 제 3 데이터(FDIN<0:7>)의 제 7 비트(FD6)와 제 8 비트(FD7)를 발생시킨다.
제 1 데이터 패턴 설정부(1710)는 지연회로(1711), 인버터(1712), 제 1 멀티플렉서(1713), 및 제 2 멀티플렉서(1714)를 구비한다.
지연회로(1711)는 제 2 데이터(BODIN<0:7>)의 제 1 비트(D0)를 지연시키고 제 3 데이터(FDIN<0:7>)의 제 1 비트(FD0)를 발생시킨다. 인버터(1712)는 제 2 데이터(BODIN<0:7>)의 제 1 비트(D0)의 위상을 반전시킨다. 제 1 멀티플렉서(1713)는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 인버터(1712)의 출력신호와 제 2 데이터(BODIN<0:7>)의 제 1 비트(D0) 중에서 하나를 선택하여 출력한다. 제 2 멀티플렉서(1714)는 테스트 모드 신호(HSC_EN)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 2 비트(D1)와 제 1 멀티플렉서(1713)의 출력신호 중에서 하나를 선택하고 제 3 데이터(FDIN<0:7>)의 제 2 비트(FD1)를 발생시킨다.
제 2 데이터 패턴 설정부(1720)는 지연회로(1721), 인버터(1722), 제 1 멀티플렉서(1723), 및 제 2 멀티플렉서(1724)를 구비한다.
지연회로(1721)는 제 2 데이터(BODIN<0:7>)의 제 3 비트(D2)를 지연시키고 제 3 데이터(FDIN<0:7>)의 제 3 비트(FD2)를 발생시킨다. 인버터(1722)는 제 2 데이터(BODIN<0:7>)의 제 3 비트(D2)의 위상을 반전시킨다. 제 1 멀티플렉서(1723)는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 인버터(1722)의 출력신호와 제 2 데이터(BODIN<0:7>)의 제 3 비트(D2) 중에서 하나를 선택하여 출력한다. 제 2 멀티플렉서(1724)는 테스트 모드 신호(HSC_EN)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 4 비트(D3)와 제 1 멀티플렉서(1723)의 출력신호 중에서 하나를 선택하고 제 3 데이터(FDIN<0:7>)의 제 4 비트(FD3)를 발생시킨다.
제 3 데이터 패턴 설정부(1730)는 지연회로(1731), 인버터(1732), 제 1 멀티플렉서(1733), 및 제 2 멀티플렉서(1734)를 구비한다.
지연회로(1731)는 제 2 데이터(BODIN<0:7>)의 제 5 비트(D4)를 지연시키고 제 3 데이터(FDIN<0:7>)의 제 5 비트(FD4)를 발생시킨다. 인버터(1732)는 제 2 데이터(BODIN<0:7>)의 제 5 비트(D4)의 위상을 반전시킨다. 제 1 멀티플렉서(1733)는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 인버터(1732)의 출력신호와 제 2 데이터(BODIN<0:7>)의 제 5 비트(D4) 중에서 하나를 선택하여 출력한다. 제 2 멀티플렉서(1734)는 테스트 모드 신호(HSC_EN)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 6 비트(D5)와 제 1 멀티플렉서(1733)의 출력신호 중에서 하나를 선택하고 제 3 데이터(FDIN<0:7>)의 제 6 비트(FD5)를 발생시킨다.
제 4 데이터 패턴 설정부(1740)는 지연회로(1741), 인버터(1742), 제 1 멀티플렉서(1743), 및 제 2 멀티플렉서(1744)를 구비한다.
지연회로(1741)는 제 2 데이터(BODIN<0:7>)의 제 7 비트(D6)를 지연시키고 제 3 데이터(FDIN<0:7>)의 제 7 비트(FD6)를 발생시킨다. 인버터(1742)는 제 2 데이터(BODIN<0:7>)의 제 7 비트(D6)의 위상을 반전시킨다. 제 1 멀티플렉서(1743)는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 인버터(1742)의 출력신호와 제 2 데이터(BODIN<0:7>)의 제 7 비트(D6) 중에서 하나를 선택하여 출력한다. 제 2 멀티플렉서(1744)는 테스트 모드 신호(HSC_EN)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 8 비트(D7)와 제 1 멀티플렉서(1743)의 출력신호 중에서 하나를 선택하고 제 3 데이터(FDIN<0:7>)의 제 8 비트(FD7)를 발생시킨다.
도 5에 도시된 데이터 패턴 설정회로(1700)는 펄스 형태의 파형을 가지는 하나의 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 제 3 데이터(FDIN<0:7>)의 비트들이 발생된다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 입력회로를 나타내는 블록도이다. 도 6에 도시된 반도체 메모리 장치의 입력회로(2000)에서, 데이터 패턴 선택신호(DPS<0:3>)는 도 1의 회로에서 사용된 데이터 패턴 선택신호(DPS)와 달리 RDQS 핀(2010)을 통해 수신되는 4 비트를 가지는 신호이다.
도 6을 참조하면, 반도체 메모리 장치의 입력회로(2000)는 RDQS 입력버퍼(2100), 데이터 입력부(2040), 및 데이터 패턴 설정회로(2700)를 구비한다.
RDQS 입력버퍼(2100)는 RDQS 핀(2010)을 통해 데이터 패턴 선택신호(DPS<0:3>)를 수신하고 버퍼링한다. 데이터 입력부(2040)는 DQ 핀(2020)을 통해 제 1 데이터(DIN)를 수신하고 WDQS 핀(2030)을 통해 라이트(write) DQS 신호(WDQS)를 수신한다. 데이터 입력부(2040)는 제 1 데이터(DIN)를 버퍼링하고 라이트 DQS 신호(WDQS)에 응답하여 상기 제 1 데이터(DIN)를 샘플링하고 직렬/병렬 변환하여 제 2 데이터(BODIN<0:7>)를 발생시킨다. 데이터 패턴 설정회로(2700)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)에 응답하여 제 2 데이터(BODIN<0:7>)의 패턴을 설정하고 제 3 데이터(FDIN<0:7>)를 발생시킨다.
정상 모드에서 제 2 데이터(BODIN<0:7>) 중에서 짝수 데이터(even data)와 홀수 데이터(odd data)의 로직 상태는 반전되지 않는다. 테스트 모드에서는 제 2 데이터(BODIN<0:7>) 중에서 짝수 데이터의 로직 상태는 반전되지 않고, 홀수 데이터의 로직 상태는 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)에 응답하여 설정된다.
데이터 입력부(2040)는 데이터 입력 버퍼(2200), WDQS 입력버퍼(2300), 샘플러(2400), 지연회로(2500), 및 오더링 회로(2600)를 구비한다.
데이터 입력 버퍼(2200)는 제 1 데이터(DIN)를 버퍼링하여 제 4 데이터(BDIN)를 발생시킨다. WDQS 입력버퍼(2300)는 라이트 DQS 신호(WDQS)를 버퍼링하여 제 1 라이트 DQS 신호(PDQS)를 발생시킨다. 샘플러(2400)는 제 1 라이트 DQS 신호(PDQS)에 응답하여 제 4 데이터(BDIN)에 대해 샘플링을 수행하고 짝수 데이터(PDIN_F)와 홀수 데이터(PDIN_S)를 발생시킨다. 지연회로(2500)는 제 1 라이트 DQS 신호(PDQS)를 지연시키고 제 2 라이트 DQS 신호(DPDQS)를 발생시킨다. 오더링 회로(2600)는 제 2 라이트 DQS 신호(DPDQS)에 응답하여 짝수 데이터(PDIN_F)와 홀수 데이터(PDIN_S)에 대해 직렬/병렬 변환하고 데이터 순서를 결정하고 제 2 데이터(BODIN<0:7>)를 발생시킨다.
도 7은 도 6의 반도체 메모리 장치의 입력회로에 포함되어 있는 데이터 패턴 설정회로의 하나의 실시예를 나타내는 회로도이다.
도 7을 참조하면, 데이터 패턴 설정회로(2700)는 제 1 데이터 패턴 설정부(2710), 제 2 데이터 패턴 설정부(2720), 제 3 데이터 패턴 설정부(2730), 및 제 4 데이터 패턴 설정부(2740)를 구비한다. 도 7의 데이터 패턴 설정회로(2700)를 구성하는 데이터 패턴 설정부들(2710, 2720, 2730, 2740) 각각에는 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)의 하나의 비트가 인가된다. 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)는 4 개의 비트(BDPS0, BDPS1, BDPS2, BDPS3)를 가진다.
제 1 데이터 패턴 설정부(2710)는 테스트 모드 신호(HSC_EN)와 제 1 버퍼링된 데이터 패턴 선택신호(BDPS0)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 1 비트(D0)와 제 2 비트(D1)에 기초하여 제 3 데이터(FDIN<0:7>)의 제 1 비트(FD0)와 제 2 비트(FD1)를 발생시킨다. 제 2 데이터 패턴 설정부(2720)는 테스트 모드 신호(HSC_EN)와 제 2 버퍼링된 데이터 패턴 선택신호(BDPS1)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 3 비트(D2)와 제 4 비트(D3)에 기초하여 제 3 데이터(FDIN<0:7>)의 제 3 비트(FD2)와 제 4 비트(FD3)를 발생시킨다. 제 3 데이터 패턴 설정부(2730)는 테스트 모드 신호(HSC_EN)와 제 3 버퍼링된 데이터 패턴 선택신호(BDPS2)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 5 비트(D4)와 제 6 비트(D5)에 기초하여 제 3 데이터(FDIN<0:7>)의 제 5 비트(FD4)와 제 6 비트(FD5)를 발생시킨다. 제 4 데이터 패턴 설정부(2740)는 테스트 모드 신호(HSC_EN)와 제 4 버퍼링된 데이터 패턴 선택신호(BDPS3)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 7 비 트(D6)와 제 8 비트(D7)에 기초하여 제 3 데이터(FDIN<0:7>)의 제 7 비트(FD6)와 제 8 비트(FD7)를 발생시킨다.
제 1 데이터 패턴 설정부(2710)는 지연회로(2711), 인버터(2712), 제 1 멀티플렉서(2713), 및 제 2 멀티플렉서(2714)를 구비한다.
지연회로(2711)는 제 2 데이터(BODIN<0:7>)의 제 1 비트(D0)를 지연시키고 제 3 데이터(FDIN<0:7>)의 제 1 비트(FD0)를 발생시킨다. 인버터(2712)는 제 2 데이터(BODIN<0:7>)의 제 1 비트(D0)의 위상을 반전시킨다. 제 1 멀티플렉서(2713)는 제 1 버퍼링된 데이터 패턴 선택신호(BDPS0)에 응답하여 인버터(2712)의 출력신호와 제 2 데이터(BODIN<0:7>)의 제 1 비트(D0) 중에서 하나를 선택하여 출력한다. 제 2 멀티플렉서(2714)는 테스트 모드 신호(HSC_EN)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 2 비트(D1)와 제 1 멀티플렉서(2713)의 출력신호 중에서 하나를 선택하고 제 3 데이터(FDIN<0:7>)의 제 2 비트(FD1)를 발생시킨다.
제 2 데이터 패턴 설정부(2720)는 지연회로(2721), 인버터(2722), 제 1 멀티플렉서(2723), 및 제 2 멀티플렉서(2724)를 구비한다.
지연회로(2721)는 제 2 데이터(BODIN<0:7>)의 제 3 비트(D2)를 지연시키고 제 3 데이터(FDIN<0:7>)의 제 3 비트(FD2)를 발생시킨다. 인버터(2722)는 제 2 데이터(BODIN<0:7>)의 제 3 비트(D2)의 위상을 반전시킨다. 제 1 멀티플렉서(2723)는 제 2 버퍼링된 데이터 패턴 선택신호(BDPS1)에 응답하여 인버터(2722)의 출력신호와 제 2 데이터(BODIN<0:7>)의 제 3 비트(D2) 중에서 하나를 선택하여 출력한다. 제 2 멀티플렉서(2724)는 테스트 모드 신호(HSC_EN)에 응답하여 제 2 데이 터(BODIN<0:7>)의 제 4 비트(D3)와 제 1 멀티플렉서(2723)의 출력신호 중에서 하나를 선택하고 제 3 데이터(FDIN<0:7>)의 제 4 비트(FD3)를 발생시킨다.
제 3 데이터 패턴 설정부(2730)는 지연회로(2731), 인버터(2732), 제 1 멀티플렉서(2733), 및 제 2 멀티플렉서(2734)를 구비한다.
지연회로(2731)는 제 2 데이터(BODIN<0:7>)의 제 5 비트(D4)를 지연시키고 제 3 데이터(FDIN<0:7>)의 제 5 비트(FD4)를 발생시킨다. 인버터(2732)는 제 2 데이터(BODIN<0:7>)의 제 5 비트(D4)의 위상을 반전시킨다. 제 1 멀티플렉서(2733)는 제 3 버퍼링된 데이터 패턴 선택신호(BDPS2)에 응답하여 인버터(2732)의 출력신호와 제 2 데이터(BODIN<0:7>)의 제 5 비트(D4) 중에서 하나를 선택하여 출력한다. 제 2 멀티플렉서(2734)는 테스트 모드 신호(HSC_EN)에 응답하여 제 2 데이터(BODIN<0:7>)의 제 6 비트(D5)와 제 1 멀티플렉서(2733)의 출력신호 중에서 하나를 선택하고 제 3 데이터(FDIN<0:7>)의 제 6 비트(FD5)를 발생시킨다.
제 4 데이터 패턴 설정부(2740)는 지연회로(2741), 인버터(2742), 제 1 멀티플렉서(2743), 및 제 2 멀티플렉서(2744)를 구비한다.
지연회로(2741)는 제 2 데이터(BODIN<0:7>)의 제 7 비트(D6)를 지연시키고 제 3 데이터(FDIN<0:7>)의 제 7 비트(FD6)를 발생시킨다. 인버터(2742)는 제 2 데이터(BODIN<0:7>)의 제 7 비트(D6)의 위상을 반전시킨다. 제 1 멀티플렉서(2743)는 제 4 버퍼링된 데이터 패턴 선택신호(BDPS3)에 응답하여 인버터(2742)의 출력신호와 제 2 데이터(BODIN<0:7>)의 제 7 비트(D6) 중에서 하나를 선택하여 출력한다. 제 2 멀티플렉서(2744)는 테스트 모드 신호(HSC_EN)에 응답하여 제 2 데이 터(BODIN<0:7>)의 제 8 비트(D7)와 제 1 멀티플렉서(2743)의 출력신호 중에서 하나를 선택하고 제 3 데이터(FDIN<0:7>)의 제 8 비트(FD7)를 발생시킨다.
도 7에 도시된 데이터 패턴 설정회로(1700)는 레벨 형태의 파형을 가지는 복수의 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)에 응답하여 제 3 데이터(FDIN<0:7>)의 비트들이 발생된다.
도 8은 테스트 모드에서 도 6에 도시된 반도체 메모리 장치의 입력회로의 하나의 동작을 나타내는 타이밍도이다.
도 9는 테스트 모드에서 도 6에 도시된 반도체 메모리 장치의 입력회로의 다른 하나의 동작을 나타내는 타이밍도이다.
이하, 도 6 내지 도 9를 참조하여 도 6에 도시된 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 입력회로의 동작을 설명한다.
도 6에 도시된 반도체 메모리 장치의 입력회로(2000)는 도 1에 도시된 반도체 메모리 장치의 입력회로(1000)와 달리, 데이터 패턴 선택신호(DPS<0:3>)가 4 비트를 가진다. 데이터 패턴 설정회로(2700)는 테스트 모드 신호(HSC_EN)와 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)에 응답하여 제 2 데이터(BODIN<0:7>)의 패턴을 설정하고 제 3 데이터(FDIN<0:7>)를 발생시킨다.
도 8에서, 데이터 패턴 선택신호(DPS<0:3>)의 각 비트는 DPS0, DPS1, DPS2, 및 DPS3으로 표시되어 있다. 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)의 각 비트는 BDPS0, BDPS1, BDPS2, 및 BDPS3으로 표시되어 있다. 도 8을 참조하면, 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)의 제 1 비트(BDPS0)는 로직 "하이" 상태인 레벨 을 가지며, 제 2 비트(BDPS1)는 로직 "로우" 상태인 레벨을 가지며, 제 3 비트(BDPS2)는 로직 "하이" 상태인 레벨을 가지며, 제 4 비트(BDPS3)는 로직 "로우" 상태인 레벨을 가진다. 테스트 모드(test mode)에서, 제 3 데이터(FDIN<0:7>)의 짝수 데이터(D0, D2, D4, D6)의 각 비트는 외부로부터 입력되는 제 1 데이터(DIN)의 각 비트와 로직 상태가 동일하다. 그러나, 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 각 비트는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 짝수 데이터(D0, D2, D4, D6)의 각 비트를 반전 또는 비반전한 로직 상태를 가진다. 도 8의 예에서, 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D1)는 짝수 데이터(D0, D2, D4, D6)의 비트(D0)의 로직 상태와 동일한 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D3)는 짝수 데이터(D0, D2, D4, D6)의 비트(D2)의 로직 상태를 반전시킨 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D5)는 짝수 데이터(D0, D2, D4, D6)의 비트(D4)의 로직 상태와 동일한 로직 상태를 가진다. 제 3 데이터(FDIN<0:7>)의 홀수 데이터(D1, D3, D5, D7)의 비트(D7)는 짝수 데이터(D0, D2, D4, D6)의 비트(D6)의 로직 상태를 반전시킨 로직 상태를 가진다.
도 9는 2 비트(D0, D4)의 제 1 데이터로부터 8 비트의 데이터(D0~D7)를 가지는 제 3 데이터(FDIN<0:7>)가 발생되는 것을 나타내는 타이밍도이다.
도 9에서, 데이터 패턴 선택신호(DPS<0:3>)의 각 비트는 DPS0, DPS1, DPS2, 및 DPS3으로 표시되어 있다. 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)의 각 비트는 BDPS0, BDPS1, BDPS2, 및 BDPS3으로 표시되어 있다. 도 9를 참조하면, 버퍼링된 데이터 패턴 선택신호(BDPS<0:3>)의 제 1 비트(BDPS0)는 로직 "하이" 상태인 레벨을 가지며, 제 2 비트(BDPS1)는 로직 "로우" 상태인 레벨을 가지며, 제 3 비트(BDPS2)는 로직 "하이" 상태인 레벨을 가지며, 제 4 비트(BDPS3)는 로직 "로우" 상태인 레벨을 가진다. 샘플러(2400)의 출력(PDIN_F)인 짝수 데이터(D0, D2, D4, D6) 중에서 비트들(D0, D2)은 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D0)로부터 발생되고, 비트들(D4, D6)은 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D4)로부터 발생된다. 샘플러(2400)의 출력(PDIN_S)인 홀수 데이터(D1, D3, D5, D7)의 비트들은 각각 대응하는 짝수 데이터(D0, D2, D4, D6)의 각 비트들과 동일하다.
테스트 모드(test mode)에서, 제 3 데이터(FDIN<0:7>)의 비트(D0)는 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D0)와 로직 상태가 동일하고, 제 3 데이터(FDIN<0:7>)의 비트(D1)는 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D0)의 로직 상태가 반전된 로직 상태(D0B)를 가지고, 제 3 데이터(FDIN<0:7>)의 비트(D2)는 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D0)와 로직 상태가 동일하고, 제 3 데이터(FDIN<0:7>)의 비트(D3)는 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D0)의 로직 상태가 반전된 로직 상태(D0B)를 가진다. 또한, 테스트 모드(test mode)에서, 제 3 데이터(FDIN<0:7>)의 비트(D4)는 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D4)와 로직 상태가 동일하고, 제 3 데이터(FDIN<0:7>)의 비트(D5)는 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D4)의 로직 상태가 반전된 로직 상태(D4B)를 가지고, 제 3 데이터(FDIN<0:7>)의 비트(D6)는 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D4)와 로직 상태가 동일하고, 제 3 데이터(FDIN<0:7>)의 비트(D7)는 외부로부터 입력되는 제 1 데이터(DIN)의 비트(D4)의 로직 상태가 반전된 로직 상태(D4B)를 가진다.
예를 들면, 제 3 데이터(FDIN<0:7>)의 비트(D0)는 버퍼링된 데이터 패턴 선택신호(BDPS0)에 응답하여 제 1 데이터(DIN)의 비트(D0)로부터 발생되고, 제 3 데이터(FDIN<0:7>)의 비트(D1)는 버퍼링된 데이터 패턴 선택신호(BDPS1)에 응답하여 제 1 데이터(DIN)의 비트(D0)로부터 발생되고, 제 3 데이터(FDIN<0:7>)의 비트(D2)는 버퍼링된 데이터 패턴 선택신호(BDPS2)에 응답하여 제 1 데이터(DIN)의 비트(D0)로부터 발생되고, 제 3 데이터(FDIN<0:7>)의 비트(D3)는 버퍼링된 데이터 패턴 선택신호(BDPS3)에 응답하여 제 1 데이터(DIN)의 비트(D0)로부터 발생된다. 또한, 제 3 데이터(FDIN<0:7>)의 비트(D4)는 버퍼링된 데이터 패턴 선택신호(BDPS0)에 응답하여 제 1 데이터(DIN)의 비트(D4)로부터 발생되고, 제 3 데이터(FDIN<0:7>)의 비트(D5)는 버퍼링된 데이터 패턴 선택신호(BDPS1)에 응답하여 제 1 데이터(DIN)의 비트(D4)로부터 발생되고, 제 3 데이터(FDIN<0:7>)의 비트(D6)는 버퍼링된 데이터 패턴 선택신호(BDPS2)에 응답하여 제 1 데이터(DIN)의 비트(D4)로부터 발생되고, 제 3 데이터(FDIN<0:7>)의 비트(D7)는 버퍼링된 데이터 패턴 선택신호(BDPS3)에 응답하여 제 1 데이터(DIN)의 비트(D4)로부터 발생된다.
도 9의 예에서, 제 3 데이터(FDIN<0:7>)의 각 비트들은 D0=D0, D1=D0B, D2=D0, D31=D0B, D4=D4, D5=D4B, D6=D4, D7=D4B의 값을 가진다.
상기와 같이, 도 6에 도시된 반도체 메모리 장치의 입력회로(2000)는 데이터 패턴 선택신호(DPS<0:3>)의 로직 상태에 따라 다양한 패턴의 입력신호를 발생시킬 수 있다. 데이터 패턴 선택신호(DPS<0:3>)는 RDQS 핀(2010)을 통해 수신될 수 있다.
도 10은 본 발명의 입력회로를 포함하는 반도체 메모리 장치의 하나의 실시예를 나타내는 블록도이다.
도 10을 참조하면, 반도체 메모리 장치(100)는 입력회로(110) 및 메모리 코어(120)를 구비한다.
입력회로(110)는 데이터 패턴 선택신호(DPS), 제 1 데이터(DIN), 라이트 DQS 신호(WDQS), 및 테스트 모드 신호(HSC_EN)를 수신하고, 라이트 DQS 신호(WDQS)에 응답하여 제 1 데이터(DIN)를 샘플링하고 직렬/병렬 변환하여 복수의 비트를 가지는 제 2 데이터를 발생시키고 테스트 모드 신호(HSC_EN)와 데이터 패턴 선택신호(DPS)에 응답하여 제 2 데이터의 패턴을 설정하고 제 3 데이터(FDIN<0:7>)를 발생시킨다. 정상 모드에서 제 2 데이터(BODIN<0:7>)의 비트들의 로직 상태는 반전되지 않는다. 테스트 모드에서 제 2 데이터(BODIN<0:7>)의 비트들 중에서 짝수 데이터(even data)의 로직 상태는 반전되지 않고, 홀수 데이터(odd data)의 로직 상태는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 설정된다.
메모리 코어(120)는 제 3 데이터(FDIN<0:7>)를 내부에 구비된 메모리 셀들에 기입하고 메모리 셀들에 저장된 데이터를 독출한다.
도 11은 본 발명의 입력회로를 구비한 반도체 메모리 장치를 테스트하기 위한 테스트 시스템의 하나의 실시예를 나타내는 블록도이다.
도 11을 참조하면, 테스트 시스템(200)은 자동 테스트 장비(ATE)(210) 및 반도체 메모리 장치(220)를 구비한다.
자동 테스트 장비(ATE)(210)는 테스트 모드 신호(HSC_EN), 클럭신호(CLK), 라이트 DQS 신호(WDQS), 데이터 패턴 선택신호(DPS), 및 제 1 데이터(DIN)를 반도체 메모리 장치(220)에 제공하고 반도체 메모리 장치(220)를 테스트한다.
반도체 메모리 장치(220)는 라이트 DQS 신호(WDQS)에 응답하여 제 1 데이터(DIN)를 샘플링하고 직렬/병렬 변환하여 복수의 비트를 가지는 제 2 데이터를 발생시키고 테스트 모드 신호(HSC_EN)와 데이터 패턴 선택신호(DPS)에 응답하여 제 2 데이터의 패턴을 설정하고 제 3 데이터(FDIN<0:7>)를 발생시킨다. 정상 모드에서 제 2 데이터(BODIN<0:7>)의 비트들의 로직 상태는 반전되지 않는다. 테스트 모드에서는 제 2 데이터(BODIN<0:7>)의 비트들 중에서 짝수 데이터(even data)의 로직 상태는 반전되지 않고, 홀수 데이터(odd data)의 로직 상태는 버퍼링된 데이터 패턴 선택신호(BDPS)에 응답하여 설정된다. 또한, 반도체 메모리 장치(220)는 제 3 데이터(FDIN<0:7>)를 내부에 구비된 메모리 셀들에 기입하고 메모리 셀들에 저장된 데이터를 독출한다.
상술한 바와 같이 본 발명에 따른 입력회로를 구비한 반도체 메모리 장치는 테스트 모드에서 다양한 패턴의 데이터를 발생시킬 수 있고, 저속의 테스터를 사용하여 고속의 테스트를 수행할 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (31)

  1. 라이트(write) DQS 신호에 응답하여 외부로부터 입력된 제 1 데이터를 버퍼링하고 샘플링하고 직렬/병렬 변환하여 제 2 데이터를 발생시키는 데이터 입력부; 및
    테스트 모드 신호와 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 패턴을 설정하고 제 3 데이터를 발생시키는 데이터 패턴 설정회로를 구비하고,
    상기 데이터 패턴 설정회로는,
    정상 모드에서 상기 제 2 데이터의 비트들의 로직 상태를 유지한 채로 상기 제 3 데이터를 발생시키고, 테스트 모드에서 상기 제 2 데이터의 비트들 중에서 짝수 데이터(even data)의 로직 상태를 유지하고 홀수 데이터(odd data)의 로직 상태를 상기 데이터 패턴 선택신호에 응답하여 설정하고 상기 제 3 데이터를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 데이터 패턴 선택신호는 RDQS 핀을 통해 입력되는 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  4. 제 1 항에 있어서,
    상기 제 2 데이터의 홀수 데이터의 비트들 각각은 대응하는 상기 제 2 데이터의 짝수 데이터의 비트들과 동일한 로직 상태를 가지는 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  5. 제 1 항에 있어서,
    상기 제 2 데이터는 8 비트의 데이터인 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  6. 제 5 항에 있어서,
    상기 제 1 데이터는 4 비트의 데이터인 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  7. 제 6 항에 있어서, 상기 데이터 패턴 설정회로는
    상기 테스트 모드 신호와 상기 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 1 비트와 제 2 비트에 기초하여 상기 제 3 데이터의 제 1 비트와 제 2 비트를 발생시키는 제 1 데이터 패턴 설정부;
    상기 테스트 모드 신호와 상기 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 3 비트와 제 4 비트에 기초하여 상기 제 3 데이터의 제 3 비트와 제 4 비트를 발생시키는 제 2 데이터 패턴 설정부;
    상기 테스트 모드 신호와 상기 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 5 비트와 제 6 비트에 기초하여 상기 제 3 데이터의 제 5 비트와 제 6 비트를 발생시키는 제 3 데이터 패턴 설정부; 및
    상기 테스트 모드 신호와 상기 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 제 7 비트와 제 8 비트에 기초하여 상기 제 3 데이터의 제 7 비트와 제 8 비트를 발생시키는 제 4 데이터 패턴 설정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 1 항에 있어서, 상기 데이터 입력부는
    상기 제 1 데이터를 버퍼링하여 제 4 데이터를 발생시키는 데이터 입력 버퍼;
    상기 라이트 DQS 신호를 버퍼링하여 제 1 라이트 DQS 신호를 발생시키는 WDQS 입력버퍼;
    상기 제 1 라이트 DQS 신호에 응답하여 상기 제 4 데이터에 대해 샘플링을 수행하고 짝수 데이터와 홀수 데이터를 발생시키는 샘플러;
    상기 제 1 라이트 DQS 신호를 지연시키고 제 2 라이트 DQS 신호를 발생시키는 지연회로; 및
    상기 제 2 라이트 DQS 신호에 응답하여 상기 짝수 데이터와 상기 홀수 데이터에 대해 직렬/병렬 변환하고 데이터 순서를 결정하는 오더링 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  22. 삭제
  23. 라이트 DQS 신호에 응답하여 제 1 데이터를 샘플링하고 직렬/병렬 변환하여 복수의 비트를 가지는 제 2 데이터를 발생시키고 테스트 모드 신호와 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 패턴을 설정하고 제 3 데이터를 발생시키는 입력회로; 및
    상기 제 3 데이터를 내부에 포함된 메모리 셀들에 기입하고 상기 메모리 셀들에 저장된 데이터를 독출하는 메모리 코어를 구비하고,
    상기 입력 회로는,
    정상 모드에서 상기 제 2 데이터의 비트들의 로직 상태를 유지한 채로 상기 제 3 데이터를 발생시키고, 테스트 모드에서 상기 제 2 데이터의 비트들 중에서 짝수 데이터(even data)의 로직 상태를 유지하고 홀수 데이터(odd data)의 로직 상태를 상기 데이터 패턴 선택신호에 응답하여 설정하고 상기 제 3 데이터를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 라이트 DQS 신호에 응답하여 제 1 데이터를 샘플링하고 직렬/병렬 변환하여 복수의 비트를 가지는 제 2 데이터를 발생시키고 테스트 모드 신호와 데이터 패턴 선택신호에 응답하여 상기 제 2 데이터의 패턴을 설정하고 제 3 데이터를 발생시켜 내부에 포함된 메모리 셀들에 제공하고 상기 메모리 셀들에 저장된 데이터를 출력하는 반도체 메모리 장치; 및
    상기 테스트 모드 신호, 상기 라이트 DQS 신호, 상기 데이터 패턴 선택신호, 및 상기 제 1 데이터를 상기 반도체 메모리 장치에 제공하고 상기 반도체 메모리 장치를 테스트하는 테스터를 구비하고,
    상기 반도체 메모리 장치는,
    정상 모드에서 상기 제 2 데이터의 비트들의 로직 상태를 유지한 채로 상기 제 3 데이터를 발생시키고, 테스트 모드에서 상기 제 2 데이터의 비트들 중에서 짝수 데이터(even data)의 로직 상태를 유지하고 홀수 데이터(odd data)의 로직 상태를 상기 데이터 패턴 선택신호에 응답하여 설정하고 상기 제 3 데이터를 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 테스트 시스템.
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