JP2001183430A

JP2001183430A - 半導体装置のテスト方法及びシステム並びに記録媒体

Info

Publication number: JP2001183430A
Application number: JP36749299A
Authority: JP
Inventors: Katsumi Nishikawa; 克己西川; Kazuo Shibata; 一雄柴田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2001-07-06
Anticipated expiration: 2019-12-24
Also published as: KR20010062640A; JP3447638B2; US6617842B2; US20010005132A1; KR100422420B1

Abstract

(57)【要約】【課題】実装機搭載時の不良を製造試験時等に事前に検
出可能とするテストパターンを生成する装置及び方法の
提供。【解決手段】半導体装置の端子信号について、不良発生
時から過去に遡った時点からの不良時を含む期間の信号
波形データをロジックアナライザで獲得し、テストパタ
ン生成装置で、前記信号波形データに基づき、前記半導
体装置を被試験デバイスとしてテストする自動テスト装
置用のテストパターンに変換して出力し、不良時のデー
タを正規のデータに変更して前記半導体装置の出力信号
に対する期待値パターンを作成し、半導体装置の出力信
号に対応して必要とされる入力信号の設定が前記信号波
形データ中に存在するか否かチェックし、存在しない場
合には、前記半導体装置への前記入力信号の設定を行う
テストパターンを生成し、テスト装置で不良が再現され
た場合、量産テストに用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置のテス
ト技術に関し、特に、実装機に搭載された半導体装置の
動作状態のトレースデータに基づき検査用のテストパタ
ーンを作成して被測定デバイスをテストする方法及びシ
ステムと装置並びにプログラムを記録した記録媒体に関
する。

【０００２】

【従来の技術】研究試験及び製品開発（いわゆるＲ＆Ｄ
（Ｒesearch and Ｄevelopment））段階で行われる半
導体装置の特性解析試験（キャラクタライゼーション・
テスト）においては、該半導体装置の動作仕様等を定め
るためのデータの採取等を目的として、例えば高性能自
動テスト装置（Automatic Test Equipment；「ＡＴ
Ｅ」ともいう）を用いて、半導体装置のＤＣパラメトリ
ック試験、ファンクショナル試験、ＡＣパラメトリック
試験のほか、電源、タイミング等を振って動作試験を行
う各種マージン試験等網羅的なテストが行われる。

【０００３】一方、半導体装置の製造工程において、ウ
ェハテストの後に、ダイシング、ボンディング工程を経
て、パッケージングされた半導体装置に対する量産テス
ト（「ファイナルテスト」ともいう）は、一般に、半導
体装置が最小の電気的仕様を満たすことを保証するため
に行われ、通常、低コストの量産用自動テスト装置を用
いて被測定デバイス（Ｄevice Under Test：「ＤＵ
Ｔ」ともいう）のコンティニューイティ及びリーケッジ
テスト、基本的なファンクショナル試験、ＤＣパラメト
リック試験、必要に応じて最低限のマージン試験が行わ
れ、自動テスト装置は、オートハンドラと接続して、被
測定デバイスをテスト結果に基づきクラス又はグレード
（カテゴリ）別にソートする。

【０００４】この量産テストでは、テスト時間の短縮が
至上命令として要請されており、このため、網羅的なテ
ストは行われず、必要最小限の項目として選択されたテ
スト項目、テストパターン等でテストが行われている。

【０００５】しかしながら、量産テスト段階で良品と判
定されて出荷された半導体装置製品を、電子機器に実装
して動作させた場合、動作不良等が発生する場合があ
る。

【０００６】すなわち、上記したように、量産テストで
は、通常、低コストの自動テスト装置を用いて、テスト
が行われており、ファンクショナル試験用のテストパタ
ーンのパターン長（テストベクトルの長さ）、パターン
種数等には制限があり、量産テストで用いられたテスト
パターンでは検出できない製品不良等が、製品出荷後
に、偶然に、検出される場合がある。

【０００７】近時の微細化技術の進展による高集積化、
高機能化により、一チップ上に搭載されるゲート数は飛
躍的に増大し、論理集積回路の入出力パターンの組合せ
に依存した不良を、全て検出するためのテストパターン
を用意することは、論理の複雑さから、ますます困難と
なってきており、特に、プログラム制御される論理集積
回路の場合、プログラムの内容、動作（走行）状態、偶
発事象等に依存して、論理集積回路への入出力のパター
ンの組み合わせが変化し、テスト用にこれらの組み合わ
せを事前にすべて用意することは、現実には、ほぼ不可
能である。

【０００８】半導体装置をテストする自動テスト装置で
用いるテストパターンを生成する方法として、半導体装
置の設計時に用いられる論理シミュレータによるシミュ
レーション結果をテストパターンに変換するツールを用
いて目的の自動テスト装置用のテストパターンに自動変
換する方法や、自動パターン生成ツール（ＡＰＧ）を用
いたもの、さらに故障シミュレータを用いて故障検出率
を考慮したテストパターンを生成する等、各種方法が用
いられている。これらの方法は、いずれもシミュレーシ
ョンベースでテストパターン生成を行うものである。

【０００９】これとは別に、実デバイスを利用してテス
トパターンを得る方法も用いられている。古くから用い
られている典型的な手法として、良品デバイス（Ｋnown
Good Device：「ＫＧＤ」ともいう）に対して、予め
用意した入力パターン（ランダムパターン等）を印加し
て、良品デバイスからの出力を採取し、これを期待値パ
ターンとして入力パターンと合成することで、テストベ
クトルを生成するというものである。

【００１０】また、テストパターンの別の生成方法とし
て、半導体集積回路を実装機に搭載した状態で動作時の
信号波形を獲得してテストパターンを生成する方法も用
いられている。例えば特開平７−３０６３４５号公報等
に記載されているように、実装機に搭載されている半導
体集積回路の端子波形を採取し、当該端子波形に対して
実装機の作成者により入手された入出力情報を、テスト
装置の波形エディタ等を用いて付加して得られたデータ
から、検査用テストパターンを得るという方法が従来よ
り用いられている。この方法の場合、実装機作成者から
得られる入出力情報が正確な情報であるかによってパタ
ーンの品質が大きく影響される。そこで、上記特開平７
−３０６３４５号公報では、被測定用ＬＳＩの端子にお
ける動作時の信号波形データを、ロジックアナライザで
取得し、該ロジックアナライザで取得されたデータを、
テスト用の入力パターンに変換するデータ変換回路と、
データ変換回路より出力される入力パターンを格納する
データメモリと、を備えたパターン生成手段と、電流測
定用として指定された特定の端子において、所定の入力
パターンの駆動入力により生じる入力電流、出力電流の
電流値に差を設けるために、電源電圧ＶＤＤ、Ｈｉｇｈ
レベル入力電圧ＶＩＨ、Ｌｏｗレベル入力電圧ＶＩＬ、
接地電圧を含む電圧を設定してＬＳＩに供給する電圧設
定手段と、パターン生成手段により出力される入力パタ
ーンを受けて、電流測定用として指定された特定の端子
に印加することにより、当該特定の端子に生じる入力電
流及び出力電流を測定し、入力電流及び出力電流の差を
検出し、入力パターンにおけるＰＡＳＳ／ＦＡＩＬを判
定し、ＦＡＩＬ情報を抽出して保持する入出力情報保持
手段と、を備え、パターン生成手段で生成されたテスト
用の入力パターンと、入出力情報保持手段により出力さ
れるＦＡＩＬ情報と、をパターン生成手段で合成し、Ｌ
ＳＩに対応する検査用テストパターンを生成する、よう
にしたテスト方法を提案している。

【００１１】

【発明が解決しようとする課題】しかしながら、実装機
での動作時の半導体装置製品の不良情報を、テスト装置
のテストパターンに反映するためのツールは提供されて
いない、というのが実状である。

【００１２】実装機での動作不良、障害発生時等、その
リペアサービスとして、半導体装置製品が障害原因の場
合、該半導体装置製品を良品と交換し、実装機が正常動
作するか否かがチェックされる。チェックの結果、実装
機が正常動作する場合はよいが、良品と交換しても、動
作不良が解消しない場合がある。例えば、当該半導体装
置がプログラム制御されるＣＰＵであるか、あるいは、
プログラム制御されるＣＰＵとデータの授受を行う周辺
デバイス、メモリデバイス等の場合、ＣＰＵで実行され
るプログラム及び動作状況によって、入出力パターン、
タイミングが変化し、偶発的で起こる、ある特定のパタ
ーンシーケンスの組合せに対するデバイスの不良等が原
因して、動作不良を起こす場合がある。

【００１３】この場合、該半導体装置を良品と交換して
実装機に搭載しても、該パターンの組合せに対しては、
良品も同様に動作不良を起こす場合がある。

【００１４】そして、半導体装置の動作不良等が解消さ
れず、製造側で製品の回収等を行うことになると、多大
の損失を招く。さらに、実装機での動作時の半導体装置
の不良を解析し、該不良を検出するためのパターンシー
ケンスを具備したテストパターンを生成することは、莫
大な手間及び作業工数を要する。

【００１５】したがって、本発明は、上記課題の認識に
基づき創案されたものであって、その主たる目的は、実
装機搭載時の不良を製造試験時等に事前に検出可能とす
るテストパターンを生成する装置及び方法並びに記録媒
体を提供することにある。これ以外の本発明の目的、利
点、特徴等は、以下の説明から、当業者には、直ちに明
らかとされるであろう。

【００１６】

【課題を解決するための手段】前記目的を達成する本発
明に係る方法は、半導体装置の所定の端子信号につい
て、前記半導体装置の不良発生時から過去に遡った時点
から前記不良発生時を含む期間の信号波形データを獲得
する第１の工程と、前記獲得された信号波形データに基
づき、前記半導体装置を被測定デバイスとしてテストす
る自動テスト装置で用いるテストパターンを生成し、そ
の際、不良時のデータを正規のデータに変更してなるテ
ストパターンを生成する第２の工程と、前記自動テスト
装置において、前記生成されたテストパターンを用い
て、前記半導体装置と同一製品をなす半導体装置を被測
定デバイスとして、テストする第３の工程と、を含む。

【００１７】本発明に係る方法は、前記工程（ａ）にお
いて、前記半導体装置を搭載する実装機を動作させ、前
記半導体装置の不良を示す所定のフェイル信号をトリガ
ーとするロジックアナライザにて、前記半導体装置の所
定の端子群の信号波形データを取得する。

【００１８】本発明に係る方法は、前記工程（ｃ）にお
いて、不良時のデータを正規のデータに変更して前記半
導体装置の出力信号に対する期待値パターンを作成する
とともに、前記半導体装置の出力信号に対応して必要と
される、前記半導体装置への入力信号の設定が、前記テ
ストパターン中に存在するか否か探索し、存在しない場
合には、前記半導体装置への前記入力信号の設定を行う
テストパターンを自動で挿入する。

【００１９】本発明に係るシステムは、半導体装置の所
定の端子信号について、前記半導体装置の不良発生時か
ら過去に遡った時点から前記不良発生時を含む期間の信
号波形データを獲得する手段と、前記獲得された信号波
形データから、前記半導体装置を被測定デバイスとして
テストする自動テスト装置で用いるテストパターンを生
成し、その際、不良時のデータを正規のデータに変更し
たテストパターンを生成する手段と、を備え、前記自動
テスト装置において、前記テストパターンを用いて、前
記半導体装置と同一製品をなす半導体装置のテストを行
う。

【００２０】本発明において、量産テスタは、実装機に
搭載された半導体装置製品の不良発生時の信号波形デー
タを入力して前記半導体装置検査用のテストパターン又
はパターンプログラムに自動変換するパターン生成装置
から出力されるテストパターン又はパターンプログラム
を用いて前記半導体装置製品と同一製品をなす半導体装
置のテストを行う。

【００２１】そして、本発明に係るパターン生成装置
は、実装機に搭載された半導体装置の所定の端子信号に
ついて、前記半導体装置の不良を示す所定の信号をトリ
ガーとして、不良発生時から過去に遡った時点から該不
良発生時を含む期間の信号波形データを獲得する信号波
形獲得手段からの信号波形データを入力し、目的の自動
テスト装置における前記半導体装置を検査用の自動テス
ト装置のテストパターンに変換して出力するパターン生
成装置であって、不良時のデータを正規のデータに変更
して前記半導体装置の出力信号に対する期待値パターン
を作成するとともに、前記半導体装置の出力信号に対応
して必要とされる入力信号の設定がテストパターン中に
存在しない場合、前記半導体装置への入力信号の設定を
行う手段を備える。

【００２２】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明に係るシステムは、半導体装置の所定の端
子群の信号波形データとして、不良発生時から過去に遡
った時点から、該不良発生時を含む期間の信号波形デー
タ（「トレースデータ」という）を獲得する信号波形獲
得装置（１０２）と、信号波形獲得装置（１０２）で獲
得された信号波形データから、前記半導体装置を被測定
デバイスとしてテストする自動テスト装置用のテストパ
ターンを生成するパターン生成装置（１０３）と、を備
え、パターン生成装置（１０３）は、不良時のデータを
正規のデータに変更したテストパターンを生成出力し、
自動テスト装置（１０５）において生成されたテストパ
ターンを用いて、前記半導体装置と同一製品をなす半導
体装置の量産テストを行う。

【００２３】信号波形獲得装置（１０２）は、サンプル
した波形データを蓄積する手段を備えたロジックアナラ
イザよりなり、半導体装置（１００）が実装機（１０
１）に搭載された状態で、半導体装置の不良を通知する
所定のフェイル信号をトリガーとして、フェイル信号が
アサートされるまで、半導体装置（１００）の所定の端
子群の信号波形データを取得する。信号波形獲得装置
（１０２）において、半導体装置（１００）の端子信号
を、例えば半導体装置（１００）に供給されるクロック
に同期してＦＩＦＯ（先入先出し）方式でメモリにサン
プルしていき、メモリが満杯のときは、最も過去のもの
が廃棄され最新のデータを格納して行き、フェイル信号
がアサートされたことを検出した際に引き続き所定のク
ロック分をサンプリングし、該メモリに蓄積されている
データを、獲得された信号波形データとする構成として
もよい。

【００２４】本発明は、その好ましい一実施の形態にお
いて、パターン生成装置（１０３）が、信号波形獲得装
置（１０２）で取得された信号波形データを入力して解
析し、半導体装置の不良発生時に対応する半導体装置か
らの出力信号に対して、自動テスト装置で期待値パター
ンと比較を行いパス、フェイルを判定するためあたり、
半導体装置に対して予め設定しておくことが必要とされ
る、入力パターンが、不良時点よりも時間的に前にサン
プルされた信号波形データ中に存在するか否かをチェッ
クし、前記条件設定用の入力パターンが存在しない場合
は、条件設定用の入力パターンを生成して挿入したテス
トパターンを生成する。

【００２５】より詳細には、パターン生成装置（１０
３）は、信号波形データを入力して解析し、半導体装置
からの出力データに対応して設定すべき入力データの該
半導体装置への入力設定が、信号波形データ中に存在し
ない場合、入力データを前記半導体装置へ自動テスト装
置のドライバ側から入力するためのテストパターンを、
前記半導体装置からの出力データを前記自動テスト装置
のコンパレータで比較するテストパターンの前に挿入す
る。

【００２６】また、パターン生成装置（１０３）は、信
号波形データを入力して解析し、半導体装置を自動テス
ト装置でテストする場合の初期設定パターンを、先頭に
挿入して、パターンの整合性を保証する。

【００２７】さらに、パターン生成装置（１０３）は、
半導体装置に対して不良発生時の前記半導体装置からの
出力信号に対する自動テスト装置のコンパレータで比較
するための正しい期待値データとして、前記獲得された
信号波形データを変換して得られたテストパターンから
正しいテストパターンに変更する。

【００２８】本発明は、その好ましい一実施の形態にお
いて、実装機に搭載された半導体装置の所定の端子群の
信号波形データから、前記半導体装置製品の信号の組み
合わせ、及び該信号の推移で規定される動作状態を解析
し、解析結果を出力装置に出力する手段と、を備えた動
作解析装置を備えてもよい。

【００２９】本発明は、実装機に搭載された半導体装置
の所定の端子群の信号波形データを、半導体装置の不良
を示す所定の信号をトリガーとして不良発生時から過去
に遡ったデータを含めて獲得する信号波形獲得手段から
の信号波形データを入力し、目的の自動テスト装置にお
ける前記半導体装置を検査用の自動テスト装置のテスト
パターンに変換して出力するパターン生成装置におい
て、前記信号波形データを入力して解析し、前記半導体
装置に対して前記不良発生時の前記半導体装置からの出
力信号に対して、自動テスト装置で期待値パターンと比
較を行いパス、フェイルを判定するために必要とされ
る、前記半導体装置に対する条件設定用入力パターン
が、前記不良時点よりも時間的に前にサンプルされた信
号波形データ中に存在するか否かチェックし、前記条件
設定用の入力パターンが存在しない場合は、前記条件設
定用の入力パターンを生成して挿入したテストパターン
を生成する処理は、前記パターン生成装置を構成するコ
ンピュータでプログラムを実行することで実現される。

【００３０】また、前記信号波形データを入力して解析
し、前記半導体装置からの出力データに対応して設定す
べき入力データの前記半導体装置への入力設定が、前記
信号波形データ中に存在しない場合、前記入力データを
前記半導体装置へ自動テスト装置のドライバ側から入力
するためのパターンを、前記半導体装置からの出力デー
タを前記自動テスト装置のコンパレータで比較するパタ
ーンの前に挿入して出力する処理は、前記パターン生成
装置を構成するコンピュータでプログラムを実行するこ
とで実現される。

【００３１】さらに、前記信号波形データを入力して解
析し、前記半導体装置を前記自動テスト装置でテストす
る場合の、初期設定のパターンを、先頭に挿入する、処
理は、前記パターン生成装置を構成するコンピュータで
プログラムを実行することで実現される。

【００３２】

【実施例】上記した本発明の実施の形態についさらに詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００３３】図１は、本発明の一実施例をなす半導体装
置のテスト・システムのシステム構成を示す図である。
図１を参照すると、本発明の一実施例においては、半導
体装置１００を実装した実装機１０１を動作状態とし
て、半導体装置１００の端子（ピン）群の信号波形を、
所定のフェイル情報をトリガーとして獲得するロジック
アナライザ１０２を備えており、ロジックアナライザ１
０２で取得された信号波形データ（トレースデータ）を
入力し、目的のテスト装置用のテストパターンに変換し
て出力するパターン生成装置１０３と、パターン生成装
置１０３から出力されたテストパターンを用い、被測定
デバイス（ＤＵＴ）１０４−１として半導体装置をテス
トすることで、実装機１０１での不良が再現するか否か
を評価する自動テスト装置（ＡＴＥ）１０４と、被測定
デバイス（ＤＵＴ）１０５−１として、実装機１０１に
搭載された半導体装置１００と同一製品をテストする量
産用の自動テスト装置（ＡＴＥ）１０５と、を備えて構
成されている。

【００３４】パターン生成装置１０３は、パーソナルコ
ンピュータ又はワークステーションで構成してもよく、
あるいは自動テスト装置（ＡＴＥ）１０４のコンピュー
タで構成するようにしてもよい。

【００３５】またロジックアナライザ１０２は、獲得し
た信号波形データを２値信号として記憶するメモリ１０
２−２（又は記憶媒体）を備え、記憶媒体を介して、あ
るいは、ＧＰＩＢ等の計測バス、またはＬＡＮ（ローカ
ルエリアネットワーク）接続により、パターン生成装置
１０３上の記憶部（不図示）に、獲得した信号波形デー
タが格納される。

【００３６】図２は、本発明の一実施例において、実装
機の構成の一例、及び、実装機に搭載された半導体装置
とロジックアナライザの接続形態を模式的に示す図であ
る。図２を参照すると、実装機は、パーソナルコンピュ
ータ（ＰＣ）２００よりなり、ＣＰＵ２０１と、キャシ
ュメモリ２０２と、メモリコントローラ２０３と、メモ
リ２０４とを含む構成とされ、メモリコントローラ２０
３は、メモリ２０４の読み出しデータのエラーチェック
と訂正を行うＥＣＣ（Error Checking andCorrectio
n）回路２０５を備えている。

【００３７】本発明の一実施例においては、メモリ２０
４が実装機２００上での動作時に不良動作した場合、こ
の不良原因をチェックし、メモリ２０４と同一製品のメ
モリの量産テストにおいて、この動作不良を検出し得る
テストパターンを生成するものである。

【００３８】図２を参照すると、ロジックアナライザ１
０２では、プローブ１０２−１にて、例えばメモリコン
トローラ２０３とメモリ２０４との間のアドレス２０
６、データ２０７、制御信号２０８、及び、メモリコン
トローラ２０３のＥＣＣ回路２０５からのＥＣＣエラー
信号２０９の信号波形のデータ（２値データ）を取得す
る。なお、以下の実施例では、メモリと２０３して、ク
ロック同期型のシンクロナスＤＲＡＭ（「ＳＤＡＲＭ」
と略記される）を用いた例について説明する。

【００３９】よく知られているように、ＳＤＡＲＭは、
クロック信号ＣＬＫを入力し、各ブロックに内部クロッ
クを供給するクロックバッファと、制御端子／ＣＳ（チ
ップセレクト）、／ＲＡＳ（ロウアドレスストロー
ブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ
（ライトイネーブル）、及び、アドレスバッファからの
所所定ビットのアドレス信号（オートプリチャージ、バ
ンクセレクト用の信号）を入力してコマンドをデコード
するコマンドデコーダと、アドレス信号を入力して出力
するアドレスバッファ／レジスタと、コマンドデコーダ
からの出力制御信号を保持するラッチと、設定モード情
報を保持するモードレジスタと、バーストアクセス時の
内部カラムアドレスを生成するカラムアドレスカウンタ
と、ＤＱ端子からのデータの入出力を行うＩ／Ｏデータ
バッファ／レジスタと、複数バンク構成のＤＲＡＭコア
と、を備えて構成される。なお、本発明が適用される半
導体装置は、かかるＳＤＲＡＭに限定されるものでない
ことは勿論である。

【００４０】図３は、本発明の一実施例における処理手
順の一例を説明するための図であり、図２のパーソナル
コンピュータ（ＰＣ）２００におけるシステム不良の検
出から、量産用テストパターンを生成するための一連の
工程を流れ図で示したものである。

【００４１】まず、不良が報告されたメモリ（ＳＤＲＡ
Ｍ）２０４を実装機であるパーソナルコンピュータ２０
０に搭載した状態で動作させる（ステップＳ１）。

【００４２】ロジックアナライザ１０２で、ＥＣＣエラ
ー信号２０９等のフェイル信号をトリガーとして、メモ
リ２０４の端子の信号波形のトレースデータを獲得（キ
ャプチャー）する（ステップＳ２）。

【００４３】取得したトレースデータを、目的の自動テ
スト装置用のテストパターンあるいはパターンプログラ
ムに変換する（ステップＳ３）。

【００４４】自動テスト装置で該テストパターンあるい
はパターンプログラムを用いて、該メモリを試験し、不
良が再現するか否かチェックする（ステップＳ４）。

【００４５】不良が再現された場合、不良の原因となる
パターンを抽出する（ステップＳ５）。

【００４６】抽出したパターンから、必要に応じて、ワ
ースト条件等を調査し、ワースト条件を反映したテスト
パターンを作成し、作成されたテストパターンを量産テ
ストに適用する（ステップ３０６）。なお、ステップ３
０４から３０６の処理は、開発エンジニア、テストエン
ジニア等の人手作業を含む。

【００４７】図３のステップＳ２では、図２に示したよ
うに、ロジックアナライザ１０２が、サンプリンングク
ロックに同期して、メモリコントローラ２０３とメモリ
２０５の間のアドレス信号２０６、データ信号２０７、
制御信号２０８、及びＥＣＣ回路２０５のＥＣＣエラー
信号２０９をサンプルし、ＥＣＣエラー信号２０９のフ
ェイル状態への遷移をトリガーとして、該フェイル事象
が発生するに到るまでの所定サイクル（「ステート」と
もいう）分、及び、フェイル事象発生後（トリガー発生
後）の所定サイクル分の信号波形データをトレースデー
タとして取得する。

【００４８】そして、図３のステップＳ３において、パ
ターン生成装置１０３が、ロジックアナライザ１０２で
取得されたトレースデータを、自動テスト装置（図１の
１０４、１０５）で用いるテストパターン又はパターン
プログラムに自動変換する。

【００４９】図４は、本発明の一実施例をなすパターン
生成装置１０３の構成を示す図である、図４を参照する
と、パターン生成装置１０３は、データフォマット変換
部１０３−１と、パターン生成部１０３−２と、動作解
析部１０３−３と、を備えている。なお、図４におい
て、１０３−４は、ロジックアナライザ１０２で取得さ
れたトレースデータを格納した記憶装置、１０３−５は
表示装置又は印字装置等の出力装置、１０３−６は生成
されたテストパターンをファイルとして記憶する記憶装
置である。

【００５０】図５は、メモリコントローラ２０３のＥＣ
Ｃ回路２０５からのＥＣＣエラー信号２０９が“１”か
ら“０”への遷移した時点から遡ること所定ステート分
の信号波形をロジックアナライザ１０２で獲得したトレ
ースデータについて、指定されたデータフォーマットで
出力した一例を示す図である。

【００５１】パターン生成装置１０３のデータフォーマ
ット変換部１０３−１では、トレースデータを記憶装置
１０３−４から入力し、例えばステート番号（十進）、
コマンドシンボル、バンクアドレス（１６進）、アドレ
ス（１６進）、データ（１６進）、／ＣＳ（チップセレ
クト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡ
Ｓ（カラムアドレスストローブ）、／ＷＥ（ライトイネ
ーブル）、ＤＱＭ（データマスク）、ＥＣＣエラー（２
値）と区分し、指定された表示形式で、トレースデータ
を、端末、プリンタ、ファイル等の出力装置に出力す
る。例えば、制御信号／ＣＳを表示カラム７６から１６
進１桁で表示し、入力マスク／出力イネーブル信号ＤＱ
Ｍを表示カラム１１３から表示桁数２で表示する等、デ
ータ表示のカラム、データの桁数等は、フォーマット定
義情報を変更することで、任意の表示フォーマットで出
力することができる。

【００５２】コマンドシンボルは、メモリ（ＳＤＲＡ
Ｍ）の制御信号をなす／ＣＳ、／ＲＡＳ、／ＣＡＳ、／
ＷＥ、及び、オートプリチャージ、バンクセレクト等の
アドレスビットを、クロック信号ＣＬＫの“０”から
“１”への立ち上がり時点で取り込み、取り込んだパタ
ーンをデコードし、デコード結果を、シンボル（テキス
ト）で表示したものであり（このデコード処理は、ＳＤ
ＲＡＭ内のコマンドデコーダのデコード処理に対応す
る）、ＰＲＥはプリチャージ、ＡＣＴはバンクアクティ
ブ、ＲＥＡＤはデータの読み出しのコマンドであり、こ
の場合、バースト長４のインタリーブモード（境界アド
レスＡ０〜Ａ１によるスクランブルデコード方式）によ
るバースト読み出し（３→２→１→０）を行っている。
周知のように、ＳＤＲＡＭにおいて、バーストアクセス
時のカラムアドレスは、内部カラムアドレスカウンタで
生成される。

【００５３】メモリコントローラ２０３からのＥＣＣエ
ラー信号２０９は、ＳＤＲＡＭよりなるメモリ２０４に
おける訂正不能なエラー発生時から所定ステート分遅れ
て出力され、図５に示す例では、ステート番号が−１７
から始まるＲＥＡＤコマンドのバースト読み出しの最終
ステートの次のＡＣＴコマンド（ステート番号＝−１
３）で発生しており、この場合、メモリコントローラ２
０３からのＥＣＣエラー信号２０９は、ステート番号０
で“１”から“０”（エラー発生を示す）に変化してい
る。ロジックアナライザ１０２は、ＥＣＣエラー信号２
０９をトリガーとしており、ＥＣＣエラー信号２０９が
ステート番号０で“１”から“０”に変化した後も、所
定サイクル分信号波形データをサンプルしている。

【００５４】ところで、上記したトレースデータのステ
ート数（行数）は、膨大なものとなり（例えば数万行、
場合によっては百万行のオーダに達する場合もある）、
このため、トレースデータを、プリンタ等に印字出力す
るか、端末に表示し、人手で解析して半導体装置の実装
機での動作状態を抽出することは困難であり、また多大
の時間を要し、解析担当者の負担も増大する。

【００５５】そこで、本発明の一実施例において、パタ
ーン生成装置１０３は、図４に示すように、このトレー
スデータを解析し、半導体装置の動作情報を抽出する動
作解析部１０３−３を備えている。なお、動作解析部１
０３−３は、パターン生成装置１０３とは別のコンピュ
ータ上で機能させてもよいことは勿論である。

【００５６】動作解析部１０３−３は、ロジックアナラ
イザ１０２によって獲得された半導体装置（ＳＤＲＡ
Ｍ）のトレースデータから、ＳＤＲＡＭの各種タイミン
グのチェック、及び各種コマンドの発行状況を分析す
る。

【００５７】図６は、本発明の一実施例における動作解
析装置１０３−３の処理手順を示す流れ図である。

【００５８】図６を参照すると、トレースデータを記憶
装置１０３−４から一ステートごとに読み込み（ステッ
プＳ１１）、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等の
値からコマンドパターンをデコードする（ステップＳ１
３）。

【００５９】コマンドデコード結果により、ＭＲＳ（モ
ードレジスタセット）、ＲＥＦ（リフレッシュ）、ＡＣ
Ｔ（バンクアクティブ）、ＰＲＥ（プリチャージ）、Ｗ
ＲＩＴＥ（ライト）、ＲＥＡＤ（リード）、ＢＳＴ（バ
ーストストップ）、ＮＯＰ（ノーオペレーション）等に
対応して分岐し（ステップＳ１４〜Ｓ２１）、ステート
位置を記憶し、該コマンドの検索終了条件に該当した場
合、ステート数を計算して記憶管理する。記憶装置１０
３−４からの読み込みに際して、ＥＯＦ（エンド・オブ
・ファイル）の場合（ステップＳ１２のＹＥＳ）、コマ
ンド分析結果を集計し、各タイミング、遅延等の最大、
最小データを算出するとともに、各コマンドの出現回数
を一覧として表示出力する（ステップＳ２２）。

【００６０】図７は、動作解析装置１０３−３におい
て、トレースデータを解析し、ＳＤＲＡＭの動作とし
て、各種タイミング情報、すなわち、・ｔＲＥＦ（リフレッシュ時間；ＲＥＦからＲＥＦま
で）、・tＲＣ（ＡＣＴからリフレッシュ又はＡＣＴコマンド
周期）、・ｔＲＡＳ（ＡＣＴから自バンクのＰＲＥコマンド周
期）、・ｔＲＰ（ＰＲＥから自バンクのＡＣＴコマンド周
期）、・tＰＲＤ（ＡＣＴから他バンクのＡＣＴコマンド周
期）、・ｔＲＣＤ（ＡＣＴから自バンクのＷＲＩＴＥ／ＲＥＡ
Ｄコマンドの遅延時間）、・ｔＤＰＬ（データ入力からＰＲＥコマンド周期：ＷＲ
ＩＴＥから自バンクのＰＲＥコマンド）、・ｔＤＰＬ（ＷＲＩＴＥ（ＡＰ）から、自バンクＡＣＴ
コマンド／ＲＥＦコマンド）、・ＷＲＴｔｏＷＲＴ（ＷＲＩＴＥからＷＲＩＴＥコマン
ド周期）、・ＷＲＴｔｏＲＥＤ（ＷＲＩＴＥからＲＥＡＤコマンド
周期）、・ＲＥＤｔｏＲＥＤ（ＲＥＡＤからＲＥＡＤコマンド周
期）、・ＲＥＤｔｏＷＲＴ（ＲＥＡＤからＷＲＩＴＥコマン
ド）、を解析する処理手順を表形式で示した図である。
例えばｔＲＥＦ（リフレッシュ時間；ＲＥＦからＲＥＦ
まで）の解析では、ＲＥＦコマンドの検索時、そのスタ
ート位置（ステート数）を記憶し、ＲＥＦコマンドの検
索終了時、ステート数の差よりクロック数を計算し、ｔ
ＲＡＳでは、ＡＣＴコマンド検索時そのスタート位置
（ステート数）を記憶し、自バンクのＰＲＥコマンドま
でのクロック数を計算する。

【００６１】図８は、図５に示したトレースデータを、
本発明の一実施例の動作解析部１０３−３で解析した解
析結果の一例を示す図であり、それぞれタイミングにつ
いて最小期間（min）、最大期間（max）を出現（appea
r）ステート番号情報ととも、コマンド使用回数を出力
した結果を示している。

【００６２】次に、パターン生成装置１０３のパターン
変換部１０３−２は、記憶装置１０３−４から読み出さ
れたトレースデータから、アドレス、データ、制御信
号、クロック信号の１ステート毎に解析し、アドレス、
制御信号、書き込みデータについては、自動テスト装置
のドライバへの入力パターンに変換し、読み出しデータ
については、自動テスト装置のコンパレータへ供給する
期待値パターンに変換して、パターンプログラム（テス
トパターン）を生成する。

【００６３】図９は、図５に示したトレースデータか
ら、パターン生成部１０３−２で生成されたパターンプ
ログラムの一例を示す図である。なお、図９に示された
パターンプログラムは、アドバンテスト社製のテスト装
置（メモリテスタ）Ｔ５８８１用のパターンプログラム
であり、図９では、パターンプログラムに前置される、
ピン定義等の定義文は省略してある。なお、パターンプ
ログラムのシンタックス等は、同製品の使用マニュアル
等が参照される。このパターンプログラムは、自動テス
ト装置で実行されるテストプロプログラムの制御のも
と、自動テスト装置のパターンプロセッサにローディン
グされ、パターンプロセッサは、マイクロプログラム制
御のもと、該パターンプログラムを実行し、被測定デバ
イス（ＤＵＴ）に対して、ドライバから入力パターン
（フォースデータ）を供給し、被測定デバイスからの出
力を期待値パターンとコンパレータで比較する。

【００６４】ところで、本発明では、ロジックアナライ
ザ等で取得されたトレースデータは、半導体装置の動作
不良時のデータであるため、パターン生成装置１０３に
よってテストパターン（テストベクトル）を生成する時
に、獲得された不良データをそのまま期待値パターンと
して使うわけにはいかない。

【００６５】このため、本発明の一実施例においては、
ロジックアナライザ１０２で取得されたトレースデータ
について、メモリ２０４（図２参照）から出力されるデ
ータ（読み出しデータ）のうち、不良データを正常デー
タを置き換えて、期待値パターンとしたテストパターン
を作成する。正常データは、メモリ２０４の不良解析時
のプログラムの構成、あるいは処理の流れ（読み出しの
前の書き込みデータ）から、不良データに対する正常デ
ータがわかれば、不良箇所のテストベクトルのパターン
をこの正常データで置き換える。あるいは、自動テスト
装置で、テストパターンを走らせながら、期待値データ
を順次可変させ、被測定デバイスであるＳＤＲＡＭから
の読み出しデータと一致する期待値データを検出するこ
とで正常データを求めるようにしてもよい。

【００６６】パターン生成部１０３−２においては、被
測定デバイスの出力値を、自動テスト装置のコンパレー
タでの比較結果をケア（care）するテストベクトルに対
して、リードストローブ信号（ＲＦ）を自動設定する。

【００６７】また、ＳＤＲＡＭを端子波形をロジックア
ナライザ１０２で取得したトレースデータは、不良発生
時から所定ステート分遡った時点からのトレースデータ
であり（実装機での動作を所定クロックサイクル分切り
出したものである）、トレースデータとして取得した先
頭データ以前の信号波形データはカットされている。そ
こで、本発明の一実施例においては、ＳＤＲＡＭを自動
テスト装置でテストする場合、トレースデータをパター
ンに変換して生成したテストパターンとの整合をとるた
めに必要とされるテストベクトルを自動生成して、テス
トパターンに挿入する。

【００６８】例えば、ＳＤＲＡＭの場合、パワーオンリ
セットシーケンス（初期化シーケンス）として、・モードレジスタの初期化（モードレジスタセット）、・バックグランド書き込み、・ケア（自動テスト装置の比較結果を考慮する）ビット
データの書き込み、等の処理をＳＤＲＡＭに対して行う
テストパターンを、トレースデータから変換して生成さ
れたテストパターンの最初のテストベクトルの前に追加
挿入する。ケア（care）するビットデータの書き込みに
ついて以下に説明する。

【００６９】ロジックアナライザ１０３で獲得されたト
レースデータ中にはデータの読み出しコマンドが含まれ
ているが、該読み出しアドレスへのデータの書き込み動
作がトレースデータ中に含まれていない場合もある。こ
のようなトレースデータをテストパターンに変換して
も、ＳＤＲＡＭにおいてデータが書き込まれていないア
ドレスのデータを読み出すことになるため、自動テスト
装置では正しいテストは行えない。

【００７０】例えばＳＤＲＡＭに対して、ＲＥＡＤコマ
ンドによりアドレス＃７からのバースト長４のデータ読
み出しがなされている場合、ＳＤＲＡＭの端子波形のト
レースデータ中において、このＲＥＡＤコマンド発行時
点よりも前に、ＳＤＲＡＭのアドレス＃４、＃５、＃
６、＃７へのビットデータの書き込みを行うコマンドが
含まれていないものとする。この場合、該トレースデー
タから生成されたテストパターンを用いて、ＳＤＲＡＭ
のテストを実行する際に、自動テスト装置で、被測定デ
バイスであるＳＤＲＡＭに、ＲＥＡＤコマンドに対応す
るテストパターンを印加し、該テストパターンに応答し
て、被測定デバイスであるＳＤＲＡＭがアドレス＃７か
らの読み出しデータを、自動テスト装置のコンパレータ
に出力しても、当該読み出しデータは、期待値データと
一致するとは限らない。

【００７１】そこで、本発明の一実施例においては、読
み出しアドレスに対して、該アドレスへの書込みがトレ
ースデータ中に存在しない場合には、ＲＥＡＤコマンド
による読み出しシーケンスの前に、該アドレスに対する
書込シーケンスを追加しておく。

【００７２】図１０は、この処理手順を示す流れ図であ
る。トレースデータを入力してコマンドをデコードし
（ステップＳ３１）、ＲＥＡＤコマンドの場合（ステッ
プＳ３２のＹＥＳ）、読み出しアドレスに対して、該ア
ドレスへの書込みがトレースデータ中に存在するか否か
をチェックし（ステップＳ３３）、存在しない場合に
は、このＲＥＡＤコマンドの読み出しシーケンスの前
に、該アドレスに対する書込シーケンスを追加しておく
（ステップＳ３４）。

【００７３】ＲＥＡＤコマンドにより、アドレス＃７か
らのバースト長４のデータ読み出しに先行して該アドレ
スに対するＷＲＩＴＥコマンドがトレースデータ中に存
在しない場合、ロジックアナライザでサンプルしたトレ
ースデータ中のＲＥＡＤコマンドによるアドレス＃７か
らの読み出しデータをバースト長４で書き込むためのパ
ターン（ＰＲＥ、ＡＣＴ、ＷＲＩＴＥコマンド）を自動
生成して、パターンプログラムにおける初期化処理の直
後等、ＲＥＡＤコマンドに先行する位置に挿入する。

【００７４】上記したように、被測定デバイスの出力デ
ータ（読み出しデータ）に対して行う入力データの設定
（書き込みデータの設定）は、被測定デバイスの出力を
期待値と比較するところについて行えばよく、自動テス
ト装置における比較判定をマスクする箇所（ケアしない
箇所）については、上記した入力データの設定（書き込
みデータの設定）は行わなくてもよい。もしくは任意の
バックグランドデータ（フィールドデータ）を書き込ん
でおく。

【００７５】このパターンプログラムを用いて、テスト
装置で、ＳＤＲＡＭを試験し、実装機での不良発生箇所
でフェイルするか確認し、フェイルした場合、すなわ
ち、不良が再現された場合、該テストパターンを量産用
のテスト装置のパターンプログラムに適用する。

【００７６】本発明に係るシステムを用いて、ＳＤＲＡ
Ｍの不良解析を行った一例について説明する。ロジック
アナライザ１０２によるトレースデータは、図５に示し
たものである。

【００７７】図１１は、ＳＤＲＡＭの動作不良を説明す
るための模式図であり、図５のステート番号−１３の
「動作不良」の原理を説明するための図である。

【００７８】図１１（ａ）に示すように、アドレスバッ
ファ５１から出力されるアドレス信号（Ｘ（ロウ）アド
レスＸｉとＹ（カラム）アドレスＹiの配線が併走して
いる）において、ＸアドレスＸ₁の両側に隣接するＹア
ドレス信号Ｙ₀、Ｙ₂線間の容量カップルにより、Ｘ₁の
“１”から“０”への遷移と、Ｙ₀、Ｙ₁が、Ｘ₁とは逆
方向の“０”から“１”への遷移が時間的に重なるとき
に、Ｘ₁が“１”から“０”への遷移時間が遅れ（図１
１（ｂ）参照）、Ｘデコーダのワード線の立ち上がり不
良となり、誤やまったアドレスへのアクセスが行われる
ことになる。もしくは、後述するように、メインワード
の立ち上がりの遅れにより、サブワード線のスキューに
よるアクセス不良が発生する。

【００７９】図５に示したトレースデータのステート番
号−１３の動作不良を再現するには、ＳＤＡＲＭに対し
て与えるコマンド、アドレス信号のパターンシーケンス
として、図１２に示すようなものを与えればよい。図１
２におけるＡＣＴコマンドのＸアドレス＃５、Ｙアドレ
ス＃３が、図５に示した図５に示したトレースデータの
ステート番号−１３を再現するためのものである。

【００８０】図５に示したトレースデータのステート番
号−１７のＲＥＡＤコマンド（図１２のＲＥＡＤに対
応）において（アドレス「０ＢＦＦ」）を与え、ＳＤＲ
ＡＭはスクランブルモードにて、ステート番号−１７、
−１６、−１５、−１４で、内部アドレスカウンタから
アドレスＡ０、Ａ１として、＃３、＃２、＃１、＃０を
生成し（バース長４）、ステート番号−１３で、ＡＣＴ
コマンドが入力され、内部カラムアドレスカウンタは
（Ｙ１、Ｙ０）＝（１、１）（＝＃３）にリセットされ
る。

【００８１】図５に示したトレースデータのステート番
号−１３のＡＣＴコマンド（図１２のＲＥＡＤに対応）
において、外部アドレス信号の値によりＸアドレスは
（Ｘ１、Ｘ０）は（１、０）＝＃２にセットされ、たま
たま、Ｘ１の“１”から“０”への遷移と、Ｙ０、Ｙ１
が逆方向の“０”から“１”への遷移が重なっている。

【００８２】これは、図５に示すように、ステート番号
−１４において、たまたまアドレスバスが「０３９Ａ」
（１６進）とされ（Ｘアドレスの下位２ビットは＃
２）、次のステートのＡＣＴコマンドでアドレスバスが
「１６Ｆ５」とされているために、不良が検出されたも
のである。

【００８３】図１３は、上記した動作不良が生じるＳＤ
ＡＲＭの構成の一例を模式的に示す図である。なお、図
１３に示す回路構成を有するＳＤＲＡＭは、メモリセル
アレイが、Ｘデコーダからのメインワード線ＭＷＬ一本
に，複数本のサーブワード線ＲＡｉを備えた構成とさ
れ、Ｘデコーダ（ＸＤＥＣ）６１（または冗長Ｘデコー
ダ６２）からのメインワードＭＷＬと、ＲＡＩ回路６０
からのサーブワード線ＲＡｉとの組で選択されたメモリ
セルのアクセスが行われ、また不良セル救済用の冗長ワ
ード線構成とされ、不良メモリセルのアドレスがアクセ
スされた場合、リダンダンシ判定回路５５では、メイン
ワード線を、冗長Ｘデコーダ６２からのものに切り替え
る構成とされている。なお、図１３に示す回路構成を有
するＳＤＲＡＭ自体は公知のものである。

【００８４】図１３において、信号ＥＸＡＬで内部アド
レスＩＡｊをラッチするラッチ５３、５４の出力Ｘｉ、
Ｙｉ、…が、図１１に示したＸ₀、Ｙ₀、…等に対応して
いる。

【００８５】図１３における信号についてその概略を説
明すると、ＡｊはＳＤＲＡＭに供給される外部アドレス
信号、ＣＡｊはアドレスバッファ（ＡDD Buffer）５１
の出力であり、外部アドレス信号Ａｊ（LVTTLレベル）
を内部ＣＭＯＳレベルにレベル変換した信号、ＩＣＬＫ
は外部クロックＣＬＫに同期させて生成される内部クロ
ック、ＩＡｊは外部アドレスＡｊをクロックＣＬＫでＤ
型フリップフロップ５２でラッチした内部アドレス信
号、ＥＸＡＬはＸアドレス取り込み時（ＡＣＴコマン
ド）にＸアドレスをＤ型フリップフロップ５３でラッチ
するラッチタイミング信号、ＹＬＡＢはＹアドレス取り
込み時（ＷＲＩＴＥ、ＲＥＡＤコマンド）に、Ｙアドレ
スをＤ型フリップフロップ５４でラッチするラッチタイ
ミング信号、ＸＬＡＴは各バンクのＸアドレスをラッチ
する信号、ＲＡＥはＲＡＩ回路５０の活性化信号、ＲＡ
ｉはサブワードの選択信号でありメインワード線１本に
つき例えば複数のサーブワードが設けられる。

【００８６】ＰＸＲはリダンダンシ判定回路５５の活性
化信号、ＭＷＬはＸデコーダ（通常）６１から出力され
るノーマルメインワード線、ＭＷＬ（red）は冗長Ｘデ
コーダ６２からのリダンダンシメインワード線、ＸＲＤ
Ｎはリダンダンシ判定回路５５からの出力信号であり、
冗長セル選択時は、リダンダンシメインワードＭＷＬ(r
ed)、通常時は、ノーマルメインワードＭＷＬを選択す
る。

【００８７】ＲＲＡＩＳは、ＲＡＩ回路に入力されリダ
ンダンシメインワードにつながるリダンダンシサブワー
ド線を選択する信号である。

【００８８】セレクタ５９は、ＸＲＤＮがアクティブの
とき、ＲＲＡＩＳを選択し、ＸＲＤＮがアクティブのと
き、Ｘｉを選択してＲＡＩ回路６０に供給する。

【００８９】図１３に示した構成において、並走するＹ
_i-1とＸ_i間のクロストーク、Ｘ_iとＹ_i間のクロストーク
により、信号Ｘ_iを間に挟む信号Ｙ_i-1とＹ_iが、信号Ｘ
ｉの“１”から“０”への遷移時、信号Ｘｉの遷移とは
逆向きに同時に遷移する場合、信号Ｘｉの遷移が遅れ
る。この場合、不良アドレス（すなわちＸｉが“１”か
ら“０”への遷移が遅れたアドレス）がノーマルアドレ
スの場合、リダンダンシ判定回路５５の出力が遅れて、
ノーマルメインワードＭＷＬの選択が遅れ、ＭＷＬ選択
からＲＡｉ選択までの時間が短くなり、ＭＷＬの電圧上
昇（ブート）レベルが不足し、アドレス選択不良とな
る。一方、不良アドレスが、リダンダンシアドレスの場
合には、リダンダンシ判定回路５５では、ノーマルアド
レスと判定され、ノーマルメインワードＭＷＬが選択さ
れ、このノーマルアドレスのメモリセルが不良セルを含
むことから、リダンダンシワードへ冗長置換されてお
り、ノーマルメインワードの選択により、不良セルがア
クセスされ、ＳＤＲＡＭの動作不良となる。

【００９０】ＳＤＲＡＭの実装機動作状態での不良時の
信号波形データを取得し、該不良発生時の信号波形デー
タから自動テスト装置でのテストパターンに自動変換
し、自動テスト装置上でＳＤＲＡＭをテストしたとこ
ろ、実装機での動作不良と同一の不良を再現することが
できた。

【００９１】上記した入力パターンの組み合わせと、隣
接配線間の容量カップルによる半導体装置の動作不良
は、量産テスト、及び、実装機（パーソナルコンピュー
タ）のブート時等に行われるメモリテストでは検出され
ず、実装機（パーソナルコンピュータ）で実行されたプ
ログラムにより、偶然検出されたものであり、本発明に
よれば、システム不良検出から、テストパターンの生
成、自動テスト装置での不良再現までに要する時間を特
段に短縮するものであることが、検証されている。

【００９２】このテストパターンを量産テスト用のテス
トパターンに移しかえ、ＳＤＲＡＭの量産テストを行う
ことで、パターンシーケンスの組み合わせで検出された
半導体装置の不良を、製品出荷前に検出することができ
る。

【００９３】なお、上記実施例では、半導体装置として
ＳＤＲＡＭを例に説明したが、本発明は、ＳＤＲＡＭに
限定されず、ＣＰＵ、周辺デバイス等各種論理集積回
路、各種メモリに適用可能であることは勿論である。

【００９４】また上記実施例では、実装機に搭載した半
導体装置の端子波形の取得をロジックアナライザを用い
て取得した例を説明したが、自動テスト装置のピンエレ
クトロニクスカードのコンパレータで常に固定期待値、
例えば“０”と比較することで、半導体装置の端子の信
号をサンプリングしてもよい。この場合、半導体装置の
端子の信号が“０”／“１”に応じて、コンパレータの
出力はパス／フェイルとなり、この情報を２値信号に対
応させることで、ロジックアナライザとして機能させる
ことができる。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００９６】本発明の第１の効果は、半導体製品、及び
該半導体装置が搭載される実装機の信頼性を向上すると
いうことである。

【００９７】その理由は、本発明においては、実装機で
の動作時の半導体装置の不良を事前に検出可能とするテ
ストパターンを生成し、該テストパターンを用いて半導
体装置の量産試験を行う構成としているためである。

【００９８】本発明の第２の効果は、実装機での動作時
の不良に到るまでのデバイスの動作の解析を容易化す
る、ということである。

【００９９】その理由は、本発明においては、トレース
データから半導体装置の動作情報を抽出して出力するた
め、である。

【０１００】本発明の第３の効果は、入力パターンと出
力パターンのパターンシーケンスの整合性をとったテス
トパターンを自動生成することで、テストパターンの精
度、品質、信頼性を向上する、ということである。

【０１０１】その理由は、本発明においては、トレース
データ中で、半導体装置からの読み出しデータに対して
必要なデータの設定がなされているか否かを解析し、必
要なデータの設定がトレースデータ中に存在しない場
合、該データの設定を行うためのテストパターンを自動
挿入する構成とされているためである。

【図面の簡単な説明】

【図１】本発明の一実施例の全体のシステム構成を示す
図である。

【図２】本発明の一実施例における実装機の構成、及び
半導体装置とロジックアナライザの接続構成を示す図で
ある。

【図３】本発明の一実施例の処理手順を示す流れ図であ
る。

【図４】本発明の一実施例におけるパターン生成装置の
構成の一例を示す図である。

【図５】本発明の一実施例における信号波形データ（ト
レースデータ）の表示出力例を示す図である。

【図６】本発明の一実施例の動作解析部の処理を説明す
るための流れ図である。

【図７】本発明の一実施例の動作解析部の処理一覧を表
形式にまとめた図である。

【図８】本発明の一実施例における動作解析部の解析出
力結果の一例を示す図である。

【図９】本発明の一実施例におけるパターン生成装置で
自動生成されたテストパターン（パターンプログラム）
の一例を示す図である。

【図１０】本発明の一実施例のパターン生成処理の手順
の一例を示す流れ図である。

【図１１】（ａ）は本発明の一実施例において検出され
た半導体装置の動作不良を説明するための模式図であ
り、（ｂ）は信号波形図である。

【図１２】本発明の一実施例において不良再現に用いら
れるパターンシーケンスを説明するための図である。

【図１３】本発明の一実施例で用いられたＳＤＲＡＭの
構成の一部を示す図である。

【符号の説明】

１００半導体装置１０１実装機１０２ロジックアナライザ１０２−１プローブ１０２−２メモリ（記憶媒体）１０３パターン生成装置１０３−１データフォーマット変換部１０３−２パターン生成部１０３−３動作解析部１０３−４、１０３−６記憶装置１０３−５出力装置１０４評価用自動テスト装置１０４−１被測定デバイス１０５量産テスト用自動テスト装置１０５−１被測定デバイス２００パーソナルコンピュータ２０１ＣＰＵ２０２キャッシュメモリ２０３メモリコントローラ２０４メモリ２０５ＥＣＣ回路２０６、２１１アドレスバス２０７、２１２データバス２０８、２１３制御信号２０９ＥＣＣエラー信号

Claims

【特許請求の範囲】

【請求項１】半導体装置の所定の端子信号について、前
記半導体装置の不良発生時から過去に遡った時点から前
記不良発生時を含む期間の信号波形データを獲得する第
１の工程と、前記獲得された信号波形データに基づき、前記半導体装
置を被測定デバイスとしてテストする自動テスト装置で
用いるテストパターンを生成し、その際、不良時のデー
タを正規のデータに変更してなるテストパターンを生成
する第２の工程と、前記自動テスト装置において、前記生成されたテストパ
ターンを用いて、前記半導体装置と同一製品をなす半導
体装置を被測定デバイスとして、テストする第３の工程
と、を含む、ことを特徴とする半導体装置のテスト方法。
【請求項２】前記第１の工程において、前記半導体装置
を搭載している実装機を動作させ、前記半導体装置の不
良を示す所定のフェイル信号をトリガーとするロジック
アナライザにて、前記半導体装置の所定の端子群の信号
波形データを取得する、ことを特徴とする請求項１記載
の半導体装置のテスト方法。
【請求項３】前記第２の工程において、不良時のデータ
を正規のデータに変更して前記半導体装置の出力信号に
対する期待値パターンを作成するとともに、前記半導体
装置の出力信号に対応して必要とされる、前記半導体装
置への入力信号の設定が、前記テストパターン中に存在
するか否か探索し、存在しない場合には、前記半導体装
置に対して前記入力信号の設定を行うためのテストパタ
ーンを自動挿入する、ことを特徴とする請求項１又は２
記載の半導体装置のテスト方法。
【請求項４】前記第２の工程で生成されたテストパター
ンを用いて前記半導体装置の不良が再現できるか否かを
自動テスト装置でチェックする工程をさらに含む、こと
を特徴とする請求項１記載の半導体装置のテスト方法。
【請求項５】半導体装置の所定の端子信号について、前
記半導体装置の不良発生時から過去に遡った時点から前
記不良発生時を含む期間の信号波形データを取得し、前
記信号波形データに基づき、前記半導体装置を被試験デ
バイスとしてテストする自動テスト装置用のテストパタ
ーンに変換して出力するテストパターン生成方法であっ
て、不良時のデータを正規のデータに変更して前記半導体装
置の出力信号に対する期待値パターンを作成し、前記半
導体装置の出力信号に対応して必要とされる入力信号の
設定が前記信号波形データ中に存在するか否かチェック
し、存在しない場合には、前記半導体装置に対して前記
入力信号の設定を行うテストパターンを自動で挿入す
る、ことを特徴とするテストパターン生成方法。
【請求項６】半導体装置の所定の端子信号について、前
記半導体装置の不良発生時から過去に遡った時点から前
記不良発生時を含む期間の信号波形データを獲得する手
段と、前記獲得された信号波形データから、前記半導体装置を
被測定デバイスとしてテストする自動テスト装置で用い
るテストパターンを生成し、その際、不良時のデータを
正規のデータに変更したテストパターンを生成する手段
と、を備え、前記自動テスト装置において、前記テストパターンを用
いて、前記半導体装置と同一製品をなす半導体装置のテ
ストを行う、ことを特徴とする半導体装置のテストシス
テム。
【請求項７】前記半導体装置が実装機に搭載された状態
で、前記半導体装置の不良を通知する所定のフェイル信
号をトリガーとするロジックアナライザにて、前記半導
体装置の所定の端子群の信号波形データを取得する、こ
とを特徴とする請求項６記載の半導体装置のテストシス
テム。
【請求項８】実装機に搭載された半導体装置の所定の端
子信号について、前記半導体装置の不良発生時から過去
に遡った時点から前記不良発生時を含む期間の信号波形
データを獲得する信号波形獲得装置と、前記獲得された信号波形データから、前記半導体装置を
被測定デバイスとしてテストする自動テスト装置で用い
るテストパターンを生成し、その際、不良時のデータを
正規のデータに変更してテストパターンを生成するパタ
ーン生成装置と、自動テスト装置と、を備え、自動テスト装置において、前記生成されたテストパター
ンを用いて、前記半導体装置と同一製品をなす半導体装
置の量産テストを行い、前記パターン生成装置が、前記信号波形データを入力して解析し、前記半導体装置
からの出力データに対応して設定すべき入力データの前
記半導体装置への設定が、前記信号波形データ中に存在
するか否かチェックし、存在しない場合には、前記入力
データを前記半導体装置に対して前記自動テスト装置の
ドライバ側から設定入力するためのテストパターンを、
前記半導体装置からの出力データを前記自動テスト装置
のコンパレータで比較するテストパターンよりも前の位
置に挿入する、ことを特徴とする半導体装置のテストシ
ステム。
【請求項９】前記パターン生成装置が、前記信号波形デ
ータを入力して解析し、前記半導体装置を前記自動テス
ト装置でテストする場合の初期設定用のテストパターン
を、先頭に挿入する、ことを特徴とする請求項８記載の
半導体装置のテストシステム。
【請求項１０】前記パターン生成装置が、前記半導体装
置に対して前記不良発生時の前記半導体装置からの出力
信号に対する前記自動テスト装置のコンパレータで比較
するための正しい期待値パターンとして、前記獲得され
た信号波形データを変換して得られたパターンから正し
いパターンに変更する、ことを特徴とする請求項８記載
の半導体装置のテストシステム。
【請求項１１】前記パターン生成装置が、前記獲得され
た信号波形データから、前記半導体装置製品の動作状態
を解析し、解析結果を出力装置に出力する手段を備え
た、ことを特徴とする請求項８記載の半導体装置のテス
トシステム。
【請求項１２】前記パターン生成装置が、前記獲得され
た信号波形データから、前記半導体装置で実行されるコ
マンドを抽出し、該コマンドのシンボルと、前記半導体
装置の端子の信号の表示形態を、指定された形式で可変
に表示する手段を備えた、ことを特徴とする請求項８記
載の半導体装置のテストシステム。
【請求項１３】実装機に搭載された半導体装置の所定の
端子信号について獲得された所定期間の信号波形データ
から、前記半導体装置製品の信号の組み合わせ、及び該
信号の推移で規定される動作状態を解析し、解析結果を
出力装置に出力する手段を備えた、ことを特徴とする動
作解析装置。
【請求項１４】実装機に搭載された半導体装置製品の不
良発生時の信号波形データを入力して前記半導体装置検
査用のテストパターン又はパターンプログラムに自動変
換するパターン生成装置から受け渡されるテストパター
ン又はパターンプログラムを用いて、前記半導体装置製
品と同一製品をなす半導体装置のテストを行う、ことを
特徴とする自動テスト装置。
【請求項１５】実装機に搭載された半導体装置の所定の
端子信号について、前記半導体装置の不良を示す所定の
信号をトリガーとして、前記半導体装置の不良発生時か
ら過去に遡った時点から前記不良発生時を含む期間の信
号波形データを獲得する信号波形獲得手段からの信号波
形データを入力し、前記半導体装置を被試験デバイスと
してテストする自動テスト装置用のテストパターンに変
換して出力するパターン生成装置であって、不良時のデータを正規のデータに変更して前記半導体装
置の出力信号に対する期待値パターンを作成する手段
と、前記半導体装置の出力信号に対応して必要とされる入力
信号の設定が前記テストパターン中に存在するか否かチ
ェックし、存在しない場合には、前記半導体装置に対す
る前記入力信号の設定を行うテストパターンを挿入する
手段と、を備えた、ことを特徴とするパターン生成装置。
【請求項１６】実装機に搭載された半導体装置の所定の
端子信号について、前記半導体装置の不良を示す所定の
信号をトリガーとして、前記半導体装置の不良発生時か
ら過去に遡った時点から前記不良発生時を含む期間の信
号波形データを獲得する信号波形獲得手段からの信号波
形データを入力し、前記半導体装置を被試験デバイスと
してテストする自動テスト装置用のテストパターンに変
換して出力するパターン生成装置であって、前記信号波形データを入力して解析し、前記半導体装置
の前記不良発生時に対応する前記半導体装置からの出力
信号を前記自動テスト装置で期待値パターンと比較して
パス、フェイルを判定するにあたり、前記半導体装置に
対して予め設定しておくことが必要とされる入力パター
ンが、前記不良時点よりも時間的に前にサンプルされた
信号波形データ中に存在するか否かをチェックし、前記
条件設定用の入力パターンが存在しない場合は、前記条
件設定用の入力パターンを生成して挿入したテストパタ
ーンを生成する手段を備えた、ことを特徴とするパター
ン生成装置。
【請求項１７】前記パターン生成装置が、前記信号波形データを入力して解析し、前記半導体装置
からの出力データに対応して設定すべき入力データの前
記半導体装置への入力設定が、前記信号波形データ中に
存在しない場合、前記入力データを前記半導体装置に対
して自動テスト装置のドライバ側から入力するためのテ
ストパターンを、前記半導体装置からの出力データを前
記自動テスト装置のコンパレータで比較するテストパタ
ーンの前に挿入する、ことを特徴とする請求項１５又は
１６記載のパターン生成装置。
【請求項１８】前記パターン生成装置が、前記信号波形データを入力して解析し、前記半導体装置
を前記自動テスト装置でテストする場合の、初期設定用
のテストパターンを、先頭に挿入する、ことを特徴とす
る請求項１５又は１６記載のパターン生成装置。
【請求項１９】前記半導体装置がメモリよりなり、前記信号波形データを入力して解析し、前記メモリの所
定のアドレスからの読み出しデータに対応した書き込み
データの書き込みが、前記信号波形データ中で行われて
いないことを検出した場合には、前記アドレスに対する
前記書き込みデータを、前記メモリに対して前記自動テ
スト装置のドライバ側から入力して書き込みためのテス
トパターンを、前記メモリからの読み出しデータを前記
自動テスト装置のコンパレータで比較するテストパター
ンの前に挿入する、ことを特徴とする請求項１６記載の
パターン生成装置。
【請求項２０】実装機に搭載された半導体装置の所定の
端子信号について、前記半導体装置の不良を示す所定の
信号をトリガーとして、前記半導体装置の不良発生時か
ら過去に遡った時点から前記不良発生時を含む期間にわ
たって獲得された信号波形データを入力して記憶する記
憶手段と、前記信号波形データから、前記半導体装置を被測定デバ
イスとしてテストする自動テスト装置用のテストパター
ンを生成し、その際、不良時のデータを正規のデータに
変更したテストパターンを出力するパターン生成装置で
あって、前記信号波形データを入力して解析し、前記半導体装置
の前記不良発生時に対応する前記半導体装置からの出力
信号に対して、前記自動テスト装置で期待値パターンと
比較を行いパス、フェイルを判定するにあたり、前記半
導体装置に対して予め設定しておくことが必要とされる
入力パターンが、前記不良時点よりも時間的に前にサン
プルされた信号波形データ中に存在するか否かをチェッ
クし、前記条件設定用の入力パターンが存在しない場合
は、前記条件設定用の入力パターンを生成して挿入した
テストパターンを生成する処理を、前記パターン生成装
置を構成するコンピュータで実行させるためのプログラ
ムを記録した記録媒体。
【請求項２１】請求項２０の記録媒体において、前記信号波形データを入力して解析し、前記半導体装置
からの出力データに対応して設定すべき入力データの前
記半導体装置への入力設定が、前記信号波形データ中に
存在しない場合、前記入力データを前記半導体装置に対
して自動テスト装置のドライバ側から入力するためのテ
ストパターンを、前記半導体装置からの出力データを前
記自動テスト装置のコンパレータで比較するテストパタ
ーンの前に挿入して出力する処理を、前記パターン生成
装置を構成するコンピュータで実行させるためのプログ
ラムを記録した記録媒体。
【請求項２２】請求項２０の記録媒体において、前記信号波形データを入力して解析し、前記半導体装置
を前記自動テスト装置でテストする場合の、初期設定用
のテストパターンを、先頭に挿入する、処理を、前記パ
ターン生成装置を構成するコンピュータで実行させるた
めのプログラムを記録した記録媒体。