JPH0997194A - フェイルメモリのデータ取得装置 - Google Patents

Abstract

(57)【要約】 【課題】 大量のメモリＩＣの試験を小規模のハードウ
ェアにより実現するとともに、フェイルビットマップの
作成とデータログ機能とを兼ね備えたフェイルメモリの
データ取得装置を提供する。 【解決手段】 被試験デバイスに対してアドレス情報を
与えるアドレス発生装置１０と、被試験デバイスへのデ
ータ信号を発生させるデータ発生装置１１と、データ発
生装置１１から出力された被試験デバイスへのデータ信
号と、この被試験デバイスから出力される出力データの
期待値とを入力し、これらデータを比較する比較回路１
３と、アドレス発生装置１０からアドレス情報を、デー
タ発生装置１１からデータ信号を入力し、比較回路１３
からデータの不一致を示すフェイル信号を入力すると、
アドレス情報、データ信号およびフェイル信号を記憶す
るフェイルメモリ部１２とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はフェイルメモリの
データ取得装置、より具体的にはテストバーイン装置に
おいて不良メモリデバイスの解析に使用されるフェイル
ビットマップの作成と、テストバーイン装置を動作する
プログラムデバックに使用されるデータログ機能を実現
するフェイルメモリのデータ取得装置に関するものであ
る。

【０００２】

【従来の技術】従来、不良メモリデバイスの解析に使わ
れるフェイルビットマップの作成は、専用のメモリ試験
装置で不良デバイスからのフェイル信号を被試験デバイ
スと同等以上の容量を備えたメモリ（以下、フェイルメ
モリという。）に蓄え、その情報を上位コンピュータへ
送信することにより表示している。

【０００３】次に、従来技術におけるテストバーイン装
置によるビットマップデータの取得を示す説明図を図５
に示す。図５で、テストバーイン装置によりビットマッ
プデータを取得する場合、テストを受けるメモリＩＣで
ある被試験デバイス８と同数のメモリ試験装置５０を用
いる。メモリ試験装置５０は、排他的論理和回路５２
と、被試験デバイス８以上の容量を備えたフェイルメモ
リ５４から構成され、被試験デバイス８を装着するコネ
クタが取り付けてある。

【０００４】各メモリ試験装置５０は、アドレス発生装
置１０およびデータ発生装置１１と接続され、これらよ
りアドレス情報とデータとが供給される。すなわち、ア
ドレス発生装置１０より出力されるアドレス情報は被試
験デバイス８とフェイルメモリ５４のアドレス端子に出
力され、データ発生装置１１より出力されるデータは被
試験デバイス８のデータ入力端子と排他的論理和回路５
２の一方の入力端子に出力される。排他的論理和回路５
２の他方の入力端子は被試験デバイス８のデータ出力端
子に接続されている。

【０００５】被試験デバイス８はデータ発生装置１１よ
り入力したデータをアドレス情報に示されたアドレスに
記憶後、その内容をデータ出力端子より出力する。この
ため、被試験デバイス８が正常であれば、排他的論理和
回路５２の入力端子に入力されるデータは同じになり、
“０”がフェイルメモリ５４のデータ入力端子に送られ
る。一方、アドレス情報で指定された被試験デバイス８
の記憶素子等に異常があると、排他的論理和回路５２の
入力端子に入力されるデータが不一致になり、“１”が
フェイルメモリ５４のデータ入力端子に送られる。この
ようにして、フェイルメモリ５４にフェイルビットマッ
プが記憶され、この情報が上位コンピュータに送られ表
示されることにより、不良メモリデバイスの解析が行わ
れていた。

【０００６】

【発明が解決しようとする課題】しかし、このような大
量の集積回路を同時に試験するテストバーイン装置にお
いて、専用のメモリ試験装置と同様なフェイルメモリ５
４を持つことは被試験デバイス８と同等数のメモリを必
要とし、また被試験デバイスの容量も年々増加の傾向に
ある。このため、不良データを蓄積するフェイルメモリ
５４は、大容量のものを多数使用しなければならないと
いう問題点がある。

【０００７】また、図５に示すように複数のメモリ試験
装置５０を上位にコンピュータに個別に接続するような
システムでは、試験用のプログラムをデバックする場合
に使用するデータログ機能は使用できず、被試験デバイ
ス８への入力信号と被試験デバイス８からの出力信号を
蓄えるメモリが別に必要となるという問題もある。この
ように従来技術において、ハードウェア規模が小さく、
フェイルビットマップの作成とデータログ機能を兼ね備
えたフェイルメモリのデータ取得装置を得ることは困難
であった。

【０００８】この発明は、大量のメモリＩＣの試験を小
規模のハードウェアにより実現するとともに、フェイル
ビットマップの作成とデータログ機能とを兼ね備えたフ
ェイルメモリのデータ取得装置を提供することを目的と
する。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、この発明は、被試験デバイスに対してアドレス情報
を与えるアドレス発生装置１０と、被試験デバイスへの
データ信号を発生させるデータ発生装置１１と、データ
発生装置１１から出力された被試験デバイスへのデータ
信号と、この被試験デバイスから出力される出力データ
の期待値とを入力し、これらデータを比較する比較回路
１３と、アドレス発生装置１０からアドレス情報を、デ
ータ発生装置１１からデータ信号を入力し、比較回路１
３からデータの不一致を示すフェイル信号を入力する
と、アドレス情報、データ信号およびフェイル信号を記
憶するフェイルメモリ部１２とを有する。フェイルメモ
リ部１２は、内蔵するメモリ手段のアドレスを決めるカ
ウンタ２０とフェイル数をカウントするカウンタ１９と
を備え、フェイル信号が入力されるとこれらカウンタ２
０とカウンタ１９はカウンタ値をインクリメントし、メ
モリ手段のメモリ容量までデータが書き込まれるとメモ
リへの書き込みを中止する。

【００１０】また、この発明によれば、データログを行
う場合、データログを行う被試験デバイス８のアドレス
情報とデータ情報をフェイルメモリ部１２にセットし、
このセット以降のデータおよびアドレスがフェイル信号
が発生するたびにフェイルメモリ部１２に記憶され、こ
のフェイルメモリ部１２に記憶された情報を上位コンピ
ュータ１４で読み出すことによりデータログ処理を行
う。また、フェイルビットマップ作成を行う場合、フェ
イル信号が発生するたびにフェイルメモリ部１２に記憶
されたアドレス情報とデータ情報を上位コンピュータ１
４でフェイルメモリ部１２より読み出してフェイルビッ
トマップの表示を行う。上位コンピュータ１４は、フェ
イル情報がフェイルメモリ部１２のメモリ容量以上にな
ったことを検出すると、アドレス情報、フェイル情報の
フェイルメモリ部１２のメモリへの書き込みタイミング
を一番最後に書き込まれたデータおよびアドレスに変え
ることによりテストを再開する。

【００１１】

【発明の実施の形態】次に、この発明によるフェイルメ
モリのデータ取得装置の実施の形態を詳細に説明する。
本実施の形態におけるデータ取得装置は、たとえば周囲
温度を自由に設定可能な高温槽を持ち、かつ大量の集積
回路を同時に試験できるテストバーイン装置と呼ばれる
集積回路検査装置に内蔵される。

【００１２】この発明によるフェイルメモリのデータ取
得装置の実施の形態を示す機能ブロック図を図１に示
す。本実施の形態におけるデータ取得装置は、アドレス
発生装置１０、データ発生装置１１、フェイル信号とア
ドレス信号を記憶するフェイルメモリ部１２、被試験デ
バイス８からの出力と期待値とを比較する排他的論理和
回路により形成される比較回路１３、およびこれらを制
御するコンピュータ１４により構成されている。

【００１３】アドレス発生装置１０は被試験デバイス８
に対してアドレス情報を与える。データ発生装置１１
は、被試験デバイス８への入力データまたは被試験デバ
イス８からの出力信号の期待値を発生させる。この期待
値と被試験デバイス８からの出力の排他的論理和を比較
回路１３によりとり、この比較回路１３の出力情報がフ
ェイル信号としてフェイルメモリ部１２に入力される。

【００１４】アドレス発生装置１０の信号とデータ発生
装置１１の信号は、被試験デバイス８に送られるのと同
時にフェイルメモリ部１２に送られる。これら信号は、
被試験デバイス８からの出力が期待値と異なる場合に送
出されるフェイル信号がフェイルメモリ部１２に出力さ
れたときに当該メモリ部１２に記憶される。フェイル信
号は、ファイルメモリ部１２への書き込み信号として機
能するとともに、メモリ部１２のアドレスを決めるカウ
ンタとフェイル数をカウントするカウンタをインクリメ
ントする。ファイルメモリ部１２の許容メモリ容量まで
フェイルデータが書き込まれると、メモリへのアドレス
を決めるカウンタは止まり、メモリ部１２への書き込み
を中止する。

【００１５】テスト終了後、上位コンピュータ１４は、
フェイルメモリ部１２に記憶されたフェイルをカウント
するカウンタの値を読み、このカウンタ値がフェイルメ
モリ部１２のメモリ容量を越えている場合には、メモリ
部１２の内容をすべて取り込み、一番最後に書き込まれ
たデータおよびアドレスをメモリ部１２のレジスタにセ
ットし、再びテストを実行する。テストを再実行した場
合には、メモリ部１２にはデータとアドレスが一致した
ところ以降のデータのみがメモリへ書き込まれることに
なり、これを繰り返すことによりすべてのフェイル情報
を上位コンピュータ１４で読み出すことが可能となる。

【００１６】次に、図１のフェイルメモリ部１２の一具
体例を示すブロック図を図２に示す。図２に示すよう
に、フェイルメモリ部１２は、フェイル情報を蓄積する
メモリ１５、データ情報を蓄積するメモリ１６、アドレ
ス情報を蓄積するメモリ１７、メモリへの書き込みタイ
ミングを決める一致検出回路１８、フェイル数をカウン
トするカウンタ１９、メモリへのアドレスを決めるカウ
ンタ２０により構成される。

【００１７】次に、図２のフェイルメモリ部１２を用い
たときのフェイルビットマップ作成時の動作フローを図
３に示す。以下、図１、図２および図３を用いてフェイ
ルビットマップ作成時の動作を説明する。コンピュータ
１４はテスト実行の命令をデータ発生装置１１およびア
ドレス発生装置１０に送る（Ｓ１００）。この命令が実
行されると、データ発生装置１１およびアドレス発生装
置１０から被試験デバイス８へアドレスおよびデータが
印加される。

【００１８】データ発生装置１１では、被試験デバイス
８への印加データとともに期待値データも発生してい
る。この期待値データと被試験デバイス８からの出力は
比較回路１３に入力され、これら入力したデータが不一
致の場合、比較回路１３はフェイル信号をフェイルメモ
リ部１２に出力する。データ発生装置１１のデータ信号
とアドレス発生装置のアドレス信号は、被試験デバイス
８へ入力されるのと同時にフェイルメモリ部１２へ入力
される。

【００１９】フェイルメモリ部１２では、フェイル信号
が入力されると、３入力・１出力のＡＮＤゲート２１の
入力端子の１つが“１”レベルになる。テスト状態で
は、一致検出回路１８は“１”レベルの信号を、カウン
タ２０は“０”レベルの信号をＡＮＤゲート２１の入力
端子に出力しているので、ＡＮＤゲート２１からは
“１”レベルの信号が出力される。このＡＮＤゲート２
１からの“１”レベルの信号は、書き込み許可信号１０
０としてメモリ１５〜１７に出力されるとともに、カウ
ンタ２０によりカウントされる。

【００２０】したがって、フェイル信号が入力される
と、フェイル信号、データ信号およびアドレス信号がそ
れぞれメモリ１５、メモリ１６およびメモリ１７に記憶
されるとともに、メモリ１７のアドレスを決めるカウン
タ２０とフェイル数をカウントするカウンタ１９がイン
クリメントされる。カウンタ２０からは、メモリのアド
レスがフルになった時点で“１”レベルの書き込み中止
信号１１０が出力され、以降のメモリ１５〜１７の書き
込みを中止する。

【００２１】テスト終了後、コンピュータ１４はメモリ
１５〜１７のデータを読み出すとともに（Ｓ１０２）、
カウンタ１９の値を読み出す（Ｓ１０４）。そして、コ
ンピュータ１４は、カウンタ１９の値からメモリ１７の
容量以上であるかを確かめ（Ｓ１０６）、容量以上であ
った場合にはメモリ１６とメモリ１７のデータの一番最
後の値を一致検出回路１８にセットし（Ｓ１１０）、再
びテストを実行する。

【００２２】再テストでは、アドレス信号、データ信号
が一致検出回路１８のセットした値と一致した時点でメ
モリ１５〜１７の書き込み許可信号１００が出力され、
この時点からフェイル情報をメモリ１５〜１７に書き込
む。以下、この処理を繰り返すことにより、すべてのフ
ェイル情報の抽出を行う。コンピュータ１４は、カウン
タ１９の値がメモリ容量以下の場合には、フェイルビッ
トマップの表示を行う（Ｓ１０８）。

【００２３】次に、本実施の形態におけるデータログ時
のコンピュータの動作フローを図４に示す。図４で、デ
ータログ時、コンピュータ１４は、データログを行いた
いアドレスとデータを一致検出回路１８にセットする
（Ｓ２００）。次に、テスト実行命令をアドレス発生装
置１０とデータ発生装置１１に送る（Ｓ２０２）。この
状態でテストを実行し、テスト終了後、コンピュータ１
４はメモリ１５〜１７の値を読み出し（Ｓ２０５）、デ
ータログの結果を表示する（Ｓ２０６）。

【００２４】フェイルビットマップの作成には、被試験
デバイスすべてのフェイル情報を抽出する必要がある。
テストバーイン装置で専用のメモリ試験装置と同様のフ
ェイルメモリを持つことは、図５の従来技術で示したよ
うに大量の被試験デバイスがあるため、装置に必要とす
るメモリは大容量でかつ大量のメモリを必要とする。ま
た、データログ機能を行うには、テストバーイン装置で
試験実行中に被試験デバイスに印加されたアドレス信
号、データ信号または被試験デバイスからの出力信号を
メモリへ蓄える必要がある。

【００２５】そこで、本実施の形態では、データログ時
には被試験デバイスに印加されるアドレス信号とデータ
信号および被試験デバイス期待値データとの排他的論理
和をとった信号をフェイル情報としてメモリへ書き込
み、その情報を上位コンピュータで読み出すことにより
データログ機能を行う。また、フェイルビットマップ作
成時にはアドレス情報、フェイル情報を読み出し、フェ
イルビットマップの表示を可能とし、フェイル情報が装
置のメモリ容量以上現れた場合に備えて一致検出回路を
もち、アドレス情報、フェイル情報のメモリへの書き込
みタイミングを変えることによりすべてのフェイル情報
の入手を可能とする。

【００２６】

【発明の効果】この発明によれば、メモリデバイスの不
良解析に使用されるフェイルビットマップの作成とデー
タログの機能を、大量に集積回路を試験するテストバー
イン装置において一つの回路で実現可能である。このた
め、従来、専用のメモリ試験装置でしか実現できなかっ
た不良デバイスの解析をテストバーイン装置でも実現で
き、集積回路の生産性向上の効果を期待できる。

【図面の簡単な説明】

【図１】この発明によるフェイルメモリのデータ取得装
置の実施の形態を示す機能ブロック図である。

【図２】図１のデータ取得装置におけるフェイルメモリ
部の構成を示したブロック図である。

【図３】本実施の形態におけるフェイルビットマップ作
成時のコンピュータの動作フローである。

【図４】本実施の形態におけるデータログ時のコンピュ
ータの動作フローである。

【図５】従来技術におけるテストバーイン装置によるビ
ットマップデータの取得を示す説明図である。

【符号の説明】

８ 被試験デバイス １０ アドレス発生装置 １１ データ発生装置 １２ フェイルメモリ部 １３ 比較回路 １４ コンピュータ １５〜１７ メモリ １８ 一致検出回路 １９・２０ カウンタ ２１ ＡＮＤゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被試験デバイスに対してアドレス情報を
   与えるアドレス発生装置(10)と、 被試験デバイスへのデータ信号を発生させるデータ発生
   装置(11)と、 データ発生装置(11)から出力された前記被試験デバイス
   へのデータ信号と、この被試験デバイスから出力される
   出力データの期待値とを入力し、これらデータを比較す
   る比較回路(13)と、 アドレス発生装置(10)から前記アドレス情報を、データ
   発生装置(11)からデータ信号を入力し、比較回路(13)か
   らデータの不一致を示すフェイル信号を入力すると、前
   記アドレス情報、データ信号およびフェイル信号を記憶
   するフェイルメモリ部(12)とを有し、 フェイルメモリ部(12)は、内蔵するメモリ手段のアドレ
   スを決める第１のカウンタ(20)とフェイル数をカウント
   する第２のカウンタ(19)とを備え、前記フェイル信号が
   入力されるとこれら第１のカウンタ(20)と第２のカウン
   タ(19)はカウンタ値をインクリメントし、前記メモリ手
   段のメモリ容量までデータが書き込まれるとメモリへの
   書き込みを中止することを特徴とするフェイルメモリの
   データ取得装置。
2. 【請求項２】 請求項１に記載のデータ取得装置におい
   て、フェイルメモリ部(12)に記憶された情報は上位コン
   ピュータ(14)に取り込まれ、 前記上位コンピュータは第２のカウンタ(19)で計数され
   たフェイル数が前記メモリ手段のメモリ容量を越えてい
   ると判断すると、一番最後に書き込まれたデータおよび
   アドレスをフェイルメモリ部(12)にセットして再びテス
   トを実行することを特徴とするフェイルメモリのデータ
   取得装置。
3. 【請求項３】 データログを行う場合、データログを行
   う被試験デバイス(8) のアドレス情報とデータ情報をフ
   ェイルメモリ部(12)にセットし、このセット以降のデー
   タおよびアドレスがフェイル信号が発生する度にフェイ
   ルメモリ部(12)に記憶され、このフェイルメモリ部(12)
   に記憶された情報を上位コンピュータ(14)で読み出すこ
   とによりデータログ処理を行い、 フェイルビットマップ作成を行う場合、フェイル信号が
   発生するたびにフェイルメモリ部(12)に記憶されたアド
   レス情報とデータ情報を上位コンピュータ(14)でフェイ
   ルメモリ部(12)より読み出してフェイルビットマップの
   表示を行い、フェイル情報がフェイルメモリ部(12)のメ
   モリ容量以上になったことを上位コンピュータ(14)が検
   出すると、アドレス情報、フェイル情報のフェイルメモ
   リ部(12)のメモリへの書き込みタイミングを、一番最後
   に書き込まれたデータおよびアドレスに変えることを特
   徴とするフェイルメモリのデータ取得方法。