JPH0745099A

JPH0745099A - 半導体集積回路およびその検査方法

Info

Publication number: JPH0745099A
Application number: JP6083109A
Authority: JP
Inventors: Toshinori Maeda; 俊則前田; Shigeru Watari; 滋渡里
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-05-26
Filing date: 1994-04-21
Publication date: 1995-02-14
Anticipated expiration: 2015-07-10
Also published as: JP3060825B2

Abstract

(57)【要約】【目的】メモリを内蔵した半導体集積回路および検査
方法を提供する。【構成】１つ以上のメモリ１叉は２が接続されたバス
を複数本１００,２００と、前記全てのバス１００,２０
０に接続され書き込み対象のメモリに対しては書き込み
パターンデータとなり、読み出し対象のメモリに対して
は期待値となるパターンデータを供給するデータ生成手
段３１と、前記複数本のバスの中から読み出し対象のメ
モリが接続されたバスを選択して前記読み出し対象のメ
モリから読み出されたデータを第１の入力とし、前記第
１の入力で選択されたバス以外のバスを選択してデータ
生成手段３１の出力する期待値を第２の入力とし、これ
ら２つの入力データを比較しその比較結果を出力するデ
ータ比較手段３２とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路とその検
査方法に関し、特に自己診断可能な半導体集積回路とそ
の検査方法に関する。

【０００２】

【従来の技術】メモリを内蔵した半導体集積回路では、
論理部のテストに加えてメモリ部のメモリセルに断線、
短絡およに静電容量結合などデバイス欠陥によるアドレ
ス選択、読み出しおよび書き込み機能の故障がないかど
うかを確認する必要がある。

【０００３】このメモリのテストは、何らかの方法でメ
モリ部にアドレスとデータを与え、書き込み動作後に書
き込まれたデータを読み出して、読み出したデータと書
き込んだデータ（期待値）とを比較する必要がある。

【０００４】このメモリ部へのアドレスとデータの与え
方としては、（１）アドレス端子とデータ端子を用い
て、メモリの検査時には半導体集積回路外部から供給す
る方法と、（２）アドレスの発生手段とデータ生成手段
（検査系列発生手段ともいう）とを、半導体集積回路内
部に設ける方法、の２つが知られている。

【０００５】特に、方法（２）では、アドレスの生成手
段とデータ発生手段に加え、読み出したデータの判定手
段を加えるか、あるいはデータ発生手段と応答の圧縮手
段を兼ねこれに圧縮結果の判定手段を設けることでメモ
リ部の自己診断を可能としているものもある。

【０００６】

【発明が解決しようとする課題】しかしながら上記方法
（１）では、外部にアドレスとデータを発生させる装置
が必要であり、アドレスとデータを与えるためのテスト
プログラムなどを準備する必要がある。また、アドレス
端子から各メモリにアドレスを供給するバスを新たに設
けなければならない。さらに、複数のメモリを内蔵する
半導体集積回路においてこれらメモリの検査を並列に行
なうことが困難なため、検査に時間がかかる。半導体集
積回路をシステムに組み込んだ後には、この検査方法の
利用は困難なことから、メモリ部のテストが機能テスト
のみとなるという欠点があった。

【０００７】また、上記方法（２）では、（１）のごと
くバスを新たに設ける必要はないが、アドレス生成手段
は既存のアドレスラッチを用いるにしても、データ生成
手段および応答の圧縮手段などをメモリ毎に設ける必要
があり、特に複数のメモリを内蔵する半導体集積回路で
は増加するこれらハードウエアの合計が半導体集積回路
上で大きな規模となり、メモリの検査を自己診断可能と
するためにはさらに圧縮結果の判定手段などを設ける必
要があるため、半導体集積回路の面積増大を招き、価格
が上昇したり歩留まりが低下するという問題点を有して
いた。

【０００８】従って本発明は上記問題点に鑑み、複数の
メモリを内蔵する半導体集積回路において、メモリの検
査時にメモリの接続されたバスを利用し、メモリの検査
時には前記バスにデータ生成手段とデータ比較手段を接
続することで高速に自己診断できる半導体集積回路およ
び検査方法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の講じた手段は、１つ以上のメモリ
が接続されたバスを複数本と、前記全てのバスに接続さ
れ書き込み対象のメモリに対しては書き込みパターンデ
ータとなり、読み出し対象のメモリに対しては期待値と
なるパターンデータを供給するデータ生成手段と、前記
複数本のバスの中から読み出し対象のメモリが接続され
たバスを選択して前記読み出し対象のメモリから読み出
されたデータを第１の入力とし、前記第１の入力で選択
されたバス以外のバスを選択してデータ生成手段の出力
する期待値を第２の入力とし、これら第１,第２の入力
データを比較しその比較結果を出力するデータ比較手段
とを設ける構成としたものである。

【００１０】請求項３の発明の講じた手段は、請求項１
の発明において、さらにＮ個以上の複数個のメモリが接
続された１本のバスをＮ個に分割するＮ−１個のバスス
イッチを有し、前記データ比較手段は前記Ｎ個に分割さ
れたバス毎に設けられた構成としたものである。

【００１１】請求項４の発明の講じた手段は、請求項１
の発明において、前記データ比較手段に入力される任意
の２つのバスのバス幅が前記データ比較手段のビット幅
より小さい場合、１つの入力として複数のバスを選択
し、選択した複数のバスのバス幅の合計がなお前記デー
タ比較手段のビット幅に満たない場合は、バス幅に合わ
せてデータの乗らない部分をマスクする機能を前記デー
タ比較手段に加えた構成としたものである。

【００１２】請求項５の発明の講じた手段は、請求項１
の発明において、前記複数本のバスの１つが命令バスで
あって、前記命令バスに接続されたメモリがダイレクト
マップあるいはセットアソシエイティブのいずれかの方
式を採る、データメモリ及びタグメモリを有する命令キ
ャッシュのデータメモリであり、前記データ比較手段は
前記データメモリから命令バスに読み出したデータを第
１の入力とし、前記データ生成手段が前記命令バス以外
のバスに出力した期待値を第２の入力とし、この比較結
果の出力を行ない、前記タグメモリから読み出したデー
タを第１の入力とし、命令キャッシュをアクセスするア
ドレスのタグ部を第２の入力とし、その比較結果を出力
するタグ比較手段と、前記複数の比較手段から出力され
る良否判定情報を格納する比較結果格納手段とを設ける
構成としたものである。

【００１３】請求項６の発明の講じた手段は、請求項１
の発明において、前記複数本のバスの１つがデータバス
であって、前記データバスに接続されたメモリがダイレ
クトマップあるいはセットアソシエイティブのいずれか
の方式を採る、データメモリ及びタグメモリを有するデ
ータキャッシュのデータメモリであり、前記データ比較
手段は前記データメモリからデータバスに読み出したデ
ータを第１の入力とし、前記データ生成手段が前記デー
タバス以外のバスに出力した期待値を第２の入力としそ
の比較結果の出力を行ない、前記タグメモリから読み出
したデータを第１の入力とし、データキャッシュをアク
セスするアドレスのタグ部を第２の入力としその比較結
果を出力するタグ比較手段と、前記複数の比較手段から
出力される良否判定情報を格納する比較結果格納手段と
を設ける構成としたものである。

【００１４】請求項７の発明の講じた手段は、請求項１
の発明において、前記複数本のバスは命令バスとデータ
バスとを含み、前記命令バス及びデータバスにそれぞれ
命令キャッシュのデータメモリ及びデータキャッシュの
データメモリが接続された構成としたものである。

【００１５】請求項８の発明の講じた手段は、請求項５
または６の発明において、さらに通常時にはキャッシュ
をアクセスするアドレスのタグ部を選択し、タグメモリ
の検査時にはデータ生成手段から出力されるバス上のデ
ータを選択するセレクタを設ける構成としたものであ
る。

【００１６】請求項９の発明の講じた手段は、メモリへ
の書き込み時にはデータ生成手段からメモリの接続され
た全てのバスに書き込みパターンデータを出力すること
により、前記バスのそれぞれに接続された複数のメモリ
への並列書き込みを行なう処理と、メモリの読み出し検
査時にはデータ比較手段の第１の入力として前記複数本
のバスの中から１つのバスを選択し、前記データ比較手
段の第２の入力として前記第１の入力として選択された
バス以外のバスを選択し、前記第１の入力にはバスに接
続されたメモリを読み出したデータを、前記第２の入力
には前記データ生成手段の出力する期待値を供給するこ
とにより、読み出しデータと期待値との比較を行なう処
理とを備えたものである。

【００１７】請求項１１の発明の講じた手段は、請求項
９の発明において、Ｎ−１個のバススイッチにより少な
くともＮ個以上の複数個のメモリが接続された１本のバ
スをＮ個に分割可能とし、メモリの書き込み時にはバス
は分割せずデータ生成手段が前記バスに出力する書き込
みパターンデータを前記Ｎ個以上の複数個のメモリに並
列に書き込み、読み出し検査時には前記バスを分割しＮ
個のメモリから前記Ｎ個に分割されたバスにそれぞれ読
み出したデータを出力し前記分割されたバス毎に設けら
れたＮ個のデータ比較手段の第１の入力として前記読み
出したデータを入力し第２の入力としてデータ生成手段
が出力する期待値を入力することにより、Ｎ個のメモリ
の読み出し検査を並列に行なうようにしたものである。

【００１８】請求項１２の発明の講じた手段は、請求項
９の発明において、前記データ比較手段の第１の入力と
して選択されたバスが前記データ比較手段のビット幅よ
り小さい場合、メモリの接続された複数のバスを第１の
入力として同時に選択することで複数のバスに接続され
たメモリの読み出しおよび期待値との比較動作を並列に
行なうようにしたものである。

【００１９】請求項１３の発明の講じた手段は、請求項
９の発明において、前記複数本のバスの１つが命令バス
であって、前記命令バスにダイレクトマップあるいはセ
ットアソシエイティブのいずれかの方式を採る、データ
メモリ及びタグメモリを有する命令キャッシュのデータ
メモリが接続され、前記データメモリの良否判定は前記
データメモリから命令バスに読み出したデータを第１の
入力とし、前記データ生成手段が前記命令バス以外のバ
スに出力した期待値を第２の入力として前記データ比較
手段で比較することにより行ない、命令キャッシュのタ
グメモリの良否判定は前記タグメモリから読み出したデ
ータを第１の入力とし、命令キャッシュをアクセスする
アドレスのタグ部を第２の入力とするタグ比較手段で比
較することにより行ない、それぞれのデータ比較手段及
びタグ比較手段から出力される良否判定情報を比較結果
格納手段に入力することにより、命令キャッシュのデー
タメモリとタグメモリとの読み出し検査を並列に行なう
ようにしたものである。

【００２０】請求項１４の発明の講じた手段は、請求項
９の発明において、前記複数本のバスの１つがデータバ
スであって、前記データバスにダイレクトマップあるい
はセットアソシエイティブのいずれかの方式を採る、デ
ータメモリ及びタグメモリを有するデータキャッシュの
データメモリが接続され、前記データメモリの良否判定
は前記データメモリからデータバスに読み出したデータ
を第１の入力とし、前記データ生成手段が前記データバ
ス以外のバスに出力した期待値を第２の入力として前記
データ比較手段で比較することにより行ない、データキ
ャッシュのタグメモリの良否判定は前記タグメモリから
読み出したデータを第１の入力とし、データキャッシュ
をアクセスするアドレスのタグ部を第２の入力とするタ
グ比較手段で比較することにより行ない、それぞれのデ
ータ比較手段及びタグ比較手段から出力される良否判定
情報を比較結果格納手段に入力することにより、命令キ
ャッシュのデータメモリとタグメモリとの読み出し検査
を並列に行なうようにしたものである。

【００２１】請求項１５の発明の講じた手段は、請求項
１３または１４の発明において、通常時にはキャッシュ
をアクセスするアドレスのタグ部を選択し、タグメモリ
の検査時にはデータ生成手段から出力されるバス上のデ
ータを選択するセレクタを備え、前記セレクタの出力を
タグメモリとタグ比較手段に入力することでタグメモリ
の検査時の書き込みデータあるいはタグとの比較に用い
る期待値とをデータメモリの書き込みデータあるいは期
待値と共通化できるようにしたものである。

【００２２】請求項１６の発明の講じた手段は、請求項
９の発明において、メモリへの書き込み時にはデータ生
成手段からメモリの接続された全てのバスに書き込みパ
ターンデータを出力することにより、前記バスのそれぞ
れに接続された複数のメモリへの並列書き込みを行なう
処理と同時に、データ比較手段の第１の入力として前記
複数本のバスの中から１つのバスを選択し、前記データ
比較手段の第２の入力として前記第１の入力として選択
されたバス以外のバスを選択し、前記第１の入力と前記
第２の入力に与えられる前記データ生成手段の出力する
パターンデータを比較することにより、選択したバス配
線の故障を検出する処理を行い、メモリの読み出し検査
時にはデータ比較手段の第１の入力として前記複数本の
バスの中から１つのバスを選択し、前記データ比較手段
の第２の入力として前記第１の入力として選択されたバ
ス以外のバスを選択し、前記第１の入力にはバスに接続
されたメモリを読み出したデータを、前記第２の入力に
は前記データ生成手段の出力する期待値を供給すること
により、読み出しデータと期待値との比較を行なう処理
とを備えたものである。

【００２３】請求項１７の発明の講じた手段は、請求項
１１の発明において、メモリの書き込み時にはバスは分
割せずデータ生成手段が前記バスに出力する書き込みパ
ターンデータを前記Ｎ個以上の複数個のメモリに並列に
書き込むと同時に、前記分割されたバス毎に設けられた
Ｎ個のデータ比較手段の第１の入力と第２の入力として
データ生成手段の出力するパターンデータを比較するこ
とにより、前記分割されたバス配線毎の故障を検出し、
バス配線毎の故障故障検出結果を比較することで前記分
割されたバスの故障箇所を特定する処理とを備えたもの
である。

【００２４】

【作用】請求項１の発明では、１つ以上のメモリが接続
されたバスを複数本と、前記全てのバスに接続され書き
込み対象のメモリに対しては書き込みパターンデータと
なり読み出し対象のメモリに対しては期待値となるパタ
ーンデータを供給するデータ生成手段と、前記複数本の
バスの中から読み出し対象のメモリが接続されたバスを
選択して前記読み出し対象のメモリから読み出されたデ
ータを第１の入力とし前記第１の入力で選択されたバス
以外のバスを選択してデータ生成手段の出力する期待値
を第２の入力としこれら２つの入力データを比較しその
比較結果を出力するデータ比較手段とを備えることによ
り、半導体集積回路外部からアドレスやデータを与える
ことなくメモリの自己診断が行なえる。

【００２５】請求項３の発明では、上記請求項１の発明
に加えて、Ｎ個以上の複数個のメモリを並列に読み出せ
るように複数個のメモリが接続された１本のバスをＮ個
に分割するＮ−１個のバススイッチを設け、また並列に
読み出されたデータと期待値との比較も並列に行なえる
ように、前記Ｎ個に分割されたバス毎にＮ個の前記デー
タ比較手段を備えることで、前記複数個のメモリの読み
出し動作を並列に検査することができメモリの自己診断
の高速化が可能となる。

【００２６】請求項４の発明では、上記請求項１の発明
に加えて、前記選択されデータ比較手段に入力される任
意の２つのバスのバス幅がデータ比較手段のビット幅よ
り小さい場合、１つの入力として複数のバスを選択し、
データ比較手段のビット幅に満たない場合は、バス幅に
合わせてデータの乗らない部分をマスクする機能をデー
タ比較手段に持たせることで、異なるバスに接続された
ビット構成の異なるメモリの読み出し動作を並列に検査
することができる。

【００２７】請求項５の発明では、上記請求項１の発明
において、前記複数本のバスの１つが命令バスであっ
て、前記命令バスにダイレクトマップあるいはセットア
ソシエイティブのいずれかの方式を採る命令キャッシュ
のデータメモリが接続され、前記データメモリの良否判
定は前記データメモリから命令バスに読み出したデータ
を第１の入力とし前記データ生成手段が前記命令バス以
外のバスに出力した期待値を第２の入力として前記デー
タ比較手段で比較することにより行ない、タグメモリの
良否判定は前記タグメモリから読み出したデータを第１
の入力とし命令キャッシュをアクセスするアドレスのタ
グ部を第２の入力とするタグ比較手段で比較することに
より行ない、それぞれの比較手段から出力される良否判
定情報を格納する比較結果格納手段とを備えることで命
令キャッシュのデータメモリとタグメモリの読み出し検
査を並列に行なうことができる。

【００２８】請求項６の発明では、上記請求項１の発明
において、前記複数本のバスの１つがデータバスであっ
て、前記データバスにダイレクトマップあるいはセット
アソシエイティブのいずれかの方式を採るデータキャッ
シュのデータメモリが接続され、前記データメモリの良
否判定は前記データメモリからデータバスに読み出した
データを第１の入力とし前記データ生成手段が前記デー
タバス以外のバスに出力した期待値を第２の入力として
前記データ比較手段で比較することにより行ない、タグ
メモリの良否判定は前記タグメモリから読み出したデー
タを第１の入力としデータキャッシュをアクセスするア
ドレスのタグ部を第２の入力とするタグ比較手段で比較
することにより行ない、それぞれの比較手段から出力さ
れる良否判定情報を格納する比較結果格納手段とを備え
ることでデータキャッシュのデータメモリとタグメモリ
の読み出し検査を並列に行なうことができる。

【００２９】請求項７の発明では、上記請求項１の発明
において、複数本のバスが命令バスとデータバスとを含
み、前記命令バスとデータバスそれぞれに接続される命
令キャッシュのデータメモリ及びデータキャッシュのデ
ータメモリの自己診断を行なうことができる。

【００３０】請求項８の発明では、上記請求項５および
６の発明において、通常時にはキャッシュをアクセスす
るアドレスのタグ部を選択し、タグメモリの検査時には
データ生成手段から出力されるバス上のデータを選択す
るセレクタを備え、前記セレクタの出力がタグメモリと
タグ比較手段とに接続されていることでタグメモリの検
査時の書き込みデータあるいはタグとの比較に用いる期
待値とをデータメモリのものと共通化できることからタ
グメモリ用の書き込みデータ発生手段および期待値発生
手段が不要となる。

【００３１】請求項９の発明では、上記請求項１の発明
と同様にして、メモリへの検査時には前記データ生成手
段からメモリの接続された全てのバスに書き込みパター
ンデータを出力することで前記バスのそれぞれに接続さ
れた複数のメモリへの並列書き込みを行ない、メモリの
読み出し検査時には前記データ比較手段の第１の入力と
して前記複数本のバスの中から１つのバスを選択して第
１の入力とし第１の入力として選択されたバス以外のバ
スを選択し第２の入力とし前記第１の入力にはバスに接
続されたメモリを読み出したデータを第２の入力には前
記データ生成手段の出力する期待値を供給することで読
み出しデータと期待値との比較を行なうことで、半導体
集積回路外部からアドレスやデータを与えることなくメ
モリの自己診断が行なえる。

【００３２】請求項１１の発明では、上記請求項９の発
明に加えて、Ｎ−１個のバススイッチにより少なくとも
Ｎ個以上の複数個のメモリが接続された１本のバスをＮ
個に分割可能とし、メモリの書き込み時にはバスは分割
せずデータ生成手段が前記バスに出力する書き込みパタ
ーンデータを前記Ｎ個以上の複数個のメモリに並列に書
き込み、読み出し検査時には前記バスを分割しＮ個のメ
モリから前記Ｎ個に分割されたバスにそれぞれ読み出し
たデータを出力し前記分割されたバス毎に設けられたＮ
個のデータ比較手段の第１の入力として前記読み出した
データを入力し第２の入力としてデータ生成手段が出力
する期待値を入力することでＮ個のメモリの読み出し検
査を並列に行なうことで、前記Ｎ個以上の複数個のメモ
リの書き込みおよび読み出し検査を並列に実行すること
ができメモリの自己診断の高速化が可能となる。

【００３３】請求項１２の発明では、上記請求項９の発
明において、前記データ比較手段の第１の入力として選
択されたバスが前記データ比較手段のビット幅より小さ
い場合、メモリの接続された複数のバスを第１の入力と
して同時に選択することで異なるバスに接続されたビッ
ト構成の異なるメモリの読み出しおよび期待値との比較
動作を並列に行なうことが可能となり、読み出し検査の
高速化が図れる。

【００３４】請求項１３の発明では、上記請求項９の発
明において、前記複数本のバスの１つが命令バスであっ
て、前記命令バスにダイレクトマップあるいはセットア
ソシエイティブのいずれかの方式を採る命令キャッシュ
のデータメモリが接続され、前記データメモリの良否判
定は前記データメモリから命令バスに読み出したデータ
を第１の入力とし、前記データ生成手段が前記命令バス
以外のバスに出力した期待値を第２の入力として前記デ
ータ比較手段で比較することにより行ない、タグメモリ
の良否判定は前記タグメモリから読み出したデータを第
１の入力とし、命令キャッシュをアクセスするアドレス
のタグ部を第２の入力とするタグ比較手段で比較するこ
とにより行ない、それぞれの比較手段から出力される良
否判定情報を比較結果格納手段に入力することで読み出
し検査をデータメモリおよびタグメモリで並列に行なう
ことが可能となり、読み出し検査の高速化が図れる。

【００３５】請求項１４の発明では、上記請求項９の発
明において、前記複数本のバスの１つがデータバスであ
って、前記データバスにダイレクトマップあるいはセッ
トアソシエイティブのいずれかの方式を採るデータキャ
ッシュのデータメモリが接続され、前記データメモリの
良否判定は前記データメモリから命令バスに読み出した
データを第１の入力とし、前記データ生成手段が前記デ
ータバス以外のバスに出力した期待値を第２の入力とし
て前記データ比較手段で比較することにより行ない、タ
グメモリの良否判定は前記タグメモリから読み出したデ
ータを第１の入力とし、データキャッシュをアクセスす
るアドレスのタグ部を第２の入力とするタグ比較手段で
比較することにより行ない、それぞれの比較手段から出
力される良否判定情報を比較結果格納手段に入力するこ
とで読み出し検査をデータメモリおよびタグメモリで並
列に行なうことが可能となり、読み出し検査の高速化が
図れる。

【００３６】請求項１５の発明では、上記請求項１３ま
たは１４発明において、通常時にはキャッシュをアクセ
スするアドレスのタグ部を選択し、タグメモリの検査時
にはデータ生成手段から出力されるバス上のデータを選
択するセレクタを備え、前記セレクタの出力をタグメモ
リの書き込みポートとタグ比較手段に入力することでタ
グメモリの検査時の書き込みデータあるいはタグとの比
較に用いる期待値とをデータメモリのものと共通化でき
ることからタグメモリ用の書き込みデータ発生手段およ
び期待値発生手段が不要となる。

【００３７】請求項１６の発明では、請求項９の発明に
おいて、メモリへの書き込み時にはデータ生成手段から
メモリの接続された全てのバスに書き込みパターンデー
タを出力することにより、前記バスのそれぞれに接続さ
れた複数のメモリへの並列書き込みを行なう処理と同時
に、データ比較手段の第１の入力として前記複数本のバ
スの中から１つのバスを選択し、前記データ比較手段の
第２の入力として前記第１の入力として選択されたバス
以外のバスを選択し、前記第１の入力と前記第２の入力
に与えられる前記データ生成手段の出力するパターンデ
ータを比較することにより、選択したバス配線の故障を
検出する処理を行い、メモリの読み出し検査時にはデー
タ比較手段の第１の入力として前記複数本のバスの中か
ら１つのバスを選択し、前記データ比較手段の第２の入
力として前記第１の入力として選択されたバス以外のバ
スを選択し、前記第１の入力にはバスに接続されたメモ
リを読み出したデータを、前記第２の入力には前記デー
タ生成手段の出力する期待値を供給することにより、読
み出しデータと期待値との比較を行なう処理とを備えた
ものである。

【００３８】請求項１７の発明では、請求項１１の発明
において、メモリの書き込み時にはバスは分割せずデー
タ生成手段が前記バスに出力する書き込みパターンデー
タを前記Ｎ個以上の複数個のメモリに並列に書き込むと
同時に、前記分割されたバス毎に設けられたＮ個のデー
タ比較手段の第１の入力と第２の入力としてデータ生成
手段の出力するパターンデータを比較することにより、
前記分割されたバス配線毎の故障を検出し、バス配線毎
の故障故障検出結果を比較することで前記分割されたバ
スの故障箇所を特定する処理とを備えたものである。

【００３９】

【実施例】

（実施例１）以下本発明の一実施例のメモリを内蔵した
半導体集積回路および検査方法について、図面を参照し
ながら説明する。以下の説明で用いる図面中の同一の数
字および記号は、全図面を通じて同じ要素を示す。

【００４０】実施例１では、半導体集積回路に内蔵され
たメモリの検査方法について説明する。説明を簡単化す
るために命令キャッシュとデータキャッシュのラインサ
イズおよびライン数は同じとする。また、図１において
は外部メモリおよび外部メモリとこの半導体集積回路と
の接続部分は省略されている。

【００４１】図１は本発明の第１の実施例におけるメモ
リを内蔵した半導体集積回路の構成図である。図１にお
いて、１は２ウエイセットアソシエイティブ方式をとる
命令キャッシュであって、命令バス１００が接続されて
いる。命令キャッシュ１は第１のバンク１２と第２のバ
ンク１３とから構成されており、これらバンクの構成は
全く同じものである。各々のバンクには、アドレス生成
手段１１が書き込みあるいは読み出しアクセスのアドレ
スを供給する。このアクセスする命令アドレスは、通常
動作時にはＣＰＵより出力されアドレス生成手段１１が
アドレスラッチとして動作し、各々のバンクへのアクセ
スのアドレスが供給される。これらバンク１２,１３
は、命令を格納するデータメモリ１４とタグメモリ１５
とタグメモリから読み出したデータとアドレスのタグ部
とを比較する比較手段１６とアドレスデコーダ１７とか
ら構成されている。

【００４２】２は、命令キャッシュ１と同様に２ウエイ
セットアソシエイティブ方式をとるデータキャッシュで
あって、データバス２００が接続されている。データキ
ャッシュ２は第１のバンク２２と第２のバンク２３とか
ら構成されており、これらバンクの構成は全く同じもの
である。各々のバンクには、アドレス生成手段２１がア
クセスするアドレスを供給する。このアクセスするデー
タアドレスは、通常動作時にはＣＰＵより出力されアド
レス生成手段２１がアドレスラッチとして動作し、各々
のバンクへのアクセスのアドレスが供給される。これら
バンク２２，２３は、データを格納するデータメモリ２
４とタグメモリ２５とタグメモリの内容とアドレスのタ
グ部とを比較する比較手段２６とアドレスデコーダ２７
とから構成されている。

【００４３】３はバス制御ユニットであって、命令バス
１００とデータバス２００を接続し、通常動作時には以
下の３つの動作を行なう。（１）命令キャッシュ１のミスヒット時には、バス制御
ユニット３は外部メモリから命令を読み出し、その命令
を命令バス１００に出力する。命令キャッシュ１では、
命令バス１００上の命令を書き込み対象のバンクに書き
込む。（２）ロード命令でデータキャッシュ２がミスヒットし
た場合には、バス制御ユニット３は外部メモリからデー
タを読み出し、そのデータをデータバス２００に出力す
る。データキャッシュ２では、データバス２００上のデ
ータを書き込み対象のバンクに書き込む。（３）ライトスルー方式を採るデータキャッシュ２にお
いては、ストア命令によりデータを外部メモリに書き込
む場合に、バス制御ユニット３はデータバス２００上の
データを外部メモリに出力する。ライトバック方式を採
るデータキャッシュ２においては、データキャッシュ上
で変更されたデータを外部メモリに反映させるため、コ
ンテキストスイッチ時にデータキャッシュ２は変更され
たデータをデータバス２００上に出力し、バス制御ユニ
ット３はこのデータを外部メモリに出力する。

【００４４】３１はデータ生成手段、３２はデータ比較
手段であり共に命令バス１００とデータバス２００に接
続されており、メモリの検査時にのみ動作する。メモリ
の検査時には、上で述べたバス制御ユニット３による命
令バス１００への命令の出力あるいはデータバス２００
へのデータの出力は起こらないため、それぞれのバスを
駆動するバスドライバをデータ生成手段３１と共用する
ことができる。

【００４５】４は比較結果レジスタであり、データ比較
手段３２とキャッシュの全てのバンクのタグ比較手段と
からの比較結果を入力してデータメモリとタグメモリの
全ての自己診断結果を格納する。

【００４６】メモリの検査時においては、命令キャッシ
ュ１とデータキャッシュ２のデータメモリとタグメモリ
の全てが書き込みと読み出し検査の対象となる。

【００４７】また、図２は本発明の第１の実施例におけ
るメモリへの書き込みデータパターンを説明する図であ
る。

【００４８】メモリの検査に用いるデータパターンは図
２(a)〜(d)に示す４種類である。図に示したメモリは、
ラインサイズが１ワード（３２ビット）、ライン数が６
４であり、２５６バイトの容量をもつ。図２(a)のパタ
ーンは全て０、(b)のパターンは全て１である。(b)のパ
ターンは(a)のパターンを論理的に反転したものと考え
てもよい。(c)は隣合うメモリセルで１と０を交互に並
べたチェッカーボードパターンと呼ばれるもの、(d)も
０と１を交互に並べたチェッカーボードパターンで(c)
を論理的に反転したものと考えてもよい。このように、
４種類のデータパターンでメモリの検査をするためそれ
ぞれのメモリに対して４回の書き込み動作が必要とな
る。

【００４９】ライン数が６４であって命令長およびデー
タ長が共にワード（３２ビット）固定であれば、このメ
モリの論理アドレス３２ビットの内、ラインを選択する
インデックス部が６ビット、タグ部が残りの２６ビット
となる。

【００５０】さらに、図３は本発明の第１の実施例にお
けるメモリを自己診断するフロー図である。全メモリへ
の書き込みは全て並列に行ない、読み出しおよび期待値
との比較は命令キャッシュ１の第１のバンク１２よりバ
ンク毎に行なう方法について示している。

【００５１】以上のように構成されたメモリを内蔵した
半導体集積回路において、メモリの自己診断を容易にか
つ高速に実行する方法について図３のフロー図に基づき
図１と図２を用いて説明する。

【００５２】まずＳＴ１０において、データ生成手段３
１は最初のデータパターンとして全ビットが０であるよ
うなデータパターンを選択し、接続された全てのバス、
すなわち命令バス１００とデータバス２００にこれを出
力する。

【００５３】ＳＴ１１において、これらバスに接続され
たデータメモリ１４と２４にはそれぞれが接続されたバ
ス上のデータパターンを並列に書き込む。タグメモリ１
５と２５には、アドレス生成手段１１と２１の出力する
アドレスのタグ部を並列に書き込む。メモリの検査時に
は、アドレス生成手段１１と２１の出力するアドレスの
タグ部はデータ生成手段３１の出力するデータパターン
と同一のものであり、この場合は全ビットが０であるよ
うなデータパターンとなっている。

【００５４】書き込みアドレスのインデックス部は、そ
れぞれのアドレス生成手段１１と２１によって、１つず
つ増加するように生成され、メモリのラインを昇順に指
定する。これによりデータメモリおよびタグメモリの全
てには図２(a)のような全ビットが０のデータパターン
が並列に書き込まれる。

【００５５】データメモリとタグメモリの全てのライン
に対する書き込み動作を終了すると、ＳＴ１２以降で読
み出しと期待値との比較動作を行なう。書き込み動作は
データメモリとタグメモリの全てに対して並列に行なっ
たが、読み出しと比較動作については一方のキャッシュ
のバンク毎に行なう。これは、命令バス１００かデータ
バス２００のいずれかのバスに期待値（データ生成手段
３１の出力）を出力し、残った他方のバスに検査するバ
ンクのデータメモリから読み出したデータを出力するた
めである。

【００５６】データメモリの読み出しと期待値との比較
動作は、２つのバスを入力とするデータ比較手段３２
で、読み出したデータと期待値とを比較することで行な
われる。

【００５７】また、タグメモリの読み出しと期待値との
比較動作はタグ比較手段１６または２６にタグメモリか
ら読み出したデータとアドレス生成手段１１または２１
の出力するアドレスのタグ部とを比較することで行なわ
れる。メモリの検査時においては、アドレス生成手段１
１または２１の出力するアドレスのタグ部はデータ生成
手段３１の出力するデータパターンと同一のものとな
る。

【００５８】読み出しアドレスのインデックス部は、書
き込み動作時と同様にアドレス生成手段１１によって１
つずつ増加するように生成されメモリのラインを昇順に
指定する。

【００５９】ＳＴ１２において、データバス２００にデ
ータ生成手段３１の出力する期待値をのせ、命令バス１
００にテストを実行する命令キャッシュ１の第１のバン
クのデータメモリ１４の出力を読み出す。期待値と読み
出したデータはデータ比較手段３２で比較され、期待値
と一致しないデータがデータメモリ１４から読み出され
た場合は、比較結果レジスタ４の検査をしたデータメモ
リ１４に対応するビットをセットして、データメモリ１
４に不良があることを記憶させる。

【００６０】これと並行して、命令キャッシュ１の第１
のバンクのタグメモリ１５の読み出しと比較動作も行な
われる。タグメモリ１５の比較動作はタグ比較手段１６
を用いて行なわれ、期待値と一致しないデータがタグメ
モリ１５から読み出された場合は、比較結果レジスタ４
の検査したタグメモリ１５に対応するビットをセットし
て、タグメモリに不良があることを記憶させる。

【００６１】第１のバンク１２の全てのラインの読み出
しと比較動作が終了すると、続いてＳＴ１３で、命令キ
ャッシュ１の第２のバンク１３の読み出しと比較動作を
実行する。

【００６２】この動作はＳＴ１２と同様で、データメモ
リ１４とタグメモリ１５の読み出しと比較動作は並列に
実行される。異なるのは、命令バス１００に読み出され
るデータが第１のバンク１２のデータメモリ１４から第
２のバンク１３のデータメモリ１４に代わることと、メ
モリの不良が検出された場合に比較結果レジスタ４にセ
ットするビットの位置が異なるのみである。

【００６３】期待値と一致しないデータがデータメモリ
１４から読み出された場合は、比較結果レジスタ４の検
査したデータメモリに対応するビットをセットする。

【００６４】これと並行して、第２のバンク１３のタグ
メモリ１５の読み出しと比較動作も行なわれる。タグメ
モリ１５の比較動作はタグ比較手段１６を用いて行なわ
れ、期待値と一致しないデータがタグメモリ１５からの
読み出された場合は、比較結果レジスタ４の検査したタ
グメモリ１５に対応するビットをセットする。

【００６５】ＳＴ１２とＳＴ１３の実行により、命令キ
ャッシュ１の読み出しと比較動作が終了した。次にＳＴ
１４とＳＴ１５で書き込んだデータを読み出し、期待値
と比較することでデータキャッシュ２の読み出しと比較
動作を行なう。

【００６６】ＳＴ１４において、命令バス１００にデー
タ生成手段３１の出力する期待値をのせデータバス２０
０に読み出し検査を実行するデータキャッシュ２の第１
のバンクのデータメモリ２４の出力を読み出す。期待値
と読み出されたデータはデータ比較手段３２で比較さ
れ、期待値と一致しないデータがデータメモリ２４から
読み出された場合は、比較結果レジスタ４の検査したデ
ータメモリ２４に対応するビットをセットする。

【００６７】これと並行して、第１のバンク２２のタグ
メモリ２５の読み出しと比較動作も行なわれる。タグメ
モリ２５の比較動作はタグ比較手段２６を用いて行なわ
れ、期待値と一致しないデータがタグメモリ２５から読
み出された場合は、比較結果レジスタ４の検査したタグ
メモリ２５に対応するビットをセットする。

【００６８】データキャッシュ２の第１のバンク２２の
全てのラインの読み出しと比較動作が終了すると、ＳＴ
１５においてデータキャッシュ２の第２のバンク２３の
読み出しと比較動作を実行する。この動作はＳＴ１４と
同様で、データメモリとタグメモリの読み出しと比較動
作は並列に実行される。期待値と一致しないデータがデ
ータメモリ２４からの読み出された場合は、比較結果レ
ジスタ４の検査したデータメモリ２４に対応するビット
をセットする。また、期待値と一致しないデータがタグ
メモリ２５から読み出された場合は、比較結果レジスタ
４の検査したタグメモリ２５に対応するビットをセット
する。

【００６９】以上で、全ビットが０であるデータパター
ンに対する書き込みおよび読み出し検査が終了した。こ
の検査により、全ての１固定故障を検出することができ
る。

【００７０】引き続いて、データパターンを変えてメモ
リの検査を続行する。ＳＴ１６で４種全てのデータパタ
ーンの検査を終えているかどうかを判定し、全ビットが
１であるデータパターンに対する書き込みおよび読み出
し検査を行なう。データパターンが異なるのみで、検査
の順序は全ビットが０であるデータパターンの場合と同
一である。全ビットが１であるデータパターンに対する
書き込みおよび読み出し検査を終了することで、全ての
０固定故障を検出することができる。

【００７１】再びデータパターンを変えてメモリのテス
トを続行する。ＳＴ１６で全てのデータパターンの検査
を終えているかどうかを判定し、続いてチェッカーボー
ドパターン（図２(c)）に対する書き込みおよび読み出
し検査を行なう。この場合もデータパターンが異なるの
みで、検査の順序は同一である。

【００７２】ただし、データパターンが全ビット０ある
いは１の場合とは異なり、データパターンがメモリ上で
図２(c)のように並ぶためにはデータ生成手段３１およ
びアドレス生成手段１１において、メモリのスクランブ
ル（論理アドレスとメモリの物理的な位置との対応）に
合わせてデータパターンを生成する必要がある。また全
てのメモリに対して並列に書き込みを行なうためには、
全メモリのスクランブルの構成を統一しておく必要があ
る。

【００７３】このチェッカーボードパターンに対する書
き込みおよび読み出し検査を終了することで、メモリ間
の相互作用に伴う誤動作（パターンセンシティブ故障）
を検出することができる。

【００７４】データパターンを変えて最後のテストを行
なう。ＳＴ１６で４種全てのデータパターンの検査を終
えているかどうかを判定し、続いてチェッカーボードパ
ターン（図２（d））に対する書き込みおよび読み出し
検査を行なう。この場合も、データパターンが異なるの
みで、検査の順序は同一である。チェッカーボードパタ
ーンに対する書き込みおよび読み出し検査を終了するこ
とで、パターンセンシティブ故障を検出することができ
る。

【００７５】このようにして４種全てのデータパターン
に対するメモリの自己診断が終了する。メモリの検査終
了後に比較結果レジスタ４を読み出し、検査したメモリ
に対応する全てのビットが０であれば、検査した全ての
メモリは正常であり、いずれかのビットが１であれば、
そのビットに対応したメモリに不良が発生していること
が分かる。

【００７６】以上説明したように、書き込みを全てのメ
モリに並列に行なうことで、書き込み時間を短縮すると
同時に、書き込みに用いたデータ発生手段を読み出し検
査においても期待値を発生させる手段として用い、読み
出しデータと期待値との比較のために１つのデータ比較
手段を設けることで読み出し検査を可能としていること
から、少ないハードウエアの追加で半導体集積回路に内
蔵されたメモリの高速な自己診断が可能となる。

【００７７】次に、メモリの自己診断のために設けたデ
ータ発生手段とデータ比較手段を用いて、メモリの接続
されたバス配線の検査を行なう方法について図６を用い
て説明する。図６（ａ）は、プリチャージ方式を採らな
いバスについて、図６（ｂ）は、プリチャージ方式を採
るバスについて示した。命令バス１００は、配線１００
ａ,１００ｂ・・・１００ｎで構成されている。また、
データバス２００は、配線２００ａ,２００ｂ・・・２
００ｎで構成されている。データ比較手段３２では第１
の入力と第２の入力である、配線１００ａの値と配線２
００ａの値と、１００ｂの値と２００ｂの値と、１００
ｎの値と２００ｎの値とがそれぞれ比較される。全ての
バンクに対して並列にデータを書き込むＳＴ１１では、
データ生成手段３１の出力するデータパターンが命令バ
ス１００およびデータバス２００に出力される。図６
（ａ）のように命令バス１００の配線１００ａに１固定
故障が、１００ｂに０固定故障が発生している場合、デ
ータ生成手段３１の出力する値とは無関係に配線１００
ａの値は１に、１００ｂの値は０に固定される。この
時、データパターンが全ビット０であるか、あるいは配
線１００ａと２００ａに０が与えられるようなチェッカ
ボードパターンであれば、データ比較手段３２で配線１
００ａの値（１）と２００ａの値（０）との比較が行な
われ不一致が検出される。また、データパターンが全ビ
ット１であるか、あるいは配線１００ｂと２００ｂに１
が与えられるようなチェッカボードパターンであれば、
データ比較手段３２で配線１００ｂの値（０）と２００
ｂの値（１）との比較が行なわれ不一致が検出される。
不一致が検出されると比較結果レジスタ４の配線不良に
対応するビットをセットして、配線に固定故障などの不
良があることを記憶させる。

【００７８】このように、ＳＴ１１で命令バス１００と
データバス２００のデータをデータ比較手段３２で比較
することにより、バス配線の１固定故障と０固定故障が
検出できる。

【００７９】また、固定故障について述べたが、命令バ
ス１００とデータバス２００がプリチャージされるバス
であれば、配線の断線や隣の配線とのブリッジ（ショー
ト）であっても検出できる。図６（ｂ）のように、命令
バス１００およびデータバス２００それぞれにプリチャ
ージ手段１０４、２０４が接続されており、配線１００
ｎが断線を、配線１００ａと１００ｂとがブリッジして
いる場合について説明する。断線している場合には、デ
ータ生成回路３１により配線１００ｎが駆動（プルダウ
ン）されずプリチャージされた１のままとなる。データ
パターンとして全ビットが０であるか、あるいは配線１
００ｎと２００ｎに０が与えられるようなチェッカボー
ドパターンであれば、データ比較手段３２で配線１００
ｎの値（１）と２００ｎの値（０）との比較が行なわれ
不一致が検出される。不一致が検出されると比較結果レ
ジスタ４の配線不良に対応するビットをセットして、配
線に不良があることを記憶させる。

【００８０】次に、ブリッジが発生している場合につい
て説明する。ブリッジしている配線で配線１００ａが１
を、配線１００ｂが０のように異なる値をとるチェッカ
ボードパターンであれば、データ生成回路３１により配
線１００ｂが０に駆動されるとブリッジしている配線１
００ａの電位も引き落とされて０となる。これにより、
データ比較手段３２で配線１００ａの値（０）と２００
ａの値（１）との比較が行なうことで不一致が検出され
る。この場合も、比較結果レジスタ４の配線不良に対応
するビットをセットして、配線に不良があることを記憶
させる。

【００８１】このように、プリチャージされるバスであ
れば、配線の１固定故障と０固定故障に加えて断線、お
よびブリッジ故障も検出できる。

【００８２】以上説明したように、ＳＴ１１においてデ
ータ比較手段３２でバス配線の値を比較することにより
配線の検査が行える。これにより、メモリから読み出さ
れたデータが期待値と異なる場合、配線不良によるの
か、メモリ不良によるのかの原因の特定が可能となり、
半導体集積回路の不良解析が容易となる。

【００８３】（実施例２）次に、本発明の第２実施例に
ついて図面を参照しながら説明する。本第２実施例で
は、書き込み動作は第１の実施例の説明と同様に全ての
メモリに対し並列に行ない、読み出しと比較動作をキャ
ッシュ毎、別の言い方をすればバス毎に行なう方法につ
いて図４を用いて説明する。

【００８４】図４は本発明の第２の実施例におけるメモ
リを内蔵した半導体集積回路の構成図である。図１と異
なるのは、データ比較手段を第１のバンク用３３と第２
のバンク用３４の２つとし、タグメモリへの書き込みデ
ータパターンおよび期待値として命令バスあるいはデー
タバスに出力されたデータ生成手段３１のデータパター
ンを選択するデータセレクタ１８と２８と命令バスとデ
ータバスを分割するため命令バス１０２と１０３、デー
タバス２０２と２０３との間にそれぞれバススイッチ１
０１と２０１を設けた点である。

【００８５】この構成を採ることで、キャッシュを構成
する２つのバンクのデータメモリの読み出しと期待値と
の比較を並列に行なうことを可能としている。また、タ
グメモリへの書き込みおよび期待値との比較時には、ア
ドレス生成手段１１あるいは２１でデータパターンを生
成することなく、データ生成手段３１が出力し命令バス
あるいはデータバスに出力されたデータパターンをデー
タセレクタ１８と２８で選択し用いることができる。

【００８６】書き込み動作は先の説明、すなわちＳＴ１
０とＳＴ１１で実行されることと、タグメモリへの書き
込みデータとしてバスに出力されたデータ生成手段３１
のデータパターンを選択して用いる点を除いては同様で
ある。また、データパターンが異なっても検査の順序は
同じであるので、全ビットが０のデータパターンの読み
出しと期待値との比較動作についてのみ説明する。

【００８７】命令キャッシュ１から読み出しと比較動作
を実行するため、データバス２０２にデータ生成手段３
１の出力する期待値をのせる。バススイッチ２０１はオ
ン状態であり、データ生成手段３１の出力する期待値が
データバス２０３にも供給される。命令バス１０２にテ
ストを実行する第１のバンクのデータメモリ１４の出力
を読み出す。同様に、命令バス１０３に第１のバンクの
データメモリ１４と並列にテストを実行する第２のバン
クのデータメモリ１４の出力を読み出す。

【００８８】命令キャッシュ１の読み出しと比較動作時
にはバススイッチ１０１はオフとなっており、命令バス
１０２と１０３は接続されていない。期待値とそれぞれ
のバンクのデータメモリ１４から読み出したデータは第
１のデータ比較手段３３と第２のデータ比較手段３４で
それぞれ比較され、期待値と一致しないデータが第１の
データメモリ１４あるいは第２のデータメモリ１４から
読み出された場合は、比較結果レジスタ４の期待値と一
致しないデータメモリ１４に対応するビットをセットし
て、データメモリに不良があることを記憶させる。

【００８９】これら動作と並行して命令キャッシュ１の
各バンクのタグメモリ１５の読み出しと比較動作も行な
われる。タグメモリ１５の比較動作はタグ比較手段１６
を用いて行なわれ、期待値と一致しないデータが第１の
タグメモリ１５あるいは第２のタグメモリ１５からの読
み出された場合は、比較結果レジスタ４の期待値と一致
しないタグメモリ１５に対応するビットをセットして、
タグメモリに不良があることを記憶させる。

【００９０】この比較動作で期待値として用いられるの
がデータセレクタ１８で選択された命令バスに出力され
たデータ生成手段３１のデータパターンである。

【００９１】このように命令バスを分割して、分割した
バス毎にデータ比較手段を設けることで、命令キャッシ
ュ１の第１のバンクと第２のバンクの読み出し検査が並
列に行なえた。

【００９２】命令キャッシュ１の全てのラインの読み出
しと比較動作が終了すると、命令バス１０２にデータ生
成手段３１の出力する期待値をのせる。バススイッチ１
０１はオン状態であり、データ生成手段３１の出力する
期待値が命令バス１０３にも供給される。データバス２
０２にテストを実行するデータキャッシュ２の第１のバ
ンク２２のデータメモリ２４の出力を読み出す。

【００９３】同様に、データバス２０３に第１のバンク
２２のデータメモリ２４と並列に検査を実行する第２の
バンク２３のデータメモリ２４の出力を読み出す。デー
タキャッシュ２の読み出しと比較動作時にはバススイッ
チ２０１はオフとなっており、データバス２０２と２０
３は接続されていない。期待値とそれぞれのバンクのデ
ータメモリ２４から読み出されたデータは第１のデータ
比較手段３３と第２のデータ比較手段３４とでそれぞれ
比較され、期待値と一致しないデータが第１のデータメ
モリ２４あるいは第２のデータメモリ２４からの読み出
された場合は、比較結果レジスタ４の期待値と一致しな
いデータメモリ２４に対応するビットをセットする。

【００９４】これら動作と並行して、データキャッシュ
２の各バンクのタグメモリ２５の読み出しと比較動作も
行なわれる。タグメモリ２５の比較動作はタグ比較手段
２６を用いて行なわれ、期待値と一致しないデータが第
１のタグメモリ２５あるいは第２のタグメモリ２５から
読み出された場合は、比較結果レジスタ４の期待値と一
致しないタグメモリ２５に対応するビットをセットす
る。

【００９５】この比較動作で期待値として用いられるの
が命令キャッシュ１の場合と同様にデータセレクタ２８
で選択されたデータバスに出力されたデータ生成手段３
１のデータパターンである。

【００９６】このようにデータバスを分割して、分割し
たバス毎にデータ比較手段を設けることで、データキャ
ッシュ２の第１のバンク２２と第２のバンク２３の読み
出し検査が並列に行なえた。

【００９７】以上で、全ビットが０であるデータパター
ンに対する書き込みおよび読み出し検査が終了した。こ
の方法においても残りの３つのデータパターンについて
書き込みおよび読み出し検査を実施する。

【００９８】すなわち図３の命令キャッシュ１の読み出
し検査であるＳＴ１２とＳＴ１３を並列に実行し、かつ
データキャッシュ２の読み出し検査であるＳＴ１４とＳ
Ｔ１５をも並列に実行することができる。

【００９９】このように、書き込みは第１の実施例と同
様に全てのメモリに対して並列に行なえ、読み出し検査
を行なうメモリの接続されたバスをバススイッチ１０
１,２０１を用いて分割することで同一バスに接続され
た複数のメモリを並列に読み出し可能とし、複数のメモ
リ毎にデータ比較手段３３,３４を設け、一方の入力に
メモリから読み出したデータを選択し他方の入力に期待
値を出力しているバスを選択することで同一バスに接続
されたメモリの読み出しと比較動作をも並列に実行する
ことができることからメモリの自己診断がより高速に行
なえる。

【０１００】なお本実施例では、２ウエイセットアソシ
エイティブ方式を採るキャッシュを例に説明したが、例
えば３つのデータメモリを持つ３ウエイセットアソシエ
イティブ方式を採るキャッシュであれば、それぞれのバ
スを３分割する２つのバススイッチを設けることでメモ
リの読み出しと比較動作をも並列に実行することができ
る。

【０１０１】次に、メモリの自己診断のために設けたデ
ータ発生手段とデータ比較手段を用いて、メモリの接続
されたバスの検査を行なう方法について図７を用いて説
明する。命令バス１０２は、配線１０２ａ,１０２ｂ・
・・１０２ｎで、命令バス１０３は、配線１０３ａ,１
０３ｂ・・・１０３ｎで構成されている。また、データ
バス２０２は、配線２０２ａ,２０２ｂ・・・２０２ｎ
で、データバス２０３は、配線２０３ａ,２０３ｂ・・
・２０３ｎで構成されている。命令バス１０２,１０
３、データバス２０２,２０３にはそれぞれプリチャー
ジ手段１０５,１０６,２０５,２０６が接続されてい
る。データ比較手段３３では第１の入力と第２の入力で
ある、配線１０２ａの値と配線２０２ａの値と、１０２
ｂの値と２０２ｂの値と、１０２ｎの値と２０２ｎの値
とがそれぞれ比較される。また、データ比較手段３４で
は第１の入力と第２の入力である、配線１０３ａの値と
配線２０３ａの値と、１０３ｂの値と２０３ｂの値と、
１０３ｎの値と２０３ｎの値とがそれぞれ比較される。

【０１０２】全てのバンクに対して並列にデータを書き
込むＳＴ１１では、データ生成手段３１の出力するデー
タパターンが命令バス１０２およびデータバス２０２に
出力される。ＳＴ１１においては、全てのバススイッチ
はオン状態であり、バスの配線が正常であれば、データ
生成手段３１の出力する期待値が命令バス１０３とデー
タバス２０３にも供給される。

【０１０３】以下では、図７のように命令バス１０２の
配線１０２ａと、命令バス１０３の配線１０３ｂとに断
線故障が発生している場合について説明する。

【０１０４】配線１０２ａの断線により、データ比較手
段３３,３４の第１の入力に接続された配線１０２ａ,１
０３ａにはデータ生成手段３１の出力するデータパター
ンが供給されず、データパターンとは無関係にプリチャ
ージされた１が入力される。また、配線１０３ｂの断線
により、データ比較手段３４の第１の入力に接続された
配線１０３ｂにはデータ生成手段３１の出力するデータ
パターンが供給されず、データパターンとは無関係にプ
リチャージされた１が入力される。

【０１０５】データ生成手段３１の出力するデータパタ
ーンが全ビット０であれば、データ比較手段３３で配線
１０２ａの値（１）と２０２ａの値（０）との比較が行
なわれ不一致が検出される。また、データ比較手段３４
で配線１０３ａの値（１）と２０３ａの値（０）、およ
び配線１０３ｂの値（１）と２０３ｂの値（０）との比
較が行なわれ、ここでも不一致が検出される。これら不
一致が検出されると比較結果レジスタ４の配線不良に対
応するビットをセットして、配線に不良があることを記
憶させる。

【０１０６】故障が配線１０２ａの箇所のみの場合、配
線の不良はデータ比較手段３３とデータ比較手段３４の
双方で検出される。故障が配線１０３ｂの箇所のみの場
合には、データ比較回路３４のみで配線の不良が検出さ
れる。すなわち、ＳＴ１１で配線故障を検出する際、あ
るいは比較結果レジスタ４のビットの割当を独立させる
ことにより、配線の故障がデータ比較手段３３とデータ
比較手段３４の双方で検出されたのか、一方で検出され
たのかを調べることで配線の不良箇所が特定できる。

【０１０７】以上説明したように、ＳＴ１１においてデ
ータ比較手段３３と３４の検出結果を比較することによ
り、配線の検査に加え故障箇所の特定が行える。これに
より、メモリから読み出されたデータが期待値と異なる
場合、配線不良によるのか、メモリ不良によるのかの原
因の特定が可能となると共に、配線の不良箇所の特定な
ど不良解析がさらに容易となる。

【０１０８】（実施例３）次に、本発明の第３実施例に
ついて図面を参照しながら説明する。上述２つの実施例
では、命令バスとデータバスの２つのバスが同じビット
幅であるとして説明した。しかし、半導体集積回路には
メモリの接続されたバスそれぞれのバス幅が異なる場合
もあることから本第３実施例では、次にこの場合につい
ての読み出し検査について図５を用いて説明する。

【０１０９】図５は、本発明の第３の実施例におけるメ
モリの接続されたバスそれぞれのバス幅が異なる場合の
半導体集積回路の構成図である。図５において、５は第
１のメモリであり３２ビットのバス５０１に接続されて
いる。６は第２のメモリであり１６ビットのバス６０１
に接続されている。７は第３のメモリであり同じく１６
ビットのバス７０１に接続されている。３１はデータ生
成手段であり、バス５０１と６０１と７０１とに接続さ
れている。３５はデータ比較手段であり、第１の入力に
はバス５０１が第２の入力にはバス６０１とバス７０１
が接続されており、比較結果３０１と３０２と３０３を
比較結果レジスタ４に出力する。

【０１１０】データ生成手段３１およびデータ比較手段
３５は共に、最大のバス幅と同じ３２ビットデータの生
成あるいはデータの比較が行なえる。

【０１１１】これら異なるバス幅のバスに接続された複
数のメモリに対しても、図２のような４種のデータパタ
ーンでの検査を行なう。

【０１１２】書き込みは、データ生成手段３１の出力が
全てのバスに接続させているため全てのメモリに対して
並列に行なうことができる。

【０１１３】読み出し検査は、いずれのデータパターン
でも検査の順序は同じであるので、ここでは全ビットが
０のデータパターンについてのみ説明する。

【０１１４】第１のメモリ５の読み出しと期待値との比
較動作を行なうために、第１のメモリ５のデータを読み
出す。読み出されたデータは、データ比較手段３５の第
１の入力に与えられる。期待値は、データ生成手段３１
で生成し、期待値の上位側１６ビットをバス６０１に下
位側１６ビットをバス７０１に出力する。

【０１１５】データ比較手段３５の第２の入力の上位側
１６ビットにはバス６０１が、下位側１６ビットにはバ
ス７０１が接続されており、合わせて３２ビットの期待
値が入力されることになる。このように、データ比較手
段３５はメモリから読み出したデータと期待値とを入力
しその比較結果３０１を出力する。比較結果３０１は、
比較結果レジスタ４に入力され格納される。

【０１１６】第２のメモリと第３のメモリの読み出しと
期待値との比較動作は、並列に行なわれる。データ生成
手段３１で生成しバス５０１に出力された３２ビットの
期待値は、データ比較手段３５の第１の入力に与えられ
る。第２のメモリ６から読み出された１６ビットのデー
タは、データ比較手段３５の第２の入力の上位側１６ビ
ットに与えられ、第３のメモリ７から読み出された１６
ビットデータは、データ比較手段３５の第２の入力の下
位側１６ビットに与えられる。このように、データ比較
手段３５はメモリから読み出したデータと期待値とを入
力しその比較結果を出力する。

【０１１７】以上のように、データ比較手段３５の処理
可能なビット幅に満たないバスに接続されたメモリの読
み出し検査を行なう場合には、読み出し検査を行なうメ
モリの接続された複数のバスを選択し第１の入力とし、
データ生成手段３１の出力する期待値を第２の入力とす
ることで第１の入力に接続された２つのバスに接続され
たメモリの読み出しと期待値との比較動作を並列に行な
うことで、メモリの自己診断を高速に行なえる。

【０１１８】この説明では、データ比較手段３５の第２
の入力に２つのバスを接続することでデータ比較手段３
５の処理可能なビット幅と同じ３２ビットが得られた
が、複数のバスを接続しても３２ビットに満たない場合
には、入力データの有効ビット幅に合わせて不要部分を
マスクしてデータ比較手段３５での比較を行なう必要が
ある。

【０１１９】また、並列に読み出し検査をしたメモリ毎
の比較結果を峻別可能とするためには、上位側１６ビッ
トの比較結果６０２と下位側１６ビットの比較結果６０
３の２つの比較結果を比較結果レジスタ４に出力する必
要がある。

【０１２０】なお、実施例ではメモリのライン（エント
リ）数は全て同じとして説明したが、書き込み時の並列
書き込みおよび読み出し検査時の並列読み出しも異なる
ライン数のメモリが混在しても対応できるのはいうまで
もない。

【０１２１】

【発明の効果】以上説明したように、請求項１の発明に
よれば、１つ以上のメモリが接続されたバスを複数本
と、前記全てのバスに接続され書き込み対象のメモリに
対しては書き込みパターンデータとなり読み出し対象の
メモリに対しては期待値となるパターンデータを供給す
るデータ生成手段と、前記複数本のバスの中から読み出
し対象のメモリが接続されたバスを選択して前記読み出
し対象のメモリから読み出されたデータを第１の入力と
し前記第１の入力で選択されたバス以外のバスを選択し
てデータ生成手段の出力する期待値を第２の入力としこ
れら２つの入力データを比較しその比較結果を出力する
データ比較手段とを備えることにより、半導体集積回路
外部からアドレスやデータを与えることなくバスに接続
された全てのメモリの自己診断が行なえる。

【０１２２】請求項３の発明によれば、上記請求項１の
発明に加えて、Ｎ個以上の複数個のメモリが接続された
１本のバスをＮ個に分割するＮ−１個のバススイッチ
と、前記Ｎ個に分割されたバス毎にＮ個の前記データ比
較手段を備えることにより、Ｎ個のメモリの読み出し検
査を並列に行なえることから同一のバスに複数のメモリ
の接続された半導体集積回路のメモリの自己診断がより
高速に行なえる。

【０１２３】請求項４の発明によれば、上記請求項１の
発明に加えて、前記選択されデータ比較手段に入力され
る任意の２つのバスのバス幅がデータ比較手段のビット
幅より小さい場合、１つの入力として複数のバスを選択
し、選択した複数のバスのバス幅の合計がなおデータ比
較手段のビット幅に満たない場合は、バス幅に合わせて
有効なデータの乗らない部分をマスクする機能をデータ
比較手段に加えたことで、データ比較手段を有効に利用
し、メモリの接続されたバスのバス幅が異なる場合の読
み出し検査を並列に行なえる。

【０１２４】請求項５の発明によれば、上記請求項１の
発明において、前記複数本のバスの１つが命令バスであ
って、前記命令バスにダイレクトマップあるいはセット
アソシエイティブのいずれかの方式を採る命令キャッシ
ュのデータメモリが接続され、前記データメモリの読み
出し検査は前記データメモリから命令バスに読み出した
データを第１の入力とし、前記データ生成手段が前記命
令バス以外のバスに出力した期待値を第２の入力として
前記データ比較手段で比較することにより行ない、命令
キャッシュのタグメモリの読み出し検査は前記タグメモ
リから読み出したデータを第１の入力とし、命令キャッ
シュをアクセスするアドレスのタグ部を第２の入力とす
るタグ比較手段で比較することにより行ない、それぞれ
の比較手段から出力される比較結果を入力しメモリの良
否判定情報として格納する比較結果格納手段とを備える
ことにより、命令キャッシュのデータメモリとタグメモ
リとの読み出し検査が並列に行なえメモリの自己診断が
より高速に行なえる。

【０１２５】請求項６の発明によれば、上記請求項１の
発明において、前記複数本のバスの１つがデータバスで
あって、前記データバスにダイレクトマップあるいはセ
ットアソシエイティブのいずれかの方式を採るデータキ
ャッシュのデータメモリが接続され、前記データメモリ
の読み出し検査は前記データメモリからデータバスに読
み出したデータを第１の入力とし、前記データ生成手段
が前記データバス以外のバスに出力した期待値を第２の
入力として前記データ比較手段で比較することにより行
ない、データキャッシュのタグメモリの読み出し検査は
前記タグメモリから読み出したデータを第１の入力と
し、データキャッシュをアクセスするアドレスのタグ部
を第２の入力とするタグ比較手段で比較することにより
行ない、それぞれの比較手段から出力される比較結果を
入力しメモリの良否判定情報として格納する比較結果格
納手段とを備えることによりデータキャッシュのデータ
メモリとタグメモリとの読み出し検査が並列に行なえメ
モリの自己診断がより高速に行なえる。

【０１２６】請求項７の発明によれば、上記請求項１の
発明において、複数本のバスが命令バスとデータバスと
を含み、前記命令バスとデータバスそれぞれに接続され
る命令キャッシュのデータメモリ及びデータキャッシュ
のデータメモリの自己診断を行なうことができる。

【０１２７】請求項８の発明によれば、上記請求項５ま
たは６の発明において、通常時にはキャッシュをアクセ
スするアドレスのタグ部を選択し、タグメモリの検査時
にはデータ生成手段から出力されるバス上のデータを選
択するセレクタを備え、前記セレクタの出力をタグメモ
リの書き込みポートとタグ比較手段に入力することでタ
グメモリの検査時の書き込みデータあるいはタグとの比
較に用いる期待値をデータメモリのものと共通化できる
ことからメモリ検査時のアドレス生成手段の機能はアド
レス発生のみとなり、アドレス生成手段の構成を簡単化
することができる。

【０１２８】請求項９の発明によれば、上記請求項１の
発明と同様にして、メモリへの書き込み時には前記デー
タ生成手段からメモリの接続された全てのバスに書き込
みパターンデータを出力することで前記バスのそれぞれ
に接続された複数のメモリへの並列書き込みを行ない、
メモリの読み出し検査時には前記データ比較手段の第１
の入力として前記複数本のバスの中から１つのバスを選
択して第１の入力とし第１の入力として選択されたバス
以外のバスを選択し第２の入力とし前記第１の入力には
バスに接続されたメモリを読み出したデータを第２の入
力には前記データ生成手段の出力する期待値を供給する
ことで読み出しデータと期待値との比較を行なうこと
で、半導体集積回路外部からアドレスやデータを与える
ことなくメモリの自己診断が行なえる。

【０１２９】請求項１１の発明によれば、上記請求項９
の発明に加えて、Ｎ−１個のバススイッチにより少なく
ともＮ個以上の複数個のメモリが接続された１本のバス
をＮ個に分割可能とし、メモリの書き込み時にはバスは
分割せずデータ生成手段が前記バスに出力する書き込み
パターンデータを前記Ｎ個以上の複数個のメモリに並列
に書き込み、読み出し検査時には前記バスを分割しＮ個
のメモリから前記Ｎ個に分割されたバスにそれぞれ読み
出したデータを出力し前記分割されたバス毎に設けられ
たＮ個のデータ比較手段の第１の入力として前記読み出
したデータを入力し第２の入力としてデータ生成手段が
出力する期待値を入力することで同一のバスに複数のメ
モリの接続された半導体集積回路のメモリの自己診断が
より高速に行なえる。

【０１３０】請求項１２の発明によれば、上記請求項９
の発明において、前記データ比較手段の第１の入力とし
て選択されたバスが前記データ比較手段のビット幅より
小さい場合、メモリの接続された複数のバスを第１の入
力として同時に選択することで複数のバスに接続された
メモリの読み出しおよび期待値との比較動作を並列に行
なうことで、異なるバスに接続されたビット構成の異な
るメモリの読み出しおよび期待値との比較動作を並列に
行なうことが可能となり、読み出し検査の高速化が可能
となる。

【０１３１】請求項１３の発明によれば、上記請求項９
の発明において、前記複数本のバスの１つが命令バスで
あって、前記命令バスにダイレクトマップあるいはセッ
トアソシエイティブのいずれかの方式を採る命令キャッ
シュのデータメモリが接続され、前記データメモリの読
み出し検査は前記データメモリから命令バスに読み出し
たデータを第１の入力とし、前記データ生成手段が前記
命令バス以外のバスに出力した期待値を第２の入力とし
て前記データ比較手段で比較することにより行ない、タ
グメモリの読み出し検査は前記タグメモリから読み出し
たデータを第１の入力とし、命令キャッシュをアクセス
するアドレスのタグ部を第２の入力とするタグ比較手段
で比較することにより行ない、それぞれの比較手段から
出力される比較結果をメモリの良否判定情報として比較
結果格納手段に入力することでデータキャッシュのデー
タメモリとタグメモリとの読み出し検査を並列に行な
え、追加手段を必要とせずに読み出しおよび期待値との
比較動作をデータメモリおよびタグメモリで並列に行な
うことが可能となり、読み出し検査の高速化が可能とな
る。

【０１３２】請求項１４の発明によれば、上記請求項９
の発明において、前記複数本のバスの１つがデータバス
であって、前記データバスにダイレクトマップあるいは
セットアソシエイティブのいずれかの方式を採るデータ
キャッシュのデータメモリが接続され、前記データメモ
リの読み出し検査は前記データメモリからデータバスに
読み出したデータを第１の入力とし、前記データ生成手
段が前記データバス以外のバスに出力した期待値を第２
の入力として前記データ比較手段で比較することにより
行ない、タグメモリの読み出し検査は前記タグメモリか
ら読み出したデータを第１の入力とし、データキャッシ
ュをアクセスするアドレスのタグ部を第２の入力とする
タグ比較手段で比較することにより行ない、それぞれの
比較手段から出力される比較結果をメモリの良否判定情
報として比較結果格納手段に入力することでデータキャ
ッシュのデータメモリとタグメモリとの読み出し検査を
並列に行なえ、読み出し検査の高速化が可能となる。

【０１３３】請求項１５の発明によれば、上記請求項１
３または１４の発明において、通常時にはキャッシュを
アクセスするアドレスのタグ部を選択し、タグメモリの
検査時にはデータ生成手段から出力されるバス上のデー
タを選択するセレクタを備え、前記セレクタの出力をタ
グメモリとタグ比較手段に入力することでタグメモリの
検査時の書き込みデータあるいはタグとの比較に用いる
期待値とをデータメモリの書き込みデータあるいは期待
値と共通化できることからアドレス生成手段の構成を簡
単化することができる。

【０１３４】請求項１６の発明によれば、上記請求項９
の発明において、メモリへの書き込み時にはデータ生成
手段からメモリの接続された全てのバスに書き込みパタ
ーンデータを出力することにより、前記バスのそれぞれ
に接続された複数のメモリへの並列書き込みを行なう処
理と同時に、データ比較手段の第１の入力として前記複
数本のバスの中から１つのバスを選択し、前記データ比
較手段の第２の入力として前記第１の入力として選択さ
れたバス以外のバスを選択し、前記第１の入力と前記第
２の入力に与えられる前記データ生成手段の出力するパ
ターンデータを比較することにより、選択したバス配線
の故障を検出する処理を行い、メモリの読み出し検査時
にはデータ比較手段の第１の入力として前記複数本のバ
スの中から１つのバスを選択し、前記データ比較手段の
第２の入力として前記第１の入力として選択されたバス
以外のバスを選択し、前記第１の入力にはバスに接続さ
れたメモリを読み出したデータを、前記第２の入力には
前記データ生成手段の出力する期待値を供給することに
より、読み出しデータと期待値との比較を行なう処理と
を備えることで、メモリから読み出されたデータが期待
値と異なる場合、配線不良によるのか、メモリ不良によ
るのかの原因の特定が可能となり、半導体集積回路の不
良解析が容易となる。

【０１３５】請求項１７の発明によれば、前記請求項１
１の発明において、メモリの書き込み時にはバスは分割
せずデータ生成手段が前記バスに出力する書き込みパタ
ーンデータを前記Ｎ個以上の複数個のメモリに並列に書
き込むと同時に、前記分割されたバス毎に設けられたＮ
個のデータ比較手段の第１の入力と第２の入力としてデ
ータ生成手段の出力するパターンデータを比較すること
により、前記分割されたバス配線毎の故障を検出し、バ
ス配線毎の故障故障検出結果を比較することで前記分割
されたバスの故障箇所を特定する処理とを備えること
で、メモリから読み出されたデータが期待値と異なる場
合、配線不良によるのか、メモリ不良によるのかの原因
の特定が可能となると共に、配線の不良箇所の特定など
不良解析がさらに容易となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるメモリを内蔵し
た半導体集積回路の構成図

【図２】同実施例におけるメモリに書き込む４種のデー
タパターンを示した図

【図３】同実施例におけるメモリを内蔵した半導体集積
回路の検査方法を示すフロー図

【図４】第２実施例におけるメモリを内蔵した半導体集
積回路の構成図

【図５】第３実施例におけるメモリを内蔵した半導体集
積回路の構成図

【図６】第１実施例におけるメモリを内蔵した半導体集
積回路の配線故障を説明する図

【図７】第２実施例におけるメモリを内蔵した半導体集
積回路の配線故障を説明する図

【符号の説明】

１命令キャッシュ２データキャッシュ３バス制御手段４結果格納レジスタ１１アドレス生成手段１４,２４データメモリ１５,２５タグメモリ１６,２６タグ比較手段１７,２７アドレスデコーダ部２１アドレス生成手段３１データ生成手段３２データ比較手段１００命令バス２００データバス

Claims

【特許請求の範囲】

【請求項１】メモリの自己診断を行なう半導体集積回路
であって、１つ以上のメモリが接続されたバスを複数本と、前記全てのバスに接続され書き込み対象のメモリに対し
ては書き込みパターンデータとなり、読み出し対象のメ
モリに対しては期待値となるパターンデータを供給する
データ生成手段と、前記複数本のバスの中から読み出し対象のメモリが接続
されたバスを選択して前記読み出し対象のメモリから読
み出されたデータを第１の入力とし、前記第１の入力で
選択されたバス以外のバスを選択してデータ生成手段の
出力する期待値を第２の入力とし、これら第１,第２の
入力データを比較しその比較結果を出力するデータ比較
手段とを備えた半導体集積回路。
【請求項２】請求項１記載の半導体集積回路において、
さらに前記比較結果を入力しメモリの良否判定情報とし
て格納する比較結果格納手段を有したことを特徴とする
半導体集積回路。
【請求項３】請求項１記載の半導体集積回路において、
さらにＮ個以上の複数個のメモリが接続された１本のバ
スをＮ個に分割するＮ−１個のバススイッチを有し、前
記データ比較手段は前記Ｎ個に分割されたバス毎に設け
られたことを特徴とする半導体集積回路。
【請求項４】請求項１記載の半導体集積回路において、
前記データ比較手段に入力される任意の２つのバスのバ
ス幅が前記データ比較手段のビット幅より小さい場合、
１つの入力として複数のバスを選択し、選択した複数の
バスのバス幅の合計がなお前記データ比較手段のビット
幅に満たない場合は、バス幅に合わせて有効なデータの
乗らない部分をマスクする機能を前記データ比較手段に
加えたことを特徴とする半導体集積回路。
【請求項５】請求項１記載の半導体集積回路において、
前記複数本のバスの１つが命令バスであって、前記命令
バスに接続されたメモリがダイレクトマップあるいはセ
ットアソシエイティブのいずれかの方式を採る、データ
メモリ及びタグメモリを有する命令キャッシュのデータ
メモリであり、前記データ比較手段は前記データメモリから命令バスに
読み出したデータを第１の入力とし、前記データ生成手
段が前記命令バス以外のバスに出力した期待値を第２の
入力とし、その比較結果の出力を行ない、前記タグメモリから読み出したデータを第１の入力と
し、命令キャッシュをアクセスするアドレスのタグ部を
第２の入力とし、その比較結果を出力するタグ比較手段
と、前記複数の比較手段から出力される比較結果を入力し、
メモリの良否判定情報として格納する比較結果格納手段
とを備え、命令キャッシュのデータメモリとタグメモリとの読み出
し検査を並列に行なうことを特徴とする半導体集積回
路。
【請求項６】請求項１記載の半導体集積回路において、
前記複数本のバスの１つがデータバスであって、前記デ
ータバスに接続されたメモリがダイレクトマップあるい
はセットアソシエイティブのいずれかの方式を採る、デ
ータメモリ及びタグメモリを有するデータキャッシュの
データメモリであり、前記データ比較手段は前記データメモリからデータバス
に読み出したデータを第１の入力とし、前記データ生成
手段が前記データバス以外のバスに出力した期待値を第
２の入力としてその比較結果の出力を行ない、前記タグメモリから読み出したデータを第１の入力と
し、データキャッシュをアクセスするアドレスのタグ部
を第２の入力とし、その比較結果を出力するタグ比較手
段と、前記複数の比較手段から出力される比較結果を入力し、
メモリの良否判定情報として格納する比較結果格納手段
とを備え、データキャッシュのデータメモリとタグメモリとの読み
出し検査を並列に行なうことを特徴とする半導体集積回
路。
【請求項７】請求項１記載の半導体集積回路において、
前記複数本のバスは命令バスとデータバスとを含み、前
記命令バス及びデータバスにそれぞれ命令キャッシュの
データメモリ及びデータキャッシュのデータメモリが接
続されたことを特徴とする半導体集積回路。
【請求項８】請求項５または６記載の半導体集積回路に
おいて、さらに通常時にはキャッシュをアクセスするア
ドレスのタグ部を選択し、タグメモリの検査時にはデー
タ生成手段から出力されるバス上のデータを選択するセ
レクタを備え、前記セレクタの出力がタグメモリとタグ
比較手段とに接続されてなることを特徴とする半導体集
積回路。
【請求項９】メモリへの書き込み時にはデータ生成手段
からメモリの接続された全てのバスに書き込みパターン
データを出力することにより、前記バスのそれぞれに接
続された複数のメモリへの並列書き込みを行なう処理
と、メモリの読み出し検査時にはデータ比較手段の第１の入
力として前記複数本のバスの中から１つのバスを選択
し、前記データ比較手段の第２の入力として前記第１の
入力として選択されたバス以外のバスを選択し、前記第
１の入力にはバスに接続されたメモリを読み出したデー
タを、前記第２の入力には前記データ生成手段の出力す
る期待値を供給することにより、読み出しデータと期待
値との比較を行なう処理とを備えた半導体集積回路の検
査方法。
【請求項１０】請求項９記載の半導体集積回路の検査方
法において、さらに第１の入力として選択されたバスに
接続された全てのメモリの読み出し検査が終ると、前記
データ比較手段の第１の入力として読み出し検査の実施
されていないメモリが接続されたバスを選択し、読み出
し検査の実施されていないメモリに対する読み出し検査
を行う処理を有することを特徴とする半導体集積回路の
検査方法。
【請求項１１】請求項９記載の半導体集積回路の検査方
法において、Ｎ−１個のバススイッチにより少なくとも
Ｎ個以上の複数個のメモリが接続された１本のバスをＮ
個に分割可能とし、メモリの書き込み時にはバスは分割せずデータ生成手段
が前記バスに出力する書き込みパターンデータを前記Ｎ
個以上の複数個のメモリに並列に書き込み、読み出し検査時には前記バスを分割しＮ個のメモリから
前記Ｎ個に分割されたバスにそれぞれ読み出したデータ
を出力し、前記分割されたバス毎に設けられたＮ個のデ
ータ比較手段の第１の入力として前記読み出したデータ
を入力し、第２の入力としてデータ生成手段が出力する
期待値を入力することにより、Ｎ個のメモリの読み出し
検査を並列に行なうことを特徴とする半導体集積回路の
検査方法。
【請求項１２】請求項９記載の半導体集積回路の検査方
法において、前記データ比較手段の第１の入力として選
択されたバスが前記データ比較手段のビット幅より小さ
い場合、メモリの接続された複数のバスを第１の入力と
して同時に選択することにより、複数のバスに接続され
たメモリの読み出しおよび期待値との比較動作を並列に
行なうことを特徴とする半導体集積回路の検査方法。
【請求項１３】請求項９記載の半導体集積回路の検査方
法において、前記複数本のバスの１つが命令バスであっ
て、前記命令バスにダイレクトマップあるいはセットア
ソシエイティブのいずれかの方式を採る、データメモリ
及びタグメモリを有する命令キャッシュのデータメモリ
が接続され、前記データメモリの読み出し検査は、前記データメモリ
から命令バスに読み出したデータを第１の入力とし、前
記データ生成手段が前記命令バス以外のバスに出力した
期待値を第２の入力として前記データ比較手段で比較す
ることにより行ない、前記タグメモリの読み出し検査は、前記タグメモリから
読み出したデータを第１の入力とし、命令キャッシュを
アクセスするアドレスのタグ部を第２の入力とするタグ
比較手段で比較することにより行ない、それぞれのデータ比較手段及びタグ比較手段から出力さ
れる比較結果をメモリの良否判定情報として格納する比
較結果格納手段に入力することにより、データキャッシ
ュのデータメモリとタグメモリとの読み出し検査を並列
に行なうことを特徴とする半導体集積回路の検査方法。
【請求項１４】請求項９記載の半導体集積回路の検査方
法において、前記複数本のバスの１つがデータバスであ
って、前記データバスにダイレクトマップあるいはセッ
トアソシエイティブのいずれかの方式を採る、データメ
モリ及びタグメモリを有するデータキャッシュのデータ
メモリが接続され、前記データメモリの読み出し検査は、前記データメモリ
からデータバスに読み出したデータを第１の入力とし、
前記データ生成手段が前記データバス以外のバスに出力
した期待値を第２の入力として前記データ比較手段で比
較することにより行ない、前記タグメモリの読み出し検査は、前記タグメモリから
読み出したデータを第１の入力とし、データキャッシュ
をアクセスするアドレスのタグ部を第２の入力とするタ
グ比較手段で比較することにより行ない、それぞれのデータ比較手段及びタグ比較手段から出力さ
れる比較結果をメモリの良否判定情報として格納する比
較結果格納手段に入力することにより、データキャッシ
ュのデータメモリとタグメモリとの読み出し検査を並列
に行なうことを特徴とする半導体集積回路の検査方法。
【請求項１５】請求項１３または１４記載の半導体集積
回路において、通常時にはキャッシュをアクセスするア
ドレスのタグ部を選択し、タグメモリの検査時にはデー
タ生成手段から出力されるバス上のデータを選択するセ
レクタを備え、前記セレクタの出力をタグメモリとタグ
比較手段に入力することでタグメモリの検査時の書き込
みデータあるいはタグとの比較に用いる期待値とをデー
タメモリの書き込みデータあるいは期待値と共通化する
ことを特徴とする半導体集積回路の検査方法。
【請求項１６】請求項９記載の半導体集積回路の検査方
法において、メモリへの書き込み時にはデータ生成手段
からメモリの接続された全てのバスに書き込みパターン
データを出力することにより、前記バスのそれぞれに接
続された複数のメモリへの並列書き込みを行なう処理と
同時に、データ比較手段の第１の入力として前記複数本
のバスの中から１つのバスを選択し、前記データ比較手
段の第２の入力として前記第１の入力として選択された
バス以外のバスを選択し、前記第１の入力と前記第２の
入力に与えられる前記データ生成手段の出力するパター
ンデータを比較することにより、選択したバス配線の故
障を検出する処理を行い、メモリの読み出し検査時にはデータ比較手段の第１の入
力として前記複数本のバスの中から１つのバスを選択
し、前記データ比較手段の第２の入力として前記第１の
入力として選択されたバス以外のバスを選択し、前記第
１の入力にはバスに接続されたメモリを読み出したデー
タを、前記第２の入力には前記データ生成手段の出力す
る期待値を供給することにより、読み出しデータと期待
値との比較を行なう処理とを備えた半導体集積回路の検
査方法。
【請求項１７】請求項１１記載の半導体集積回路の検査
方法において、メモリの書き込み時にはバスは分割せず
データ生成手段が前記バスに出力する書き込みパターン
データを前記Ｎ個以上の複数個のメモリに並列に書き込
むと同時に、前記分割されたバス毎に設けられたＮ個の
データ比較手段の第１の入力と第２の入力としてデータ
生成手段の出力するパターンデータを比較することによ
り、前記分割されたバス配線毎の故障を検出し、バス配
線毎の故障故障検出結果を比較することで前記分割され
たバスの故障箇所を特定する処理を行うことを特徴とす
る半導体集積回路の検査方法。