KR100327136B1 - 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법을 공개한다. 이 장치는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부로부터 입력되는 어드레스에 응답하여 메모리 셀 어레이내의 메모리 셀들을 억세스하기 위한 어드레스를 발생하는 어드레스 발생회로, 모드 설정시에 외부로부터 인가되는 테스트 모드 설정 명령과 테스트 패턴 데이터를 저장하는 테스트 모드 설정 명령 저장회로, 테스트 모드 설정 명령이 발생되면 테스트 패턴 데이터를 저장하고 리드 명령 수행시에 테스트 패턴 데이터를 출력하는 테스트 패턴 데이터 저장회로, 및 메모리 셀 어레이내의 메모리 셀들로부터 출력되는 리드 데이터와 테스트 패턴 데이터 저장수단으로부터 출력되는 테스트 패턴 데이터의 해당 비트의 데이터를 각각 비교하여 테스트 결과 데이터를 발생하는 비교회로로 구성되어 있다. 따라서, 다양한 테스트 패턴 데이터에 대한 테스트를 수행할 수 있을 뿐만아니라, 메모리 셀들의 불량을 정확하게 검출할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법{Semiconductor memory device and parallel bit test method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 병렬 비트 테스트시에 메모리 셀들의 결함을 정확하게 검출할 수 있는 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법에 관한 것이다.
종래의 반도체 메모리 장치는 병렬 비트 테스트 수행시에 테스트 모드 설정 명령에 응답하여 테스트를 위한 준비를 한다. 그리고, 테스터로부터 라이트 명령이 인가되면 반도체 메모리 장치는 테스터로부터 인가되는 테스트 패턴 데이터를 메모리 셀 어레이에 라이트한다. 다음, 테스터로부터 리드 명령이 인가되면 반도체 메모리 장치는 메모리 셀 어레이로부터 데이터를 리드하여, 리드되는 데이터들을 두 개씩 비교하여 비교결과가 일치하는지 여부를 검출하여 비교 결과 데이터를 테스터로 출력한다.
그런데, 종래의 반도체 메모리 장치의 병렬 비트 테스트 방법은 테스터에서 테스트 패턴 데이터를 인가시에 비교될 두 개씩의 데이터를 동일하게 입력하여야 하고, 마찬가지로 반도체 메모리 장치에서 리드되는 데이터를 비교시에 동일한 두 개씩의 테스트 패턴 데이터가 동일한지를 비교하여, 그 비교 결과 데이터를 테스터로 출력한다.
예를 들어 설명하면, 4개의 메모리 셀들의 2개씩의 메모리 셀들에 동일한 데이터를 라이트하고, 동일한 데이터가 라이트된 메모리 셀들로부터 출력되는 2개씩의 데이터를 비교함에 의해서 비교결과가 일치하면 정상인 것으로, 비교결과가 일치하지 않으면 불량인 것으로 판단하게 된다. 즉, 4개의 데이터를 비교하여 하나의 비교 결과 데이터를 발생하고, 이 비교 결과 데이터가 메모리 셀들에 불량이 있는것임을 나타내는 경우에는 4개의 메모리 셀들을 리던던트 메모리 셀들로 대체하게 된다.
따라서, 만일, 동일한 데이터가 라이트된 2개의 메모리 셀들이 모두 불량이어서 출력되는 두 개의 데이터가 일치하는 경우에는 불량으로 판단하는 것이 아니라 정상인 것으로 판단하게 된다는 문제점이 있었다.
예를 들어 설명하면, 종래의 반도체 메모리 장치의 병렬 비트 테스트 방법은 만일 2개의 메모리 셀들에 모두 불량이 있어서 '11'로 저장된 데이터가 모두 '00'으로 리드되는 경우에는 메모리 셀들에 불량이 있음에도 불구하고 정상인 것으로 판단하게 된다.
따라서, 종래의 반도체 메모리 장치의 병렬 비트 테스트 방법은 다양한 테스트 패턴을 입력하여 테스트할 수 없었고, 또한, 동일한 데이터가 저장된 메모리 셀들이 모두 불량인 경우에는 비교 결과 데이터가 정상으로 출력되게 된다는 문제점이 있었다.
본 발명의 목적은 다양한 테스트 패턴에 대한 테스트를 수행할 수 있을 뿐만아니라 메모리 셀들의 불량을 정확하게 검출할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 병렬 비트 테스트 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부로부터 입력되는 어드레스에 응답하여 상기 메모리 셀 어레이내의 메모리 셀들을 억세스하기 위한 어드레스를 발생하는 어드레스 발생수단, 모드 설정시에 외부로부터 인가되는 테스트 모드 설정 명령과 테스트 패턴 데이터를 저장하는 테스트 모드 설정 명령 저장수단, 상기 테스트 모드 설정 명령이 발생되면 상기 테스트 패턴 데이터를 저장하고 리드 명령 수행시에 테스트 패턴 데이터를 출력하는 테스트 패턴 데이터 저장수단, 및 상기 메모리 셀 어레이내의 메모리 셀들로부터 출력되는 리드 데이터와 상기 테스트 패턴 데이터 저장수단으로부터 출력되는 상기 테스트 패턴 데이터의 해당 비트의 데이터를 각각 비교하여 테스트 결과 데이터를 발생하는 비교수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 방법은 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부로부터 인가되는 테스트 모드 설정 명령과 테스트 패턴 데이터를 저장하기 위한 테스트 모드 설정 명령 저장수단, 상기 테스트 모드 설정 명령 저장수단으로부터 인가되는 테스트 패턴 데이터를 저장하기 위한 테스트 패턴 데이터 저장수단, 및 상기 메모리 셀 어레이내의 메모리 셀들로부터 출력되는 리드 데이터와 상기 테스트 패턴 데이터를 비교하기 위한 비교수단을 구비한 반도체 메모리 장치의 병렬 비트 테스트 방법에 있어서, 모드 설정시에 테스트 모드 설정 명령과 테스트 패턴 데이터를 상기 테스트 모드 설정 저장수단으로 인가하는 단계와, 상기 테스트 모드 설정 명령이 발생되면 상기 테스트 패턴 데이터를 상기 테스트 패턴 데이터 저장수단으로 출력하는 단계를 구비하는 모드 설정 단계, 라이트 명령을 인가하는 단계와, 상기 상기 테스트 패턴 데이터 저장수단에 저장된 테스트 패턴 데이터를 상기 메모리 셀 어레이내의 상기 복수개의 메모리 셀들에 라이트하는 단계를 구비하는 데이터 라이트 단계, 및 리드 명령을 인가하는 단계와, 상기 메모리 셀 어레이내의 상기 복수개의 메모리 셀들로부터 리드되는 데이터와 상기 테스트 패턴 데이터 저장수단으로부터 출력되는 해당 비트 데이터를 상기 비교수단에 의해서 각각 비교함에 의해서 테스트 결과 데이터를 발생하는 단계를 구비하는 데이터 리드 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 병렬 비트 테스트 방법을 설명하기 위한 블록도이다.
도2는 도1에 나타낸 비교회로들 및 논리합 게이트의 실시예의 논리 회로도이다.
도3은 도1에 나타낸 블록도의 병렬 비트 테스트 방법을 설명하기 위한 동작 흐름도이다.
도4는 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 방법을 설명하기 위한 실시예의 블록도이다.
도5는 도4에 나타낸 비교회로들 및 논리합 게이트의 실시예의 논리 회로도이다.
도6은 도4에 나타낸 블록도의 병렬 비트 테스트 방법을 설명하기 위한 동작 흐름도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법을 설명하기 전에 종래의 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법을 설명하면 다음과 같다.
도1은 종래의 병렬 비트 테스트 방법을 설명하기 위한 반도체 메모리 장치의 구성을 나타내는 블록도로서, 테스터(100), 및 어드레스 발생회로(10), 메모리 셀 어레이(12), 테스트 모드 설정 레지스터(14), 데이터 입력버퍼(16), 데이터 멀티플렉서(18), 데이터 입력 드라이버(20), 및 데이터 출력회로들(30-1, 30-2, 30-3, 30-4)로 구성된 반도체 메모리 장치(200)로 구성되어 있다.
그리고, 데이터 출력 회로들(30-1, 30-2, 30-3, 30-4) 각각은 데이터 출력버퍼(22), 논리합 게이트(24), 비교회로들(26-1, 26-2), 및 센스 증폭기들(28-1, 28-2, 28-3, 28-4)로 구성되어 있다.
도1에 나타낸 블록도는 외부로부터 4개의 데이터를 입력하여 반도체 메모리 장치(200) 내부적으로 16개의 데이터를 발생하여 16개의 데이터를 동시에 라이트하고, 리드하는 경우의 실시예의 블럭도이다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
테스터(100)는 반도체 메모리 장치(200)를 테스트하기 위한 장치이다. 반도체 메모리 장치(200)는 테스터(100)로부터 인가되는 테스트 모드 설정 명령에 응답하여 테스트를 수행한다. 어드레스 발생회로(10)는 어드레스 입력핀들(미도시)을 통하여 입력되는 어드레스에 응답하여 메모리 셀 어레이(12)의 메모리 셀들을 억세스한다. 메모리 셀 어레이(12)는 어드레스 발생회로(10)로부터 입력되는 어드레스에 응답하여 로컬 데이터 라인(LDL1, ..., LDLn)으로부터 전송되는 데이터를 라이트하고, 라이트된 데이터를 로컬 데이터 라인(LDL1, ..., LDLn)으로 전송한다. 테스트 모드 설정 레지스터(14)는 어드레스 입력핀들(미도시)로부터 입력되는 테스트 모드 설정 명령을 저장하고, 반도체 메모리 장치(200)는 테스트 모드 설정 명령에 응답하여 테스트를 준비한다. 데이터 입력버퍼(16)는 데이터 입출력핀들(미도시)로부터 입력되는 4개의 데이터를 버퍼하여 출력한다. 데이터 멀티플렉서(18)는 데이터 입력버퍼(16)로부터 출력되는 데이터를 멀티플렉싱하여 4개 그룹의 16개의 데이터를 출력한다. 데이터 입력 드라이버(20)는 데이터 멀티플렉서(18)로부터 출력되는 16개의 데이터를 입력하여 메인 데이터 라인(MDL)으로 출력한다. 데이터 출력회로들(30-1, 30-2, 30-3, 30-4) 각각은 메인 데이터 라인(MDL)으로부터 출력되는 4개의 데이터를 두 개씩 비교하여 비교 결과 데이터를 발생한다. 센스 증폭기들(28-1, 28-2, 28-3, 28-4)은 메인 데이터 라인(MDL)으로부터 출력되는 데이터를 각각 증폭하여 데이터(a, b, c, d)를 출력한다. 비교회로들(26-1, 26-2) 각각은 센스 증폭기들(28-1, 28-2, 28-3, 28-4)로부터 출력되는 두 개씩의 데이터((a, b), (c,d))를 각각 비교한다. 논리합 게이트(24)는 비교회로들(26-1, 26-2)의 출력 데이터를 논리합하여 비교 결과 데이터를 발생한다. 데이터 출력버퍼(22)는 비교 결과 데이터를 버퍼하여 데이터 입출력핀(미도시)을 통하여 출력한다. 즉, 데이터 출력회로들(30-1, 30-2, 30-3, 30-4)로부터 출력되는 4개의 비교 결과 데이터가 데이터 입출력핀들(미도시)을 통하여 출력된다.
도2는 도1에 나타낸 비교회로들 및 논리합 게이트의 실시예의 논리 회로도로서, XOR게이트들(XOR1, XOR2), 및 OR게이트(OR1)로 구성되어 있다.
즉, XOR게이트들(XOR1, XOR2)은 각각 도1에 나타낸 비교회로들(26-1, 26-2)의 구성을 나타내고, OR게이트(OR1)는 도1에 나타낸 논리합 게이트(24)의 구성을 나타낸다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
XOR게이트(XOR1)는 센스 증폭기들(28-1, 28-2)의 출력 데이터들(a, b)을 비교하여 일치하면 '0'의 데이터를, 일치하지 않으면 '1'의 데이터를 발생한다. 마찬가지로, XOR게이트(XOR2)는 센스 증폭기들(28-3, 28-4)의 출력 데이터들(c, d)을 비교하여 일치하면 '0'의 데이터를, 일치하지 않으면 '1'의 데이터를 발생한다. OR게이트(OR1)는 XOR게이트들(XOR1, XOR2)의 출력 데이터가 모두 '0'이면 '0'의 비교 결과 데이터를 발생하고, 하나이상의 출력 데이터가 '1'이면 '1'의 비교 결과 데이터를 발생한다.
테스터(100)는 '0'의 결과 데이터가 입력되면 해당 메모리 셀들이 정상인 것으로 판단하고, '1'의 결과 데이터가 입력되면 해당 메모리 셀들이 불량인 것으로판단한다.
도3은 도1에 나타낸 종래의 반도체 메모리 장치의 병렬 비트 테스트 동작을 설명하기 위한 동작 흐름도로서, 도3을 이용하여 도1에 나타낸 장치의 동작을 설명하면 다음과 같다.
먼저, 테스터(100)가 반도체 메모리 장치(200)의 테스트 모드 설정 레지스터(14)로 병렬 비트 테스트 명령을 입력한다(제300단계). 그러면, 반도체 메모리 장치(200)는 병렬 비트 테스트를 위한 준비를 한다(제310단계). 다음, 테스터(100)가 반도체 메모리 장치(200)로 라이트 명령을 인가한다(제320단계). 그러면, 반도체 메모리 장치(200)는 테스터(100)로부터 발생되는 어드레스와 데이터를 입력하여, 어드레스 발생회로(10)에 의해서 어드레스를 발생하여 메모리 셀 어레이(12)내의 해당 메모리 셀들을 억세스함에 의해서 데이터를 라이트한다(제330단계). 테스터(100)로부터 입력되는 라이트 데이터는 데이터 입력버퍼(16), 데이터 멀티플렉서(18), 및 데이터 입력 드라이버(20)를 통하여 메인 데이터 라인(MDL)으로 전송된다. 따라서, 라이트 데이터가 메모리 셀 어레이(12)내의 해당 메모리 셀들에 라이트된다. 제330단계의 동작을 반복적으로 수행함에 의해서 반도체 메모리 장치내의 메모리 셀 어레이(12)의 모든 메모리 셀들에 데이터가 라이트된다. 다음, 테스터(100)가 반도체 메모리 장치(200)로 리드 명령을 인가한다(제340단계). 그러면, 반도체 메모리 장치(200)는 테스터(100)로부터 발생되는 어드레스를 입력하고 어드레스 발생회로(10)에 의해서 어드레스를 발생하여 메모리 셀 어레이(12)내의 해당 메모리 셀들을 억세스함에 의해서 데이터를 리드한다(제350단계). 이 리드 데이터는 메인 데이터 라인(MDL)을 통하여 전송되어 데이터 출력회로들(30-1, 30-2, 30-3, 30-4)의 센스 증폭기들(28-1, 28-2, 28-3, 28-4)로 각각 전송된다. 그러면, 센스 증폭기들(28-1, 28-2, 28-3, 28-4)은 리드 데이터(a, b, c, d)를 증폭하여 출력한다. 그리고, 비교회로들(26-1, 26-2)은 리드 데이터((a, b), (c, d))를 두 개씩 비교하여 비교결과를 출력하고, 논리합 게이트(24)는 비교결과를 논리합하여 비교 결과 데이터를 테스터(100)로 출력한다. 즉, 데이터 출력회로들(30-1, 30-2, 30-3, 30-4) 각각이 비교 결과 데이터를 테스터(100)로 출력한다. 제350 및 제360단계를 반복적으로 수행함에 의해서 메모리 셀 어레이(12)내의 모든 메모리 셀들에 대한 리드 동작을 수행하여, 테스트 결과 데이터를 테스터(100)로 출력한다. 테스터(100)는 새로운 병렬 비트 테스트 패턴에 대한 테스트를 수행할 것인지를 판단한다(제370단계). 그래서, 새로운 병렬 비트 테스트 패턴에 테스트를 수행할 것이면, 제320단계로 되돌아가서, 새로운 병렬 비트 테스트 패턴에 대한 테스트를 수행하고, 제370단계를 만족하지 않으면, 테스트 동작을 종료한다.
그런데, 종래의 반도체 메모리 장치의 병렬 비트 테스트 방법은 입력되는 테스트 패턴의 두 개씩의 데이터가 서로 동일하여야 함으로써 다양한 테스트 패턴에 대한 병렬 비트 테스트 동작을 수행할 수가 없다는 문제점이 있었다.
즉, 도1에 나타낸 반도체 메모리 장치는 16가지의 테스트 패턴 데이터중 1111, 0000, 1100, 0011의 4가지 테스트 패턴 데이터에 대해서만 테스트가 가능하다는 문제점이 있었다.
그리고, 도1에 나타낸 반도체 메모리 장치는 서로 동일한 두 개씩의 데이터를 입력하여 서로 동일한 두 개씩의 데이터를 리드하여 비교함으로써 리드되는 두 개의 데이터가 모두 페일이 난 경우에 불량으로 판단하는 것이 아니라 정상인 것으로 판단하게 된다는 문제점이 있었다.
따라서, 종래의 반도체 메모리 장치의 병렬 비트 테스트 방법은 다양한 테스트 패턴에 대한 병렬 비트 테스트 동작을 수행할 수 없을 뿐만아니라, 메모리 셀들의 불량을 정확하게 검출할 수 없다는 문제점이 있었다.
도4는 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 방법을 설명하기 위한 일실시예의 구성을 나타내는 블록도로서, 테스터(110), 어드레스 발생회로(10), 메모리 셀 어레이(12), 테스트 모드 설정 레지스터(14), 테스트 패턴 데이터 레지스터(32), 데이터 입력버퍼(16), 데이터 멀티플렉서(18), 데이터 입력 드라이버(20), 데이터 출력회로들(40-1, 40-2, 40-3, 40-4)로 구성된 반도체 메모리 장치(210)로 구성되어 있다.
그리고, 데이터 출력회로들(40-1, 40-2, 40-3, 40-4) 각각은 센스 증폭기들(28-1, 28-2, 28-3, 28-4), 비교회로들(44-1, 44-2, 44-3, 44-4), 논리합 게이트(42), 및 데이터 출력버퍼(22)로 구성되어 있다.
도4에서, 도1에 나타낸 블록도의 블록들과 동일한 블록들은 동일 번호로 표시하고, 다른 블록들은 다른 번호로 표시하여 나타내었다.
즉, 도4에 나타낸 본 발명의 반도체 메모리 장치는 도1에 나타낸 종래의 반도체 메모리 장치와는 달리, 테스트 모드 설정 레지스터(14)의 출력단에 테스트 패턴 데이터 레지스터(32)를 더 구비하여 구성되어 있다.
도4에 나타낸 블록도의 각 블록들의 기능을 설명하면 다음과 같다.
테스터(110)는 반도체 메모리 장치(210)를 테스트하기 위한 장치이다. 반도체 메모리 장치(210)는 테스터(110)로부터 인가되는 테스트 모드 설정 명령에 응답하여 테스트를 수행하게 된다. 어드레스 발생회로(10)는 어드레스 입력핀들(미도시)을 통하여 입력되는 어드레스에 응답하여 메모리 셀 어레이(12)의 메모리 셀들을 억세스한다. 메모리 셀 어레이(12)는 어드레스 발생회로(10)로부터 입력되는 어드레스에 응답하여 로컬 데이터 라인(LDL1, ..., LDLn)으로부터 전송되는 데이터를 라이트하고, 라이트된 데이터를 로컬 데이터 라인(LDL1, ..., LDLn)으로 전송한다. 테스트 모드 설정 레지스터(14)는 어드레스 입력핀들(미도시)로부터 입력되는 테스트 모드 설정 명령 및 테스트 패턴 데이터를 저장하고, 반도체 메모리 장치(200)는 테스트 모드 설정 명령에 응답하여 테스트를 준비한다. 도4에서, 테스터(110)는 테스트 패턴 데이터를 데이터 입출력핀들(미도시)을 통하여 입력하는 것이 아니라 어드레스 입력핀들(미도시)을 통하여 테스트 모드 설정 레지스터(14)로 입력한다. 즉, 데이터 입력버퍼(16)는 테스트시에 사용되지 않는다. 데이터 멀티플렉서(18)는 테스트 패턴 데이터 레지스터(32)로부터 출력되는 데이터를 멀티플렉싱하여 4개 그룹의 16개의 데이터를 출력한다. 데이터 입력 드라이버(20)는 데이터 멀티플렉서(18)로부터 출력되는 16개의 데이터를 입력하여 메인 데이터 라인(MDL)으로 출력한다. 데이터 출력회로들(40-1, 40-2, 40-3, 40-4) 각각은 메인 데이터 라인(MDL)으로부터 출력되는 4개의 데이터를 두 개씩 비교하여 비교 결과 데이터를 발생한다. 센스 증폭기들(28-1, 28-2, 28-3, 28-4)은 메인 데이터 라인(MDL)으로부터 출력되는 데이터를 각각 증폭하여 출력한다. 비교회로들(44-1, 44-2, 44-3, 44-4) 각각은 센스 증폭기들(28-1, 28-2, 28-3, 28-4)로부터 출력되는 데이터(a, b, c, d)와 테스트 패턴 데이터 레지스터(32)로부터 출력되는 데이터(A, B, C, D)를 각각 비교한다. 논리합 게이트(42)는 비교회로들(44-1, 44-2, 44-3, 44-4)의 출력 데이터를 논리합하여 비교 결과 데이터를 발생한다. 데이터 출력버퍼(22)는 비교 결과 데이터를 버퍼하여 데이터 입출력핀(미도시)을 통하여 출력한다. 즉, 데이터 출력회로들(30-1, 30-2, 30-3, 30-4)로부터 출력되는 4개의 비교 결과 데이터가 데이터 입출력핀들(미도시)을 통하여 테스터(110)로 출력된다.
도5는 도4에 나타낸 비교회로들 및 논리합 게이트의 실시예의 논리 회로도로서, XOR게이트들(XOR3, XOR4, XOR5, XOR6), 및 논리합 게이트들(OR2, OR3, OR4)로 구성되어 있다. 도5에서, XOR게이트들(XOR3, XOR4, XOR5, XOR6)은 도4에 나타낸 비교회로들(44-1, 44-2, 44-3, 44-4)에 각각 대응된다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
XOR게이트들(XOR3, XOR4, XOR5, XOR6)은 센스 증폭기들(28-1, 28-2, 28-3, 28-4)의 출력 데이터(a, b, c, d)와 테스트 패턴 데이터 레지스터(32)의 출력 데이터(A, B, C, D)를 각각 비교하여 일치하면 '0'의 데이터를, 일치하지 않으면 '1'의 데이터를 발생한다. OR게이트들(OR2, OR3, OR4)은 XOR게이트들(XOR3, XOR4, XOR5, XOR6)의 출력 데이터가 모두 '0'이면 '0'의 비교 결과 데이터를 발생하고, 하나이상의 출력 데이터가 '1'이면 '1'의 비교 결과 데이터를 발생한다.
테스터(110)는 '0'의 비교 결과 데이터가 입력되면 해당 메모리 셀들이 정상인 것으로 판단하고, '1'의 비교 결과 데이터가 입력되면 해당 메모리 셀들이 불량인 것으로 판단한다.
도6은 도4에 나타낸 종래의 반도체 메모리 장치의 병렬 비트 테스트 동작을 설명하기 위한 동작 흐름도로서, 도6을 이용하여 도4에 나타낸 장치의 동작을 설명하면 다음과 같다.
먼저, 테스터(110)가 반도체 메모리 장치(210)의 테스트 모드 설정 레지스터(14)로 병렬 비트 테스트 명령과 테스트 패턴 데이터를 입력한다(제400단계). 그러면, 반도체 메모리 장치(210)는 병렬 비트 테스트를 위한 준비를 하고, 테스트 모드 설정 레지스터(14)에 저장된 테스트 패턴 데이터를 테스트 패턴 데이터 레지스터(32)에 저장한다(제410단계). 다음, 테스터(110)가 반도체 메모리 장치(210)로 라이트 명령을 인가한다(제420단계). 그러면, 반도체 메모리 장치(210)는 테스트 패턴 데이터 레지스터(32)로부터 발생되는 데이터를 입력하고, 테스터(110)로부터 발생되는 어드레스를 입력하여 어드레스 발생회로(10)에 의해서 어드레스를 발생하여 메모리 셀 어레이(12)내의 해당 메모리 셀들을 억세스함에 의해서 라이트 데이터를 라이트한다(제430단계). 라이트 데이터는 테스트 패턴 데이터 레지스터(32), 데이터 멀티플렉서(18), 및 데이터 입력 드라이버(20)를 통하여 메인 데이터 라인(MDL)으로 전송된다. 제430단계의 동작을 반복적으로 수행함에 의해서 반도체 메모리 장치(210)내의 메모리 셀 어레이(12)의 모든 메모리 셀들에 데이터를 라이트한다. 다음, 테스터(110)가 반도체 메모리 장치(210)로 리드 명령을 인가한다(제440단계). 그러면, 반도체 메모리 장치(210)내의 어드레스발생회로(10)는 어드레스를 발생하여 메모리 셀 어레이(12)내의 해당 메모리 셀들을 억세스함에 의해서 데이터를 리드한다(제450단계). 이 리드 데이터는 데이터 라인을 통하여 전송되어 센스 증폭기들(28-1, 28-2, 28-3, 28-4)로 전송된다. 그러면, 센스 증폭기들(28-1, 28-2, 28-3, 28-4)은 리드 데이터를 증폭하여 출력한다. 비교회로들(44-1, 44-2, 44-3, 44-4)은 센스 증폭기들(28-1, 28-2, 28-3, 28-4)의 출력 데이터(a, b, c, d)와 테스트 패턴 데이터 레지스터(32)의 출력 데이터(A, B, C, D)를 각각 비교하여 비교결과를 출력한다. 논리합 게이트(42)는 비교결과를 논리합하여 테스터(110)로 출력한다. 제450단계 및 제460단계를 반복적으로 수행함에 의해서 메모리 셀 어레이(12)내의 모든 메모리 셀들에 대한 리드 동작을 수행하고, 테스트 결과 데이터를 테스터(110)로 출력한다. 테스터(110)는 새로운 병렬 비트 테스트 패턴에 대한 테스트를 수행할 것인지를 판단한다(제470단계). 그래서, 새로운 병렬 비트 테스트 패턴에 대한 테스트를 수행할 것이면 제400단계로 되돌아가고, 새로운 병렬 비트 테스트 패턴에 대한 테스트를 수행하지 않을 것이면 동작을 종료한다.
즉, 본 발명의 반도체 메모리 장치는 테스트 패턴 데이터 입력시에 동일한 두 개씩의 데이터를 라이트할 필요없이, 테스트 패턴 데이터 레지스터로 모든 가능한 테스트 패턴 데이터를 입력할 수 있다.
또한, 본 발명의 반도체 메모리 장치는 테스트 패턴 데이터 레지스터에 저장된 데이터와 리드 데이터를 비교함에 의해서 비교 결과 데이터를 발생하기 때문에 메모리 셀들의 불량을 정확하게 검출할 수 있다.
상술한 실시예에서는 라이트 데이터가 테스트 패턴 데이터 레지스터(32)에 저장된 데이터가 데이터 멀티플렉서(18), 데이터 입력 드라이버(20)를 통하여 메인 데이터 라인(MDL)으로 라이트되도록 구성되는 것을 나타내었다.
그러나, 다른 실시예로서, 라이트 데이터가 테스터(110)로부터 반도체 메모리 장치(210)로 인가되고, 테스터(110)로부터 인가되는 데이터가 데이터 입력 버퍼(16), 데이터 멀티플렉서(18), 및 데이터 입력 드라이버(20)를 통하여 메인 데이터 라인(MDL)으로 인가되도록 구성할 수도 있다.
본 발명은 상술한 실시예에만 국한되지 않으며, 본 발명의 사상과 영역을 벗어나지 않는 범위내에서 다양하게 수정 및 변경할 수 있다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법은 내부에 테스트 패턴 데이터 레지스터를 구비하여, 다양한 테스트 패턴 데이터를 입력할 수 있을 뿐만아니라, 테스트 패턴 데이터와 리드 데이터를 각각 비교함에 의해서 메모리 셀들의 불량을 정확하게 검출할 수 있다.

Claims (6)

  1. 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    외부로부터 입력되는 어드레스에 응답하여 상기 메모리 셀 어레이내의 메모리 셀들을 억세스하기 위한 어드레스를 발생하는 어드레스 발생수단;
    모드 설정시에 외부로부터 인가되는 테스트 모드 설정 명령과 테스트 패턴 데이터를 저장하는 테스트 모드 설정 명령 저장수단;
    상기 테스트 모드 설정 명령이 발생되면 상기 테스트 패턴 데이터를 저장하고 리드 명령 수행시에 테스트 패턴 데이터를 출력하는 테스트 패턴 데이터 저장수단; 및
    상기 메모리 셀 어레이내의 메모리 셀들로부터 출력되는 리드 데이터와 상기 테스트 패턴 데이터 저장수단으로부터 출력되는 상기 테스트 패턴 데이터의 해당 비트의 데이터를 각각 비교하여 테스트 결과 데이터를 발생하는 비교수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비교수단은
    상기 리드 데이터와 테스트 패턴 데이터의 해당 비트의 데이터를 각각 비교하기 위한 소정 갯수의 배타 논리합 게이트들; 및
    상기 소정 갯수의 배타 논리합 게이트들의 출력신호들을 논리합하여 상기 테스트 결과 데이터를 발생하기 위한 논리합 게이트들을 구비한 것을 특징으로 하는반도체 메모리 장치.
  3. 제1항에 있어서, 상기 테스트 패턴 데이터 저장수단은
    라이트 명령 수행시에 상기 테스트 패턴 데이터를 상기 메모리 셀 어레이로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    라이트 명령 수행시에 외부로부터 인가되는 테스트 패턴 데이터를 상기 메모리 셀 어레이로 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    외부로부터 인가되는 테스트 모드 설정 명령과 테스트 패턴 데이터를 저장하기 위한 테스트 모드 설정 명령 저장수단;
    상기 테스트 모드 설정 명령 저장수단으로부터 인가되는 테스트 패턴 데이터를 저장하기 위한 테스트 패턴 데이터 저장수단; 및
    상기 메모리 셀 어레이내의 메모리 셀들로부터 출력되는 리드 데이터와 상기 테스트 패턴 데이터를 비교하기 위한 비교수단을 구비한 반도체 메모리 장치의 병렬 비트 테스트 방법에 있어서,
    모드 설정시에 테스트 모드 설정 명령과 테스트 패턴 데이터를 상기 테스트 모드 설정 저장수단으로 인가하는 단계와, 상기 테스트 모드 설정 명령이 발생되면 상기 테스트 패턴 데이터를 상기 테스트 패턴 데이터 저장수단으로 출력하는 단계를 구비하는 모드 설정 단계;
    라이트 명령을 인가하는 단계와, 상기 상기 테스트 패턴 데이터 저장수단에 저장된 테스트 패턴 데이터를 상기 메모리 셀 어레이내의 상기 복수개의 메모리 셀들에 라이트하는 단계를 구비하는 데이터 라이트 단계; 및
    리드 명령을 인가하는 단계와, 상기 메모리 셀 어레이내의 상기 복수개의 메모리 셀들로부터 리드되는 데이터와 상기 테스트 패턴 데이터 저장수단으로부터 출력되는 해당 비트 데이터를 상기 비교수단에 의해서 각각 비교함에 의해서 테스트 결과 데이터를 발생하는 단계를 구비하는 데이터 리드 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
  6. 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    외부로부터 인가되는 테스트 모드 설정 명령과 테스트 패턴 데이터를 저장하기 위한 테스트 모드 설정 명령 저장수단;
    상기 테스트 모드 설정 명령 저장수단으로부터 인가되는 테스트 패턴 데이터를 저장하기 위한 테스트 패턴 데이터 저장수단; 및
    상기 메모리 셀 어레이내의 메모리 셀들로부터 출력되는 리드 데이터와 상기 테스트 패턴 데이터를 비교하기 위한 비교수단을 구비한 반도체 메모리 장치의 병렬 비트 테스트 방법에 있어서,
    모드 설정시에 테스트 모드 설정 명령과 테스트 패턴 데이터를 상기 테스트 모드 설정 저장수단으로 인가하는 단계와, 상기 테스트 모드 설정 명령이 발생되면 상기 테스트 패턴 데이터를 상기 테스트 패턴 데이터 저장수단으로 출력하는 단계를 구비하는 모드 설정 단계;
    라이트 명령을 인가하는 단계와, 외부로부터 인가되는 테스트 패턴 데이터를 상기 메모리 셀 어레이내의 상기 복수개의 메모리 셀들에 라이트하는 단계를 구비하는 데이터 라이트 단계; 및
    리드 명령을 인가하는 단계와, 상기 메모리 셀 어레이내의 상기 복수개의 메모리 셀들로부터 리드되는 데이터와 상기 테스트 패턴 데이터 저장수단으로부터 출력되는 해당 비트 데이터를 상기 비교수단에 의해서 각각 비교함에 의해서 테스트 결과 데이터를 발생하는 단계를 구비하는 데이터 리드 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
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