DE10141026B4

DE10141026B4 - Verfahren zum Testen von zu testenden Speichereinheiten und Testeinrichtung

Info

Publication number: DE10141026B4
Application number: DE10141026A
Authority: DE
Inventors: Thomas Dr. 81477 Finteis
Original assignee: Qimonda AG; Qimonda AG iL
Current assignee: Polaris Innovations Ltd
Priority date: 2001-08-22
Filing date: 2001-08-22
Publication date: 2011-06-22
Anticipated expiration: 2021-08-23
Also published as: US7020806B2; US20030039156A1; DE10141026A1

Abstract

Verfahren zum Testen einer zu testenden Speichereinheit (113) in einer Testeinrichtung (100), bei dem eine Datenrate reduziert ist, mit den Schritten:
a) Einbringen der zu testenden Speichereinheit (113) in die Testeinrichtung (100);
b) Auslesen von zu testenden Datensätzen (102a–102N) aus einem zu testenden Speicherzellenfeld (101) der zu testenden Speichereinheit (113), wobei
b1) eine Anzahl von zu testenden Datensätzen (102a–102N) ausgelesen wird, welche der Anzahl von Zwischenspeichereinheiten (103a–103M) entspricht;
b2) Zwischenspeichern der zu testenden Datensätze (102a–102N) in Zwischenspeichereinheiten (103a–103M);
b3) Ausgeben der zu testenden Datensätze (102a–102N) als zwischengespeicherte Datensätze (111a–111N) sequenziell über eine Ausgabeeinheit (104);
c) Testen der zwischengespeicherten Datensätze (111a–111N) als zu testende zwischengespeicherte Datensätze (105a–105N) sequenziell in einer Komparatoreinheit (106) der Testeinrichtung (100) bei der um einen der Anzahl von Zwischenspeichereinheiten (103a–103M) entsprechenden Faktor (1/M) verringerten Datenrate; und
d) Wiederholen der Schritte b) bis c) für weitere zu testenden Datensätze (102a–102N).

Description

Die vorliegende Erfindung betrifft allgemein ein Verfahren zum Testen von zu testenden Schaltungseinheiten.
Mikroelektronische Schaltkreise müssen nach ihrer Fertigung auf Fehler getestet werden. Dies trifft insbesondere für Speichereinheiten wie beispielsweise SDRAMs zu, die eine Durchführung eines umfassenden Tests in einer Testeinrichtung erfordern, um Fehlfunktionen nach einer Fertigung weitestgehend auszuschließen.
Beim Testen einer zu testenden Speichereinheit werden aus der zu testenden Speichereinheit „Ist-Daten” ausgelesen und anschließend in einer Komparatoreinheit der Testeinrichtung mit „Soll-Daten” verglichen. Die Kosten für eine Komparatoreinheit nehmen hierbei zu, wenn Datenraten ansteigen, da mit einer Erhöhung der Datenrate eine Verringerung einer zeitlichen Ungenauigkeit der Komparatoreinheit erforderlich ist.
Automatische Testeinrichtungen, die auch als ”Tester” bezeichnet werden, gestatten es, dass beispielsweise zu erfassende Werte wie eine maximale Frequenz, bei welcher eine Speichereinheit fehlerfrei funktioniert, gemessen werden.
Es ist zweckmäßig, dass Testeinrichtungen automatisch arbeiten, wobei zu testende Speichereinheiten mit einer Mindestfrequenz bei einer Mindestgenauigkeit getestet werden, andererseits aber möglichst viele Schaltungsbausteine (Chips), welche Speichereinheiten enthalten, simultan getestet werden.
Die Druckschrift US 006163491A beschreibt eine synchrone Speicherzellenvorrichtung, welche gerade und ungerade Adresseingänge sowie -ausgänge umfasst, wobei die geraden und ungeraden Adresseingänge sequentiell erste und zweite Dateneinheiten an ein nachgeschaltetes Input-Output-Terminal weiterleiten, wobei ein Testmodus der Speicherzellenvorrichtung verwendet wird, um die Integrität der gesendeten Daten zu überprüfen.
Die Druckschrift US 6212113B1 beschreibt ein Double Data Rate Synchronous Dynamic Random Access Memory – kurz DDR-SDRAM – Speichermodul, welches zur Kontrolle von Speichermodultestern geeignet ist. Das beschriebene DDR-SDRAM Speichermodul umfasst einen DDR-SDRAM Eingangsschaltkreis und einen Schaltkreis zur Kontrolle der im Bertieb des Speichermoduls angewandten Übertragungsrate. Die Funktionalität von Schreib- und Leseoperationen wird anhand verschiedener Timingwerte und effektiven Takt- und Latenzzeiten ermittelt.
Die Druckschrift US 6275444B1 beschreibt einen integrierten Schaltkreis aus Halbleiterbauelementen, welcher einen Schaltkreis zur Takterzeugung, einen Schaltkreis zur Datenausgabe und einen Schaltkreis zur Dateneingabe aufweist. Ferner umfasst die dort beschriebene Speichervorrichtung des integrierten Schaltkreises eine Auswahleinrichtung, welche in Abhängigkeit des Taktsignals transferierte Daten auf der Grundlage von internen oder externen Anwendungen abspeichert.
Die gegenwärtigen Generationen integrierter elektronischer Bausteine wie beispielsweise Speichereinheiten erfordern in nachteiliger Weise Testeinrichtungen, welche aufgrund der hohen Mindestfrequenz, die in einem Test bereitgestellt werden muss, sehr kostenintensiv sind.
Andererseits ergeben sich für Fehlfunktionen, welche durch ein Testen von zu testenden Speichereinheiten erfasst werden sollen, im Wesentlichen zwei Gruppen:

(i) eine Information wurde nicht korrekt in das Speicherzellenfeld einer zu testenden Speichereinheit geschrieben oder nicht korrekt aus dem Speicherzellenfeld der zu testenden Speichereinheit ausgelesen; und
(ii) eine Ausgabeeinheit der zu testenden Speichereinheit ist fehlerhaft.

Die unter Punkt (ii) obenstehend bezeichnete Ausgabeeinheit bzw. deren Leistungsfähigkeit lässt sich nur bei spezifizierten hohen Takt- und Datenfrequenzen testen, während das Speicherzellenfeld der zu testenden Speichereinheit auch bei kleineren Takt- und Datenfrequenzen bzw. bei kleineren Geschwindigkeiten zuverlässig testbar ist.
So werden beispielsweise bei heute üblichen Verfahren, die im DDR-Modus (DDR = Double Data Rate, doppelte Datenrate) arbeiten, Datensätze aus der zu testenden Speichereinheit ausgelesen bzw. in die zu testende Speichereinheit eingeschrieben, wobei eine Datenrate verwendet wird, die dadurch verdoppelt ist, dass nicht nur bei einer steigenden Taktflanke, sondern auch bei einer fallenden Taktflanke Daten transferiert werden.
Diese doppelte Datenrate wird Baustein-intern dadurch erzeugt, dass pro Datenanschluss mindestens zwei Bits aus dem Speicherzellenfeld der zu testenden Speichereinheit gleichzeitig ausgelesen und noch vor der Ausgabeeinheit zwischengespeichert werden (als ”Prefetch” bezeichnet) und diese dann nacheinander ausgegeben werden, wobei die Datenrate an dieser spezifischen Ausgabeeinheit mindestens einer doppelten Taktfrequenz entspricht, während das Speicherzellenfeld mit einer einfachen (niedrigen bzw. ursprünglichen) Taktfrequenz betrieben wird. Es sei darauf hingewiesen, dass bei einem Beschreiben des Speicherzellenfelds eine entsprechende Prozedur ausgeführt wird.
Entsprechendes gilt für zu testende Speichereinheiten zukünftiger Generationen oder Standardisierungen mit einer höheren Anzahl von Zwischenspeichereinheiten (höheren Anzahl von ”Prefetch”-Einheiten).
Es ist somit ein Nachteil herkömmlicher Verfahren zum Testen von zu testenden Speichereinheiten, dass herkömmliche Testeinrichtungen zwar eine benötigte Taktfrequenz für die zu testende Speichereinheit bereitstellen können, eine zeitliche Ungenauigkeit einer Komparatoreinheit hingegen derart hoch ist, dass die erhaltene erhöhte Datenrate nicht bewältigt werden kann.
Unzweckmäßigerweise wird somit eine kostenintensive Testeinrichtung notwendig, deren zeitliche Ungenauigkeit der Komparatoreinheit klein genug ist, um die Speichereinheit bei erhöhter Datenrate zu testen.
Es ist ein Nachteil, dass im allgemeinen kostengünstig zugängliche Testeinrichtungen nicht verwendet werden können, welche mit einer einfachen, niedrigen Taktfrequenz betrieben werden.
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Testen einer zu testenden Speichereinheit bereitzustellen, bei welchen ein Testen eines Speicherzellenfeldes einer zu testenden Speichereinheit mit kritischen Zeitparametern in einer Testeinrichtung ermöglicht ist, deren Komparatoreinheiten lediglich eine niedrige, einfache Taktfrequenz verarbeiten können, wobei die in einer baustein-internen Zwischenspeichereinheit zwischengespeicherten Datensätze nacheinander getestet werden.
Diese Aufgabe wird erfindungsgemäß durch das im Patentanspruch 1 angegebene Verfahren gelöst.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Ein wesentlicher Gedanke der Erfindung besteht darin, dass in Zwischenspeichereinheiten zwischengespeicherte Datensätze mit einer einfachen Taktfrequenz getestet werden, so dass eine kostengünstige Testeinrichtung (bzw. eine kostengünstige Komparatoreinheit in der Testeinrichtung) eingesetzt werden kann, während nachträglich ein Testen von Ausgabeeinheiten der zu testenden Speichereinheit mit aufwendigeren Testeinrichtungen durchgeführt werden kann.
Erfindungsgemäß wird, da pro Auslesebefehl über die Ausgabeeinheit nur 1/M Daten auslesbar sind, wobei M einer Anzahl von Zwischenspeichereinheiten zum Zwischenspeichern von Datensätzen entspricht, ein Auslesevorgang über die Ausgabeeinheit M-mal mit entsprechend geänderten Adressen wiederholt.
Das erfindungsgemäße Verfahren zum Testen von zu testenden Speichereinheiten in einer Testeinrichtung weist im Wesentlichen die folgenden Schritte auf:

a) Einbringen der zu testenden Speichereinheit in die Testeinrichtung;
b) Auslesen von zu testenden Datensätzen aus einem zu testenden Speicherzellenfeld der zu testenden Speichereinheit, wobei
b1) eine Anzahl von zu testenden Datensätzen ausgelesen wird, welche der Anzahl von Zwischenspeichereinheiten entspricht;
b2) Zwischenspeichern der zu testenden Datensätze in Zwischenspeichereinheiten;
b3) Ausgeben der zu testenden Datensätze als zwischengespeicherte Datensätze sequenziell über eine Ausgabeeinheit;
c) Testen der zwischengespeicherten Datensätze als zu testende zwischengespeicherte Datensätze sequenziell in einer Komparatoreinheit der Testeinrichtung bei der um einen der Anzahl von Zwischenspeichereinheiten entsprechenden Faktor verringerten Datenrate; und
d) Wiederholen der Schritte b) bis c) für weitere zu testenden Datensätze.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird ein Taktsignal zum Takten der zu testenden Speichereinheit von einer Takterzeugungseinheit der Testeinrichtung bereitgestellt.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird eine Ausgabeeinheit der zu testenden Speichereinheit derart in einen Betriebsmodus geschaltet, dass ein zwischengespeicherter Datensatz während mindestens einer gesamten Taktperiode eines von einer Takterzeugungseinheit ausgegebenen Taktsignals an der Komparatoreinheit anliegt.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wirkt sich eine zeitliche Ungenauigkeit der Komparatoreinheit nicht auf das Testergebnis aus.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
In den Zeichnungen zeigen:
1 eine Testeinrichtung zum Testen einer zu testenden Speichereinheit mit Zwischenspeichereinheiten und einer bei einer niedrigen Datenrate arbeitenden Komparatoreinheit gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
2(a) ein Taktsignal mit steigenden Taktflanken und fallenden Taktflanken zum Takten der zu testenden Speichereinheit sowie als Referenzsignal für den Messablauf;
2(b) einen Datenstrom, der in einem Normalbetrieb ausgelesen wird; und
2(c) einen Datenstrom in einem erfindungsgemäßen Test, der mit einer bei einer niedrigen Datenrate arbeitenden Komparatoreinheit getestet werden kann.
1 zeigt eine Testeinrichtung 100 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Eine zu testende Speichereinheit 113 wird in die Testeinrichtung 100 eingebracht und mit einem durch eine Takterzeugungseinheit 107 erzeugten Taktsignal 108 beaufschlagt.
Um die zu testende Speichereinheit 113 zu testen, werden nach dem Ausführungsbeispiel der Erfindung zu testende Datensätze 102a–102N aus dem zu testenden Speicherzellenfeld 101 der zu testenden Speichereinheit 113 ausgelesen.
Hierbei ist es insbesondere vorteilhaft, dass die zu testenden Datensätze 102a–102N in einer kostengünstigen Komparatoreinheit 106 getestet werden können, die nur eine reduzierte Datenrate verarbeiten muss.
Bei dem Lesebefehl werden im Vergleich zu einem Normalbetrieb (erhöhte Datenrate) nur 1/M Daten ausgelesen, wobei M die Anzahl der bereitgestellten Zwischenspeichereinheiten 103a–103M darstellt. Hierbei wird der Lesebefehl bzw. Lesevorgang M-mal mit entsprechend geänderten Adressen wiederholt.
Eine Datenrate und sonstige Testverhältnisse für das mindestens eine Speicherzellenfeld 101 der zu testenden Speichereinheit 113 wird dadurch nicht verändert, sodass ein Test, welcher in der Testeinrichtung 100 durchgeführt wird, nicht verfälscht wird.
Eine Leistungsfähigkeit einer Ausgabeeinheit 104 der zu testenden Speichereinheit 113 wird nicht geprüft, d. h., dass die Leistungsfähigkeit der entsprechenden Ausgabeeinheit 104 anschließend mit einer schnellen Testeinrichtung überprüft werden muss.
In vorteilhafter Weise kann aber eine Testzeit für das mindestens eine Speicherzellenfeld 101 der zu testenden Speichereinheit 113 für eine Testabdeckung auf eine im allgemeinen wesentlich kostengünstigere Testeinrichtung 100 (bzw. die wesentlich kostengünstigeren Komparatoreinheiten 106 einer Testeinrichtung 100) verlagert werden.
Die zu testenden Datensätze (102a–102N) können in Zwischenspeichereinheiten (103a–103M) zwischengespeichert werden, wodurch die zu testenden Datensätze (102a–102N) als zwischengespeicherte Datensätze (111a–111N) sequenziell auslesbar und weiterverarbeitbar sind.
Über die Ausgabeeinheit 104 der zu testenden Speichereinheit 113 werden die zwischengespeicherten Datensätze 111a–111N als zu testende zwischengespeicherte Datensätze 105a–105N ausgegeben und für einen Test in der Komparatoreinheit 106 der Testeinrichtung 100 bereitgestellt.
In den 2(a), 2(b) und 2(c) sind Signalverläufe bzw. Daten dargestellt, um ein Ausführungsbeispiel gemäß der vorliegenden Erfindung zu veranschaulichen.
2(a) zeigt ein Taktsignal 108, welches von der unter Bezugnahme auf 1 erläuterten Taktsignalerzeugungseinrichtung 107 beschrieben wurde.
Das Taktsignal 108 weist steigende Taktflanken 109 und fallende Taktflanken 110 auf. Werden Daten im Normalbetrieb ausgelesen, d. h. zu testende Datensätze aus der zu testenden Schaltungseinheit 113 ausgelesen, so wird ein Datum für jeweils eine steigende Taktflanke 109 und eine fallende Taktflanke 110 ausgelesen, wie in 2(b) dargestellt.
Eine in 2(b) dargestellte zeitliche Ungenauigkeit 112 der Komparatoreinheit 106 bewirkt nun, dass bei einer Auslesung von Daten im Normalbetrieb gemäß 2(b) Daten nicht mit hinreichender Genauigkeit getestet werden können.
Es sei darauf hingewiesen, dass die dargestellte zeitliche Ungenauigkeit 112 der Komparatoreinheit 106 der Testeinrichtung 100 eine gesamte zeitliche Ungenauigkeit von an der Ausgabeeinheit 104 angeschlossenen Messeinrichtungen beinhaltet.
Wie erwähnt, führt ein Einsatz von Komparatoreinheiten 106 bzw. Messeinrichtungen mit geringer zeitlicher Ungenauigkeit 112 zu wirtschaftlichen Nachteilen, da diese Messeinrichtungen sehr teuer sind.
2(c) zeigt nun einen Datenstrom eines zu testenden Datensatzes, der mit einer reduzierten Datenrate, in diesem Fall mit einer halben Datenrate (M = 2) ausgelesen wird.
Es ist klar erkennbar, dass der in 2(c) gezeigte Datenstrom mit einer ”ungenauen” Komparatoreinheit 106 im Gegensatz zu dem in 2(b) gezeigten Datenstrom vollständig getestet werden kann.
Es sei darauf hingewiesen, dass mit dem erfindungsgemäßen Verfahren zum Testen einer zu testenden Speichereinheit 113 in einer Testeinrichtung 100 viele Bausteine parallel getestet werden können, wobei eine reduzierte Datenrate bei einem Testen der zu testenden zwischengespeicherten Datensätze 105a–105N eingesetzt wird.
Die vorliegende Erfindung stellt ein Verfahren zum Testen einer zu testenden Speichereinheit in einer Testeinrichtung bereit, bei welchem kostengünstige Komparatoreinheiten und/oder Messeinrichtungen verwendet werden können.
Insbesondere bei der Entwicklung von neuen Chipgenerationen bzw. Bausteingenerationen, bei welchen hohe Datenraten vorherrschen, ermöglicht es die Erfindung Speicherzellenfelder von zu testenden Speichereinheiten bei reduzierter Datenrate zu testen.
Eine Genauigkeit von Testeinrichtungen lässt sich in nachteiliger Weise nur unter großem wirtschaftlichem Aufwand erhöhen, wobei die Kosten für eine Testeinrichtung überproportional zu deren Genauigkeitanforderungen ansteigen. Dies wird umso deutlicher, je komplexer die zu testenden Speichereinheiten werden.
Es ist weiterhin zweckmäßig, dass auch bei der Entwicklung zukünftiger Generationen von Chips, Speicherbausteinen, Speicherzellenfeldern, etc. in zu testenden Speichereinheiten vorhandene Messeinrichtungen, Testeinrichtungen und periphere Geräte sowie bereits bestehende Komparatoreinrichtungen eingesetzt werden können, was einen erheblichen wirtschaftlichen Vorteil mit sich bringt.
Bezugszeichenliste

100: Testeinrichtung
101: Zu testendes Speicherzellenfeld der zu testenden Speichereinheit
102a–102N: zu testender Datensatz
103a–103M: Zwischenspeichereinheit
104: Ausgabeeinheit der zu testenden Speichereinheit
105a–105N: Zu testender zwischengespeicherter Datensatz
106: Komparatoreinheit der Testeinrichtung
107: Takterzeugungseinheit
108: Taktsignal
109: Steigende Taktflanke
110: Fallende Taktflanke
111a–111N: Zwischengespeicherter Datensatz
112: Zeitliche Ungenauigkeit der Komparatoreinheit
113: Zu testende Speichereinheit

Claims

Verfahren zum Testen einer zu testenden Speichereinheit (113) in einer Testeinrichtung (100), bei dem eine Datenrate reduziert ist, mit den Schritten: a) Einbringen der zu testenden Speichereinheit (113) in die Testeinrichtung (100); b) Auslesen von zu testenden Datensätzen (102a–102N) aus einem zu testenden Speicherzellenfeld (101) der zu testenden Speichereinheit (113), wobei b1) eine Anzahl von zu testenden Datensätzen (102a–102N) ausgelesen wird, welche der Anzahl von Zwischenspeichereinheiten (103a–103M) entspricht; b2) Zwischenspeichern der zu testenden Datensätze (102a–102N) in Zwischenspeichereinheiten (103a–103M); b3) Ausgeben der zu testenden Datensätze (102a–102N) als zwischengespeicherte Datensätze (111a–111N) sequenziell über eine Ausgabeeinheit (104); c) Testen der zwischengespeicherten Datensätze (111a–111N) als zu testende zwischengespeicherte Datensätze (105a–105N) sequenziell in einer Komparatoreinheit (106) der Testeinrichtung (100) bei der um einen der Anzahl von Zwischenspeichereinheiten (103a–103M) entsprechenden Faktor (1/M) verringerten Datenrate; und d) Wiederholen der Schritte b) bis c) für weitere zu testenden Datensätze (102a–102N).
Verfahren zum Testen einer zu testenden Speichereinheit (113) in einer Testeinrichtung (100) nach Anspruch 1, dadurch gekennzeichnet, dass ein Taktsignal (108) zum Takten der zu testenden Speichereinheit (113) von einer Takterzeugungseinheit (107) der Testeinrichtung (100) bereitgestellt wird.
Verfahren zum Testen einer zu testenden Speichereinheit (113) in einer Testeinrichtung (100) nach einem oder mehreren der voranstehenden Ansprüche dadurch gekennzeichnet, dass die Ausgabeeinheit (104) der zu testenden Speichereinheit (113) derart in einen Betriebsmodus geschaltet wird, dass ein zwischengespeicherter Datensatz (111a–111N) während mindestens einer gesamten Taktperiode eines von einer Takterzeugungseinheit (107) ausgegebenen Taktsignals (108) an der Komparatoreinheit (106) anliegt.
Verfahren zum Testen einer zu testenden Speichereinheit (113) in einer Testeinrichtung (100) nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, dass sich eine zeitliche Ungenauigkeit (112) der Komparatoreinheit (106) nicht auf das Testergebnis auswirkt.