DE2515099A1

DE2515099A1 - Schaltung zur staendigen erzeugung eines longitudinalen paritaetswortes fuer den hauptspeicher eines digitalen rechenautomaten

Info

Publication number: DE2515099A1
Application number: DE19752515099
Authority: DE
Inventors: Iii Harry Winthrop Moore
Original assignee: Sperry Rand Corp
Current assignee: Sperry Corp
Priority date: 1974-04-29
Filing date: 1975-04-07
Publication date: 1975-11-13
Also published as: FR2269149A1; NL7504984A; JPS50147836A; US3887901A; IT1031724B; CH585436A5; SE7505017L

Description

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ERA-2257 SFERRX RAND CORPORATION, New York, N. ϊ./ϋ. S. A.

Schaltung zur ständigen Erzeugung eines longitudinalen Paritätswortes für den Hauptspeicher eines digitalen Rechenautomaten

Die Erfindung betrifft eine Schaltung, von der fortlaufend beim Einspeisen neuer Daten ein longitudinales Paritätswort für den Hauptspeicher des digitalen Rechenautomaten erzeugt wird.

Ein bekanntes Verfahren zum Aufspüren von Fehlern in digitalen datenverarbeitenden und übertragenden Systemen benutzt die sog. Paritätsprüfung, bei der in jedem Datenwort eine zusätzliche Bitposition vorgesehen ist, deren Bit in den 1- oder O-Zustand in Abhängigkeit davon gebracht wird, daß bestimmungsgemäß die Gesamtzahl der 1-Bits des zusammengesetzten Wortes ungerade oder gerade ist. Im Falle einer ungeraden Parität wird bei der Über-

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tragung des i/ortes von seiner Quelle zum Ort seiner ßestJumung nachgeprüft, ob diese Zahl der 1-Bits noch erhalten geh!'eben ist, "wenn diese Prüfung eine gerade Anaahl von 1-Bits ergibt,- ist in der Übertragung ein Fehler aufgetreten.

In der ÜSA-Patexitschrif fc Hr₀ 3» 183 ο483 von Lisoitfski ist bei einem Magnetbänder verwendenden Speicher eine Paritätsprüfung erläutert, bei der ein hohes i-iaß an Fehlern nicht nur dadurch aufgespürt wird, d&ü sie auf einzelne Wörter angewendet wird, sondern da-i auch Reihen von n/örtern, die hintereinander auf einem Hagnetband aufbewahrt sind, diesem Verfahren unterzogen werden^ das man allgemein mit "longitudinaler Paritätsprüfung" bezeichnet» Auf Grund sowohl der horizontalen als auch der longitudinalen Paritätsprüfung werden mehr Fehler aufgespürt, und in vielen Fällen können die Fehler korrigiert v/erden=

'Jährend die lengitudinale Paritätsprüfung im allgetneineii bei den Ein-/Ausgabe-Geräten, den sog. peripheren Geräten einer elektronischen, datenverarbeitenden Einrichtung, wie bei solchen, die mit I-iagnetbändern oder Lochstreifen arbeiten, Anwendung findet, ist die horizontale Paritätsprüfung nur auf Informationen beschränkt, die im Hauptspeicher des Rechenautomaten untergebracht sind.

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Der Erfindung 3.iegt die Aufg&be zugrunde, eine Anordnung zur 1 ongitnd:? nalen Paritätsprüfirag von mehreren Am Hauptspeicher ein.3s Rechenautomaten untergebrachten Wörtern anzugeben, die z. B. ; 'f Ringkernspeicher, Drahtspeicher und Halbleiterspeicher anv'-iP-'ibr-.r .Ist, alsc a, !gemein euf solche Speicher^ bei denen dem Schreibvcrgang ein Lesevorgarig vorausgehen kaxin» Durch eine Kcmb:iii=tion von longitudinaler i:-nd horizontaler Paritätsprüfung ist 93 beim Hauptspeicher eines Rechenautomaten leichter, ein falsches Bit zu identifizieren und somit zu korrigieren» Die anschließend zu beschreibende Ausführungsform arbeitet in dieser Hinsicht 'sehr wirkungsvoll, weil die normale Zykluszeit des Hauptspeichers nur unwesentlich vergrößert wird und normalerweise kein gesondertes Programm eingeschaltet zu v/erden braucht.

Bei der bevorzugsten Ausführungsform der Erfindung wird in einem Paritätsregister ein Wort der augenblicklichen Parität für die ira Hauptspeicher des Rechene.utomacen gespeicherten Daten vorübergehend untergebrachte Allen Stufen des Paritätsregisters ist je e:in Exclusiv-ODEP.-Glied zugeordnet, dessen Ausgangsklemme mit der Eingangsklenvae dieser Stufe und deren eine Eiagangsklemme mit der Ausgangskleimae der Stufe verbunden ist. Die weitere ISingangsklemae der Exelusiv-ODüR-Glieder kann abwechselnd von einer Wahlschaltung entweder mit dem Ausgabe-Register des Hauptspeichers oder mit dem Register zum Schreiben der Daten verbunden

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Bei dem Speichersystem, in dem die Erfindung angewendet wird, ist der Schreibzyklus aus zwei Phasen zusammengesetzt. V/ährend der ersten Phase wird der laufende Inhalt der Adresse, bei der die neue Information im Hauptspeicher untergebracht werden soll?

srst ausgelesen und in dem Ausgabe-Register vorübergehend eingespeist. Vom Register zum Schreiben der Daten wird während der zweiten Phase das neue Wort in das adressierte Register des Hauptspeichers eingeschrieben. Jena der laufende Inhalt des Paritätsregisters zuerst durch das Exclusiv-ODSR-Glied übertragen wird, wobei v/ährend der ersten Phase des Speicherzyklus das alte VJort ausgelesen wird, und das sich ergebende Paritätswort anschließend durch das Exclusiv-ODER-Glied hindurchgeschickt wird, wobei sich das neue Uort im Register zum Schreiben der Daten befindet, ist das im Paritätsregister zurückbleibende Resultat ein longitudinales Paritätswort für den gesamten, neuen Inhalt des Hauptspeichers,

Ziel der Erfindung ist somit eine digitale, logische Schaltung, von der fortwährend für den Inhalt des Hauptspeichers eines Rechenautomaten jedesmal dann ein longitudinales Paritätswort erzeugt wird, falls der Inhalt des Hauptspeichers abgeändert wirdo

In einer Weiterentwicklung der Erfindung soll von dem Generator für longitudinale Paritätswörter im Zusammenwirken mit dem Hauptspeicher dessen normale Zykluszeit nicht bedeutsam gesteigert

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werden; doch soll sich die Einschaltung eines Programms sur Berechnung des Paritätswortes erübrigen.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläuterte Es zeigen:

Figur 1 das Blockschaltbild des Generators für Paritätswörter gemäß der Erfindung und

Figur 2 eine Stufe der Schaltung zum Auswählen eines Registers nach der Figur 1.

Von der Schaltung der Figur 1 wird ständig ein Paritätswort für alle im Hauptspeicher eines Rechenautomaten gespeicherten Wörter in der Weise erzeugt, dafl je nach Wunsch das Gesaiatresultat eine gerade oder ungerade Zahl ist, wenn die einzelnen Bits des Paritätswortes mit den Bits addiert werden, die eine entsprechende Position im Hauptspeicher einnehmen. Dieses Paritätswort kann in einem mehrstufigen Paritäts-Register 10 mit mehreren unter sich verbundenen bistabilen Geräten untergebracht v/erden. Zur Schaltung der Figur 1 gehört ferner ein mehrstufiges Datenschreib-Register 12, das vorübergehend die Wörter festhält, die von einer äußeren Quelle, z«, B« einer Rechenanlage oder einem Teil einer peripheren Einrichtung in den Hauptspeicher des Rechenautomaten eingespeist werden sollen*

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Ein Hauptspeicher 14 nach Figur 1 kann als Ringkernspeicher mit zahlreichen V/ortregistern ausgebildet sein, der mit koinzidierenden Strömen arbeitet» Andererseits kann er auch als integrierte Halbleiterschaltung vorliegen, wie s:Le heute in den digitalen Recheneinheiten angewendet wird» An ihn wird lediglich die Forderung gestellt, daß dem Einschreiben eines neuen Wortes bsi einer beliebigen Adresse ein Lesevorgang vorausgehen muß. Da die Adressierschaltung des Hauptspeichers nicht unmittelbar zu der Schaltung zur Erzeugung der longitudinalen Paritätswörter gehört, ist sie nicht weiter erläutert. Es sei nur gesagt₉ dau sie zum Zugriff auf eines von zahlreichen V/ortregistern des Hauptspeichers 14 vorgesehen ist. Die aus dem Hauptspeicher 14 ausgelesenen Signale werden über Leseleitungen 16 und Leseverstärker 18 einem Ausgabe-Register 20 zugeleitet, das das alte Wort aufnimmt. Wenn also während des Lese- oder Schreibvorganges auf eine spezielle Adresse des Hauptspeichers 14 zugegriffen wird, werden die verschiedenen, bei dieser Adresse untergebrachten Bits des Datenwortes über die Leseverstärker 18 zu den Stufen entsprechender Ordnung im Ausgabe-Register 20 gebracht· Während des Schreibzyklus wird die neue Information, die bei einer besonderen Adresse des Hauptspeichers 14 eingespeist v/erden soll, vom Datenschreib-Register 12 über ein Kabel 22 herangeführt.

Die von den einzelnen Stufen des Datenschreib-Registers 12 und des Ausgabe-Registers 20 abgegebenen Signale laufen durch Kabel

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£4 und 26 in eine Registör-V/ahlechaltung 28 hinein, deren Ausgangsklemmen einzeln mit der einen Eingangsklemme mehrerer Exclusiν-ODSR-GIi edsr 30 verbunden sind, die je einer Stufe des Parity· rsregästers .1.0 zugeordnet sind. Falls das der Register-Wahl- :.C/ iitung 38 ^Vi; 2.1-rite to Steuersignal die eine Bit dar st ellung :U-^:·. *..:ird der -nhalt des r^.tenschreifc .-Registers 12 durch die Rsg-i-fii-sv-Vsb.¹: cb-'i-timg 23 au den Exclusiv-ODER-Gliedern 30 über-Aihri. wähvend bei der anderen Bitdarstellung des Steuersignals der Inhalt de*? Avsgabe-Registers 20 zu den Exclusiv-ODER-Gliedern 30 gelangt.

Gemäß der Figur 1. sind die einzelnen Ausgangskiemaen der Exclusiv-0DER-Üli€"5<?r 30 mit der entsprechenden Stufe des Paritäts· Registers 10 verbunden, deren Ausgangsklerame zur zweiten EingangpJrleffitce dea F.xclusiv-ODER-Gliedes zurückgeführt ist. Folglich ve: gleicht das der Stufe 0 des Paritäts-Registers 10 zugeordnete £&cltts&Y-ODER~Glied 30 den in dieser Stufe 0 gespeicherten Binärvjerl mit dem Binärwert, der entweder im Datenschreib-Register 12 oder im Ausgabe-Register 20 untergebracht ist, was von der Einstellung der Register-Vi'ahlschaltung 28 abhängt. Dies gilt ja nicht nur für die Stufe 0, sondern für jede beliebige Stufe η des Paritäts-r Datenschreib- bzw. Ausgabe-Registers 20.

In der Figur 2 ist eine einzige Stufe der Register-tfahlschaltung 28 ausführlich wiedergegeben. Eine ähnliche Zusammenstellung

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509846/0702 ORJGinal inspected

der logischen Schaltglieder ist für al3e Stufen des Parität s~., Dafcenschreib- und Ausgabe-Registers 20 vorgesehen, »ienn das einer Steuerklemiäis 32 zugeleitete Signal ein hohes Potential hat_r empfängt ein MD-Glied 3k ein Schaltsignal_s damit der in einer gegebenen -Stufe des Datensehreib-Regiiiters 12 gespeicherte Binärwert über ein NOR-Glied 3·$ '-ind eine umkehreehaltung 3V zum zugehörigen Exclusiv-ODER-Glied 30 gelangte Wenn andererseits das der Steuerklenme y> sugeführte Steuersignal ein tiefes Potential aufweistj bleibt das UND-Glied 34 abgeschaltet, aber ein UND-Glied 38 erhält ein Schaltsignal, damit der in einer gegebenen Stufe des Ausgabe»Registers 20 aufbewahrte Binärwert über das NOR-Glied 36 und die Umkehrschaltung 39 zur einen Eingangski ein« me des zugeordneten Exclusiv-ODER-Gliedes 30 überführt wird«

Zuerst sei angenommen, daß die Uortgröße des Hauptspeichers sechs Bits und seine Kapazität vier Wörter betrage. Ferner sei der Hauptspeicher 14 au Anfang gelöscht, also an allen Bitpositionsn eine binäre Null aufbewahrt* ehe die Beladung des Hauptspeichers beginnt» Die folgenden Beispiele zeigen nun die Art und Ueisej wie der Inhalt des Paritäts-Registers 10 beim Eintritt einer neuen Information in den Hauptspeicher abgeändert wird. Schließlich ist noch ein Beispiel gezeigt _f wie sich der Inhalt des Paritäts-Registers 10 ändert, wenn ein im Hauptspeicher 14 vorhandenes Wort durch ein neues Wort ersetzt wird·

■ · 8

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Ehe der Beladevorgang beginnt, sind unter den zuvor angegebenen veraussetsungen. im Hauptspeicher 14 und im Paritäts-Register :^;'*i? i'oigend^a >>Jorsnai;:Lonen gespeichert;

ADRESSE DATEN

0 0 0 0 0 0 + 1 000000

2 0 0 0 0 0 0

«-+ 3 ' 0 0 0 0 0 0

Paritäts-Register 111111

Hierbei ist natürlich eine ungerade Parität vorausgesetzt; im Felle einer geraden Parität würde das Paritäts-Register 10 nur Nullen enthalten»

t sei angenommen, daß der Hauptspeicher 14 von einem äußeren Geraπ, λ« B, einer Rechenanlage, einer Magnetbandeinheit oder einem Loehkarten*Lesegerät beladen würde und das erste bei der Acresse cv einzugebende Wort die Bitgruppe 010101 sei. Jm Betrieb wird das in den Hauptspeicher 14 einzuschreibende Wort vom äußeren Gerät in das Datenschreib-Register 12 gebracht. Der Hauptspeicher wird zyklisch geschaltet, und während der ersten Phase gelangt das bei der Adresse & gespeicherte, alte Wort 000000 in das Äi'oavjbe-Register· 20, Wenn das Steuersignal von niedrigem

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BAD ORIGINAL

Niveau an der Register-Wahlschaltung 28 angelegt wird;, wird das im Ausgabe-Register 20 gespeicherte Wort in dan Exclusiv-ODER-Gliedern 30 mit dem laufenden Inhalt des Paritäts-Registers IO derart verknüpft, daß die Bitgruppa 111111 im Paritäts-Register 10 verbleibt* Während der siv'eiten Phase des Sehreibzyklus wird das neue Wort 010101, das ins Dat. ei? schreib-Register 12 untergebracht ist, bei der Adresse ok in den Hauptspeicher 14 eingeschrieben, und zugleich wird das Steuersignal von hohem Niveau über die Steuerklenaae 32 zur Register-Wahlschaltung 28 herangebracht, damit das neue Wort in den Exelusiv-OBER-Gliedern mit dem Inhalt des Paritäts-Registers 10 verknüpft wird, in das das Ergebnis der logischen Verknüpfung eintritt· Am Ende des ersten Schreibvorganges ist der Inhalt des Hauptspeichers 14 urd des Paritäts-Registers 10 der folgende:

ADRESSE DATEN

oU	1	0	1	Q	1	0	1
cL> +	2	0	0	0	0	0	0
	3	0	0	0	0	0	0
		0	0	0	0	0	0
Paritäts-Register	1	0	1	0	1	0

Als nächstes Wort werde bei der Adresse <** + 1 die Bitgruppe 111000 in den Hauptspeicher eingegeben, worauf die bereits er-

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BAD ORIGINAL

wähnten Schritte folgen; am Schluß des zweiten Schreibvorganges enthalten der Hauptspeicher 14 und das Paritäts-Register 10 die fo?^; gender. Wertes

DATEI!

fA/	1	0	1	0	1	0	1.
	2	1	1	1	0	0	0
c&/ +	3	0	0	0	0	0	0
ei/ +		0	0	0	0	0	0
Paritäts-Regi ster	0	1	0	0	1	0

VJenn als nächstes angenommen wird, daß die Wörter 110011 und 003.100 in den Hauptspeicher bei den Adressen «4/ + 2 und Λ/ + 3 eingespeist werden, ergibt sich der Zustand des Hauptspeichers und das Paritäts-Registers 10, wie folgt!

ADRESSE	1	0	1	DATEN	0	1	0	1
	2	1	1	1	0	0	0
fa +	3	1	1	0	0	1	1
Φ +		0	0	1	1	0	0
CV ₊		1	0	1	1	0	1
ι eist er

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Wie beachtet sei, ist das Paritätswort in allen Fällen se beschaffen, dau nach seiner Addition mit den gesamten Inhalt des Hauptspeichers 14 die Gesamtzahl d«r l~Bits in einer {lcngitudinalen)Spalte ungerade ist, falls kein Fehler auftritt<>

In einem letzten Beispiel .fur die Arbeitsweise der Schaltung nach der Figur 1 sei angenoiaaen, da.ü der Hauptspeicher 14 wie im unmittelbar voi'hergehenden Beispiel beladen werde und das bei der Adresse ⁰^ ·*· 2 gespeicherte Jcrt durch di« Bitgruppe 101010 ersetzt werden soll» Wie auvcr wird das neue »vort· in das Datensciirtib-Regist«r 12 eingespeist. Während der ersten Phase des Schreibzyklus wird das bei der Adresse <& + 2 aufbewahrte, alte Jort über die Leseleitungen Io und Leseverstärker 18 in das Ausgabe-Register 20 eingelassen. Der Steuerkleiaue 32 der Register-Wahlschaltung 28 v/ird ein Steuersignal von niedrige«! Wiveau zugeleitet, wodurch dieses alte YJort als Bitgruppe 110011 in den JSxclusiv-ODER-Glibdern 30 lait daa Inhalt des Paritäts-Registers 10, also der Bitgruppe 101101 logisch verknüpft wird, so dar* die sich ergebende Bitgruppe 011110 im Paritäts-Register 10 verbleibt» Als nächstes v/ird an die Steuerklemuie 32 ein Steuersignal von hohem Niveau angelegt und das neue rfcrt 101010 über die Regist- er-iiahlschaltung 28 zu den Exclusiv-üDiSR-Gliedern 30 herangebracht, an denen auch der laufende Inhalt des Paritäts-Legisters 10 erscheint. Infolgedessen wird ein neues °aritätswort, nämlich die Bitgruppe 110100 in das Paritäts-Register 10 eingespeist. Am

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Ende der zweiten Phase des Schreibzyklus ist der Inhalt des Hauptspeichers 14 und des Paritäts-Registers 10 der folgernde:

ADRESSE DATEN

⁰^ 0 10 10 1

th + 1 1110 0 0

cO+2 101010

Λ» + 3 Ü01100

Paritäts-Register 110 10 0

Das ±u Paritäts-Register 10 aufgebaute Wort ist derart beschaffen, daii nach seiner Addition innerhalb- der Spalte mit den tförtern des Hauptspeichers 14 die Anzahl der 1-Bits aller Spalten ungerade wird. Es stellt kein&n Unterschied dar, in welcher Reihenfolge das neue und alte i/ort beim Aufbau des neuen Paritätswertes in den Exclusiv-ODER-Gliedern 3U laiteinander verknüpft v/erden. Der Inhalt des datenschreib-Registers 12 kann erst mit dem dann laufenden Inhalt des Paritäts-Registers 10 in den üxclusiv-ODiSR-Gliedern 30 verknüpft werden, und anschließend kann der Inhalt des Ausgabe-Registers 20 nach seiner Abänderung durch das neue rfort während der zweiten Phase des Schreibzyklus zur Erzeugung des sich ergebenden Paritätswortes für den Hauptspeicher herangeführt werden.

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Zuvor ist eine Schaltung zur fortlaufenden Erzeugung eines longitudinalen Paritätawortes beim Eintritt neuer Daten für de« Hauptspeicher eines digitalen Rechenautomaten erläutert. »Sie weist zur Aufbewahrung des Aug<snblickswertes des longitudinalen Wortes ein Register mit einer Anzahl Stufen, die mit der Wortgröße des Hauptspeichers übereinstimmt, und mehrere Exclusiv-ÜDER-Glieder auf, die einzeln mit der Einganssklenwna der zugehörigen Stufe verbunden sind und an ihrer einen Ein^angskleuuae das Ausgangssignal dieser Stufe des Paritäta-Registers und an ihrer anderen Eingangskieiome wahlweise aas Äusgangssignal der !zugeordneten Stufe entweder des Datenschreib-Registers oder des Ausgabe-Registers des Hauptspeichers aufnehmen.

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Claims

P A T E N T A K S P Π Ü C H E

Schaltung sur fortlaufenden Erzeugung eines longitudina-.1;:. ^i'jtsti-'vüi'iös :in dem Augenblick, in deis. ein neues Datenwort in d■:■;.>. "H-ri'p^;-pe:i eher eines Rechenautomaten, eingespeist wird, mit einem r.v.lirsvuf:!.>?;en D^tenficbreib-Register, daö vorübergehend das bei einer Vi"λgegebenen Adret-s·;; in den Hauptspeicher einzuspeisende, neue Datenvo:-."-t festhCtt, und raät einem mehrstufigen Ausgabe-Register, das vorübergehend dar. alte Datenwort speichert, das·¹ box der vorgegebenen Adresse durch das neue, in das Datenschicib-Register eingegebene Dar fc-nv/ort ersetzt wird, dadurch gekennzeichn e .t« αε.β ein Paritäts-Register- (10) mit mehreren Stufen, deren Anwebl der Länge der Datenwürter entspricht, eine Bitgruppe aufbewahrt, die-das Psritätsv/ort darstellt, das nach seiner Addition mit den im Hauptspeicher (14) untergebrachten Datenwörtern bewirkt, daß die Gesamtaahl der Bits, die eine gegebene Bitposition in allen Batenwürtern des Haupt spei ohc-rs (14) einnehmen; ungerade oder gerade ist,, όε.ύ mehrere Exclusiv-ODER-Glieder (30), deren Ansahl mit der Zabl der Bitpositionen der Datenwürter übereinstimmt, über ihre Ausgangskiemine einzeln am Eingang einer gesonderten Stufe des Paritä&a-Kegistei's (3.0) angeschlossen sind, daß die Ausgangskieume der Stufen des Paritäts-Registers (10) an die eine Eingangsklemme des Kxelusiv-ODJBR-Gliedes (30) dieser Stufen gelegt ist, und daß die Ausgangssignalo der einzelnen Stufen des Datenschreib-Registers (12) bzw. des Ausgabe-Registers (20) über eine Register-v/ahlschaltung (28) wahlweise den anderen Eingangsklemmen der Exclusiv-ODER-Glieder (30) aufuhrbar sind.

2, Schaltung nach dem Anspruch 1,dadurch gekennzeichnet, daß die Datenv/ürter als Lesesignale vom Hauptspeicher (14) über Leseverstärker (18) an das Ausgabe-Register (20) heranführbar sind·

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3. Schaltung nach dem Anspruch 2, dadurch gekennzeichnet, dai3 dem Schreibzyklus des Hauptspeichers (14) ein Lesezyklus vorausgeht»

4o Schaltung nach dem Anspruch !,dadurch g e -

kennzeichnet, daß die Register-Uahlschaltung (28) auf ein Steuersignal anspricht, von dem wahlweise die Stufen des Datenschreib- oder Ausgabe «Registers (12 oder 20) an die eine Eingangski emrae der Exclusiv-ODER-Glieder (30) anschließbar sind.

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