DE2803989A1 - Wahlfreie zugriffsspeichervorrichtung fuer digitale daten - Google Patents

Wahlfreie zugriffsspeichervorrichtung fuer digitale daten

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Description

-A-
Die Erfindung betrifft eine Speichervorrichtung mit wahlfreiem Zugriff zum Speichern von digitalen Daten in Form von elektrischen Ladungen mit Adressierungsmitteln zum Ansteuern von ausgewählten Zellen in einer Speichermatrix.
Die Erfindung bezieht sich besonders auf Speichervorrichtungen mit wahlfreiem Zugriff, in denen zu speichernde Daten in Form von elektrischen Ladungen gespeichert werden. Solche Speichervorrichtungen weisen beispielsweise Metalloxidhalbleiterelemente (MOS) auf, die als Speicherzellen dienen. Vorzugsweise werden alle MOS-Elemente eines solchen Speichers auf einem einzigen Halbleiterplättchen hergestellt, das eine einzige integrierte Vielfachanschlußanordnung bildet. MOS-Speicher mit wahlfreiem Zugriff weisen bestimmte Vorteile auf, verglichen mit anderen Arten von Speichern mit wahlfreiem Zugriff, wie solche, in denen Bipolartransistoren als Speicherelemente verwendet werden, da die erstgenannten verhältnismäßig billig mit einer hohen Packungsdichte hergestellt werden können. Andererseits weisen die eingangs genannten Speichervorrichtungen den Nachteil auf, daß die Zugriffszeit zu den gespeicherten Daten verhältnismäßig groß ist.
Es ist die Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung mit wahlfreiem Zugriff der obengenannten Art so auszubilden, daß die Zugriffszeit verringert wird.
Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Patentanspruchs 1 gelöst. Weitere vorteilhafte Ausgestaltungen der erfindungsgemäßen Speichervorrichtung sind in den Unteransprüchen enthalten.
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Ein wesentlicher Vorteil der gemäß der Erfindung aufgebauten Speichervorrichtung liegt darin, daß das genannte Ausgangsregister und die zugeordneten Selektionsmittel so aufgebaut werden können, daß, obwohl der Zugriff zu den in der Matrix gespeicherten Daten mit einer verhältnismäßig langsamen Rate erfolgt, die zuvor in das Ausgangsregister eingegebenen Daten mit einer verhältnismäßig hohen Geschwindigkeitsrate gelesen werden können.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen beschrieben, wobei Bezug auf die beiliegenden Zeichnungen genommen wird. In diesen zeigen
Fig. 1 eine schematische Darstellung eines Speichers mit wahlfreiem Zugriff gemäß der Erfindung;
Fig. 2 eine schematische Darstellung eines Teils einer Speichermatrix, die in der Vorrichtung gemäß Fig. 1 verwendet wird und
Fig. 3 eine schematische Darstellung einer weiteren Ausführungsform einer Speichermatrix, die in einem Speicher gemäß der Erfindung verwendet werden kann.
Aus Gründen der Übersicht ist die Speichervorrichtung in Fig. 1 in schematischer Form dreidimensional dargestellt. Es wird jedoch darauf hingewiesen, daß die bevorzugte Ausführungsform des Speichers gemäß der Erfindung einschließlich der Eingangs- und Ausgangsschaltkreise auf einem einzigen Halbleiterchip in dem Fachmann allgemein bekannter Weise hergestellt wird.
Die in den Fig. 1 und 2 dargestellte Speichervorrichtung enthält eine Speichermatrix 10 mit einer Vielzahl von gleichzeitig adressierbaren Teilen 12. Die Matrix 10 besteht aus in herkömmlicher Weise hergestellten
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Metalloxidhalbleiterelementen (MOS), die so aufgebaut sind, daß in diesen Daten in Form von elektrischen Ladungen gespeichert werden können. Des weiteren enthält die Speichervorrichtung einen Vorrangadressendecodierungskreis 14 und einen Niederrangadressendecodierungskreis 16, die in konventioneller Weise aufgebaut sind. Weitere wesentliche Komponenten des Speichers enthalten ein Register 18 und einen Ausgangsmultiplexer 20. Das Register 18 ist triggerbar und kann beispielsweise aus "D"-Typ Flipflops aufgebaut sein.
Jeder der Speicherteile 12 der Matrix weist eine Ausgangsleitung 46 auf, durch die der jeweilige Speicherteil mit dem Register 18 verbunden wird. Das Register 18 dient als zeitlicher Pufferspeicher, aus dem Daten mit einer hohen Geschwindigkeit ausgelesen werden können, wobei gleichzeitig aus den Speicherteilen 12 Daten mit niedriger Geschwindigkeit ausgelesen werden können. Aus Gründen der Übersichtlichkeit wurde die Speichermatrix 10 in acht Teile 12 unterteilt und dem Ausgangsregister 18 acht Datenspeicherelemente zugeordnet. Die Speichermatrix 10 kann jedoch auch in eine größere oder kleinere Anzahl von Teilen mit einer entsprechenden größeren oder kleineren Anzahl von Speicherplätzen im Register unterteilt werden.
Alle Teile 12 der Speichermatrix 10 können gleichzeitig über den Vorrangadressendecodierkreis adressiert werden. Die Speichermatrix 10 kann beispielsweise 4096 Speicherzellen enthalten, wobei jeder Speicherteil 12 512 Zellen enthalten kann. Um jeweils eine dieser
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Zellen in einem jeden Speicherteil 12 der Matrix 10 zu adressieren, wird ein 9-Bit binär codiertes Adressensignal von dem Vorrangadressendecodierungskreis 14 über die Leitungen 24 angelegt. Im folgenden wird im einzelnen auf Fig. 2 Bezug genommen, in der die genannte binär codierte Adresseninformation X-und Y-Informationen für die Matrix enthält. Dabei wird beispielsweise angenommen, daß fünf Bits der Adresseninformation als X-Information von dem X-Adressendecodierungskreis 32 decodiert werden, so daß eine der 32 X-Adressenleitungen 34 der Speichermatrix im Teil 12" aktiviert wird. Die anderen vier Bits der binär codierten Adresseninformation werden einem Y-Adressendecodierungskreis 36 zugeleitet und in diesem in der Weise decodiert, daß eine der 16 Y-Leitungen 38 im Teil 12' der Speichermatrix aktiviert wird. Der Schnittpunkt der aktivierten X- und Y-Adressenleitungen definiert die ausgewählte Speicherzelle im Teil 12' der Speichermatrix 10. über eine Leitung 42 wird ein Lese-/ Schreibsteuersignal an die Matrix 10 angelegt, durch das in herkömmlicher Weise bestimmt wird, ob Daten auf einer Dateneingangsleitung 44, die mit allen Zellen der Speichermatrix 10 verbunden ist, in die ausgewählte Speicherzelle eingeschrieben werden soll oder ob die Information aus der ausgewählten Zelle an die entsprechende Ausgangsleitung 46 geliefert werden soll.
Da die Vorrangadressendecodierungsinformation über einen Adressenbus 22 an alle Teile 12 der Speichermatrix 10 angelegt wird, kann eine bestimmte Zelle (gleiche Stelle) in jedem der acht Teile 12 der Speichermatrix 10 adressiert werden. Zum Einschreiben von Daten in eine dieser Stellen wird ein Schreibsignal über die Lese-/Schreibsteuerleitung 42 angelegt. Dieses Signal
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bewirkt zusammen mit dem Niederrangadressensteuersignal, das über den Niederrangdecodierungskreis 16 und die Adressenleitungen 24 angelegt wird, daß in einen ausgewählten Teil 12 der Speichermatrix 10 Daten eingeschrieben werden. Genauer gesagt, decodiert der Niederrangdecodierungskreis 16 die drei Bits (als Beispiel) der Niederrangadresseninformation und aktiviert eine der drei Niederrangadressenleitungen 52. Jede der genannten Adressenleitungen 52 ist mit einem der acht Teile 12 der Speichermatrix 10 über ein UND-Glied 54 verbunden. Die spezielle durch den Niederrangadressendecodierungskreis 16 aktivierte Niederrangadressenleitung bewirkt zusammen mit dem über die Leitung 42 angelegten Lese-/Schreibsignal, daß eines der UND-Glieder 54 leitend wird. Dadurch wird die an den Speicher angelegte Information in eine diskrete Zelle in den Speicherteil 12 eingeschrieben, der durch die kombinierte Wirkung der vorangehend beschriebenen Vorrang- und Niederrangadresseninformation bestimmt wird. In dieser Weise können in jede der Zellen der Speichermatrix 10 Informationen eingeschrieben werden.
Zum Auslesen von Informationen aus der Speichermatrix 10 werden an den Vorrangadressendecodierungskreis Vorrangadresseninformationen angelegt, wodurch wiederum eine Zelle in jedem der Speicherteile 12 ausgewählt wird. Die in den ausgewählten Zellen gespeicherte Information wird durch einen jeweils in den Matrixteilen 12 enthaltenen Leseverstärker festgestellt. Die Leseverstärker erzeugen "Vollpegellogiksignale" auf den diesen zugeordneten Ausgangsleitungen 46, die mit dem Ausgangsregister 18 verbunden sind. Zum Lesen der Information in der Speichermatrix 10 wird die für MOS-Speicher mit wahlfreiem Zugriff
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erforderliche Zeit benötigt. Dies ist ein verhältnismäßig langsamer Vorgang, für den üblicherweise etwa 400 Nanosekunden benötigt werden. Der Grund dafür ist die in den Speicherzellen gespeicherte geringe Ladung, für die zum Feststellen von deren Abwesenheit oder Anwesenheit eine verhältnismäßig lange Zeit benötigt wird. Beim Auftreten eines Steuersignals, z. B. eines Taktsignals, das über die Leitung 62 an das Register 18 angelegt wird, kann die aus der Speichermatrix ausgelesene Digitalinformation, die auf den Ausgangsleitungen 46 vorhanden ist, gleichzeitig (parallel) in die acht Datenspeicherelemente des Ausgangsregisters 18 eingeschrieben werden. Jedes der Datenspeicherelemente des Ausgangsregisters 18 ist mit dem Ausgangsmultiplexer 20 verbunden. Mit dem Ausgangsmultiplexer sind des weiteren die Niederrangadressenleitungen 52 verbunden. Die aktivierten Adressenleitungen 52 bestimmen das spezielle Datenspeicherelement im Ausgangsregister 18, das durch den Multiplexer 20 ausgewählt wird. Durch das Auftreten eines Steuersignals, z. B. eines Aktivierungssignals, auf der Leitung 64 am Ausgangsmultiplexer wird das Datenspeicherelement, das durch die Niederrangadressenleitung 52 bestimmt wurde, mit einem nicht gezeigten Datenausgangskreis über die Leitung 66 verbunden, wodurch bewirkt wird, daß die in dem Datenspeicherelement vorhandene Information als Ausgangsinformation des Speichers an die Ausgangsschaltung angelegt wird.
Durch diese Anordnung kann die in dem Ausgangsregister 18 vorhandene Information selektiv mit einer hohen Geschwindigkeitsrate gelesen werden, während gleichzeitig eine neue Gruppe von Speicherzellen in der Speichermatrix 10 mit einer verhältnis-
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mäßig niederen Geschwindigkeitsrate adressiert werden. Die Zugriffszeit zu der Speichermatrix 10 ist relativ groß, da Speichervorrichtungen primär hinsichtlich einer möglichst großen Speicherstellenzahl auf der Oberfläche eines Halbleiterchips konzipiert werden. Dadurch wird notwendigerweise die Fläche einer Zelle und somit die in einer Zelle speicherbare Ladung sehr klein. Zur Feststellung einer derartig kleinen Ladung in einer ausgewählten Zelle werden Differenzverstärker und Taktgeneratoren benötigt, so daß die Arbeitsgeschwindigkeit solcher Schaltungen verhältnismäßig niedrig ist. Im Gegensatz dazu ist die Arbeitsgeschwindigkeit des Ausgangsregisters verhältnismäßig hoch, da es lediglich "Vollpegellogiksignale" enthält und nur wenige logische Elemente aufweist. Beispielsweise liegt die Zugriffszeit zu einem typischen MOS-Speicher mit wahlfreiem Zugriff bei etwa 400 Nanosekunden. In dieser Zeit werden die kleinen Ladungen in den Speicherzellen durch Leseverstärker festgestellt und gültige Daten auf den Ausgangsleitungen 46 erzeugt, nachdem Vorrangadressendecodierinformationen an den Vorrangadressendecodierkreis 14 angelegt wurden. Im Vergleich dazu können die Daten von dem Ausgangsregister 18 über den Multiplexer 20 zu der Ausgangsleitung 66 mit einer wesentlich höheren Geschwindigkeit, beispielsweise mit 40 Nanosekunden, übertragen werden. Zur wirksamsten Verwendung des Speichers wird deshalb nach der Eingabe der aus der Matrix gelesenen Information in das Ausgangsregister 18 die nächste Vorrangadresseninformation am Vorrangadressendecodierungskreis 14 vorhanden sein. Die nun in dem Register 18 vorhandenen Daten können selektiv durch den Multiplexer 20 an die Ausgangsleitung 66 unter Steuerung durch den Niederrangadressendecodierungskreis 16 angelegt werden, während gleichzeitig durch die Vor-
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rangadresseninformation ein neuer Datensatz in der Speichermatrix 10 ausgewählt wird. Nach dem selektiven Übertragen der in dem Ausgangsregister 18 gespeicherten Information sind die Einschwingvorgänge in den Leseverstärkern abgeklungen und der nächste auf der Ausgangsleitung 46 vorhandene Datensatz steht zur Eingabe in das Ausgangsregister bereit, wobei die Eingabe durch die an die Leitung 62 angelegten Taktsignale erfolgt.
Aus der vorangehenden Beschreibung geht
hervor, daß beim Einschreiben von Daten in die Speichermatrix 10 Vorrangadressen und Niederrangadressen zur Bestimmung von bestimmten Speicherplätzen in der Speichermatrix verwendet werden, wohingegen beim Lesen von Daten aus der Speichermatrix die Vorrangadresseninformation über das verlängerte Zeitintervall an die Speichermatrix 10 angelegt wird, während die Niederrangadresseninformation zur Adressierung der in dem Ausgangsregister 18 gespeicherten Information nur während einer verhältnismäßig kurzen Periode an den Multiplexer 20 angelegt wird.
Die Ausfuhrungsform gemäß der Erfindung ist besonders geeignet, wenn eine schnelle Folge in einer Zugriffsversion durch Auswahl von in einem Speicher mit wahlfreiem Zugriff gespeicherten Datenblöcken gewünscht ist. Beispielsweise kann eine Programminstruktion mit solchen 40 Nanosekundenblocks und Verzweigungen zwischen 400 Nanosekundenblocks durchgeführt werden. Besonders geeignet sind auch eine Vielzahl anderer Situationen, in denen ausgewählte Gruppen aus Digitalinformationen verwendet werden sollen, beispielsweise Datenpuffervorrichtungen in Eingabe-/Ausgabevorrichtungen.
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Im Zusammenhang mit den Darstellungen gemäß Fig. 1 und 2 wurde eine bestimmte Systemkonfiguration beschrieben, in der die Speichermatrix in acht Teile unterteilt war und bei der ein Ausgangsschieberegister mit acht Speicherelementen vorgesehen ist. Bei der gleichen Zahl von Speicherzellen kann jedoch auch eine größere oder kleinere Anzahl von Speichermatrixteilen und Ausgangsregisterspeicherelementen verwendet werden. Beispielsweise kann eine Speichermatrix mit 4096 Speicherzellen in 64 diskrete Teile unterteilt werden, das heißt, daß in diesem Fall ein Ausgangsschieberegister mit 64 Elementen benötigt wird. Gegenwärtig verfügbare MOS-Speichermatrizen enthalten 4096 Speicherplätze, die in 64 Zeilen und 64 Spalten angeordnet sind. Somit könnte jeweils ein Teil durch eine Zeile gebildet werden, die jeweils mit einem Speicherelement (z. B. einem Flipflop) eines Ausgangsregisters zu verbinden wäre. Die in dem Ausgangsregister gespeicherten Daten würden dann selektiv durch den Ausgangsmultiplexer adressiert und auf die digitale Datenausgangsleitung gegeben. In diesem Fall würde der Multiplexer durch sechs Niedrigrangadressenbits gesteuert.
Eine solche Systemarchitektur ist in Fig. 3 dargestellt. Die in Fig. 3 gezeigte Speichervorrichtung mit wahlfreiem Zugriff enthält eine 64:64-Zellenspeichermatrix, von denen jeweils jede der 64 Zeilen 72 64 Speicherzellen 74 enthält. Alle Zellen einer Zeile sind über einen Differentialleseverstärker 76 und ein UND-Glied 78 mit einem Ausgangsregister 82 verbunden, das 64 Speicherelemente enthält. Um Informationen aus der Matrix in das Ausgangsregister 82 zu lesen, werden X-adressendecodierte Informationen über einen Adressenbus 84 an einen Decodierungskreis 86 angelegt, so daß
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eine von 64 Adressenleitungen 88 aktiviert wird. Dadurch werden gleichzeitig Informationen in jeder der 64 Speicherzellen durch die diesen zugeordnete Leseverstärker 76 gelesen und über UND-Glieder 78 an das jeweils zugeordnete Speicherelement im Ausgangsregister 82 weitergeleitet. Der sich dadurch ergebende Datensatz im Speicherregister 82 kann dann bitweise über einen Multiplexer 92 gelesen werden und gelangt dann durch Steuerung der Niederrangadressendecodierinformation auf die Ausgangsleitung 94. Die Niederrangadressendecodierinformation wird über den Niederrangadressendecodierungskreis 106 an das Ausgangsregister 82 angelegt, wie es im Zusammenhang mit der Ausfuhrungsform gemäß Fig. 1 und 2 beschrieben wurde. Um Informationen in den Speicher einzuschreiben, wird vorzugsweise ein bidirektionaler Datenpfad verwendet, durch den es möglich ist, die digitalen Daten, die über die Leitung 94 und durch eins der ausgewählten Tore 78, das durch den Y-Adressendecodierungskreis 96 ausgewählt wurde, an die Speicherstelle anzulegen, die durch den X-Adressendecodierungskreis 86 ausgewählt wurde.
Dieser Speicher und der in den Fig. 1 und 2 dargestellte Speicher stellen Speichervorrichtungen mit niedriger Speichergeschwindigkeit dar; sie besitzen jedoch eine hohe Speicherkapazität und sie enthalten Hochgeschwindigkeitsspeicher mit einer niedrigen Speicherkapazität. Durch die Kombination der beiden Speicherarten in einer einzigen Anordnung wird die an sich notwendige große Zahl von externen Anschlüssen vermieden. Beispielsweise benötigt der in Fig. 3 gezeigte Speicherausgang 64 Leitungen und dies, obwohl mindestens 64 Anschlüsse erforderlich sein würden, wenn das Ausgangsschieberegister 82 nicht in der gleichen Anordnung
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integriert wäre. Es versteht sich, daß eine solche große Anzahl von Anschlußpins nicht praktisch wäre. Die durch das Ausgangsregister 82 hergestellte Hochgeschwindigkeitsspeicher anordnung mit niedriger Speicherkapazität beseitigt das Erfordernis einer großen Anzahl von Anschlüssen und bietet somit eine sehr praktische Ausführungsform eines Speichers, der eine wesentliche Verbesserung seiner durchschnittlichen Zugriffszeit zu den gespeicherten Daten aufweist.
Es versteht sich, daß eine zusätzliche Erhöhung der Lesegeschwindigkeit erreichbar ist, wenn die Niedrigrangdecodierlogik und der Ausgangsmultiplexer mit Bauelementen aufgebaut wird, die hohe Arbeitsgeschwindigkeiten zulassen, wie beispielsweise Bipolartransistoren. Diese Elemente können ebenfalls in integrierter Form auf einem einzigen Schaltungschip verwendet werden, da der für diese erforderliche Flächenbedarf im Vergleich zu dem Flächenbedarf für die Speichermatrix sehr gering ist.
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Claims (1)

  1. NCR CORPORATION Dayton, Ohio (V.St.A.)
    Patentanmeldung
    unser Az.: Case 2420/GER
    WAHLFREIE ZUGRIFFSSPEICHERVORRICHTUNG FÜR DIGITALE DATEN
    Patentansprüche;
    1. Speichervorrichtung mit wahlfreiem Zugriff zur Speicherung von digitalen Daten in Form von elektrischen Ladungen, mit Adressierungsmitteln zum Adressieren von ausgewählten Zellen in einer Speichermatrix, gekennzeichnet durch ein Ausgangsregister (18) mit einer Vielzahl von Datenspeicherelementen; Mitteln (14, 22) zum Lesen von Daten aus den adressierten Zellen der Speichermatrix (10) und zur Darstellung dieser Daten in paralleler Form auf Spacherausgangsleitungen (46), die mit den genannten Speicherelementen des Ausgangsregistirs verbunden sind, mit Steuermitteln (62) zur Eingabe der auf den genannten Speicherausgangsleitungen vorhandenen Daten in die Speicherelemente des Ausgangsregisters (18) und mit Selektionsmitteln (16, 20, 52) zum Anlegen der in jedem ausgewählten Element des Ausgangsregisters (18) gespeicherten Daten an Ausgangsmittel (66) .
    2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangsregister (18) und die genannten Selektionsmittel (16, 20, 52) so angeordnet sind, daß Daten aus dem Ausgangsregister (18) mit einer höheren Geschwindigkeitsrate gelesen werden können als die Daten aus der Speichermatrix (10) .
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    ORIGINAL INSPECTED
    3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die genannten Selektionsmittel (16, 20, 52) selektiv in dem Ausgangsregister (18) gespeicherte Daten an die Ausgangsmittel (66) anlegen, wobei gleichzeitig an den Speicherausgangsleitungen
    (46) erneut aus der Speichermatrix (10) ausgelesene Daten entstehen.
    4. Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Datenspeicherelemente des Ausgangsregisters (18) aus verschiedenen Speicherteilen (12) der Speichermatrix (10) ausgelesene Daten speichern.
    5. Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Adressenmittel (14, 16) Ausgangsregisteradresseninformationen zur Adressierung eines ausgewählten Elementes des Ausgangsregisters (18) liefert.
    6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die Selektionsmittel einen Ausgangsmultiplexer (20) enthalten, an den die Ausgangsregisteradresseninformation angelegt wird.
    7. Speicher nach Anspruch 4 und einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, daß die Adressierungsmittel einen ersten Adressierungsteil (16)/ durch den eine der genannten unterschiedlichen Teile (12) der Speichermatrix (10) angesteuert werden oder daß für das genannte Ausgangsregister (18) Adresseninformation geliefert wird und daß ein zweiter
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    Adressierungsteil (14) vorgesehen ist, durch den ausgewählte Zellen in den unterschiedlichen Teilen der Speichermatrix (10) adressiert werden.
    8. Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Speichermatrix (10) aus Metalloxidhalbleiterelementen besteht.
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DE2803989A 1977-02-01 1978-01-31 Digitaldatenspeicher mit wahlfreiem Zugriff Expired DE2803989C2 (de)

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